JP4314717B2 - 伝送レート判別方法及び回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、予め定められた複数種類の伝送レート中の何れかのレートで伝送されるディジタルインターフェイス信号を抽出して再生するディジタルインターフェイスにおける伝送レート判別方法、及び、この伝送レート判別方法を実行するための回路に関する。
【0002】
【従来の技術】
予め定められた複数種類の伝送レートで伝送される可能性のあるディジタル伝送フォーマットで、しかも、波長が最大/最小で制限されて固有のパターン長の信号を扱う一般的なシステムの例としては、ベースバンドディジタル変調方式を用いた記録媒体への可変レート高密度記録再生装置等がある。
【0003】
また、関連するインターフェイスシステムの例としては、汎用のディジタルオーディオインタ一フェースにおけるEIAJ(Electronic Industrries Association of Japan :〔社〕日本電子機械工業会)規格CP1201がよく知られており、このフォーマットは、当該分野では「SPDIFフォーマット」(SPDIFは、Sony Philips Digital audio InterFaceの略であり、「EIAJ/CP1201ディジタルオーディオインターフェイス仕様書」で規定されているフォーマットのことを指す。)と呼ばれる。
【0004】
このような伝送フォーマットを用いたシステムにおいて、信号を記録或いは送信する側は、その信号のレートを自ら決定する側であるので問題はないが、これを再生或いは受信する側では、まずそのレートを最初に判別できなければ、PLLもかけることができず、ビット毎のデータも検出することができないという問題があり、このため、レートを判別するための手法がこれまでに数多く知られている。しかしながら、これらの判別手法は、固有パターンの波長を高速のクロックでカウントするだけの簡単なもので、そのために、かなり高い周波数を用いて波長をカウントする必要があった。
【0005】
【発明が解決しようとする課題】
この発明の目的は、このような従来技術の状況に鑑み、予め定められた複数種類の伝送レートで伝送される可能性のあるディジタルインターフェイスにおいて、比較的低速のクロックを用いてその伝送レートを判別することができる伝送レート判別方法及び回路を提供することにある。
【0006】
【課題を解決するための手段】
この発明の第1の特徴に従うと、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、算出された検出回数を判別するステップと、判別された検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップとを備える伝送レート判別方法が提供され、この伝送レート判別方法に従い、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測する第1カウンタと、計測されたパターン長を第1閾値と比較し所定パターン長を検出する第1比較回路と、所定期間中に第1比較回路で所定パターン長が検出された回数を算出する第2カウンタと、算出された回数を第2閾値と比較し判別する第2比較回路と、判別された回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レート信号を出力する出力回路とを具備する伝送レート判別回路が提供される。
【0007】
また、その第2の特徴に従うと、予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、算出された検出回数を判別するステップと、判別されたパターン長乃至検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップとを備える伝送レート判別方法が提供される。
【0008】
さらに、別の特徴に従うと、上述した各伝送レート判別方法において、さらに、パターン長検出ステップにて、計測されたパターン長について、当該ディジタルインターフェイスフォーマット上発生し得ない過少又は過大なパターン長を判別した場合は、検出回数算出ステップにおける動作をリセットし、改めて所定期間の計時及び検出回数の算出動作を開始させる制御を行うように構成される。
【0009】
〔発明の作用〕
この発明の第1の特徴によると、予め定められた複数種類の伝送レートで伝送される可能性のあるディジタルインターフェイスにおいて、まず、伝送されるディジタルフォーマット信号中の固有の任意なパターンをターゲットにしてそのパターン長を固定周波数のクロックでカウントする。ここで、計測されたパターン長を表わす第1カウント値に対して、各伝送レートに応じて第1閾値を定めておき、パターン長検出ステップにおいて、第1閾値に基づいて第1カウント値を判定し、伝送レートを判定するための条件として予め設定される所定のパターン長であることを検出する。
【0010】
次に、一定の計測期間の間に所定のパターン長を検出した回数を表わす第2カウント値に対し、当該複数の伝送レートに応じて第2閾値を定めておき、検出回数算出ステップにおいて、第2閾値に基づいて、第2カウント値が属する範囲を判別する。つまり、一定の期間中に所定パターン長が何回発生するかを判別することにより、受信されたディジタルインターフェイス信号の伝送レートを決定する。
【0011】
この発明の第2の特徴によると、第1の特徴に加えて、パターン長検出ステップにおいて、第1閾値に基づいて、パターン長を判別して伝送レートを大分けすると共に、複数ではあるが特定の伝送レートに属する可能性がある所定のパターン長を検出する。次に、所定パターン長のものについては、さらに、検出回数算出ステップにおいて、第2閾値に基づいて、第2カウント値が属する範囲を判別する。そして、第1閾値によるパターン長判別に基づく伝送レートの大分け、及び、第2閾値による検出回数判別を総合して、受信されたディジタルインターフェイス信号の伝送レートを決定する。
【0012】
この発明の別の特徴によると、さらに、第1閾値について、当該ディジタルインターフェイスフォーマット上では本来発生しない最短パターン長及び最長パターン長を設定しておき、第1カウント値が最短パターン長よりも小さい(過少である)か、または、最長パターン長よりも大きい(過大である)場合には、即時エラーフラグを発生させるとともに、第2閾値に対して第2カウント値を計数する動作をリセットし、改めて所定の計測期間だけ計数するように制御する。
【0013】
【発明の実施の形態】
以下、図面を参照しつつ、この発明の好適な実施例について詳述する。なお、以下の実施例においては、ディジタルインターフェイス信号としてSPDIFフォーマットの信号が用いられる場合について説明されるが、これは単なる一例であって、所定のパターンを有する種々のディジタルインターフェイス信号に対して適用可能であり、さらに、ベースバンドディジタル変調を用いた記録・再生メディア等で、特殊再生ではなく、システムの比例等倍的な可変速再生における抽出再生信号においても、この発明の主旨を利用して可変速度に自動適応する再生回路を実現することもできる。
【0014】
〔SPDIFフォーマット〕
この発明の実施態様を具体的に説明する前に、まず、既存のフォーマット及びそのレートを判別する際に必要な周波数を説明する。図1は、前述した「EIAJ−CP1201 ディジタルオーディオインターフェイス」のフオーマットであるSPDIFフォーマッ卜を示す。
【0015】
SPDIFフォーマットデータにおいては、図1(1)(a)に示される1ビットレート当り(1タイムスロット毎)のビットデータ“0”,“1”は、図1(1)(b)示されるように、1タイムスロットに相当する期間(「ビットレート対応パターン長」)2Tの間同じ状態を維持するか、或いは、その半分の期間(「最小パターン長」)Tで状態を反転するバイフェーズマーク〔以下、「Biφ」という。〕方式と呼ばれる一種のFM変調をかけて伝送される。つまり、伝送される信号パターンは、ビットレート対応パターン長2T又はその半分の最小パターン長Tをもつ周波数パターンであり、これらのパターン2T,Tにより、それぞれ、1タイムスロットのデータ“0”,“1”が伝送される。
【0016】
さらに、ステレオ2チャンネルのディジタルオーディオデータを伝送する前提で、図1(2)に示されるように、オーディオ信号のサンプリングレートFsに対して、各フレームには,32ビットずつLチャンネル(Lch)/Rチャンネル(Rch)がサブフレームとして割り振られている。各サブフレームのうち、純オーディオデータは各24ビットであり、最後に、冗長データV/U/C/Pビットが割り当てられ、バリディティフラグ“V”、ユーザデータ“U”、チャンネルステータス(各種制御情報)“C”及びパリティビット“P”が1ビットずつ付加される。また、“C”ビットは、192フレームで1ブロックを構成する。
【0017】
また、図1(2)に示されるように、各チャンネルデータ(サブフレーム)の先頭4ビットは、再生時の同期をとるためのプリアンブル信号PAが付加されている。このプリアンブルは、図1(1)で述べたBiφマークの変調則から外された特殊なパターンであり、図1(3)に示されるように、最小パターン長Tの3倍のパターン長(「最大パターン長」)3Tをもつ周波数パターンを組み合わせた“B”、“M”、“W”という3種類のパターンをもつ。このうち、“B”パターンのプリアンブルは、192フレームを単位として各種制御情報を載せている“C”ビットに対応するブロックの先頭であるサブフレームであることを示し、それ以外のLchデータ及びRchデータのサブフレームの先頭には、それぞれ、“M”及び“W”パターンのプリアンブルが配置される。
【0018】
上述のように、サンプリングレートFs内に配置される両チャンネル(Lch/Rch)分の2サブフレームを単位に1フレームが構成されている。従って、このフォーマットでは、最長パターンが最大パターン長3Tで制限され、最短パターンが最小パターン長Tで制限され、かつ、その実際の伝送レートは、a×Fs=2(ch)×32(bit)×2(T)×Fs=128Fs〔a=128〕であり、例えば、Fs=48kHzの時は6.1MHz(最小パターン長Tは、T≒163ns)であって、伝送レートFsに依存する。この時に伝送に用いられている伝送レートFsの値がいくらであるかを判別するのに、できるだけ低い周波数で識別するためには、最長パターンであるプリアンブルPA中の最大パターン長3Tを計測することが最も有利である。
【0019】
しかしながら、伝送レートFsが48kHz、44.1kHz及び32kHzの3通りある場合は、非同期誤差を考慮すると、常識的には、最低でも46MHzの計測周波数でカウントしなければならない。何故なら、Fs=48kHz時の3Tパターンは、488nsであって46MHzでカウントしたときカウント数“22”又は“23”が計数され、Fs=44.1kHz時の3Tパターンは、531nsであって同じ46MHzでカウントしたときカウント数“24”又は“25”が計数されてはじめて、周波数差の少ない48kHzと44.1kHzとがそのカウント値により分離可能となるからである。
【0020】
〔レート判別アルゴリズム〕
この発明の一実施例によれば、ディジタルインターフェイスにおいて受信された信号の固有パターン(例えば、SPDIFフォーマット信号におけるプリアンブルの最長パターン3T)に対して、単に、これを固定周波数のクロックでカウントするだけでなく、所定期間内の固有パターン発生回数を考慮して受信信号の伝送レートを判別することにより、計測クロックの固定周波数を低くすることができる。図2は、この発明の一実施例によるレート判別アルゴリズムを表わすフローチャートである。
【0021】
まず、ステップS1において、入力された信号からそれぞれ発生する波長(パターン長)を、固定された所定のクロック周波数fcにて第1カウント値としてカウントする。ステップS1でカウントされる第1カウント値nは、計測される各波長(パターン長)毎に決定されるが、続くステップS2〜S4において、順次、所定の第1閾値C1x=C10〜C12と比較判定される。
【0022】
ステップS2における第1閾値C1x=C10は、所定の最小波長(パターン長)を固定クロック周波数fcでカウントした場合のカウント値Cminよりも小さい値が設定される(C10<Cmin)。従って、本来のフォーマットデータであるときは、ステップS2でn>C10と判定されステップS3に進むが、そうでないときはエラーであり、ステップS5に進む。ステップS3での第1閾値C1x=C11は、所定の最大波長(パターン長)を固定クロック周波数fcでカウントした場合のカウント値Cmaxよりも大きい値が設定される(C11>Cmax)。従って、本来のフォーマットデータであるときは、ステップS3でn<C11と判定されステップS4に進むが、そうでないときはエラーでありステップS5に進む。また、ステップS5では、エラーフラグを立てると共に、第2カウント値mをリセットする。
【0023】
ステップS4での第1閾値C1x=C12は、フォーマット中の最長パターンの次に長い波長(パターン長)を固定クロック周波数fcでカウントした場合のカウント値Cmax2よりも大きい値が設定され(Cmax2<C12<Cmax)、ステップS4でn>C12と判定されるとステップS6に進み、そうでないときはステップS1に戻る。ステップS6に進む場合はC12<n<C11であり最長パターンの検出を意味するので、ステップS6においては、別のカウンタを用いて最大パターン長の検出回数を第2カウント値mとしてカウントアップ(“+1”カウント)する。
【0024】
次のステップS7で、予め定められた或る一定の十分に長い計測期間Tcが経過していないと判定されると、ステップS1に戻り、計測期間Tcが経過するまで、このようなステップS1→S2→S3→S4→S6の第2カウント値mの計数動作が繰り返され、また、この計測時間Tcが経過した後は、ステップS7からステップS8に進む。
【0025】
ステップS8においては、第2カウント値mを第2閾値C2と比較判定し、m>C2ならば、ステップS9に進んで伝送レートFsはレートAであると決定し、そうでないときは、テップS10に進んで伝送レートFsは別のレートBであると決定し、1回分のレート判別アルゴリズムを終了する。
【0026】
もちろん、上述の計測期間Tc及び第2閾値C2は、伝送レートFsを識別することができるように設定されることはいうまでもない。例えば、1フレームに1回しか発生しないような所定パターンをもつフォーマットで、その伝送レートがFs=48kHz及び44.1kHzの場合は、計測期間Tcを1kHz(1ms)にすれば、この所定パターンについては、Fs=48kHz信号ならば回数m=“48”がカウントされ、Fs=44.1kHzであれば回数m=“44”がカウントされるはずである。従って、非同期誤差を含めて確実な第2閾値C2としては、C2=“46”程度に設定することによって、Fs=48kHz/44.1kHzを確実に識別することができる。さらに、識別すべきレートが2通り以上あるときには、第2閾値C2をC2=C21,C22,…と複数用意することもできる。
【0027】
このように、この発明の一実施例によれば、第1閾値C1xのみを用いるだけでなく、第1閾値C1xを満足する発生回数を、或る決まった計測期間Tcで計数した結果mに基づいて、伝送レートを判別するようにしているので、第1閾値C1xを設定する際には、常識的に考えられる計測周波数より低い固定した計測クロック周波数fcを用いて、伝送レートの判別を実現することができる。さらに、この固定周波数fcによって各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログPLLを用いることなくデータ抽出回路を実現することができる。これにより、実際の回路においては、消費電力を押さえ、且つ、低い計測周波数による動作マージン及びディジタル回路構成による安定性を確保することができる。
【0028】
〔第1閾値の設定手法〕
この発明の一実施例によるレート判別アルゴリズムを、図1で説明したSPDIFフォーマットの信号(SPDIF信号)を受信する場合に、適用する際の数値設定手法について説明する。図3は、この発明によるレート判別における第1閾値の設定手法を説明するための波形図及びテーブル(1)を示す。図3a)及びb)には、伝送レートFsの候補(例えば、48kHz、44.1kHz、32kHz)の内の最大レート(例えば、48kHz)をFsmaxとし、この最大レートFsmaxにおける3通りのパターン3T〜T(3T=3Tmin、2T=2Tmin、T=Tmin)が示されている。また、レート判別(第1カウント値nの計測)に用いる固定クロック周波数fcは、図3d)に示されるように、fc=b・Fsmax〔例えば、b=512、fc=24.576MHz=512×48kHz〕に固定されており、図では明らかでないが、判別すべきSPDIF信号とは完全非同期のクロックである。
【0029】
まず、入力信号は、図3のa)及びb)に示されるようなパターン3T〜Tの3通りの信号があるが、極性には依存せず、波長(パターン長)3T〜Tに意味がある。それぞれの波長がビットストローブされるための信号は、前述したように、最小パターン長Tつまり伝送レートFsのa倍の周波数a・Fsであり、少なくとも、図3c)に示されるように、最大レートFsmaxについてもa・Fsmaxが成立しなければならず、しかも、図3d)に示される固定したクロック周波数fcから作られなければならない。
【0030】
したがって、例えば、最大レートFsmaxについて、a=128、b=512とすることができ、この場合、最大レートFsmaxでの最小パターン長T=Tminに対するクロック周波数fcの倍率c=b/aは、c=4となり、図3d)のように固定周波数fcの計測クロックの周期tは、t=Tmin/c=Tmin/4となる。
【0031】
各閾値を設定する際の過程として、説明を簡単にするために、まず、計測クロック周波数fcが伝送レートFsに同期した系とした場合、上述の数値例(a=128、b=512、c=4)においては、各伝送レートFs=48kHz,44.1kHz,32kHzでのパターン3T,2T,Tの計数値は、それぞれ、図3のテーブル(1)のイ、ロ、ハ欄に示されるとおりである。ここで、SPDIF信号の伝送レートFsと固定周波数fcとが非同期である場合には、それぞれの個所で非同期誤差が発生することには注意が必要である。例えば、周波数fc=512Fsmaxの計測クロックが、SPDIF信号パターンの周波数a・Fs=128Fsに対して、水晶精度で微妙に早いか遅いかで、非同期誤差が±1クロック(Ck)程度の幅で発生する。
【0032】
したがって、この場合、テーブル(1)より、レート判別のために最長パターン3Tを対象として検出することにすれば、各伝送レートFsに対して固定クロック周波数fcで計数され得る第1カウント値mは、イ欄のFs=48kHzの場合はm=“12±1”(“11”〜“13”の意味)となり、ロ欄のFs=44.1kHzの場合はm=“13+1”(“13”又は“14”)となり、ハ欄のFs=32kHzの場合はm=“18±1”(“17”〜“19”)となる。従って、伝送レートFsの48kHzと44.1kHzとは、計測され得る第1カウント値mに重複があり、完全には識別できない。
【0033】
〔第2閾値の設定手法〕
そこで、この発明では、計測期間Tcを設けて最長パターン3Tの検出回数を第2閾値C2で判別する手法を用いる。図4は、この発明によるレート判別における第2閾値の設定手法を説明するためのテーブル(2)を示す。このテーブル(2)は、計測期間Tcを、伝送レートFsのうちの最大レートFsmax=48kHzの1周期に対してk倍とし、k=8,16,24,32(Tc=166.7μs,333.3μs,500μs,666.7μs)に設定した各ケース(a)〜(d)について、各伝送レートFs=48kHz(イ),44.1kHz(ロ),32kHz(ハ)におけるサブフレーム数(P)、最長パターン3Tの検出回数(Q)及び第2閾値C2が示されている。結果的に、計測期間倍率k=32つまり計測期間Tc=666.7μs(周波数でいえば、48kHz/32=1.5kHz)まで期間を延ばすことで、第2閾値C2により、伝送レートFsの48kHzと44.1kHzとが識別可能であることが分かる。
【0034】
なお、最長パターン3Tの検出回数で第2閾値C2を設定する手法のほかに、検出したプリアンブルの回数を第2カウント値とすることも可能であり、この場合は、先にも述べたように、サブフレームで1回ずつ検出できるので、Tc=1ms(1kHz周波数)として第2閾値C2=“46”とすればよい。
【0035】
〔レート判別アルゴリズムの具体例〕
図5は、この発明の一実施例によるレート判別アルゴリズムのより詳細な例を示す。ステップR1において、第1閾値Clxに対して、各パターン長に対応する第1カウント値nが求められると、続くステップR2〜R4で、順次、比較される。ステップR2では、2<n<19であるか否か判定され、2<n<19のときはステップR3に進むが、n≦2又はn≧19のときは、最大3T・最小Tの範囲を超えたパターン長が入力されたケースであり、この場合はステップR5に進んでエラーとして扱う。例えば、信号が入力していない状態の判定を可能とするものである。従って、ステップR5に進んだ場合はエラーフラグf0を立ててステップR6に進み、後述する第2カウント値mの算出動作(ステップR8の機能)をリセットする。
【0036】
一方、ステップR3では、さらに、n<16であるか否かが判定され、n<16のときはステップR4に進み、そうでないとき即ちn≧16(16≦n≦18)のときは、ステップR7に進み、これだけでFs=32kHzと判定され、Fs=32kHzのステートを表わす第1ステートフラグf1を立て、その後ステップR6に進む。この場合、SPDIF受信信号のデータビットを復調するための処理として、ステップR3,R7間に、破線で示すようにステップR7’を挿入し、データビット復調用ストローブクロックの切替え(後述するビット抽出パルス列p1,p2を参照)を行うようにしてもよい。n<16でステップR4に進んだ場合は、このステップR4で10≦n≦15であるか否か判定され、10≦n≦15のときはステップR8に進み、そうでないときは、ステップR1に戻る。
【0037】
ここで、10≦n≦15のときは、Fs=48kHz又は44.1kHz時の最長パターン3Tを検出したケースであり、これについては、ステップR8において、第2閾値C2に対応する第2カウント値mを求める。この時、第2カウント値mは、mカウンタによって計測期間Tc=666.7μs(1.5kHz)で計数され、さらに、ステップR9に進む。ステップR9では、第2カウント値mを第2閾値C2で判定し、具体的には、m<92であるか否かを判定する。ここで、m<92のときは、ステップR10に進んでFs=44.1kHzとし、Fs=44.1kHzのステートを表わす第2ステートフラグf2を立てた上、ステップR6に進む。また、そうでないときはステップR11に進んでFs=48kHzとし、Fs=48kHzのステートを表わす第3ステートフラグf3を立てた上、ステップR6に進む。すなわち、第2カウント値mが第2閾値C2=92よりも大であるか小であるかによって、Fsが48kHz或いは44.1kHzであることを判別する。
【0038】
ステップR6においては、ステップR7,R10,R11で得られた結果を、計測期間Tcを単位としてラッチし出力すると共に、第2カウント値mを計数するmカウンタをリセットしてその内容をクリアする。これと同時に、次のステップR12において、先に述べたエラーで無いケース、即ち、第1〜第3ステートフラグf1,f2,f3のどれかのステートが検出されているときには、エラーフラグf0を解除する。
【0039】
〔伝送レート判別及びデータ抽出回路例〕
図6は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す。図6に示される伝送レート判別及びデータ抽出回路RSは、前述した伝送レート判別アルゴリズムを実現する一回路例であり、入力信号Siの変化点(エッジ)を検出する変化点検出回路1、波長計測用の第1カウンタ2、第1閾値C1xに対する第1比較回路3、デコーダ4、切替回路5、復調回路6、計測期間Tcを決定するための計測タイミング信号を生成するタイミング回路7、最大波長を検出した回数mを計数する所定パターン検出回数計数用の第2カウンタ8、第2閾値C2に対する第2比較回路9、両比較回路3,9からの各出力ステートを計測期間Tcでラッチする出力回路10を備えており、主として、回路1〜3,7〜10によりレート判別ブロックRDが構成され、回路4〜6によりデータ抽出ブロックDSが構成される。
【0040】
入力信号Siは、例えば、SPDIFフォーマットの変調信号であり、クロックCkは、前述例と同様に、24.576MHzの固定周波数fcとする。変化点検出回路1は、このクロックCkを用いてSPDIF入力信号Siのパターンの変化点(エッジ)を検出し、波長計測カウンタ2は、検出された信号Siのパターンの変化点から変化点までをクロックCkでカウントする。
【0041】
第1カウンタ2から出力される第1カウント値nは、入力信号Siの所定パターンの波長を表わし、第1比較回路3にて所定の第1閾値C1x=C10〜Cl2と比較されると同時に、デコーダ4に入力され、入力信号Siについて想定している伝送レートFsに対して、プリアンブル及びデータビットを抽出するための周波数a・Fs(=128Fs)のタイミングパルス列p1,p2をデコーダ4で生成させる。
【0042】
より詳しくいえば、デコーダ4は、(a)Fs=32kHz及び(b)それ以外(Fs=48kHzとFs=44.1kHz)を想定した2通りのビット抽出パルス列p1,p2を出力することができ、これらのパルス列p1,p2は、切替回路5により何れかに切り替えられて復調回路6に出力され、入力信号Siを復調するのに利用される。切替回路5によるビット抽出パルス列p1,p2の出力切替えは、第1比較回路3において、第1カウント値nを判別した結果、伝送レートFs=32kHzを検出したかどうかで決定され、(a)Fs=32kHzの検出時には、これに対応するパルス列p1が出力され、(b)そうでない時にはパルス列p2が出力される。そして、復調回路6では、切替回路5からのビット抽出パルス列p1又はp2を用いて、SPDIF入力信号SiのBiφ変調が復調されると同時に、各データはワード単位でシリアル−パラレル変換されてデータ抽出が行われ、抽出データSDが出力される。
【0043】
第1比較回路3は、第1カウント値nが、例えば、第1閾値C1xの最小値“3”、最大値“18”及び中間値“10”,“16”に対して、n<3又はn>18のときはエラー信号Sf0をタイミング回路7及びラッチ回路10に出力し、16≦ns≦18のときは、伝送レートFs=32kHzを表わす第1判別信号Sf1を切替回路5及びラッチ回路10に出力する。また、10≦n<16のときには、それ以外(Fs=48kHzとFs=44.1kHz)を表わす第2判別信号Sfaが比較回路3から出力され、この信号Sfaが発生される回数を第2カウント値mとして第2カウンタ8で計数する。
【0044】
回数mを計数する計測期間Tcは、タイミング回路7でクロックCkを分周するタイミング回路7で生成される計測タイミング信号により決定される。この例では、1.5kHzの計測タイミング信号Stcがタイミング回路から第2カウンタ8に出力され、第2カウンタ8における回数mの計測期間Tcを規定する。この計測タイミング信号Stcの期間中に計数される第2カウント値mは、第2カウンタ8から第2比較回路9に与えられ、ここで、第2閾値C2=“92”と比較される。この比較の結果、Fs=48kHzか44.1kHzかが判別され、この判別内容を表わす第3判別信号Sfbがラッチ回路10に出力される。
【0045】
ラッチ回路10では、各信号Sf0,Sf1,Sfbが、タイミング回路7からのタイミング信号Stcにより所定の計測期間Tc単位でラッチされ、対応する内容を表わすステートデータf0〜f3が、タイミングを合わせて出力される。例えば、第1比較回路3からのエラー信号Sf0及び第1判別信号Sf1に応じて、それぞれ、エラーフラグf0及び第1ステートフラグf1を出力する。また、第2比較回路9から入力される第3判別信号Sfbが表わす内容(Fs=48kHz又はFs=44.1kHz)に応じて、第2又は第3ステートフラグf2,f3を出力する。
【0046】
〔発明の効果〕
以上説明したように、この発明によれば、ディジタルインターフェイス信号中の固有の任意なパターンをターゲットにして伝送レートの判別を行い、この場合、所定の第1閾値C1xによるパターン長判別のみで伝送レートを判別するだけではなく、所定パターン長の発生回数を或る決まった計測期間Tcで計数する処理を加えて、伝送レートを判別するようにしている。従って、パターン長判別のためには、より低い固定周波数を用いて伝送レート判別を実現することが可能となる。
【0047】
この発明によれば、さらに、この固定周波数によって各ビットデータを抽出するクロックをディジタル的に生成することが可能になるので、アナログPLLを用いることなく、データ抽出回路が実現できる。これにより、実際の回路においては消費電力を押さえ、かつ、低い周波数による動作マージンとディジタル回路構成による安定性を確保することができる。
【図面の簡単な説明】
【図1】図1は、この発明が適用可能な伝送フォーマット(「SPDIFフォーマッ卜」)を説明するための図である。
【図2】図2は、この発明の一実施例による伝送レート判別アルゴリズムを表わすフローチャートである。
【図3】図3は、この発明の一実施例による伝送レート判別アルゴリズムにおける第1閾値設定手法を説明するための波形図及びテーブル(1)である。
【図4】図4は、この発明の一実施例による伝送レート判別アルゴリズムにおける第2閾値設定手法を説明するための別のテーブル(2)である。
【図5】図5は、この発明の一実施例による伝送レート判別アルゴリズムのより詳細な一例を示すフローチャートである。
【図6】図6は、この発明の一実施例による伝送レート判別及びデータ抽出回路を示す図である。
【符号の説明】
Fs 伝送レート(サンプリング周波数)、
T 最小パターン長又は最短パターン、
2T ビットレート対応パターン長(1タイムスロットに対応)、
3T 最大パターン長又は最長パターン、
PA プリアンブルパターン、
n 第1カウント値(パターン長計数値)、
m 第2カウント値(特定パターン検出回数)、
Fsmax 最大レート(伝送レートFsの候補のうち最大の伝送レート)、
Tmin 最大レートFsmaxでの最小パターン長、
2Tmin 最大レートFsmaxでのビットレート対応パターン長、
3Tmin 最大レートFsmaxでの最大パターン長、
fc 周期tを有する計測クロック周波数、
a 最小パターン長対応周波数の伝送レートFsに対する倍率、
b 計測クロック周波数fcの最大レートFsmaxに対する倍率、
c 最小パターン長Tminに対する計測クロック周波数の倍率、
RS 伝送レート判別及びデータ抽出回路、
p1 伝送レートFs=32kHzに対応するビット抽出パルス列、
p2 伝送レートFs=44.1kHz/48kHzに対応するビット抽出パルス列、
f0 エラー信号Sfoに基づいて得られるエラーフラグ、
f1 第1判別信号Sf1に基づいて得られる第1ステートフラグ、
Sfa 第2判別信号、
f2,f3 第3判別信号Sfbの内容に基づいて得られる第2及び第3ステートフラグ、
f4 ステート確認結果フラグ。
Claims (4)
- 予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、
計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、
所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、
算出された検出回数を判別するステップと、
判別された検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップと
を備えることを特徴とする伝送レート判別方法。 - 予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測するステップと、
計測された各パターン長から所定のパターン長を検出するパターン長検出ステップと、
所定期間における所定のパターン長の検出回数を算出する検出回数算出ステップと、
算出された検出回数を判別するステップと、
判別されたパターン長乃至検出回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レートを判別するステップと
を備えることを特徴とする伝送レート判別方法。 - パターン長検出ステップにおいて、計測されたパターン長について、当該ディジタルインターフェイスフォーマット上発生し得ない過少又は過大なパターン長を検出した場合は、検出回数算出ステップにおける動作をリセットし、改めて所定期間の計時及び検出回数の算出動作を開始させるように制御することを特徴とする請求項1又は2に記載の伝送レート判別方法。
- 予め定められた複数種類の伝送レートのうちの何れかの伝送レートで伝送されるディジタルインターフェイス信号を再生するディジタルインターフェイスにおいて、
伝送されるディジタルインターフェイス信号中の特有のパターンについて、そのパターン長を固定周波数のクロックで計測する第1カウンタと、
計測されたパターン長を第1閾値と比較し所定パターン長を検出する第1比較回路と、
所定期間中に第1比較回路で所定パターン長が検出された回数を算出する第2カウンタと、
算出された回数を第2閾値と比較し判別する第2比較回路と、
判別された回数に基づいて、伝送されるディジタルインターフェイス信号の伝送レート情報を出力する出力回路と
を具備することを特徴とする伝送レート判別回路。
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