JP4313863B2 - 画像処理装置 - Google Patents
画像処理装置 Download PDFInfo
- Publication number
- JP4313863B2 JP4313863B2 JP25740498A JP25740498A JP4313863B2 JP 4313863 B2 JP4313863 B2 JP 4313863B2 JP 25740498 A JP25740498 A JP 25740498A JP 25740498 A JP25740498 A JP 25740498A JP 4313863 B2 JP4313863 B2 JP 4313863B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pixel
- address
- texture
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Image Processing (AREA)
- Image Generation (AREA)
Description
【発明の属する技術分野】
本発明は、例えばパーソナルコンピュータやビデオゲーム機などに適用される画像処理装置に関する。
【0002】
【従来の技術】
近時、広い範囲でコンピュータグラフィックスが利用されており、より現実的な画像をハードウェア及びソフトウェア双方の負担を強いることなしに表現する方法が日々開発され続けている。
【0003】
ところで、3次元コンピュータグラフィックスにおいては、ポリゴンと称する任意多角形に対してテクスチャパターンと称する予め用意した模様や陰影等を有する画像を写し込む、テクスチャマッピングと呼称される技術が広く一般的に使用されている。
【0004】
3次元空間中に配置される様々なポリゴンは、任意の拡大及び縮小に対してその描画面積を自由に変更できるが、読出される側のテクスチャパターンデータは通常、当初に指定されたテクスチャパターンデータのメモリ領域範囲からはみ出して読出すことはできない。
【0005】
したがって、拡大表示されるポリゴンを構成する1つのピクセルに対して、テクスチャパターンデータの1ピクセル分の情報を拡大率に比例させて繰返し出力を行なうようになる。
【0006】
この結果得られる画像出力では、所謂ジャギーと呼称される、デジタル的な拡大が認識できるような、特に斜線部分が階段状に表現されたきわめて不自然な描画表現になってしまう。
【0007】
【発明が解決しようとする課題】
拡大表示されるテクスチャパターンがマッピングされたポリゴンでのジャギーを軽減する手法としては、次に述べるようなものがある。
(1) 予め拡大したテクスチャパターンデータを別に用意しておき、表示されるポリゴンの面積に合わせて使用するテクスチャパターンデータを切換える。
(2) マッピングの基準となるピクセルとそのピクセルを基準とした周囲の隣接する一定数のピクセルを順番に読出し、ソフトウェアによる処理で画素演算を行なって、最終的に1ピクセル分のテクスチャパターンデータとして出力する。
(3) マッピングの基準となるピクセルとそのピクセルを基準とした周囲の隣接する一定数のピクセルを順番に読出し、ハードウェア回路で用意した画素演算器に順次送って画素演算を実行させ、最終的に1ピクセル分のテクスチャパターンデータとして出力する。
【0008】
上記(2)及び(3)の手法は、実現手段としてソフトウェアとハードウェアの違いはあるが、考え方は同様であり、以下に示すとおりのものである。
【0009】
すなわち、図6(a)はテクスチャパターンデータの一部を例示するものであり、番号「0000」「0001」‥‥の各矩形がテクスチャパターンデータを構成するRGB各成分を有したピクセルのデータであり、これらテクスチャパターンデータが図6(b)に示すような規則正しい順序でメモリに記憶されているものとする。
【0010】
基準となるピクセルのデータを用いた画素演算を該基準となるピクセルのデータを含む例えば横(u方向)2×縦(v方向)2の計4個で行なうものとし、基準となるピクセルのデータ以外に、周囲の隣接するピクセルのデータを読出す数を、右隣、上、及び右斜め上の3個とする。
【0011】
例えば基準となるピクセルのデータが「0009」であれば、この基準のピクセルのデータと「0010」「0017」「0018」のピクセルのデータとをアドレス指定して読出し、ソフトウェア処理あるいはハードウェア回路により画素演算を実行して、所望の1ピクセル分のデータを得るもので、得られるピクセルのデータは当然ながら上記基準となるピクセルのデータだけでなく周囲のピクセルのデータの影響を受けた画素値となるため、結果としてぼやけたような画像として表示され、上記ジャギーを軽減させるものである。このような処理をテクスチャマッピングにおけるスムージング処理と呼称する。
【0012】
上記のような手法のうち、上記(1)で説明したものはきわめて簡単な考え方ながら、拡大されたテクスチャパターンデータを元のテクスチャパターンデータとは別にしてメモリに予め記憶させておく必要があり、さらにテクスチャパターンデータの切換えやデータの転送を行なう必要もあるため、全体に無駄が多い。
【0013】
また、上記(2)で説明したソフトウェアでスムージング処理を行なう手法もその処理自体は簡単であるが、各ピクセル毎のメモリからの読出し及び演算を全てソフトウェアで処理しなければならず、システムのメインとなるプロセッサあるいはDSP(Digital Signal Processor:補助演算装置)などに大きな負担がかかり、演算速度が低下して、リアルタイム性が重視されるようなグラフィックスシステムでは使用することができない。
【0014】
さらに上記(3)で説明したハードウェア回路でスムージング処理を行なう手法も、上記(2)の手法をハードウェア回路による専用の演算器にて処理するようにしたものであるが、各ピクセルのデータをテクスチャパターンデータを記憶したメモリから読出す際の処理は上記(2)の手法と同様に煩雑であり、やはりリアルタイム性が重視されるようなグラフィックスシステムでは使用することができない。
【0015】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、CPUに負担をかけることなく、テクスチャマッピングのスムージング処理をより高速に実行することが可能な画像処理装置を提供することにある。
【0016】
【課題を解決するための手段】
請求項1記載の発明は、テクスチャパターンデータを2×2個のピクセルのブロックに分割した際の各ブロック中の位置に対応したピクセルのデータを記憶する4個のテクスチャ記憶手段と、ラッチ回路、加算器及びマルチプレクサで構成し、任意の基準となるピクセルを含む隣接した2×2個のピクセルのデータを上記テクスチャ記憶手段の2×2個のアドレスを同時に指定して読出す読出手段と、上記2×2個のピクセルのデータにおける基準となるピクセルのデータの占める割合を予め設定された複数候補の中から選択して設定する割合設定手段と、上記割合設定手段で設定された割合に基づいて上記読出手段で読出した2×2個のピクセルのデータから1個のピクセルのデータを算出する演算手段とを具備したことを特徴とする。
【0019】
このような構成とすれば、スムージング処理を行なうための2×2個のピクセルのデータを2×2個のテクスチャパターンデータを記憶したメモリから並列して同時に読出すようにしたため、画像処理全般の制御を司るCPUに負担をかけることなく、且つスムージングの倍率を複数の選択候補の中から任意に設定可能としながらテクスチャマッピングのスムージング処理をより高速に実行することが可能となる。
【0020】
【発明の実施の形態】
以下図面を参照して本発明の実施の一形態に係る画像処理装置を説明する。
【0021】
まず、実回路構成を説明する前に、その原理概念について説明する。
【0022】
図1(a)は上記図6(a)で示したものと同様のテクスチャパターンデータを2×2の計4個のピクセルを1ブロックとして分割し、各ブロック中におけるアドレスを共に「0」〜「3」として、図1(b)に示す如く4つのテクスチャメモリ110〜113を用意し、各ブロック中のアドレス「0」のピクセルのRGB各成分のデータをテクスチャメモリ110に、同アドレス「1」のピクセルのRGB各成分のデータをテクスチャメモリ111に、同アドレス「2」のピクセルのRGB各成分のデータをテクスチャメモリ112に、そして、同アドレス「3」のピクセルのRGB各成分のデータをテクスチャメモリ113に、それぞれ記憶させるものである。
【0023】
したがって、例えば第「5」ブロック中のアドレス「3」のピクセルのデータを基準とし、テクスチャメモリ113から読出してスムージング処理を実行する場合には、他に第「6」ブロック中のアドレス「2」のピクセルのデータをテクスチャメモリ112から、第「9」ブロック中のアドレス「1」のピクセルのデータをテクスチャメモリ111から、及び第「10」ブロック中のアドレス「0」のピクセルのデータをテクスチャメモリ110から、それぞれ同時にアドレス指定して読出し、これら4個のピクセルのデータによりスムージングの倍率、すなわち4個のピクセルのデータにおける基準となるピクセルのデータの占める割合を考慮してスムージング処理のための演算を実行するものである。
【0024】
図2は上記のような演算を実現するための回路構成を例示するもので、基準となるピクセルのu方向のアドレス情報が読出アドレス生成器121及びu方向演算割合生成器131に、同v方向のアドレス情報が読出アドレス生成器122及びv方向演算割合生成器132に、それぞれ与えられる。
【0025】
読出アドレス生成器121は、与えられたu方向のアドレス情報から2種類のアドレス情報a,bを生成し、アドレス情報aをテクスチャメモリ113及びテクスチャメモリ111に、アドレス情報bをテクスチャメモリ112及びテクスチャメモリ110にそれぞれ与える一方、データスクランブル14に対してコントロール信号“0”を与える。
【0026】
読出アドレス生成器122は、与えられたv方向のアドレス情報から2種類のアドレス情報c,dを生成し、アドレス情報cをテクスチャメモリ113及びテクスチャメモリ112に、アドレス情報dをテクスチャメモリ111及びテクスチャメモリ110にそれぞれ与える一方、データスクランブル14に対してコントロール信号“1”を与える。
【0027】
u方向演算割合生成器131は、外部から与えられるスムージングの倍率を表す倍率情報を元にして、上記uアドレス情報の一部を判別、演算して4個のピクセルのデータのうちの基準となるピクセルのデータのとるu方向での割合データisuを生成し、u方向スムージング演算器15へ送出する。
【0028】
また、v方向演算割合生成器132は、外部から与えられるスムージングの倍率を表す倍率情報を元にして、上記vアドレス情報の一部を判別、演算して4個のピクセルのデータのうちの基準となるピクセルのデータのとるv方向での割合データisvを生成し、v方向スムージング演算器16へ送出する。
【0029】
しかして、テクスチャメモリ110〜110でそれぞれアドレス指定された位置に記憶されているピクセルのデータが並列して読出され、共にデータスクランブル14に送られる。
【0030】
データスクランブル14では、読出アドレス生成器121,122から送られてくるコントロール信号“0”“1”に従って、上記テクスチャメモリ113〜110からの各ピクセルのデータの位置をシフトし、シフト後の4個のピクセルのデータをu方向スムージング演算器15へ送出する。
【0031】
u方向スムージング演算器15は、データスクランブル14で位置をシフトした4個のピクセルのデータのうち、u方向に沿った2個ずつをそれぞれu方向演算割合生成器131からの割合データisuに従ってスムージング処理して2個のピクセルのデータとし、これらをv方向スムージング演算器16へ出力する。
【0032】
v方向スムージング演算器16は、v方向に沿った2個のピクセルのデータをv方向演算割合生成器132からの割合データisvに従ってスムージング処理するもので、こうして得られたピクセルのデータが最終的なものとして図示しない次段の処理回路へ出力される。
【0033】
図3は上記読出アドレス生成器121,122の詳細な構成を示すものである。読出アドレス生成器121は、ラッチ回路21、加算器22、及びマルチプレクサ23,24から構成されるもので、上記uアドレス情報はラッチ回路21に与えられてラッチされる一方、加算器22にも与えられる。
【0034】
ラッチ回路21は、このuアドレス情報の最下位1ビットを上記データスクランブル14へのコントロールデータ“0”として送出する一方、残る全ビットをそのままマルチプレクサ23のB入力端子へ与える。
【0035】
加算器22は、uアドレス情報と定数「1」とを加算し、その和データの最下位1ビットを無効とし、残る全ビットとキャリーとをそのままマルチプレクサ24のB入力端子へ与える。
【0036】
マルチプレクサ23は、外部から与えられるローカラム信号に基づいて、A入力端子に与えられるローアドレス信号の値“L”とB入力端子に入力されるラッチ回路21のラッチ出力の一方を選択して、上記アドレス情報aとして出力する。
【0037】
マルチプレクサ24は、外部から与えられるローカラム信号に基づいて、A入力端子に与えられるローアドレス信号の値“L”とB入力端子に入力される加算器22の和出力の一方を選択して、上記アドレス情報bとして出力する。
【0038】
同様に、読出アドレス生成器122は、ラッチ回路25、加算器26、及びマルチプレクサ27,28から構成されるもので、上記vアドレス情報はラッチ回路25に与えられてラッチされる一方、加算器26にも与えられる。
【0039】
ラッチ回路25は、このvアドレス情報の最下位1ビットを上記データスクランブル14へのコントロールデータ“1”として送出する一方、残る全ビットをそのままマルチプレクサ27のB入力端子へ与える。
【0040】
加算器26は、vアドレス情報と定数「1」とを加算し、その和データの最下位1ビットを無効とし、残る全ビットとキャリーとをそのままマルチプレクサ28のB入力端子へ与える。
【0041】
マルチプレクサ23は、外部から与えられるローカラム信号に基づいて、A入力端子に与えられるローアドレス信号の値“H”とB入力端子に入力されるラッチ回路25のラッチ出力の一方を選択して、上記アドレス情報cとして出力する。
【0042】
マルチプレクサ28は、外部から与えられるローカラム信号に基づいて、A入力端子に与えられるローアドレス信号の値“H”とB入力端子に入力される加算器26の和出力の一方を選択して、上記アドレス情報dとして出力する。
【0043】
次に図4により上記u方向演算割合生成器131及びv方向演算割合生成器132の詳細な回路構成について説明する。同図で、スムージングの倍率を表す倍率情報はラッチ回路29でラッチされた後に、u方向演算割合生成器131のビットマスク回路31とバレルシフタ32、及びv方向演算割合生成器132のビットマスク回路35とバレルシフタ36に与えられる。
【0044】
u方向演算割合生成器131は、ラッチ回路30、上記ビットマスク回路31、上記バレルシフタ32、及びビットマスク回路33から構成され、ラッチ回路30がuアドレス情報の小数部をラッチしてビットマスク回路31へ出力する。ビットマスク回路31は、上記倍率情報を基にラッチ回路30からのuアドレス情報の一部を無効化するマスク処理を行ない、処理後の情報をバレルシフタ32に出力する。バレルシフタ32は、ラッチ回路29からの倍率情報に基づいてビットマスク回路31の出力を適宜シフトしてビットマスク回路33に送出する。このビットマスク回路33は、バレルシフタ32から送られてきた情報の予め設定された部分を無効化するマスク処理を行なうもので、処理後の情報をu方向の割合データisuとして生成し、上記u方向スムージング演算器15へ出力する。
【0045】
v方向演算割合生成器132は、ラッチ回路34、上記ビットマスク回路35、上記バレルシフタ36、及びビットマスク回路37から構成され、ラッチ回路34がvアドレス情報の小数部をラッチしてビットマスク回路35へ出力する。ビットマスク回路35は、上記倍率情報を基にラッチ回路34からのvアドレス情報の一部を無効化するマスク処理を行ない、処理後の情報をバレルシフタ36に出力する。バレルシフタ36は、ラッチ回路29からの倍率情報に基づいて035の出力を適宜シフトしてビットマスク回路37に送出する。このビットマスク回路37は、バレルシフタ36から送られてきた情報の予め設定された部分を無効化するマスク処理を行なうもので、処理後の情報をv方向の割合データisvとして生成し、上記v方向スムージング演算器16へ出力する。
【0046】
上記のような構成にあって、いま図5(a)に示すテクスチャパターンデータの第「9」ブロック中のアドレス「3」のピクセルのデータを基準としてスムージング処理を実行する場合の動作について例示する。
【0047】
この場合、図中に破線の円形で示す如く、同時に第「10」ブロック中のアドレス「2」のピクセルのデータ、第「13」ブロック中のアドレス「1」のピクセルのデータ、及び第「14」ブロック中のアドレス「0」のピクセルのデータをそれぞれ同時にアドレス指定して読出し、これら4個のピクセルのデータによりスムージング処理を実行しなければならない。
【0048】
uアドレス情報として第「9」ブロック中のアドレス「3」を表す座標値「3」が読出アドレス生成器121及びu方向演算割合生成器131に与えられ、同時にvアドレス情報として第「9」ブロック中のアドレス「3」を表す座標値「5」が読出アドレス生成器121及びu方向演算割合生成器131に与えられる。
【0049】
読出アドレス生成器121では、このuアドレス情報「3」から新たに加算器22で「+1」したアドレス情報「4」が生成され、マルチプレクサ23,24により元のアドレス情報「3」がアドレス情報aとしてテクスチャメモリ113,111のローアドレスに、アドレス情報「4」がアドレス情報bとしてテクスチャメモリ112,110のローアドレスに与えられる。
【0050】
同様に読出アドレス生成器122では、上記vアドレス情報「5」から新たに加算器26で「+1」したアドレス情報「6」が生成され、マルチプレクサ27,28により元のアドレス情報「5」がアドレス情報cとしてテクスチャメモリ113,112のハイアドレスに、アドレス情報「6」がアドレス情報dとしてテクスチャメモリ111,110のハイアドレスに与えられる。
【0051】
したがって、テクスチャメモリ110からは、vアドレス情報とuアドレス情報の座標を例えば(v,u)の形で表わすものとすると、アドレス(3,5)、すなわち第「9」ブロック中のアドレス「3」に位置するピクセルのデータが基準となるピクセルのデータとして読出されてデータスクランブル14へ出力される。
【0052】
同様に、テクスチャメモリ112からはアドレス(4,5)すなわち第「10」ブロック中のアドレス「2」に位置するピクセルのデータが、テクスチャメモリ111からはアドレス(3,6)すなわち第「13」ブロック中のアドレス「1」に位置するピクセルのデータが、テクスチャメモリ110からはアドレス(4,6)すなわち第「14」ブロック中のアドレス「0」に位置するピクセルのデータが、それぞれ読出されてデータスクランブル14へ出力される。
【0053】
データスクランブル14では、読出アドレス生成器121,122からのコントロール信号“0”“1”の各内容により、図5(b)に示すようにテクスチャメモリ113からのピクセルのデータを基準となるものIとして、他の3つのピクセルのデータII〜IVと区分してu方向スムージング演算器15へ送出する。
【0054】
u方向スムージング演算器15は、データスクランブル14からの4個のピクセルのデータI〜IVのうち、u方向演算割合生成器131からの割合データisuに従い、第「9」ブロック中のアドレス「3」のピクセルのデータIのRGB各成分に対して「10H−isu」の差出力を乗算し、その積を、第「10」ブロック中のアドレス「2」のピクセルのデータIIIのRGB各成分に対して直接isuを乗算した積とそれぞれ加算し、その和Vをv方向スムージング演算器16へ出力する。
【0055】
同時にu方向スムージング演算器15は、第「13」ブロック中のアドレス「1」のピクセルのデータIIのRGB各成分に対して「10H−isu」の差出力を乗算し、その積を、第「14」ブロック中のアドレス「0」のピクセルのデータIVのRGB各成分に対して直接isuを乗算した積と加算し、その和VIをv方向スムージング演算器16へ出力する。
【0056】
v方向スムージング演算器16では、v方向演算割合生成器132からの割合データisvに従い、上記第「9」ブロック中のアドレス「3」のピクセルのデータIと第「10」ブロック中のアドレス「2」のピクセルのデータIIIとを割合データisuを用いて演算した結果VのRGB各成分に対して「10H−isv」の差出力を乗算する一方、上記第「13」ブロック中のアドレス「1」のピクセルのデータIIと第「14」ブロック中のアドレス「0」のピクセルのデータIVとを割合データisuを用いて演算した結果VIのRGB各成分に対して直接isvを乗算し、これら2つの積を加算することで、スムージング処理結果としての最終的なピクセルのデータを得、これを図示しない次段の処理回路へ出力する。
【0057】
このように、基準となるピクセルのデータを含む、スムージング処理を行なうための縦2×横2の計4個のピクセルのデータを4個のテクスチャパターンデータを記憶したメモリ110〜113から並列して同時に読出すようにしたため、画像処理全般の制御を司るCPUに負担をかけることなく、テクスチャマッピングのスムージング処理をより高速に実行することが可能となる。
【0058】
また、このスムージング処理を行なう過程に際して、スムージングの倍率を任意に設定可能とし、設定した倍率の情報から基準となるピクセルのデータの隣接するピクセルのデータに対する割合を算出してスムージング演算に供するようにしたため、必要に応じた倍率でのスムージング処理をより高速に実行することが可能となる。
【0059】
その他、本発明はその要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【0061】
【発明の効果】
請求項1記載の発明によれば、スムージング処理を行なうための2×2個のピクセルのデータを2×2個のテクスチャパターンデータを記憶したメモリから並列して同時に読出すようにしたため、画像処理全般の制御を司るCPUに負担をかけることなく、且つスムージングの倍率を複数の選択候補の中から任意に設定可能としながらテクスチャマッピングのスムージング処理をより高速に実行することが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の一形態に係る基本概念を説明する図。
【図2】 同実施の形態に係る回路構成を示すブロック図。
【図3】 図2の読出アドレス生成器の詳細な回路構成を示すブロック図。
【図4】 図2のu方向演算割合生成器、v方向演算割合生成器の詳細な回路構成を示すブロック図。
【図5】 同実施の形態に係る動作を説明するための図。
【図6】 一般的なテクスチャパターンデータとその記憶方法とを例示する図。
【符号の説明】
110〜113…テクスチャメモリ
121,122…読出アドレス生成器
131…u方向演算割合生成器
132…v方向演算割合生成器
14…データスクランブル
15…u方向スムージング演算器
16…v方向スムージング演算器
21,25…ラッチ回路
22,26…加算器
23,24,27,28…マルチプレクサ
30,34…ラッチ回路
31,33,35,37…ビットマスク回路
32,36…バレルシフタ
Claims (1)
- テクスチャパターンデータを2×2個のピクセルのブロックに分割した際の各ブロック中の位置に対応したピクセルのデータを記憶する4個のテクスチャ記憶手段と、
ラッチ回路、加算器及びマルチプレクサで構成し、任意の基準となるピクセルを含む隣接した2×2個のピクセルのデータを上記テクスチャ記憶手段の2×2個のアドレスを同時に指定して読出す読出手段と、
上記2×2個のピクセルのデータにおける基準となるピクセルのデータの占める割合を予め設定された複数候補の中から選択して設定する割合設定手段と、
上記割合設定手段で設定された割合に基づいて上記読出手段で読出した2×2個のピクセルのデータから1個のピクセルのデータを算出する演算手段と
を具備したことを特徴とする画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25740498A JP4313863B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25740498A JP4313863B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000090257A JP2000090257A (ja) | 2000-03-31 |
JP4313863B2 true JP4313863B2 (ja) | 2009-08-12 |
Family
ID=17305916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25740498A Expired - Lifetime JP4313863B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4313863B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4843377B2 (ja) * | 2006-05-18 | 2011-12-21 | 株式会社東芝 | 画像処理装置及び画像処理方法 |
JP6361290B2 (ja) | 2014-05-30 | 2018-07-25 | セイコーエプソン株式会社 | 画像処理装置、表示装置および画像処理方法 |
-
1998
- 1998-09-11 JP JP25740498A patent/JP4313863B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000090257A (ja) | 2000-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6246421B1 (en) | Apparatus and method for parallel rendering of image pixels | |
JP4030519B2 (ja) | 画像処理装置および画像処理システム | |
JPS62500126A (ja) | 実時間計算および立体画面の透視図表示のコンピュ−タ図形処理システム | |
EP0329101B1 (en) | Three-dimensional graphic processing apparatus | |
JPH1079043A (ja) | テクスチャ・データ読出装置およびレンダリング装置 | |
US5943057A (en) | Method and apparatus for processing three-dimensional picture information | |
JP2957511B2 (ja) | グラフィック処理装置 | |
JP4313863B2 (ja) | 画像処理装置 | |
US6373494B1 (en) | Signal processing apparatus and image processing apparatus | |
JP3066596B2 (ja) | アドレス変換装置 | |
JP2813881B2 (ja) | ビデオ信号処理装置 | |
US5303339A (en) | Three-dimensional graphic processing apparatus | |
JPH05314250A (ja) | 拡大画像の平滑方法及び装置 | |
KR100313846B1 (ko) | 바이리니어밉매핑에서의상세도(lod)계산방법및장치 | |
JP3649947B2 (ja) | 画像描画装置、画像描画方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 | |
JPS61140271A (ja) | 画像拡大縮小回路 | |
JP3071387B2 (ja) | 補間装置および補間方法、並びに画像生成装置 | |
JP3017239B2 (ja) | 画像生成方法 | |
JPH11185052A (ja) | 3次元コンピュータグラフィックスのテクスチャマッピング座標計算装置および方法 | |
JP3271825B2 (ja) | 立体画像処理装置 | |
EP0256488B1 (en) | Method of interpolating pixel values | |
JP4224887B2 (ja) | 信号処理装置および画像処理装置 | |
JPH11242585A (ja) | 除算回路およびグラフィック演算装置 | |
JP2647073B2 (ja) | 図形表示装置 | |
JP3358891B2 (ja) | Z値の透視変換処理方法及び画像処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040225 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060610 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070215 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070921 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071024 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071116 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20081210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090518 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4313863 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140522 Year of fee payment: 5 |
|
EXPY | Cancellation because of completion of term |