KR101722023B1 - 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 프로그램 방법이 제공된다. 비휘발성 메모리 장치의 프로그램 방법은 다수의 포지티브(positive) 펄스와 다수의 네거티브(negative) 펄스를 동시에 메모리 셀 어레이에 인가하여 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀을 프로그램하는 것을 포함한다.

Description

비휘발성 메모리 장치의 프로그램 방법{Programming method of non-volatile memory device}
본 발명은 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만, 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면 비휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존하므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰이고 있다. 비휘발성 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable readonly memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
본 발명이 해결하고자 하는 기술적 과제는 프로그램 셀에 인접한 셀들의 디스터번스(disturbance) 특성이 개선된 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 프로그램 방법의 일 태양(aspect)은, 다수의 포지티브(positive) 펄스와 다수의 네거티브(negative) 펄스를 동시에 메모리 셀 어레이에 인가하여 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀을 프로그램하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 프로그램 방법의 다른 태양은, 제1 포지티브 스탭 펄스의 라이징 엣지와 제1 네거티브 스탭 펄스의 라이징 엣지가 중첩하도록 제1 포지티브 스탭 펄스와 제1 네거티브 스탭 펄스를 메모리 셀 어레이에 인가하고, 제1 포지티브 스탭 펄스와 제1 네거티브 스탭 펄스로 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀이 정상적으로 프로그램 되었는지 검증하고, 제1 네거티브 스탭 펄스가 메모리 셀 어레이에 인가되는 동안 제2 포지티브 스탭 펄스를 메모리 셀 어레이에 인가하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 프로그램 방법의 또 다른 태양은, 펄스 레벨이 점점 증가하는 다수의 포지티브 스탭 펄스와 펄스 레벨이 점점 증가하는 다수의 네거티브 스탭 펄스를 메모리 셀 어레이에 인가하여 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀을 프로그램하는 것을 포함하되, 다수의 포지티브 스탭 펄스 중 적어도 어느 하나의 라이징 엣지와 다수의 네거티브 스탭 펄스 중 적어도 어느 하나의 라이징 엣지가 서로 중첩되도록 다수의 포지티브 및 네거티브 스탭 펄스를 메모리 셀 어레이에 인가하고, 다수의 네거티브 스탭 펄스 중 적어도 어느 하나의 펄스 폭은 나머지 네거티브 스탭 펄스의 펄스 폭과 서로 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면들이다.
도 6 내지 도 8은 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법의 효과를 설명하기 위한 도면들이다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 기술적 사상에 의한 다른 실시예의 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 및 도 2를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 개략적인 블록도이고, 도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 셀 어레이의 회로도이다. 이하에서는 비휘발성 메모리 장치의 메모리 셀의 데이터가 FN(Fowler-Nordheim) 터널링(tunneling)으로 프로그램(program) 및 소거(erase)되는 메모리 셀을 예로 들어 설명하나, 본 발명이 이에 제한되는 것은 아니다. 또한, 이하에서는 비휘발성 메모리 장치의 메모리 셀 어레이로 2T(2Transitor)-FN(Fowler-Nordheim)-NOR 메모리 셀 어레이를 예로 들어 설명하나, 역시 본 발명이 이에 제한되는 것은 아니며, 본 발명의 기술적 사상은 NAND 메모리 셀 어레이등 다른 메모리 셀 어레이에도 적용이 가능하다.
먼저 도 1을 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치는 R-비트 데이터 정보(R은 1 또는 그 보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(10)를 포함할 수 있다. 이러한 메모리 셀 어레이(10)는 예를 들어, 2T(2Transitor)-FN(Fowler-Nordheim)-NOR 메모리 셀 어레이일 수 있다. 구체적으로, 메모리 셀 어레이(10)는 다수의 행(다수의 워드 라인, 글로벌 컨트롤 라인등)과 다수의 열(다수의 비트 라인등)이 배열되어 구성된 다수의 메모리 셀을 포함하는 2T-FN-NOR 메모리 셀 어레이일 수 있다.
이하 도 2를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이(10)에 대해 보다 구체적으로 살펴보도록 한다.
도 2를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이(10)는 깊은웰(DNW) 내에 다수의 포켓웰(PPW0, PPW1)이 배치되어 형성된 다수의 블록(block)을 포함하고, 각 블록은 다수의 메모리 셀(MC)로 구성된 다수의 섹터(sector)를 포함할 수 있다. 여기서, 섹터 선택 트랜지스터(SST)는 섹터 선택 라인(SSL0, SSL1, SSL2)에 인가되는 전압으로 제어되어 포켓웰(PPW0, PPW1)(또는 블록) 내에 형성된 다수의 섹터 중 특정 섹터를 선택하는 트랜지스터일 수 있다. 예를 들어, 도 2에서 제2 섹터 선택 라인(SSL1)에 인가되는 전압으로 제어되는 섹터 선택 트랜지스터SST)는 제1 포켓웰(PPW0) 내에 형성된 다수의 섹터 중에서 제2 섹터 선택 라인(SSL1) 사이에 연결된 다수의 메모리 셀(MC)를 포함하는 섹터를 선택하는 트랜지스터일 수 있다.
즉, 도 2는 각 포켓웰(PPW0, PPW1)(또는 블록) 내에 형성된 다수의 섹터 중 하나의 섹터들만을 예시적으로 도시하고 있는 도면이며, 하나의 블록에 도시된 것 이상의 섹터들이 형성될 수 있다. 그리고, 섹터 선택 트랜지스터(SST)는 도 2에 도시된 바와 같이 한 섹터의 양단에 형성되어 있을 수 있다.
하나의 섹터는 다수의 메모리 셀을 포함할 수 있으며, 이러한 다수의 메모리 셀은 도 2에 도시된 바와 같이 각각 섹터 선택 트랜지스터(SST)에 직렬로 연결되어 있을 수 있다. 그리고 이러한 다수의 메모리 셀은 섹터 선택 트랜지스터(SST)에 의해 비트 라인(BL0~BL(n-1))을 각각 공유할 수 있다. 즉, 섹터 선택 트랜지스터(SST)가 섹터 선택 라인(SSL1)에 인가되는 전압에 의해 턴-온(turn-on)되면 비트 라인(BL0~BL(n-1))에 인가되는 전압이 섹터 선택 트랜지스터(SST)들을 통해 직렬로 연결된 다수의 메모리 셀에 각각 인가되게 된다.
한편, 하나의 섹터 내에서 동일 행에 배치된 다수의 메모리 셀은 하나의 페이지행을 구성할 수 있다. 즉, 도 2에서 메모리 셀(MC)과 동일 행에 배치된 메모리셀들(A 영역에 포함된 메모리셀들)은 하나의 페이지 행을 구성할 수 있다. 이렇게 동일 페이지 행에 배치된 메모리 셀들은 도시된 바와 같이 선택 라인(SL0)과 워드 라인(WL0)을 공유한다. 따라서, 전역 컨트롤 라인(GCL0)에 인가되는 전압은 바이스 선택 게이트(BSG)가 턴-온 됨으로써, 선택 라인(SL0)을 통해 동일 페이지 행에 배치된 메모리 셀들(MC)에 인가되고, 마찬가지로 워드 라인(WL0)에 인가되는 전압은 동일 페이지 행에 배치된 메모리 셀들(MC)에 인가되게 된다.
메모리 셀(MC)은 선택 라인(SL)에 인가되는 전압으로 제어되며, 전하를 저장하는 메모리 트랜지스터(MT)와 워드 라인(WL)에 인가되는 전압으로 제어되며 메모리 트랜지스터(MT)에 직렬 연결된 컨트롤 게이트(CG)를 포함할 수 있다. 이러한 메모리 셀(MC)은 FN 터널링에 의해 메모리 트랜지스터(MT)에 전하가 저장됨으로써 데이터가 프로그램되고, FN 터널링에 의해 메모리 트랜지스터(MT)에 저장된 전하가 빠져나옴으로써 데이터가 소거되는 메모리 셀일 수 있다.
공통 소스 라인(CS)은 도 2에 도시된 바와 같이 인접하는 두 메모리 셀(MC)의 컨트롤 게이트(CG) 사이에 연결되며, 다수의 메모리 셀들(MC)은 이러한 공통 소스 라인(CS)를 공유할 수 있다.
다시 도 1을 참조하면, 행 선택부(20)는 제어 회로(70)의 제어에 응답해서 메모리 셀 어레이(10)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 행들(예를 들어, 워드 라인(WL), 전역 컨트롤 라인(GCL)등) 중 하나를 선택할 수 있다. 그리고, 행 선택부(20)는 제어 회로(70)의 제어에 응답해서 전압 발생 회로(60)로부터 발생된 다수의 포지티브(positive) 펄스와 다수의 네거티브(negative) 펄스를 동시에 메모리 셀 어레이(10)의 선택된 행 및 비선택된 행들로 각각 제공할 수 있다. 각각의 행들로 인가되는 펄스의 펄스 레벨과 인가 타이밍은 제어 회로(70)에 의해 제어될 수 있다. 한편, 열 선택부(30)는 행 선택부(20)와 유사하게 메모리 셀 어레이(10)의 열들(예를 들어, 비트 라인(BL)등)을 선택하는 역할을 할 수 있다.
리드-라이트 회로(40)는 제어 회로(70)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들어, 검증/리드 동작의 경우, 리드-라이트 회로(40)는 메모리 셀 어레이(10)로부터 프로그램 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 반면, 프로그램(라이트) 동작의 경우, 리드-라이트 회로(40)는 메모리 셀 어레이(10)에 저장될 데이터에 따라 메모리 셀 어레이(10)의 열들을 구동하는 라이트 드라이버로서 동작할 수 있다.
버퍼(50)는 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로부터 데이터를 제공받아 이를 저장하고, 프로그램 동작 시에 저장된 데이터를 리드-라이트 회로(40)에 로딩(loading)하는 역할을 할 수 있다.
전압 발생 회로(60)는 동작 모드에 따라서 메모리 셀 어레이(10)의 행들 및 열들과, 메모리 셀들(MC)이 형성된 웰 영역(DNW, PPW)로 공급될 다수의 포지티브 펄스와 다수의 네거티브 펄스를 생성할 수 있다. 이러한 전압 발생 회로(60)의 전압 생성 동작은 제어 회로(70)에 의해 제어될 수 있다.
제어 회로(70)는 비휘발성 메모리 장치의 프로그램, 리드 및 소거 동작과 관련된 제반동작을 제어할 수 있도록, 행 선택부(20), 열 선택부(30), 리드-라이트 회로(40) 및 전압 발생 회로(60)를 직접 또는 간접적으로 제어할 수 있다. 구체적으로, 제어 회로(70)는 버퍼(50)로부터 프로그램될 데이터를 리드-라이트 회로(40)에 로딩하고, 전압 발생 회로(60)로부터 생성된 다수의 포지티브 펄스와 다수의 네거티브 펄스를 동시에 메모리 셀 어레이(10)에 인가하게 하여 메모리 셀들을 프로그램하고, 전압 발생 회로(60)로부터 생성된 다수의 포지티브 펄스와 다수의 네거티브 펄스를 동시에 메모리 셀 어레이(10)에 인가하게 하여 메모리 셀들을 소거할 수 있다.
패스/페일 검증 회로(80)는 제어 회로(70)의 제어에 응답해서 각각의 프로그램 검증 구간 동안 메모리 셀들에 대한 프로그램 검증 동작을 수행할 수 있다. 패스/페일 검증 회로(80)에서 생성된 검증 결과는 제어 회로(70)로 출력될 수 있는데, 제어 회로(70)는 패스/페일 검증 회로(80)로부터 제공된 프로그램 검증 결과에 따라서 프로그램 펄스의 계속 인가 여부를 결정할 수 있다. 예를 들어, 메모리 셀들이 정상적으로 프로그램된 것으로 판별된 경우(즉, 패스인 경우), 더 이상 프로그램 펄스를 인가하지 않고, 선택된 메모리 셀들에 대한 프로그램 동작을 종료할 수 있고, 메모리 셀들이 정상적으로 프로그램되지 않은 것으로 판별된 경우(즉, 페일인 경우), 메모리 셀들이 모두 프로그램될 때까지 정해진 횟수 내에서 프로그램 펄스를 반복적으로 인가할 수 있다.
이하, 도 2 및 도 3을 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대해 설명한다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 이하에서는 설명의 편의를 위하여 도 2에 도시된 특정 메모리 셀(MC)을 프로그램 하는 것을 예로 들어 설명할 것이나, 아래에서 논의되는 사항은 메모리 셀 어레이(10)에 포함된 어떠한 메모리 셀들(MC)에도 동일하게 적용될 수 있다.
예를 들어, 도 2의 메모리 셀 어레이(10)의 메모리 셀(MC)을 프로그램 하기 위해, 선택된 전역 컨트롤 라인(GCL0) 및 선택된 선택 라인(SL0)에는 다수의 포지티브(positive) 펄스가 인가되고, 선택된 포켓웰(PPW0)과 선택 및 비선택된 워드 라인(WL0~WL(m-1))과 선택된 비트 라인(BL0)에는 다수의 네거티브(negative) 펄스가 인가될 수 있다. 이때, 비선택된 전역 컨트롤 라인(GCL1~GCL(m-1)) 및 비선택된 선택 라인(SL1~SL(m-1)), 비선택된 포켓웰(PPW1), 비선택된 비트 라인(BL1~BL(n-1))에는 접지 전압(GND)이 인가될 수 있다.
한편, 여기서 다수의 포지티브 펄스와 다수의 네거티브 펄스는 도 3에 도시된 것처럼 동시에 메모리 셀 어레이(10)에 인가될 수 있다. 여기서, 다수의 포지티브 펄스와 다수의 네거티브 펄스가 동시에 메모리 셀 어레이(10)에 인가된다는 것은, 도 3에 도시된 바와 같이, 다수의 포지티브 펄스 중 적어도 어느 하나의 라이징 엣지(RE)와 다수의 네거티브 펄스 중 적어도 어느 하나의 라이징 엣지(RE)가 중첩(overlap)되도록 다수의 포지티브 펄스와 다수의 네거티브 펄스가 메모리 셀 어레이(10)에 인가되는 것을 의미할 수 있다. 구체적으로 도 3에서는 그 한 예로, 모든 포지티브 펄스의 라이징 엣지(RE)와 모든 네거티브 펄스의 라이징 엣지(RE)가 중첩된 것(즉, 인가시점이 동일한 것)이 예시되어 있다.
보다 구체적으로, 도 3에 도시된 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 메모리 셀(MC)을 프로그램 하기 위해, 다수의 포지티브 펄스가 펄스 폭(W1)이 서로 동일하며, 펄스 레벨이 점점 순차적으로 증가(+VP1 ~ +VPP)하는 다수의 포지티브 스탭(step) 펄스(PP1~PPP)로 구성되고, 다수의 네거티브 펄스 역시 펄스 폭(W1)이 서로 동일하며, 펄스 레벨이 점점 순차적으로 증가(-VP1 ~ -VPP)하는 다수의 네거티브 스탭 펄스(NP1~NPP)로 구성될 수 있다. 그리고, 이러한 다수의 포지티브 스탭 펄스(PP1~PPP)와 다수의 네거티브 스탭 펄스(NP1~NPP)는 도시된 바와 같이 라이징 엣지(RE)가 서로 중첩되어 한 쌍으로 메모리 셀 어레이(10)에 인가되되, 메모리 셀이 프로그램되는 동안 동일한 개수(예를 들어, P개)의 포지티브 스탭 펄스(PP1~PPP)와 네거티브 스탭 펄스(NP1~NPP)가 메모리 셀 어레이(10)에 인가될 수 있다. 또한, 추가적으로 다수의 포지티브 스탭 펄스(PP1~PPP)와 다수의 네거티브 스탭 펄스(NP1~NPP)의 폴링 엣지(RE)도 서로 중첩되어 인가될 수 있다.
한편, 각각의 포지티브 스탭 펄스(PP1~PPP)와 각각의 네거티브 스탭 펄스(NP1~NPP) 사이에는 검증 단계가 포함될 수 있다. 이러한 검증 단계는 각각의 포지티브 스탭 펄스(PP1~PPP)와 각각의 네거티브 스탭 펄스(NP1~NPP)에 의해 메모리 셀(MC)에 정상적으로 프로그램되었는지 검증하는 단계일 수 있다. 앞서 설명한 바와 같이 예를 들어, 제2 포지티브 스탭 펄스(PP2)와 제2 네거티브 스탭 펄스(NP2)가 인가된 후, 메모리 셀(MC)이 패스/페일 검증 회로(도 1의 80)에 의해 정상적으로 프로그램된 것으로 검증될 경우, 더 이상의 포지티브 및 네거티브 스탭 펄스(PP3~PPP, NP3~NPP)가 인가되지 않고 프로그램 동작이 종료될 수 있다. 또한, 도 3에는 도시되지 않았으나, 각각의 포지티브 및 네거티브 스탭 펄스(PP1~PPP, NP1~NPP)가 인가된 후 별도의 대기 시간을 기다려 이러한 검증 단계가 수행될 수도 있다.
비록 도 3에는 다수의 포지티브 펄스가 펄스 레벨이 점점 순차적으로 증가(+VP1 ~ +VPP)하는 다수의 포지티브 스탭 펄스(PP1~PPP)로 구성되고, 다수의 네거티브 펄스 역시 펄스 레벨이 점점 순차적으로 증가(-VP1 ~ -VPP)하는 다수의 네거티브 스탭 펄스(NP1~NPP)로 구성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 이하, 도 4 및 도 5를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하도록 한다.
도 4 및 도 5는 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면들이다. 이하에서는 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법과 동일한 사항에 대해서는 중복된 설명을 생략하도록 한다. 즉, 여기서는 그 차이점에 대해서만 설명하도록 한다.
도 4를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예의 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 다수의 포지티브 펄스가 펄스 레벨이 점점 증가(+VP1 ~ +VPP)하는 다수의 포지티브 스탭 펄스(PP1~PPP)로 구성되고, 다수의 네거티브 펄스 역시 펄스 레벨이 점점 증가(-VP1 ~ -VPP)하는 다수의 네거티브 스탭 펄스(NP1~NPP)로 구성되지만, 펠스 레벨이 순차적으로 증가하지 않는다. 즉, 동일 레벨의 펄스가 2회씩 반복된 후 펄스 레벨이 증가된 펄스가 인가된다. 물론, 여기서 2회씩 반복되는 펄스는 하나의 예시에 불과하며, 필요에 따라 반복되는 펄스 횟수는 얼마든지 변형이 가능하다.
다음 도 5를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예의 다른 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 방법에서는 다수의 포지티브 펄스가 펄스 레벨이 동일한(+VPX, X≤P) 다수의 포지티브 스탭 펄스(PP1~PPP)로 구성되고, 다수의 네거티브 펄스 역시 펄스 레벨이 동일한(-VPX, X≤P) 다수의 네거티브 스탭 펄스(NP1~NPP)로 구성된다. 이 때 펄스 레벨(+VPX, -VPX)은 역시 필요에 따라 얼마든지 변형 가능하다.
다음 도 2, 도 6 내지 도 8을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법의 효과에 대해 설명한다.
도 6 내지 도 8은 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법의 효과를 설명하기 위한 도면들이다.
먼저, 도 6은 도 2의 A영역에 포함된 메모리 셀들(프로그램 셀(MC)의 인접셀들)의 단면도이다. 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법으로 메모리 셀(MC)을 프로그램할 경우, A영역에 포함된 메모리 셀들의 선택 라인(SL 또는 GCL)에는 +VPX(X≤P)의 전압이, 포켓웰(PPW)에는 -VPX(X≤P)의 전압이 인가되게 된다. 여기서, X는 앞서 설명한 바와 같이 메모리셀의 정상 프로그램 여부에 따라 P보다 작거나 같기 때문에, 단순히 선택 라인(SL 또는 GCL)에 +VPP의 전압이, 포켓웰(PPW)에 -VPP의 전압이 인가되는 경우보다 FN 터널링 효과가 줄어든다. 따라서, A영역에 포함된 메모리 셀들의 디스터번스(disturbance) 특성이 개선될 수 있다.
한편, 도 7은 도 2의 B영역에 포함된 메모리 셀들(프로그램 셀(MC)의 인접셀들)의 단면도이다. 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법으로 메모리 셀(MC)을 프로그램할 경우, B영역에 포함된 메모리 셀들의 워드 라인(WL)에는 -VPX(X≤P)의 전압이, 포켓웰(PPW)에는 -VPX(X≤P)의 전압이, 비트 라인(BL)에는 접지 전압(GND)이 인가되게 된다. 마찬가지로, X는 앞서 설명한 바와 같이 메모리셀의 정상 프로그램 여부에 따라 P보다 작거나 같기 때문에, 단순히 워드 라인(WL)에 -VPP의 전압이, 포켓웰(PPW)에 -VPP의 전압이, 비트 라인(BL)에는 접지 전압(GND)이 인가되는 경우보다 플로팅 정션(floating junction)에서 생성되는 전자-정공쌍(electron-hole pair)이 적어지게 된다. 따라서, B영역에 포함된 메모리 셀들의 디스터번스 특성이 개선될 수 있다.
도 8은 도 2의 C영역에 포함된 메모리 셀들(프로그램 셀(MC)의 인접셀들)의 단면도이다. 본 발명의 기술적 사상에 의한 일 실시예 및 그 변형 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법으로 메모리 셀(MC)을 프로그램할 경우, C영역에 포함된 메모리 셀들의 워드 라인(WL), 포켓웰(PPW), 비트 라인(BL)에는 -VPX(X≤P)의 전압이 인가되고, 선택 라인(SL 또는 GCL)에는 접지 전압(GND)이 인가되게 된다. 마찬가지로, 이는 단순히 워드 라인(WL), 포켓웰(PPW) 및 비트 라인(BL)에는 -VPP의 전압이 인가되고, 선택 라인(SL 또는 GCL)에는 접지 전압(GND)이 인가되는 것에 비해 FN 터널링 효과가 줄어든다. 따라서, C영역에 포함된 메모리 셀들의 디스터번스 특성이 개선될 수 있다.
다음, 도 2, 도 9 및 도 10을 참조하여 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대해서 설명한다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이고, 도 10은 본 발명의 기술적 사상에 의한 다른 실시예의 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
먼저 도 9를 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는, 다수의 포지티브 펄스는 펄스 폭(W1)이 서로 동일하며, 펄스 레벨이 점점 순차적으로 증가(+VP1 ~ +VPP)하는 다수의 포지티브 스탭 펄스(PP1~PPP)로 구성되나, 다수의 네거티브 펄스는 그 펄스 폭(W2)이 포지티브 펄스의 펄스 폭(W1)과 서로 다르며, 펄스 레벨이 점점 순차적으로 증가(-VP1 ~ -VPQ)하는 다수의 네거티브 스탭 펄스(NP1~NPQ)로 구성될 수 있다.
즉, 다수의 포지티브 스탭 펄스(PP1~PPP)와 다수의 네거티브 스탭 펄스(NP1~NPQ)는 도시된 바와 같이 라이징 엣지(RE)가 서로 중첩되어 한 쌍으로 메모리 셀 어레이(10)에 인가되나, 메모리 셀이 프로그램되는 동안 서로 다른 개수(≤P개, ≤Q개)의 포지티브 스탭 펄스(PP1~PPP)와 네거티브 스탭 펄스(NP1~NPQ)가 메모리 셀 어레이(10)에 인가될 수 있다. 여기서 메모리 셀이 프로그램되는 동안 메모리 셀 어레이(10)에 인가되는 네거티브 스탭 펄스(NP1~NPQ)의 개수(Q)는 포지티브 스탭 펄스(PP1~PPP)의 개수(P)보다 작을 수 있다.
보다 구체적으로 도 9를 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는, 제1 포지티브 스탭 펄스(PP1)의 라이징 엣지(RE)와 제1 네거티브 스탭 펄스(NP1)의 라이징 엣지(RE)가 중첩하도록 제1 포지티브 스탭 펄스(PP1)와 제1 네거티브 스탭 펄스(NP1)를 메모리 셀 어레이(10)에 인가하고, 제1 포지티브 스탭 펄스(PP1)와 제1 네거티브 스탭 펄스(NP1)로 메모리 셀 어레이(10)에 포함된 적어도 하나의 메모리 셀(예를 들어, MC)이 정상적으로 프로그램되었는지 검증하고, 제1 네거티브 스탭 펄스(NP1)가 메모리 셀 어레이(10)에 인가되는 동안 제2 포지티브 스탭 펄스(PP2)를 메모리 셀 어레이(10)에 인가하는 것을 메모리 셀(예를 들어, MC)이 정상적으로 프로그램될 때까지 반복할 수 있다.
이처럼 네거티브 스탭 펄스(NP1~NPQ)의 펄스 폭(W2)이 포지티브 스탭 펄스(PP1~PPP)의 펄스 폭(W1)보다 넓을 경우, 포켓웰(PPW)과 같은 넓은 영역에 네거티브 전압을 보다 안정적으로 인가할 수 있는 장점이 있으며, 이 때, 네거티브 스탭 펄스(NP1~NPQ)가 메모리 셀 어레이(10)에 인가되는 동안 수행되는 검증 단계에서는 메모리 셀 어레이(예를 들어 MC)가 형성된 기판(예를 들어, 포켓웰(PPW))에는 네거티브 전압이 인가되는 상태일 수 있다. 즉, 기판(예를 들어, 포켓웰(PPW))에는 네거티브 전압이 인가된 상태에서 검증 동작을 수행할 수 있다.
비록, 도 9에는 1개의 네거티브 스탭 펄스(예를 들어, NP1)가 메모리 셀 어레이(10)에 인가되는 동안 2개의 포지티브 스탭 펄스(예를 들어, PP1, PP2)가 메모리 셀 어레이(10)에 인가되는 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 1개의 네거티브 스탭 펄스(예를 들어, NP1)가 메모리 셀 어레이(10)에 인가되는 동안 메모리 셀 어레이(10)에 인가되는 포지티브 스탭 펄스의 개수는 얼마든지 변형될 수 있다. 또한, 추가적으로 도시된 바와 같이 다수의 포지티브 스탭 펄스(PP1~PPP)와 다수의 네거티브 스탭 펄스(NP1~NPQ)의 폴링 엣지(RE)도 서로 중첩되어 인가될 수 있다.
다음 도 10을 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예의 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는, 앞서 설명한 실시예들이 조합된 다수의 포지티브 펄스와 네거티브 펄스가 메모리 셀 어레이(10)에 인가될 수 있다.
즉, 본 발명의 기술적 사상에 의한 다른 실시예의 변형 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는, 서로 다른 펄스 폭(W1, W2)을 갖는 제1 및 제2 포지티브 스탭 펄스(PP1, PP2)와 제1 네거티브 스탭 펄스(NP1)가 메모리셀 어레이(10)에 한 쌍으로 인가되고, 서로 같은 펄스 폭(W1)을 갖는 제3 포지티브 스탭 펄스(PP3)와 제2 네거티브 스탭 펄스(NP2)가 메모리셀 어레이(10)에 한 쌍으로 인가될 수 있다.
이 때, 다수의 네거티브 스탭 펄스(NP1~NPQ) 중 적어도 어느 하나의 네거티브 스탭 펄스(예를 들어, NP1)의 펄스 폭(W2)은 나머지 네거티브 스탭 펄스(예를 들어, NP2~NPQ)의 펄스 폭(W1)과 서로 다를 수 있다. 비록, 도 10에는 1개의 네거티브 스탭 펄스의 펄스 폭이 나머지 네거티브 스탭 펄스의 펄스 폭과 다른 것이 예시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 필요에서 따라 펄스 폭이 다른 네거티브 스탭 펄스의 개수는 얼마든지 변형이 가능하다. 즉, 앞서 설명한 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법의 조합이 가능하다.
이와 같이 다수의 포지티브 펄스와 다수의 네거티브 펄스를 메모리 셀 어레이(10)에 인가하여 메모리 셀(MC)을 프로그램할 경우, 메모리 셀(MC)의 인접 셀들의 디스터번스 특성이 개선될 수 있다. 이는 앞서, 도 6 내지 도 8을 참조하여 설명한바 중복된 설명은 생략하도록 한다.
또한, 이상에서는 비휘발성 메모리 장치의 프로그램 방법에 대해서만 설명하였으나, 앞서 설명한 내용은 같은 원리로 비휘발성 메모리 장치의 소거 방법에 대해서도 적용가능하다. 즉, 소거 전압을 다수의 포지티브 펄스와 다수의 네거티브 펄스로 구성하여 메모리 셀 어레이에 인가할 경우, 소거 셀 주변 셀들의 소거 디스터번스 특성이 개선될 수 있다. 이는 이 분야의 통상의 지식을 가진 사람이 여기에 기재된 사항에 의해 충분히 유추 가능한바 자세한 설명은 생략하도록 한다.
다음 도 11 내지 도 13을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 시스템에 대해서 설명한다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 시스템의 개략적인 블록도들이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따라 프로그램 되는 비휘발성 메모리 장치로서, 앞에서 설명한 바와 프로그램 셀과 인접한 셀들의 디스터번스(disturbance) 특성이 개선된 비휘발성 메모리 장치일 수 있다. 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.
이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 12에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 13에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 13에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 셀 어레이 20: 행 선택부
30: 열 선택부 40: 리드-라이트 회로
50: 버퍼 60: 전압 발생 회로
70: 제어 회로 80: 패스/페일 검증 회로

Claims (10)

  1. 다수의 포지티브(positive) 펄스와 다수의 네거티브(negative) 펄스를 동시에 메모리 셀 어레이에 인가하여 상기 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀을 프로그램하는 것을 포함하되,
    상기 다수의 포지티브 펄스와 상기 다수의 네거티브 펄스를 동시에 상기 메모리 셀 어레이에 인가하는 것은, 상기 다수의 포지티브 펄스 중 적어도 어느 하나의 라이징 엣지와 상기 다수의 네거티브 펄스 중 적어도 어느 하나의 라이징 엣지가 중첩하도록 상기 다수의 포지티브 펄스와 상기 다수의 네거티브 펄스를 상기 메모리 셀 어레이에 인가하는 것을 포함하고,
    상기 다수의 포지티브 펄스는 펄스 레벨이 점점 증가하는 다수의 포지티브 스탭(step) 펄스로 구성되고,
    상기 다수의 네거티브 펄스는 펄스 레벨이 점점 증가하는 다수의 네거티브 스탭 펄스로 구성되는 비휘발성 메모리 장치의 프로그램 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 적어도 하나의 메모리 셀을 프로그램하는 동안, 상기 메모리 셀 어레이에 인가하는 상기 포지티브 스탭 펄스의 펄스 개수와 상기 네거티브 스탭 펄스의 펄스 개수는 서로 동일한 비휘발성 메모리 장치의 프로그램 방법.
  4. 제 3항에 있어서,
    상기 각각의 포지티브 스탭 펄스와 상기 각각의 네거티브 스탭 펄스는 라이징 엣지가 서로 중첩되어 한 쌍으로 상기 메모리 셀 어레이에 인가되는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제 1항에 있어서,
    상기 적어도 하나의 메모리 셀을 프로그램하는 동안, 상기 메모리 셀 어레이에 인가하는 상기 포지티브 스탭 펄스의 펄스 개수와 상기 네거티브 스탭 펄스의 펄스 개수는 서로 다른 비휘발성 메모리 장치의 프로그램 방법.
  6. 제 5항에 있어서,
    상기 네거티브 스탭 펄스의 개수는 상기 포지티브 스탭 펄스의 개수보다 작은 비휘발성 메모리 장치의 프로그램 방법.
  7. 제1 포지티브 스탭 펄스의 라이징 엣지와 제1 네거티브 스탭 펄스의 라이징 엣지가 중첩하도록 상기 제1 포지티브 스탭 펄스와 제1 네거티브 스탭 펄스를 메모리 셀 어레이에 인가하고,
    상기 제1 포지티브 스탭 펄스와 상기 제1 네거티브 스탭 펄스로 상기 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀이 정상적으로 프로그램되었는지 검증하고,
    상기 제1 네거티브 스탭 펄스가 상기 메모리 셀 어레이에 인가되는 동안 제2 포지티브 스탭 펄스를 상기 메모리 셀 어레이에 인가하는 것을 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제 7항에 있어서,
    상기 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀이 정상적으로 프로그램될 때까지, 상기 인가와 검증을 반복하는 것을 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제 7항에 있어서,
    펄스 폭이 서로 동일한 제3 포지티브 스탭 펄스와 제2 네거티브 스탭 펄스를 상기 메모리 셀 어레이에 인가하는 것을 더 포함하되,
    상기 제3 포지티브 스탭 펄스의 라이징 엣지와 상기 제2 네거티브 스탭 펄스의 라이징 엣지는 서로 중첩하고, 상기 제3 포지티브 스탭 펄스의 폴링 엣지와 상기 제2 네거티브 스탭 펄스의 폴링 엣지는 서로 중첩하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 펄스 레벨이 점점 증가하는 다수의 포지티브 스탭 펄스와 펄스 레벨이 점점 증가하는 다수의 네거티브 스탭 펄스를 메모리 셀 어레이에 인가하여 상기 메모리 셀 어레이에 포함된 적어도 하나의 메모리 셀을 프로그램하는 것을 포함하되,
    상기 다수의 포지티브 스탭 펄스 중 적어도 어느 하나의 라이징 엣지와 상기 다수의 네거티브 스탭 펄스 중 적어도 어느 하나의 라이징 엣지가 서로 중첩되도록 상기 다수의 포지티브 및 네거티브 스탭 펄스를 상기 메모리 셀 어레이에 인가하고,
    상기 다수의 네거티브 스탭 펄스 중 적어도 어느 하나의 펄스 폭은 나머지 네거티브 스탭 펄스의 펄스 폭과 서로 다른 비휘발성 메모리 장치의 프로그램 방법.
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US9230663B1 (en) 2014-08-29 2016-01-05 Sandisk Technologies Inc. Programming memory with reduced short-term charge loss
US9721662B1 (en) * 2016-01-13 2017-08-01 Sandisk Technologies Llc Non-volatile memory with efficient programming
US9870818B1 (en) * 2016-10-04 2018-01-16 Qualcomm Incorporated Separate read and write address decoding in a memory system to support simultaneous memory read and write operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257879A1 (en) 2003-06-17 2004-12-23 Ching-Sung Yang Method of programming and erasing a non-volatile semiconductor memory
US8837221B2 (en) 2010-09-03 2014-09-16 Aplus Flash Technology, Inc. Write bias condition for 2T-string NOR flash cell
US8913430B2 (en) 2010-10-07 2014-12-16 Samsung Electronics Co., Ltd. Non-volatile memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833585B2 (ja) 1996-05-17 1998-12-09 日本電気株式会社 半導体不揮発性記憶装置
US5903493A (en) * 1997-09-17 1999-05-11 Lucent Technologies Inc. Metal to metal capacitor apparatus and method for making
DE59810754D1 (de) * 1998-02-12 2004-03-18 Infineon Technologies Ag Elektrisch programmierbarer Nur-Lese-Speicher sowie Verfahren zum Programmieren und Lesen dieses Speichers
DE19944036C2 (de) * 1999-09-14 2003-04-17 Infineon Technologies Ag Integrierter Speicher mit wenigstens zwei Plattensegmenten
JP4002712B2 (ja) 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
FR2842344A1 (fr) * 2002-07-11 2004-01-16 St Microelectronics Sa Procede de commande d'une memoire electronique non volatile et dispositif associe
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
JP4313372B2 (ja) * 2005-05-11 2009-08-12 シャープ株式会社 不揮発性半導体記憶装置
JP4344011B2 (ja) * 2007-08-01 2009-10-14 パナソニック株式会社 不揮発性記憶装置
KR101466697B1 (ko) * 2008-07-10 2014-12-01 삼성전자주식회사 메모리 장치 및 메모리 데이터 프로그래밍 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040257879A1 (en) 2003-06-17 2004-12-23 Ching-Sung Yang Method of programming and erasing a non-volatile semiconductor memory
US8837221B2 (en) 2010-09-03 2014-09-16 Aplus Flash Technology, Inc. Write bias condition for 2T-string NOR flash cell
US8913430B2 (en) 2010-10-07 2014-12-16 Samsung Electronics Co., Ltd. Non-volatile memory device

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