JP4308884B2 - 抵抗変化型記憶装置、不揮発性スイッチング装置 - Google Patents
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Description
)の膜に上記電圧パルスを印加することにより、当該遷移金属酸化膜の抵抗値が変化することを利用した不揮発性抵抗変化型素子もある(特許文献2参照)。遷移金属酸化物膜を用いた抵抗変化型素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成が実現されている。
また本発明の不揮発性スイッチング装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層と、を有する不揮発性スイッチング素子と、前記不揮発性スイッチング素子に電圧パルスを印加する電圧パルス印加装置とを備え、前記抵抗変化層はTaOx(1.9≦x≦2.2)で構成され、前記電圧パルス印加装置は、前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を低下させ、前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧であって、かつ前記第1電圧パルスのパルス幅よりも長いパルス幅を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を上昇させる。
[構成]
図1は、本発明の第1実施形態の抵抗変化型素子の構成の一例を示した模式図である。
ス印加によって抵抗変化型素子の抵抗値を変化させることが充分に可能となる。
まず、基板1の上に、スパッタリングなどにより、下部電極2(厚さは例えば0.2μm)が形成される。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。さらに抵抗変化層3の上に、スパッタリングなどにより上部電極4(厚さは例えば0.2μm)が形成され、抵抗変化型素子10が得られる。
図1に示すように、抵抗変化型素子10の使用時には、下部電極2と上部電極4とが、それぞれ電源5(電圧パルス印加装置)の異なる端子に電気的に接続される。電源5は、抵抗変化型素子10を駆動するための電源である。電源5は、下部電極2と上部電極4との間に所定の電圧および時間幅の電気パルス(電圧パルス)を印加可能に構成されている。以下、電圧パルスの電圧は下部電極2を基準にした上部電極4の電位で特定されるものとする。
本実施形態の抵抗変化型素子では、書き込み時の電圧パルスが全て同じ極性である(ユニポーラ駆動可能である)という特性を有する。ユニポーラ駆動が可能になると、一方向型のダイオードを用いたクロスポイント型のメモリアレイを構成できるため、積層が容易となり、集積度を向上できる。
第1の電圧、第1のパルス幅、第2の電圧、第2のパルス幅、読出電圧の値は、上述の値に限定されない。実際に製造される抵抗変化型素子に適合した値であれば、どのような値であってもよい。
[実施例1]
シリコン基板の上に、0.2μmの厚さとなるように、Ptよりなる下部電極(大きさは20μm×20μm)がスパッタリングにより形成された。次にTaのターゲットが用意され、アルゴン中に酸素を所定の流量比で混入し、反応性スパッタリングを行うことにより、下部電極2の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層3が形成される。そして、マスクとリソグラフィを用いて、下部電極の上にTaOXの化学式で表されるアモルファス構造を有する抵抗変化層(大きさは10μm×10μm:面積100μm2)が形成された。抵抗変化層を形成する時は特に基板加熱などは行わず、室温とした。下部電極と抵抗変化層とが接する部分の大きさは10μm×10μm(面積100μm2)とした。抵抗変化層の厚さは100nmとした。さらに、抵抗変化層の上に、0.2μmの厚さとなるように、マスクとリソグラフィを用いて、Ptよりなる上部電極(大きさは2μm×2μm)がスパッタリングにより形成され、抵抗変化型素子が得られた。上部電極と抵抗変化層とが接する部分の大きさは2μm×2μm(面積4μm2)とした。
実施例2では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例3では、パラメータが違うことを除けば、実施例1と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
実施例4では、実施例3で得られたX=2.2の抵抗変化型素子を用いて、エンデュランス特性(動作の安定性)が検証された。
比較例1では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
比較例2では、パラメータが違うことを除けば、実施例1〜実施例3と同様の方法で抵抗変化型素子が形成され、書き込みおよび読み出しが行われた。
上記実施例から、TaOXのXの値が1.6以上、2.2以下となるように調整された材料により抵抗変化層を製造することで、低温で製造可能であり、かつユニポーラ駆動可能で、フォーミングが不要な抵抗変化型素子が得られることが分かった。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を組み込んだ抵抗変化型記憶装置100(クロスポイント型メモリ装置)の構成および動作を説明する。クロスポイント型メモリ装置とは、ワード線とビット線との交点(立体交差点)にアクティブ層を介在させた態様のメモリ装置である。
図13は、本発明の第2実施形態の抵抗変化型記憶装置の一構成例を示したブロック図である。
次に、本実施形態のクロスポイント型メモリの高抵抗状態への書き込み動作、低抵抗状態への書き込み動作および読み出し(再生)動作の各動作例について図面を参照しつつ、説明する。なお、ビット線やワード線の選択、電圧パルスを印加する方法などについては周知の方法が利用可能であるため、詳細な説明を省略する。以下、メモリセルMC22に対して書き込みおよび読み出しを行う場合を例に説明する。
メモリセルMC22に「1」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の短パルスが印加される。短パルスの電圧値は、例えば+4Vで、パルス幅は例えば100nsに設定されている。
メモリセルMC22に「0」を表す1ビットデータを書き込む(記憶する)場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に書き込み用の長パルスが印加される。長パルスの電圧値は、例えば+2Vで、パルス幅は例えば10μsに設定されている。
メモリセルMC22に書き込まれているデータを読み出す場合には、ビット線ドライバ107によりビット線B2が接地され、ワード線ドライバ105によりワード線W2が制御部103へと電気的に接続される。そして、制御部103により、ワード線W2に読出電圧が印加される。読出電圧の電圧値は、例えば「+0.5V」に設定されている。メモリセルMC22に読出電圧が印加されると、メモリセルMC22の抵抗変化型素子6の抵抗値に応じた電流値を有する電流がビット線B2とワード線W2との間に流れる。
上述の説明では1層型のクロスポイント型メモリ装置としたが、メモリアレイを積層して複層型のクロスポイント型メモリ装置として構成してもよい。また、抵抗変化型素子6と整流素子7とは、互いに入れ替わっていてもよい。すなわち、ワード線が抵抗変化型素子6に、ビット線が整流素子7に、接続されていてもよい。ビット線あるいはワード線が抵抗変化型素子の電極を兼ねていてもよい。
本実施形態では、第1実施形態で述べた抵抗変化型素子の応用例として、当該抵抗変化型素子を不揮発性スイッチング素子に応用したものである。
以上に述べた説明より明らかなように、本実施形態の抵抗変化型記憶装置100は、低温で製造可能であり、かつユニポーラ駆動可能な抵抗変化型素子をメモリセルに備え、クロスポイント型メモリ装置として構成される。よって、簡易な構成により高集積化と大容量化を実現することが可能となる。特に、複層型のクロスポイント型メモリ装置として構成した場合には、メモリの大容量化を容易に図ることができる。
2 下部電極
3 抵抗変化層
4 上部電極
5 電極
6 抵抗変化型素子
7 整流素子
10 抵抗変化型素子
11 第1端子
12 第2端子
100 抵抗変化型記憶装置
101 メモリアレイ
102 アドレスバッファ
103 制御部
104 行デコーダ
105 ワード線ドライバ
106 列デコーダ
107 ビット線ドライバ
W1,W2,W3 ワード線
B1,B2,B3 ビット線
MC11,MC12,MC13,MC21,MC22,MC23,MC31,MC32,MC33 メモリセル
Claims (8)
- 第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層と、を有する抵抗変化型素子と、
前記抵抗変化型素子に電圧パルスを印加する電圧パルス印加装置とを備え、
前記抵抗変化層はTaOx(1.6≦x≦2.2)で構成され、
前記電圧パルス印加装置は、
前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を低下させ、
前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧であって、かつ前記第1電圧パルスのパルス幅よりも長いパルス幅を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を上昇させる、抵抗変化型記憶装置。 - xが1.9以上2.2以下である請求項1に記載の抵抗変化型記憶装置。
- 前記第1電極または前記第2電極に電気的に接続された整流素子をさらに備えた、請求項1に記載の抵抗変化型記憶装置。
- 前記整流素子がダイオードである、請求項3に記載の抵抗変化型記憶装置。
- 前記第1電極および前記第2電極のうちの少なくとも何れか一方が、Ag、Au、Pt、
Ir、TiN、TiAlN、Cuよりなる群から選ばれた一つあるいは複数の材料を用いて構成された電極である、請求項1に記載の抵抗変化型記憶装置。 - 前記抵抗変化型素子をそれぞれのメモリセルに備えたクロスポイント型のメモリアレイと、
前記メモリアレイの特定のメモリセルを選択するように構成されたメモリセル選択装置とを備え、
前記電圧パルス印加装置は、前記メモリセル選択装置により選択されたメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスまたは前記第2電圧パルスを印加することにより、前記抵抗値の変化に対応して、データを前記抵抗変化型素子に記憶するように構成されている、請求項1に記載の抵抗変化型記憶装置。 - 半導体基板と、
前記半導体基板上に互いに平行に形成された複数の第1の配線と、
前記複数の第1の配線に立体交差するように、かつ互いに平行に形成された複数の第2の配線と、
複数の第1の配線と前記複数の第2の配線との立体交差点のそれぞれに、前記抵抗変化型素子と整流素子とが直列に接続されたメモリ素子を形成すると共に、前記メモリ素子を2次元状に形成したメモリアレイと、
特定の前記第1の配線を選択するように構成された第1の配線選択装置と、
特定の前記第1の配線を選択するように構成された第2の配線選択装置とを備え、
前記電圧パルス印加装置は、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第1電圧パルスを印加することにより前記抵抗変化型素子を低抵抗状態へと変化させ、前記第1の配線選択装置により選択された第1の配線と前記第2の配線選択装置により選択された第2の配線とに接続されているメモリセルの前記第1電極と前記第2電極との間に前記第2電圧パルスを印加することにより、前記抵抗変化型素子を高抵抗状態へと変化させることにより、前記抵抗変化型素子の抵抗状態に対応させてデータを記憶するように構成されている、請求項1に記載の抵抗変化型記憶装置。 - 第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され前記第1電極と前記第2電極とに電気的に接続された抵抗変化層と、を有する不揮発性スイッチング素子と、
前記不揮発性スイッチング素子に電圧パルスを印加する電圧パルス印加装置とを備え、
前記抵抗変化層はTaOx(1.9≦x≦2.2)で構成され、
前記電圧パルス印加装置は、
前記第1電極と前記第2電極との間に第1の電圧を有する第1電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を低下させ、
前記第1電極と前記第2電極との間に前記第1の電圧と極性が同じである第2の電圧であって、かつ前記第1電圧パルスのパルス幅よりも長いパルス幅を有する第2電圧パルスを印加することで前記第1電極と前記第2電極との間の電気抵抗を上昇させる、不揮発性スイッチング装置。
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