JP4301332B2 - 半導体回路の設計方法および製造方法 - Google Patents
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Description
そして、電圧が下がったことによる伝送速度の劣化を補うために、各伝送配線経路に配置される伝送素子としての転送ゲートやロジック回路を構成するトランジスタとして、しきい値電圧Vthが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。
v∝VDD/(VDD−Vth)A …(1)
この(1)式からわかるように、しきい値電圧Vthを小さくすることで、電源電圧VDDが下がっても速度低下を改善できる。
IL ∝exp(−Vth/S) …(2)
この問題について、図面に関連付けてさらに説明する。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、1が低しきい値電圧化前の遅延分布、2が低しきい値電圧化後の遅延分布、3が低しきい値電圧化前の最大遅延値、4が低しきい値電圧化後の最大遅延値(最大遅延値の改善値)をそれぞれ示している。
しかし、最大遅延値の改善値4より速い領域は低Vthを適用して高速化しても速度的に意味のない部分になる。
すなわち、図12のハッチングを施した部分は、不要に高速化され、つまり不必要にリークを発生している領域となる。
このように、電力、電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。
その適用範囲とは、低しきい値電圧化の適用前の最大遅延値から、その遅延伝送経路が低しきい値電圧化で改善された遅延値、またはそれよりも遅い低しきい値電圧化された時の新たな最大遅延値である。
この低しきい値電圧化は、遅延伝送経路のトランジスタやセルレベルで行われる。その結果、低しきい値電圧化対象を最適に最小化できる効果がある。
これにより、効率よく低しきい値電圧化の適用範囲が広げられる。
さらに、低しきい値電圧化の対象遅延伝送経路内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化が適用される。
これにより、効率よく速度改善効果を保ったままリーク電流を抑えることができる。
また、遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので、低しきい値電圧化の対象を最適に最小化できる利点がある。
図1は、本発明に係る半導体回路の第1の実施形態を示すブロック図である。
そして、フリップフロップ11−1の出力と分岐点13aとの間の主伝送パス13にゲート素子16−1,16−2が配置され、分岐点13aと受信側フリップフロップ12−2の入力との間の主伝送パス13にゲート素子16−3が配置されている。
そして、フリップフロップ11−2の出力と受信側フリップフロップ12−2の入力との間の主伝送パス14にゲート素子16−4、17−1〜17−5が配置されている。
具体的には、ゲート素子17−1の一方の入力がゲート素子16−4の出力に接続され、ゲート素子17−1の出力がゲート素子17−2の他方の入力に接続され、ゲート素子17−2の出力側にゲート素子17−3〜17−5が接続されている。
そして、フリップフロップ11−3の出力と分岐点15aとの間の主伝送パス15にゲート素子17−6,17−7が配置されている。
また、通常のしきい値電圧を有するMOSトランジスタの基板電圧を、少なくとも信号伝送時に、たとえばある負電位からより高い電圧に切り換えることにより低しきい値電圧化を図るように構成することも可能である。
また、低しきい値電圧化は、トランジスタ単位あるいはセル単位で適用される。
図2はゲート素子をNAND回路として構成した場合の一例である。
電源電圧VDDの供給ラインと出力ノードND171 との間にPMOSトランジスタPT171 ,PT172 が並列に接続され、出力ノードND171 と接地ラインとの間にNMOSトランジスタNT171 ,NT172 が直列に接続されている。
入力端子T171 がPMOSトランジスタPT171 およびNMOSトランジスタNT171 のゲートに接続され、入力端子T172 がPMOSトランジスタPT172およびNMOSトランジスタNT172 のゲートに接続されている。
そして、入力端子T171 が主伝送パス15(ゲート素子16−4の出力)に接続され、入力端子T182 が分岐パス15−1に接続され、出力端子TOUT がゲート素子17−2の他方の入力端子に接続されている。
図3は、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、21が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)、22が低しきい値電圧化後の遅延分布状態、23が低しきい値電圧化前の最大遅延値、24が低しきい値電圧化後の最大遅延値(最大遅延値の改善値)、25が低しきい値電圧化適用領域をそれぞれ示している。
そして、低しきい値電圧化されたゲート素子17−1〜17−7の適用で、その最大遅延値が24の位置になっている。
この遅延値24が、チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり、他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値24の位置より高速なパスとなり、無用なリーク等の要因となる。
そこで、本第1の実施形態では、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値23から(これより高速で)これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値24までの(これより遅い)範囲にある遅延パスに限定している。
図3において、ハッチングを施した部分がその適用範囲である。
この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し、つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。
そして、この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ、不要なリーク電流の発生が防止される。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
この場合、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
また、本第1の実施形態においては、同期回路で例を示しているが、非同期回路でも本発明が適用できることは言うまでもない。
図4は、本発明に係る半導体回路の第2の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、31が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。
遅延パス312は、低しきい値電圧化した伝送素子の適用で遅延値Bに改善される。
遅延パス313は、低しきい値電圧化すると遅延値Dに改善される。
このような場合には、配線抵抗Rおよび配線容量Cによる、いわゆるRC遅延が介在するような場合にもあり得ることであり、RC遅延自体は低しきい値電圧化の効果を受けないからである。
そして、この時、低しきい値電圧の適用限定範囲を改善後の最大遅延値Bから元の最大遅延値Cまでとすることで遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。
図5は、本発明に係る半導体回路の第3の実施形態を示すブロック図である。
このリピーターバッファ18は、低しきい値電圧のゲート素子を配置したことによる速度改善が、配線抵抗Rと配線容量Cに基づくRC遅延のために低しきい値電圧のゲート素子を配置する前の最大遅延伝送パスの改善より小さく、それが新たな最大遅延となる遅延伝送パスの当該遅延部に挿入されている。
本第3の実施形態では、この遅延部をゲート素子17−1とゲート素子17−2とを接続する主伝送パス14として説明しているが、この伝送パスに限定されるものでないことは勿論である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、41が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。
ここでもしリピーターバッファ18による改善が遅延値Aに届かずその手前で止まった場合は、上述した第2の実施形態を示す図4に示すように、改善後の最大遅延値から遅延値Cまでが低しきい値電圧化の適用範囲となる。
図7は、本発明に係る半導体回路の第4の実施形態を示すブロック図である。
具体的には、図7において、低しきい値電圧化したゲート素子17−2の出力とフリップフロップ12−2の入力との間に配置されるゲート素子17−3,17−4,17−5の代わりに、高しきい値電圧のままのトランジスタを用いて構成したゲート素子16−5,16−6,16−7を配置している。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、51が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。
これにより、低しきい値電圧化による速度改善効果を十分発揮した上で、さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。
図9は、本発明に係る半導体回路の第5の実施形態を説明するためのブロック図である。
すなわち、本第5の実施形態においては、前述までの第1〜第4の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。
図10は、本発明に係る半導体回路の第5の実施形態を説明するためのユニット図である。
Claims (2)
- 複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路の設計方法であって、
複数の伝送経路を形成するステップと、
上記複数の伝送経路のうち、遅延量が最大となる最大遅延伝送経路を特定するステップと、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子を適用限定範囲に従って配置するステップと、を有し、
上記低しきい値電圧の上記適用限定範囲を、
上記最大遅延伝送経路の遅延値から、当該最大遅延伝送経路に、低しきい値電圧の伝送素子が適用された第1改善遅延値までの、第1適用範囲にある遅延伝送経路とする
半導体回路の設計方法。 - 複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路の製造方法であって、
複数の伝送経路を形成するステップと、
上記複数の伝送経路のうち、遅延量が最大となる最大遅延伝送経路を特定するステップと、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子を適用限定範囲に従って配置するステップと、を有し、
上記低しきい値電圧の上記適用限定範囲を、
上記最大遅延伝送経路の遅延値から、当該最大遅延伝送経路に、低しきい値電圧の伝送素子が適用された第1改善遅延値までの、第1適用範囲にある遅延伝送経路とする
半導体回路の製造方法。
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