JP4301332B2 - Semiconductor circuit design method and manufacturing method - Google Patents
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Description
本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が配置された半導体回路に関するものである。 The present invention relates to a semiconductor circuit having a plurality of transmission paths, in which transmission elements having a smaller delay amount as the absolute value of a threshold voltage set in each transmission path is smaller.
近年、半導体回路では、低電力化のために、電源電圧ＶDDを下げる方法が一般的に取られている。
そして、電圧が下がったことによる伝送速度の劣化を補うために、各伝送配線経路に配置される伝送素子としての転送ゲートやロジック回路を構成するトランジスタとして、しきい値電圧Ｖｔｈが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。
In recent years, in semiconductor circuits, a method of lowering the power supply voltage V DD is generally taken to reduce power consumption.
In order to compensate for the deterioration of the transmission speed due to the voltage drop, the threshold voltage Vth is higher than that of a normal transistor as a transistor constituting a transfer gate or a logic circuit arranged as a transmission element in each transmission wiring path. Low low threshold voltage transistors are used.
一般に、速度ｖと電源電圧ＶDDとは次の関係を満足する。 In general, the speed v and the power supply voltage V DD satisfy the following relationship.
［数１］
ｖ∝ＶDD／（ＶDD−Ｖｔｈ）A …（１）
[Equation 1]
v∝V DD / (V DD −Vth) A (1)
ここで、Ａは速度飽和の影響を受ける係数で１〜２である。
この（１）式からわかるように、しきい値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下がっても速度低下を改善できる。
Here, A is a coefficient affected by velocity saturation and is 1 to 2.
As can be seen from the equation (1), by reducing the threshold voltage Vth, the speed reduction can be improved even when the power supply voltage V DD is lowered.
しかしながら、トランジスタのサブスレッショルドリーク電流ＩL は、下記（２）式で表されるように、トランジスタのしきい値電圧Ｖｔｈが下がることで、急増する。 However, the subthreshold leakage current I L of the transistor, as represented by the following formula (2), that the threshold voltage Vth of the transistor decreases, increases rapidly.
［数２］
ＩL ∝ｅｘｐ（−Ｖｔｈ／Ｓ） …（２）
[Equation 2]
I L ∝exp (−Vth / S) (2)
ここで、Ｓはサブスレッショルドスウィングで、一般に８０ｍＶ／ｄｅｃ程度である。 Here, S is a subthreshold swing and is generally about 80 mV / dec.
従来、この低しきい値電圧トランジスタは半導体チップに対して全体的、またはかなり広範囲に適用されており、チップの規模が大きくなるとリークを発生する低しきい値電圧トランジスタの数も増大し、そのリーク電流が電力の観点で問題となっている。 Conventionally, this low threshold voltage transistor has been applied to a semiconductor chip as a whole or in a fairly wide range, and as the size of the chip increases, the number of low threshold voltage transistors that generate leakage increases. Leakage current is a problem in terms of power.
たとえば、「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．３１，ＮＯ．１１．ＮＯＶＥＭＢＥＲ １９９６」や「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．３２，ＮＯ．１１．ＮＯＶＥＭＢＥＲ １９９７」に、最大４５０ｍＷの電力中リーク電力が２０ｍＷやアクティブ１７ｍＷ中リーク電力が４ｍＷというように動作時においてもリーク電流は無視できなくなってきていることが報告されている。 For example, among “IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.31, NO.11.NOVEMBER 1996” and “IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.32, NO.11.NOVEMBER 1997”. It has been reported that the leakage current cannot be ignored even during operation such that the leakage power is 20 mW or the active power is 17 mW and the leakage power is 4 mW.
そのため、たとえば「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．３０，ＮＯ．８．ＡＵＧＵＳＴ １９９５」に報告されているように、スタンバイ時のリーク電流を抑えるために、高しきい値電圧トランジスタのスイッチを低しきい値電圧トランジスタ回路と直列に挿入しスタンバイ時に切り離すことでリーク電流を削減したり、「ＩＳＳＣＣ９５／ＳＥＳＳＩＯＮ １９／ＴＥＣＨＮＯＬＯＧＹ ＧＩＲＥＣＴＩＯＮＳ：Ｑｕａｎｔｕｍ Ｃｏｍｐｕｔｉｎｇ ＆ Ｌｏｗ−Ｐｏｗｅｒ Ｄｉｇｉｔａｌ」に報告されているように、基板バイアスを制御することでスタンバイ時にしきい値電圧を大きくしてリーク電流を抑えるといった対策が必要になってしまう場合も考えられる。 Therefore, for example, as reported in “IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL.30, NO.8. As described in "ISSCC95 / SESSION 19 / TECHNOLOGY GIRATIONS: Quantum Computing & Low-Power Digital" It may be necessary to take measures such as controlling the bias to increase the threshold voltage during standby to suppress leakage current.
さらに、従来必要以上に広範囲に低しきい値電圧トランジスタを適用しているため、速度改善の必要のないクリティカルパスからはずれた速度の速い遅延の小さいパス群まで低しきい値電圧トランジスタが使われることにより、不必要に多くのリーク電流が発生しているという根本的問題があった。
この問題について、図面に関連付けてさらに説明する。
In addition, since low threshold voltage transistors are applied over a wider range than necessary, low threshold voltage transistors are used even for paths with high speed and small delay that are out of critical paths that do not require speed improvement. As a result, there is a fundamental problem that an unnecessarily large amount of leakage current is generated.
This problem will be further described with reference to the drawings.
図１１および図１２は全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、１が低しきい値電圧化前の遅延分布、２が低しきい値電圧化後の遅延分布、３が低しきい値電圧化前の最大遅延値、４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値）をそれぞれ示している。
FIG. 11 and FIG. 12 are diagrams conceptually showing the delay distribution of a delay transmission path (delay path) when a transmission element composed of a transistor having a low threshold voltage is applied to the entire surface.
In the figure, the horizontal axis represents the delay value, and the vertical axis represents the delay distribution. In the figure, 1 is a delay distribution before lowering the threshold voltage, 2 is a delay distribution after lowering the threshold voltage, 3 is a maximum delay value before lowering the threshold voltage, and 4 is a lower threshold. The maximum delay value after value voltage conversion (the improvement value of the maximum delay value) is shown.
図１１に示すように、低しきい値電圧化を適用した場合には、遅延パス全体で高速化されることになる。
しかし、最大遅延値の改善値４より速い領域は低Ｖｔｈを適用して高速化しても速度的に意味のない部分になる。
すなわち、図１２のハッチングを施した部分は、不要に高速化され、つまり不必要にリークを発生している領域となる。
このように、電力、電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。
As shown in FIG. 11, when the lower threshold voltage is applied, the entire delay path is accelerated.
However, a region faster than the improvement value 4 of the maximum delay value becomes a portion that does not make sense in terms of speed even if the speed is increased by applying low Vth.
That is, the hatched portion in FIG. 12 is an area where the speed is increased unnecessarily, that is, an unnecessary leak occurs.
Thus, there has been a demand for a solution that efficiently suppresses an increase in leakage current when a transmission element having a low threshold voltage is applied to a delay path in order to reduce power and voltage.
本発明は、かかる事情に鑑みてなされたものであり、その目的は、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor circuit capable of minimizing leakage current while maximizing the speed improvement effect by the low threshold voltage. .
上記目的を達成するため、本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路の設計方法であって、複数の伝送経路を形成するステップと、上記複数の伝送経路のうち、遅延量が最大となる最大遅延伝送経路を特定するステップと、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子を適用限定範囲に従って配置するステップと、を有し、上記低しきい値電圧の上記適用限定範囲を、上記最大遅延伝送経路の遅延値から、当該最大遅延伝送経路に、低しきい値電圧の伝送素子が適用された第１改善遅延値までの、第１適用範囲にある遅延伝送経路とする。 In order to achieve the above object, the present invention has a plurality of transmission paths, and at least one transmission element having a smaller delay amount is arranged in each transmission path as the absolute value of the set threshold voltage is smaller. A method for designing a semiconductor circuit comprising : a step of forming a plurality of transmission paths; a step of identifying a maximum delay transmission path having a maximum delay amount among the plurality of transmission paths; and the plurality of transmission paths A transmission element having a low threshold voltage whose absolute value of threshold voltage is smaller than that of other transmission elements is arranged in at least a part of at least one of the transmission paths according to a limited range of application. , of the application the limited range of the low threshold voltage, a delay value of the maximum delay transmission path, to the maximum delay transmission path, to a first improvement delay value transmission element of the low threshold voltage is applied First application The delay transmission path in circumference.
また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。 In the present invention, the low threshold voltage transmission element is disposed on a transmission path having the largest delay value.
また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の遅延部にリピーターバッファが挿入されている。 Further, in the present invention, the speed improvement due to the placement of the low threshold voltage transmission element is the maximum delay transmission before placing the low threshold voltage transmission element due to the delay based on the wiring resistance and the wiring capacitance. A repeater buffer is inserted in the delay portion of the delay transmission path which is smaller than the path improvement and becomes the new maximum delay.
また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。 Further, in the present invention, the lower threshold voltage is reduced in a part of the transmission line in the target delay transmission path so that a transmission element that does not become the lower threshold voltage remains within a range not slower than the new target maximum delay value. It is done for the element.
また、本発明では、設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている機能ユニットが複数集積化されている半導体回路であって、しきい値電圧の絶対値を、他の伝送素子より小さい低しきい値電圧に設定すべき伝送素子があらかじめ決められた基準より多く含まれる機能ユニット単位で、伝送素子のしきい値電圧が他の機能ユニットの伝送素子より低く設定されている。 According to the present invention, there is provided a semiconductor circuit in which a plurality of functional units in which at least one transmission element having a smaller delay amount is arranged as the absolute value of the set threshold voltage is smaller are integrated. The threshold voltage of the transmission element is set to the other threshold value in units of functional units in which the absolute value of the threshold voltage is set to a lower threshold voltage than the other transmission elements and includes more transmission elements than a predetermined standard. It is set lower than the transmission element of the functional unit.
また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットの基板が他の機能ユニットの基板と分離され、かつ、上記低しきい値電圧化すべき機能ユニットの基板電位を、通常のしきい値電圧より低くなるように調整する基板電位調整回路を有する。 In the present invention, at least the substrate of the functional unit to be lowered threshold voltage is separated from the substrate of another functional unit, and the substrate potential of the functional unit to be lowered threshold voltage is normally set. A substrate potential adjusting circuit for adjusting to be lower than the threshold voltage is provided.
また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている。 In the present invention, at least the functional unit to be lowered in threshold voltage has a plurality of transmission paths, and the smaller the absolute value of the threshold voltage set in each transmission path, the smaller the delay amount. At least one transmission element is arranged, and at least a part of at least one transmission path among the plurality of transmission paths has a low threshold voltage whose absolute value of the threshold voltage is smaller than other transmission elements. The transmission elements are arranged.
また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。 In the present invention, the low threshold voltage transmission element is disposed on a transmission path having the largest delay value.
また、本発明では、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその伝送経路に低しきい値電圧の伝送素子が配置されて速度改善された遅延値までの遅延範囲にある遅延伝送経路とした。 Further, in the present invention, the application range of the low threshold voltage is changed from the maximum delay value before the transmission of the low threshold voltage transmission element to the low threshold voltage transmission element in the transmission path. The delay transmission path is in the delay range up to the delay value that has been arranged and the speed is improved.
また、本発明では、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした。 In the present invention, the threshold voltage lower than the delay value improved by arranging the low threshold voltage transmission element in the maximum delay transmission path before arranging the low threshold voltage transmission element. However, if there is a delay transmission path with a large delay value and the delay transmission path has a new maximum delay, the application range of the low threshold voltage is reduced. The delay transmission path is in the range from the maximum delay value before placing the threshold voltage transmission element to the new maximum delay value.
また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の当該遅延部にリピーターバッファが挿入されている。 Further, in the present invention, the speed improvement due to the placement of the low threshold voltage transmission element is the maximum delay transmission before placing the low threshold voltage transmission element due to the delay based on the wiring resistance and the wiring capacitance. A repeater buffer is inserted in the delay portion of the delay transmission path which is smaller than the path improvement and becomes the new maximum delay.
また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。 Further, in the present invention, the lower threshold voltage is reduced in a part of the transmission line in the target delay transmission path so that a transmission element that does not become the lower threshold voltage remains within a range not slower than the new target maximum delay value. It is done for the element.
本発明によれば、低しきい値電圧を適用限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流が最小に抑えられる。
その適用範囲とは、低しきい値電圧化の適用前の最大遅延値から、その遅延伝送経路が低しきい値電圧化で改善された遅延値、またはそれよりも遅い低しきい値電圧化された時の新たな最大遅延値である。
この低しきい値電圧化は、遅延伝送経路のトランジスタやセルレベルで行われる。その結果、低しきい値電圧化対象を最適に最小化できる効果がある。
According to the present invention, by applying the low threshold voltage to the limited application range, the leakage current can be minimized while the speed improvement effect by the low threshold voltage is maximized.
The application range is the delay value improved by lowering the threshold transmission voltage from the maximum delay value before application of lower threshold voltage, or lower threshold voltage lower than that. Is the new maximum delay value.
This lowering of the threshold voltage is performed at the transistor or cell level of the delay transmission path. As a result, there is an effect that the target for lowering the threshold voltage can be minimized optimally.
逆に、低しきい値電圧化の適用範囲が多く含まれるユニットレベルで適用すると設計が簡単化する。 On the contrary, the design is simplified when applied at the unit level, which includes a large range of application of the low threshold voltage.
また、配線抵抗Ｒと配線容量Ｃに基づくＲＣ遅延により低しきい値電圧化による高速化効果が薄れる場合は、ＲＣ遅延部にリピーターバッファを挿入して改善される。
これにより、効率よく低しきい値電圧化の適用範囲が広げられる。
さらに、低しきい値電圧化の対象遅延伝送経路内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化が適用される。
これにより、効率よく速度改善効果を保ったままリーク電流を抑えることができる。
Further, when the RC speed based on the wiring resistance R and the wiring capacitance C reduces the effect of increasing the speed by lowering the threshold voltage, it is improved by inserting a repeater buffer in the RC delay unit.
Thereby, the application range of low threshold voltage can be expanded efficiently.
Further, lower threshold voltage is selectively applied in a range in which the maximum delay is cleared, not all elements in the target delay transmission path for lower threshold voltage.
As a result, the leakage current can be suppressed while maintaining the speed improvement effect efficiently.
以上説明したように、本発明によれば、低しきい値電圧化の適用を限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる。
また、遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので、低しきい値電圧化の対象を最適に最小化できる利点がある。
As described above, according to the present invention, by applying the application of the low threshold voltage to a limited range, the leakage current can be minimized while maximizing the speed improvement effect by the low threshold voltage. Can do.
In addition, since the threshold voltage reduction is applied at the delay path transistor or cell level, there is an advantage that the object of threshold voltage reduction can be minimized optimally.
また、本発明によれば、配線抵抗と配線容量に基づくＲＣ遅延により低しきい値化による高速化効果が薄れる場合は、そのＲＣ遅延部にリピーターバッファを挿入することから、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。 Further, according to the present invention, when the speed-up effect due to the lower threshold is reduced due to the RC delay based on the wiring resistance and the wiring capacitance, the repeater buffer is inserted into the RC delay unit, so that the low threshold is effectively reduced. There is an advantage that the application range of value voltage can be expanded.
さらに、本発明によれば、低しきい値電圧化の対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で低しきい値電圧化する伝送素子を選択して、適用することで、より効率よく速度改善効果を保ったままリーク電流を抑えることができる。 Furthermore, according to the present invention, it is possible to select and apply a transmission element that lowers the threshold voltage within a range in which the maximum delay is cleared, instead of all elements in the target delay path for lowering the threshold voltage. Thus, leakage current can be suppressed while maintaining the speed improvement effect more efficiently.
また、本発明によれば、低しきい値電圧化の適用範囲が多く含まれるユニットレベルで適用することから、設計を簡単化できる利点がある。 In addition, according to the present invention, since it is applied at a unit level that includes a wide range of application of threshold voltage reduction, there is an advantage that the design can be simplified.
第１実施形態
図１は、本発明に係る半導体回路の第１の実施形態を示すブロック図である。
First Embodiment FIG. 1 is a block diagram showing a first embodiment of a semiconductor circuit according to the present invention.
本半導体回路１０は、同期系回路であって、信号送信側のフリップフロップ（ＦＦ）１１−１，１１−２，１１−３、受信側のフリップフロップ１２−１，１２−２，１２−３、送信側と受信側のフリップフロップを接続する主伝送経路（伝送パス）１３，１４，１５、分岐パス１３−１、１５−１、高しきい値電圧の伝送素子としてのゲート素子１６−１，１６−２，１６−３，１６−４、および低しきい値電圧化された伝送素子としてのゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７により構成されている。
The
主伝送パス１３は、信号送信側フリップフロップ１１−１の出力と受信側フリップフロップ１２−１の入力との間に接続されている。そして、主伝送パス１３の分岐点１３ａから分岐パス１３−１が分岐され、この分岐パス１３−１がゲート素子１７−２の一方の入力端子に接続されている。
そして、フリップフロップ１１−１の出力と分岐点１３ａとの間の主伝送パス１３にゲート素子１６−１，１６−２が配置され、分岐点１３ａと受信側フリップフロップ１２−２の入力との間の主伝送パス１３にゲート素子１６−３が配置されている。
The
Gate elements 16-1 and 16-2 are arranged in the
主伝送パス１４は、信号送信側フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間に接続されている。
そして、フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間の主伝送パス１４にゲート素子１６−４、１７−１〜１７−５が配置されている。
具体的には、ゲート素子１７−１の一方の入力がゲート素子１６−４の出力に接続され、ゲート素子１７−１の出力がゲート素子１７−２の他方の入力に接続され、ゲート素子１７−２の出力側にゲート素子１７−３〜１７−５が接続されている。
The
Gate elements 16-4 and 17-1 to 17-5 are arranged in the
Specifically, one input of the gate element 17-1 is connected to the output of the gate element 16-4, and the output of the gate element 17-1 is connected to the other input of the gate element 17-2. -2 are connected to gate elements 17-3 to 17-5.
主伝送パス１５は、信号送信側フリップフロップ１１−３の出力と受信側フリップフロップ１２−３の入力との間に接続されている。そして、主伝送パス１５の分岐点１５ａから分岐パス１５−１が分岐され、この分岐パス１５−１がゲート素子１７−１の一方の入力端子に接続されている。
そして、フリップフロップ１１−３の出力と分岐点１５ａとの間の主伝送パス１５にゲート素子１７−６，１７−７が配置されている。
The
Gate elements 17-6 and 17-7 are arranged in the
ゲート素子１６−１，１６−２，１６−３，１６−４は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ系回路を用いて構成され、そのしきい値電圧Ｖｔｈはゲート素子１７−１〜１７−７より高い値、たとえばＮＭＯＳトランジスタの場合には、通常のトランジスタと同様の０．８Ｖ程度に設定されている。 Gate elements 16-1, 16-2, 16-3, and 16-4 are configured using, for example, insulated gate field effect transistors, that is, MIS circuits, and threshold voltage Vth is set to gate elements 17-1 to 17-1. In the case of an NMOS transistor higher than 17-7, for example, it is set to about 0.8 V, which is the same as that of a normal transistor.
ゲート素子１７−１〜１７−７は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ系回路を用いて構成され、そのしきい値電圧Ｖｔｈはゲート素子１６−１〜１６−７４より低い値、たとえばＮＭＯＳ系のエンハンスメント型トランジスタの場合には、通常のトランジスタの０．８Ｖ程度より低いしきい値電圧、たとえば０．３Ｖ〜０．６Ｖ度に設定される。また、低しきい値電圧トランジスタとしては、遅延パスの遅延値によっては、デプレッション型トランジスタにより構成される。 Gate elements 17-1 to 17-7 are formed using, for example, insulated gate field effect transistors, that is, MIS circuits, and threshold voltage Vth is lower than that of gate elements 16-1 to 16-74. In the case of an NMOS enhancement type transistor, the threshold voltage is set to be lower than about 0.8V of a normal transistor, for example, 0.3V to 0.6V. Further, the low threshold voltage transistor is constituted by a depletion type transistor depending on the delay value of the delay path.
なお、ＭＯＳトランジスタのしきい値電圧の設定は、たとえば製造工程において不純物の添加濃度の調整により行われる。
また、通常のしきい値電圧を有するＭＯＳトランジスタの基板電圧を、少なくとも信号伝送時に、たとえばある負電位からより高い電圧に切り換えることにより低しきい値電圧化を図るように構成することも可能である。
また、低しきい値電圧化は、トランジスタ単位あるいはセル単位で適用される。
The threshold voltage of the MOS transistor is set, for example, by adjusting the impurity doping concentration in the manufacturing process.
It is also possible to reduce the threshold voltage by switching the substrate voltage of a MOS transistor having a normal threshold voltage from, for example, a certain negative potential to a higher voltage at least during signal transmission. is there.
The threshold voltage reduction is applied in units of transistors or cells.
図２は、ゲート素子１７−１（または１７−２）の構成例を示す回路図である。
図２はゲート素子をＮＡＮＤ回路として構成した場合の一例である。
FIG. 2 is a circuit diagram showing a configuration example of the gate element 17-1 (or 17-2).
FIG. 2 shows an example in which the gate element is configured as a NAND circuit.
図２に示すＮＡＮＤ回路は、低しきい値電圧化されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 により構成されている。
電源電圧ＶDDの供給ラインと出力ノードＮＤ171 との間にＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 が並列に接続され、出力ノードＮＤ171 と接地ラインとの間にＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 が直列に接続されている。
入力端子Ｔ171 がＰＭＯＳトランジスタＰＴ171 およびＮＭＯＳトランジスタＮＴ171 のゲートに接続され、入力端子Ｔ172 がＰＭＯＳトランジスタＰＴ172およびＮＭＯＳトランジスタＮＴ172 のゲートに接続されている。
そして、入力端子Ｔ171 が主伝送パス１５（ゲート素子１６−４の出力）に接続され、入力端子Ｔ182 が分岐パス１５−１に接続され、出力端子ＴOUT がゲート素子１７−２の他方の入力端子に接続されている。
The NAND circuit shown in FIG. 2 is composed of p-channel MOS (PMOS) transistors PT171 and PT172 and enhancement type NMOS transistors NT171 and NT172 which have been lowered in threshold voltage.
PMOS transistors PT171 and PT172 are connected in parallel between the supply line of the power supply voltage V DD and the output node ND171, and NMOS transistors NT171 and NT172 are connected in series between the output node ND171 and the ground line.
The input terminal T171 is connected to the gates of the PMOS transistor PT171 and the NMOS transistor NT171, and the input terminal T172 is connected to the gates of the PMOS transistor PT172 and the NMOS transistor NT172.
The input terminal T171 is connected to the main transmission path 15 (the output of the gate element 16-4), the input terminal T182 is connected to the branch path 15-1, and the output terminal TOUT is the other input terminal of the gate element 17-2. It is connected to the.
このＮＡＮＤ回路では、主伝送パス１５および分岐パス１５−１の信号レベルがハイレベルの場合のみ、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 の両方が導通状態となり、出力レベルがローレベルとなる。
In this NAND circuit, only when the signal levels of the
上記したエンハンスメント型トランジスタの低しきい値電圧をいずれの値に設定するか、あるいはデプレッション型トランジスタを用いるかは、低しきい値電圧化した伝送素子としてのゲート素子の適用により、その遅延パスの不要な高速化やそれに伴う不要なリーク発生、スタンバイ時対応の必要性といった問題を解決し、低しきい値電圧化したゲート素子を適用したことによる速度改善効果を最大限に発揮しつつリーク電流を最小化できる、最適な範囲に限定できるか否かを考慮して決められる。 Whether the low threshold voltage of the enhancement type transistor is set to a value or whether a depletion type transistor is used depends on the application of the gate element as a transmission element having a low threshold voltage. Leakage current while maximizing the speed improvement effect by applying gate elements with low threshold voltage, solving problems such as unnecessary high speed, unnecessary leak generation accompanying it, and necessity to cope with standby Is determined in consideration of whether or not it can be limited to an optimum range.
以下に、本第１の実施形態に係る低しきい値電圧化の最適な適用範囲について、図３に関連付けて説明する。
図３は、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、２１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）、２２が低しきい値電圧化後の遅延分布状態、２３が低しきい値電圧化前の最大遅延値、２４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値）、２５が低しきい値電圧化適用領域をそれぞれ示している。
Hereinafter, the optimum application range of the low threshold voltage according to the first embodiment will be described with reference to FIG.
FIG. 3 is a diagram conceptually showing the delay distribution of the delay transmission path (delay path) in order to explain the limited application range of the low threshold voltage transistor according to the present invention.
In the figure, the horizontal axis represents the delay value, and the vertical axis represents the delay distribution. In the figure, 21 is a delay path distribution state before the threshold voltage is lowered (how many delay paths are present due to the delay), 22 is a delay distribution state after the threshold voltage is lowered, 23 Indicates the maximum delay value before lowering the threshold voltage, 24 indicates the maximum delay value after lowering the threshold voltage (improvement value of the maximum delay value), and 25 indicates the lower threshold voltage application area. .
図１の同期系半導体回路１０では、元々の遅延値が最大の遅延パスは、フリップフロップ１１−３→主伝送パス１５→ゲート素子１７−６，１７−７→分岐パス１５−１→ゲート素子１７−１→主伝送パス１４→ゲート素子１７−２〜１７−５→フリップフロップ１２−２の伝送経路である。
そして、低しきい値電圧化されたゲート素子１７−１〜１７−７の適用で、その最大遅延値が２４の位置になっている。
この遅延値２４が、チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり、他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値２４の位置より高速なパスとなり、無用なリーク等の要因となる。
そこで、本第１の実施形態では、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定している。
図３において、ハッチングを施した部分がその適用範囲である。
In the
Then, by applying the gate elements 17-1 to 17-7 whose threshold voltage has been lowered, the maximum delay value is 24.
This delay value 24 is also the maximum delay improved by applying a gate element having a low threshold voltage to the entire chip, and the delay path to which all other low threshold voltage gate elements are applied is the maximum delay. The path becomes faster than the position of value 24, which causes unnecessary leaks and the like.
Therefore, in the first embodiment, the delay path region to which the gate element having a reduced threshold voltage is applied is changed from the maximum delay value 23 before the threshold voltage is lowered (at a higher speed). The delay path is limited to a delay path in a range (slower than this) up to a new maximum delay value 24 when a gate element having a low threshold voltage is applied.
In FIG. 3, the hatched portion is the applicable range.
すなわち、低しきい値電圧化したゲート素子をこの領域に適用して２４で示す遅延値以下に高速化してシフトさせる、すなわち、新最大遅延値２４以下に隠蔽させる。
この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し、つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。
そして、この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ、不要なリーク電流の発生が防止される。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
That is, the gate element having a reduced threshold voltage is applied to this region and shifted to a speed lower than the delay value indicated by 24, that is, concealed to the new maximum delay value 24 or lower.
By limiting and applying gate elements with a low threshold voltage only to the delay path in this region, the speed improvement effect by lowering the threshold voltage is maximized, that is, the threshold voltage is reduced to the entire chip. The delay is the same as when the gate element is applied.
Since the gate element having a low threshold voltage is applied only to the delay path in this limited region, the leakage current due to the low threshold voltage transistor is minimized, which is unnecessary. Generation of leakage current is prevented.
Furthermore, there is a high possibility that the leakage current during standby is within the allowable range.
図１の半導体回路１０においては、主伝送パス１３を伝送される信号は、高しきい値電圧のトランジスタを用いて構成された３つのゲート素子１６−１〜１６−３を通って不要なリークを発生することなく、しかも大きく遅延することなく受信側フリップフロップ１２−１に入力される。
In the
また、主伝送パス１４を伝送される信号は、１つの高しきい値電圧のトランジスタを用いて構成されたゲート素子１６−４、および低しきい値電圧化された５つのゲート素子１７−１〜１７−５を通って受信側フリップフロップ１２−２に入力される。
この場合、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
The signal transmitted through the
In this case, since the gate element with a low threshold voltage is applied in a limited manner, the speed improvement effect by lowering the threshold voltage is maximized, and the leakage current due to the lower threshold voltage transistor is minimized. Can be suppressed.
また、主伝送パス１５を伝送される信号は、２つの低しきい値電圧化されたゲート素子１７−６，１７−７を通って受信側フリップフロップ１２−３に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
A signal transmitted through the
In this case as well, gate elements with a low threshold voltage are applied in a limited manner, so that the speed improvement effect by lowering the threshold voltage is maximized, and the leakage current due to the lower threshold voltage transistor is minimized. It can be suppressed to the limit.
また、ゲート素子１７−７から出力された信号は、分岐パス１５−１に伝搬され、低しきい値電圧化された５つのゲート素子１７−１〜１７−５を通って受信側フリップフロップ１２−２に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
Further, the signal output from the gate element 17-7 is propagated to the branch path 15-1, and passes through the five gate elements 17-1 to 17-5 whose threshold voltages are reduced, so that the reception side flip-
In this case as well, gate elements with a low threshold voltage are applied in a limited manner, so that the speed improvement effect by lowering the threshold voltage is maximized, and the leakage current due to the lower threshold voltage transistor is minimized. It can be suppressed to the limit.
以上説明したように、本第１の実施形態によれば、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定したので、低しきい値電圧化による速度改善効果を最大限引き出しつつ、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えることができ、従来のようにチップに広範囲に適用されたような不要なリーク電流の問題を解決することができる。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
As described above, according to the first embodiment, the delay path region to which the gate element having the reduced threshold voltage is applied is changed from the maximum delay value 23 before the threshold voltage is lowered (this Since the gate element with a lower threshold voltage is applied to this, the delay path is limited to a delay path in a range up to a new maximum delay value of 24 (slower). Leakage current due to low threshold voltage transistors can be minimized while maximizing the speed improvement effect, solving the problem of unnecessary leakage current that has been widely applied to chips as in the past. be able to.
Furthermore, there is a high possibility that the leakage current during standby is within the allowable range.
また、当然のことながら、低しきい値電圧化したゲート素子を適用する範囲の境界は元々の最大遅延の低しきい値電圧化による改善値や、後述する新たな最大遅延に１００％厳密に一致していなくても本発明の意図する範囲から大きくはずれるわけではなく本発明は有効である。 Further, as a matter of course, the boundary of the range in which the gate element having the reduced threshold voltage is applied is 100% strictly in the improved value by lowering the original maximum delay and the new maximum delay described later. Even if they do not coincide with each other, they do not deviate greatly from the intended scope of the present invention, and the present invention is effective.
この図では一つの遅延パスにのみ適用しているが無論実際は適用領域にある一つ以上の遅延パスに適用される。
また、本第１の実施形態においては、同期回路で例を示しているが、非同期回路でも本発明が適用できることは言うまでもない。
In this figure, it is applied to only one delay path, but of course, it is actually applied to one or more delay paths in the application area.
In the first embodiment, an example is shown using a synchronous circuit, but it goes without saying that the present invention can also be applied to an asynchronous circuit.
第２実施形態
図４は、本発明に係る半導体回路の第２の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、３１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
Second Embodiment FIG. 4 is a diagram for explaining a second embodiment of the semiconductor circuit according to the present invention, and for explaining the limited application range of the low threshold voltage transistor according to the present invention. It is a figure which shows notionally the delay distribution of a delay transmission path (delay path).
In the figure, the horizontal axis represents the delay value, and the vertical axis represents the delay distribution. In the figure, reference numeral 31 denotes a delay path distribution state before the threshold voltage is lowered (how many delay paths exist with the delay).
本第２の実施形態においては、たとえば遅延パス３１１は高しきい値電圧では遅延値Ｃで最大遅延パスとなっていて、低しきい値電圧化した伝送素子の適用で遅延値Ａになる。
遅延パス３１２は、低しきい値電圧化した伝送素子の適用で遅延値Ｂに改善される。
遅延パス３１３は、低しきい値電圧化すると遅延値Ｄに改善される。
In the second embodiment, for example, the delay path 311 is a maximum delay path with a delay value C at a high threshold voltage, and becomes a delay value A when a transmission element having a low threshold voltage is applied.
The delay path 312 is improved to a delay value B by applying a transmission element having a low threshold voltage.
The delay path 313 is improved to a delay value D when the threshold voltage is lowered.
通常だと元の最大遅延値Ｃが改善された遅延値Ａでこれが改善された最大遅延となるが、何らかの理由で図の遅延パス３１２のように、遅延値Ａより遅い遅延値Ｂで改善が止まってしまった場合は、遅延パス３１３は低しきい値電圧化して改善しても最大遅延値の改善には貢献しない。
このような場合には、配線抵抗Ｒおよび配線容量Ｃによる、いわゆるＲＣ遅延が介在するような場合にもあり得ることであり、ＲＣ遅延自体は低しきい値電圧化の効果を受けないからである。
そして、この時、低しきい値電圧の適用限定範囲を改善後の最大遅延値Ｂから元の最大遅延値Ｃまでとすることで遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。
Normally, the original maximum delay value C becomes the improved maximum delay with the improved delay value A. For some reason, the delay value B is slower than the delay value A as shown in the delay path 312 in the figure. If it has stopped, even if the delay path 313 is improved by lowering the threshold voltage, it does not contribute to the improvement of the maximum delay value.
In such a case, the so-called RC delay may be caused by the wiring resistance R and the wiring capacitance C, and the RC delay itself is not affected by the lower threshold voltage. is there.
At this time, the leakage current due to unnecessary reduction of the threshold voltage that does not contribute to the delay improvement by changing the limited application range of the low threshold voltage from the improved maximum delay value B to the original maximum delay value C. Can be prevented.
このように、本第２の実施形態によれば、低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Ｃから、およそその新たな最大遅延値Ｂまでの範囲にある遅延伝送パスとすることから、遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。 Thus, according to the second embodiment, the delay value improved by arranging the low threshold voltage transmission element in the maximum delay transmission path before arranging the low threshold voltage transmission element. If a delay transmission path with a large delay value exists and the delay transmission path has a new maximum delay even though a transmission element having a low threshold voltage is arranged, the low threshold voltage Is limited to the delay transmission path in the range from the maximum delay value C before the transmission element of the low threshold voltage is arranged to the new maximum delay value B, thereby contributing to delay improvement. It is possible to prevent an increase in leakage current due to unnecessary lower threshold voltage.
第３実施形態
図５は、本発明に係る半導体回路の第３の実施形態を示すブロック図である。
Third Embodiment FIG. 5 is a block diagram showing a third embodiment of the semiconductor circuit according to the present invention.
本第３の実施形態では、第１の実施形態を示す図１の回路において、低しきい値電圧化したゲート素子１７−１とゲート素子１７−２とを接続する主伝送パス１４に、いわゆるリピーターバッファ１８を設けている。なお、本第３の実施形態では、リピーターバッファ１８も低しきい値電圧化されたものを用いた例を示しているが、これに限定されるものではない。
このリピーターバッファ１８は、低しきい値電圧のゲート素子を配置したことによる速度改善が、配線抵抗Ｒと配線容量Ｃに基づくＲＣ遅延のために低しきい値電圧のゲート素子を配置する前の最大遅延伝送パスの改善より小さく、それが新たな最大遅延となる遅延伝送パスの当該遅延部に挿入されている。
本第３の実施形態では、この遅延部をゲート素子１７−１とゲート素子１７−２とを接続する主伝送パス１４として説明しているが、この伝送パスに限定されるものでないことは勿論である。
In the third embodiment, in the circuit of FIG. 1 showing the first embodiment, a so-called
The
In the third embodiment, the delay unit is described as the
図６は、本発明に係る半導体回路の第３の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、４１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
FIG. 6 is a diagram for explaining a third embodiment of the semiconductor circuit according to the present invention, and illustrates a delay transmission path for explaining a limited application range of the low threshold voltage transistor according to the present invention. It is a figure which shows notionally the delay distribution of (delay path).
In the figure, the horizontal axis represents the delay value, and the vertical axis represents the delay distribution. In the figure, reference numeral 41 denotes the distribution state of delay paths before the threshold voltage is lowered (how many delay paths exist with the delay).
本第３の実施形態においては、上述した第２の実施形態のように、元の最大遅延でない遅延パスが新たな最大遅延伝送パスになり、その原因がＲＣ遅延であった場合に、そのＲＣ遅延部にリピーターバッファ１８を挿入することで、純粋なＲＣ遅延成分を減らし、低しきい値電圧化の効果を上げることで、図４の遅延パス３１２のような改善であったのを、図６の遅延パス４１２のように遅延を改善して、有効に低しきい値電圧化の適用限定範囲を遅延値Ａから遅延値Ｃと拡大して速度改善を図るものである。
ここでもしリピーターバッファ１８による改善が遅延値Ａに届かずその手前で止まった場合は、上述した第２の実施形態を示す図４に示すように、改善後の最大遅延値から遅延値Ｃまでが低しきい値電圧化の適用範囲となる。
In the third embodiment, when the delay path that is not the original maximum delay becomes a new maximum delay transmission path and the cause is the RC delay, as in the second embodiment described above, the RC delay By inserting the
Here, if the improvement by the
本第３の実施形態によれば、ＲＣ遅延により低しきい値電圧化の高速化効果が薄れる場合はＲＣ遅延にリピーターバッファを挿入して改善することで、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。 According to the third embodiment, when the speed-up effect of lowering the threshold voltage is reduced by the RC delay, it is improved by inserting a repeater buffer in the RC delay to improve the lower threshold voltage. There is an advantage that the application range can be expanded.
第４実施形態
図７は、本発明に係る半導体回路の第４の実施形態を示すブロック図である。
Fourth Embodiment FIG. 7 is a block diagram showing a fourth embodiment of a semiconductor circuit according to the present invention.
本第４の実施形態と上述した第１の実施形態と異なる点は、元々の遅延値が最大の遅延パスである、フリップフロップ１１−３→主伝送パス１５→分岐パス１５−１→主伝送パス１４→フリップフロップ１２−２の伝送パスに配置されるゲート素子の全てを低しきい値電圧化するのではなく、その一部のみのゲート素子を低しきい値電圧化したことにある。
具体的には、図７において、低しきい値電圧化したゲート素子１７−２の出力とフリップフロップ１２−２の入力との間に配置されるゲート素子１７−３，１７−４，１７−５の代わりに、高しきい値電圧のままのトランジスタを用いて構成したゲート素子１６−５，１６−６，１６−７を配置している。
The difference between the fourth embodiment and the first embodiment described above is that the original delay value is the delay path having the maximum delay, flip-flop 11-3 →
Specifically, in FIG. 7, gate elements 17-3, 17-4, 17- arranged between the output of the gate element 17-2 having a low threshold voltage and the input of the flip-flop 12-2. Instead of 5, gate elements 16-5, 16-6, and 16-7 configured by using transistors with a high threshold voltage are arranged.
図８は、本発明に係る半導体回路の第４の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、５１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
FIG. 8 is a diagram for explaining a fourth embodiment of the semiconductor circuit according to the present invention, and shows a delay transmission path for explaining the limited application range of the low threshold voltage transistor according to the present invention. It is a figure which shows notionally the delay distribution of (delay path).
In the figure, the horizontal axis represents the delay value, and the vertical axis represents the delay distribution. In the figure, 51 indicates the distribution state of delay paths before the threshold voltage is lowered (how many delay paths exist with the delay).
本第４の実施形態では、遅延パス５１２，５１３を遅延最大伝送パスの遅延値Ａより高速な範囲で低しきい値電圧化するトランジスタやセルを調整する。
これにより、低しきい値電圧化による速度改善効果を十分発揮した上で、さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。
In the fourth embodiment, the transistors and cells that lower the threshold voltage of the delay paths 512 and 513 in a range faster than the delay value A of the maximum delay transmission path are adjusted.
As a result, the speed improvement effect by lowering the threshold voltage can be sufficiently exhibited, and the number of targets for lowering the threshold voltage can be further reduced to suppress the leakage current.
以上のように、本第４の実施形態によれば、低しきい値電圧化する対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化を適用することから、効率よく速度改善効果を保ったままリーク電流を抑えることができる。 As described above, according to the fourth embodiment, not all the elements in the target delay path whose threshold voltage is to be reduced, but the threshold voltage is selectively reduced within the range in which the maximum delay is cleared. As a result, the leakage current can be suppressed while efficiently maintaining the speed improvement effect.
第５実施形態
図９は、本発明に係る半導体回路の第５の実施形態を説明するためのブロック図である。
Fifth Embodiment FIG. 9 is a block diagram for explaining a semiconductor circuit according to a fifth embodiment of the present invention.
本第５の実施形態では、半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化した機能ユニット１０６，１０７とにユニット単位で分割している。
すなわち、本第５の実施形態においては、前述までの第１〜第４の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。
In the fifth embodiment, among the
That is, in the fifth embodiment, as compared with the first to fourth embodiments described above, the unit unit in which the application range of lower threshold voltage is included more than a predetermined standard. The lower threshold voltage is applied.
本第５の実施形態によれば、前述までの第１〜第４の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。 According to the fifth embodiment, the effect of suppressing leakage is reduced compared with the first to fourth embodiments described above, but there is an advantage that the design can be simplified.
第６実施形態
図１０は、本発明に係る半導体回路の第５の実施形態を説明するためのユニット図である。
Sixth Embodiment FIG. 10 is a unit diagram for explaining a fifth embodiment of a semiconductor circuit according to the present invention.
本第６の実施形態と前述した第５の実施形態と異なる点は、半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化する機能ユニット１０６，１０７とを基板で電気的に絶縁し（図中、破線で示している）、この基板分離された機能ユニット１０６，１０７の基板電位を、機能ユニットを構成するトランジスタのしきい値電圧が低くなるように、調整する基板電位調整回路１１０を設けたことにある。
The difference between the sixth embodiment and the fifth embodiment described above is that among the
基板調整回路１１０は、機能ユニット１０６，１０７を構成するトランジスタが、たとえばＮＭＯＳトランジスタである場合、基板電位をある負電位からより高い電圧に調整して低しきい値電圧化を図る。
すなわち、本第５の実施形態においては、前述までの第１〜第４の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。 That is, in the fifth embodiment, as compared with the first to fourth embodiments described above, the unit unit in which the application range of lower threshold voltage is included more than a predetermined standard. The lower threshold voltage is applied.
本第５の実施形態によれば、第４の実施形態と同様に、前述までの第１〜第４の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。 According to the fifth embodiment, as in the fourth embodiment, the effect of suppressing leakage is less than that in the first to fourth embodiments described above, but the design can be simplified. is there.
１０，１０ａ，１０ｂ…半導体回路、１１−１〜１１−３…信号送信側フリップフロップ、１２−２〜１２−３…受信側フリップフロップ、１３，１４，１５…主伝送パス、１３−１，１５−１…分岐パス、１６−１〜１６−７…高しきい値電圧のゲート素子、１７−１〜１７−７…低しきい値電圧化したゲート素子、１８…リピーターバッファ、１００，１００ａ…半導体チップ、１０１〜１０５…高しきい値電圧のトランジスタで構成される機能ユニット、１０６，１０７…低しきい値電圧化される機能ユニット、１１０…基板電位調整回路。
DESCRIPTION OF
Claims (2)
複数の伝送経路を形成するステップと、
上記複数の伝送経路のうち、遅延量が最大となる最大遅延伝送経路を特定するステップと、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子を適用限定範囲に従って配置するステップと、を有し、
上記低しきい値電圧の上記適用限定範囲を、
上記最大遅延伝送経路の遅延値から、当該最大遅延伝送経路に、低しきい値電圧の伝送素子が適用された第１改善遅延値までの、第１適用範囲にある遅延伝送経路とする
半導体回路の設計方法。 A method of designing a semiconductor circuit having a plurality of transmission paths, wherein each transmission path has at least one transmission element with a smaller delay amount as the absolute value of the threshold voltage set is smaller.
Forming a plurality of transmission paths;
A step of identifying a maximum delay transmission path having a maximum delay amount among the plurality of transmission paths;
Disposing a transmission element having a threshold voltage whose absolute value is lower than that of the other transmission elements in at least a part of at least one of the plurality of transmission paths according to a limited range of application. And having
The application limited range of the low threshold voltage is
Semiconductor circuit having a delay transmission path in a first application range from a delay value of the maximum delay transmission path to a first improved delay value in which a low threshold voltage transmission element is applied to the maximum delay transmission path Design method.
複数の伝送経路を形成するステップと、
上記複数の伝送経路のうち、遅延量が最大となる最大遅延伝送経路を特定するステップと、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子を適用限定範囲に従って配置するステップと、を有し、
上記低しきい値電圧の上記適用限定範囲を、
上記最大遅延伝送経路の遅延値から、当該最大遅延伝送経路に、低しきい値電圧の伝送素子が適用された第１改善遅延値までの、第１適用範囲にある遅延伝送経路とする
半導体回路の製造方法。 A method of manufacturing a semiconductor circuit having a plurality of transmission paths, in which at least one transmission element having a smaller delay amount is arranged in each transmission path, the smaller the absolute value of the set threshold voltage is,
Forming a plurality of transmission paths;
A step of identifying a maximum delay transmission path having a maximum delay amount among the plurality of transmission paths;
Disposing a transmission element having a threshold voltage whose absolute value is lower than that of the other transmission elements in at least a part of at least one of the plurality of transmission paths according to a limited range of application. And having
The application limited range of the low threshold voltage is
A semiconductor circuit having a delay transmission path in a first application range from a delay value of the maximum delay transmission path to a first improved delay value in which a low threshold voltage transmission element is applied to the maximum delay transmission path. Manufacturing method.
Priority Applications (1)
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Publications (2)
| Publication Number | Publication Date |
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| JP2008022030A JP2008022030A (en) | 2008-01-31 |
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| JP (1) | JP4301332B2 (en) |
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|---|---|
| JP2008022030A (en) | 2008-01-31 |
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