JP4290374B2 - 選択的倍速動作モードをもつ不揮発性半導体メモリ装置 - Google Patents
選択的倍速動作モードをもつ不揮発性半導体メモリ装置 Download PDFInfo
- Publication number
- JP4290374B2 JP4290374B2 JP2002062102A JP2002062102A JP4290374B2 JP 4290374 B2 JP4290374 B2 JP 4290374B2 JP 2002062102 A JP2002062102 A JP 2002062102A JP 2002062102 A JP2002062102 A JP 2002062102A JP 4290374 B2 JP4290374 B2 JP 4290374B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- double speed
- address
- mat
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【発明の属する技術の分野】
本発明は、電気的に消去及びプログラム可能な不揮発性半導体メモリ装置に係るもので、特にオプションに従い選択的倍速動作モードをもつ不揮発性半導体メモリ装置に関する。
【0002】
【従来の技術】
通常、不揮発性半導体メモリ装置は、外部の電源供給が中断されてもメモリセル内にその内容を永久的に保存することができるため、電源供給の有無にかかわらずに保存されるべき内容を記憶させるのに主に用いられる。MROM、PROM、EPROMの場合には、一般のユーザらが電子的システムを通じ、自発的に消去及び書き込み(またはプログラム)を行う作業が自由でない。
【0003】
即ち、オンボード状態でプログラムされた内容を消去するか、または再プログラムすることが容易でないのである。これとは異なって、電気的に消去及びプログラム可能なEEPROMの場合、電気的に消去及び書き込み(またはプログラム)を行う作業がシステム自体可能であるので、継続的な内容更新が必要なシステムプログラム蓄積装置及び補助記憶装置としてのその応用が持続的に拡大されつつある。
【0004】
特に、最近のコンピューターまたはマイクロプロセッサにより制御される様々な電子的装置は、高密度の電気的に消去及びプログラム可能なEEPROMの開発を一層要求しており、さらに、携帯用コンピューターまたはノートブックサイズのバッテリ電源コンピューターシステムにおいて、補助メモリ装置として回転磁気ディスクを有するハードディスク装置を使用するのは、相対的に広い面積を占めるため、このようなシステムの設計者らは、より小さい面積を占有する高密度、高性能のEEPROMの開発に大きな興味を感じてきた。
【0005】
高密度EEPROMを達成するためには、メモリセルが占有する面積を減らすことが主な重要課題である。そのような課題を解決するため、セル当たりの選択トランジスタ個数、及びビットラインとの接続開口の個数を減らすことができるNAND構造となったメモリセルを有するEEPROMが本分野で開発された。NAND構造セルは、以前から本技術分野で1988年に発行されたIEDM、ページ412乃至415でタイトル“NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”の下に開示されている。
【0006】
EEPROM設計技術が進歩するに従い出現した、フラッシュ消去機能を有するNAND型フラッシュEEPROMはNOR型またはAND型のEEPROMに比べ集積化が容易であり、相対的に安価なので大容量補助記憶装置への応用に非常に有利である。最近、NAND型フラッシュメモリを用いる市場の要求が漸次多様化されるに従い、このような市場の要求に対応できるように、設計の際に各種機能的オプションを入れる必要があることになった。
【0007】
以下、後述の本発明に対する徹底した理解を提供する意図の外には他の意図なしで、上記のような特性をもつNAND型フラッシュメモリのセルアレイ構造を説明する。
図10には通常のNAND型フラッシュEEPROMのセルアレイ構成及びNAND型フラッシュセルストリングが図示される。図面の左側で示されるように、NAND型フラッシュメモリ装置はメモリセルアレイ950と、入力アドレスを受信してワードラインW/Lを選択するためのローデコーダ960と、選択されたメモリセルにデータを入出力するため、それぞれのビットラインB/Lに連結されるページバッファ970と、コラムデコーディングのためのコラムデコーダ980とを備える。
【0008】
メモリセルアレイ950は符号951,952,953で示したように、セルストリングを複数もつセルアレイブロックを複数含む。即ち、メモリセルアレイ950は複数個のブロック単位で構成され、一つのブロックはセルストリングからなる複数個のメモリセルトランジスタ、例えば、4Kバイト個のメモリセルトランジスタから構成される。一方、図面の右側を参照すると、複数のセルストリングから構成されるセルアレイブロックの例が見せられる。
【0009】
NAND型フラッシュメモリセルアレイをなす基本単位は、セルストリング(“NANDセルユニット”ともいう)である。一つのセルアレイブロック内にはドレインが対応ビットラインに接続開口を通じて接続された第1選択トランジスタ900と、ソースが共通ソースラインGSLに接続された第2ト選択ランジスタ901と、第1選択トランジスタのソースと第2選択トランジスタのドレインとの間でドレイン‐ソースチャンネルが互いに直列に接続されたn個のメモリトランジスタM1,M2,...,Mnからなったセルストリングと、が複数構成される。
【0010】
ここで、第1選択トランジスタ900は、選択されたセルストリングをビットラインB/Lに連結または遮断させるための役割をし、第2選択トランジスタ901はセルストリングの接地経路を作るために用いられる。NAND型のセルストリングは通常P型半導体基板上に形成され、それぞれのメモリセルトランジスタはそのソースとドレイン領域間のチャンネル領域上にゲート酸化膜を介して形成されたフローティングゲート(または浮遊ゲート)と、層間絶縁膜を通じてフローティングゲート上に形成された制御ゲート(またはコントロールゲート)とを有する。
【0011】
セルストリング内のフローティングゲートを有するメモリセルトランジスタM1,M2,...,Mnを選択するため、第1方向、例えば横軸方向に複数のワードライン(以下、W/L)が存在し、第1方向とは直角方向、例えば、縦軸方向に複数のビットライン(以下、B/L)が配置される。ここで、W/Lはメモリセルトランジスタのコントロールゲートと電気的に連結している。実質的に製造工程で作られたW/Lはそれ自体でコントロールゲートの役割を兼ねている。
セルストリング内に選択されたメモリトランジスタをプログラムするためには、セルストリング内のすべてのメモリトランジスタを、一時に消去させた後にプログラミング動作を行う。
【0012】
すべてのメモリトランジスタの同時消去動作(通常、フラッシュ消去という。)は、メモリセルの消去動作はF-Nトンネリングを起こすため、すべての制御ゲートに0Vを印加し、P型ウェル領域とN型基板とに20Vの高電圧を印加することにより行われ、すべてのメモリトランジスタのフローティングゲートから電子がP型ウェルに均一に放出されるようにする。その結果、それぞれのメモリトランジスタのしきい電圧は約‐4Vの負の電圧となり、2進論理“1”が貯蔵された状態と仮定されるディプリーションモードのトランジスタの状態になる。
【0013】
選択されたメモリトランジスタをプログラムするため、第1選択トランジスタのゲートと選択されたメモリトランジスタの制御ゲートには20Vの高電圧を印加し、第2選択トランジスタのゲートには0Vを、そして非選択のメモリトランジスタのそれぞれの制御ゲートには7Vの中間電圧を印加する。
仮に、選択されたメモリトランジスタを2進論理“0”で書き込みまたはプログラムすると、NANDセルユニットと接続されたビットラインに0Vが印加され、これにより選択されたメモリトランジスタのフローティングゲートに電子が注入され、エンハンスメントモードのトランジスタ状態になる。
【0014】
反面、選択されたメモリトランジスタを2進論理“1”でプログラムすると、対応ビットラインにはプログラム防止電圧の中間電圧7Vが印加され、選択されたメモリトランジスタのプログラム動作は防止される。従って、選択されたメモリトランジスタは該トランジスタのドレインからフローティングゲートに正孔のF-Nトンネリングによりプログラムされる。
【0015】
上記のようなNANDフラッシュメモリのメモリセルアレイ構造において、同じワードラインに共通して制御ゲートが連結されたメモリセルトランジスタをページといい、同じストリング選択ラインSSLを共有する複数個のページの束をブロックという。通常、データ読み出し及びプログラム動作はページ単位で行われ、消去の場合にブロック単位で進行される。
【0016】
ページサイズとブロックサイズはフラッシュメモリの設計の際にハードウェア的に予め決定される。NAND型フラッシュメモリは、バイト(x8)またはワード(x16)単位でランダムアクセスによりデータを読み出すNOR型フラッシュメモリとは異なって、比較的長い時間(〜10us)に亘ってページ単位でデータを感知してページバッファに蓄積する。
フラッシュメモリに連結された制御装置、例えばCPUではフラッシュメモリのリードイネーブルピン(nRE×pin)をトグルしてページバッファに蓄積されたデータを順次パッチする。
【0017】
このようにフラッシュメモリではデータ読出の際に比較的長い待ち時間を必要とするが、一応感知されてページバッファに蓄積されたデータを入出力する動作側面ではデータ入出力レートが相対的に優れた長所を有する。
フラッシュメモリの場合、ページサイズを大きくするほどデータ入出力レートは向上する。しかし、データ入出力レートの向上のため無制限にページサイズを拡張するのは困難である。その理由はページサイズを大きくすると、消去の際に基本単位となるブロックサイズも共に大きくなるため、比較的小さい単位のデータを書替える場合には不便さを伴うためである。
【0018】
従って、比較的大きいサイズのデータを書替え、ハイデータ出力レートを所望するユーザは、ページサイズとブロックサイズとが大きいフラッシュメモリを要求し、比較的小さいサイズのデータを書替える場合、ユーザは小さいブロックサイズを要求する。
そのため、一旦設計してしまうと、物理的にページサイズとブロックサイズとが決定するフラッシュメモリの場合、ユーザの多様なサイズ要求に対し、別途の製品を設計・製造しようとすれば、コストがかかるという問題点があった。
そこで、ユーザのサイズ要求に逐一適合した製品を、別途に設計・製造することなく、そのようなサイズ要求を充足させることができる、改善された技術が本技術分野で要望される。
【0019】
【発明が解決しようとする課題】
本発明の目的は、上記のような問題点を解決することができる不揮発性半導体メモリ装置を提供することである。
また、本発明の目的は、ユーザのページサイズ及びブロックサイズの要求に適確に対応して動作することができるNAND型フラッシュメモリ装置を提供することである。
また、本発明の目的は、オプションに従い多様な倍速動作をもつNAND型フラッシュメモリを提供することである。
また、本発明の目的は、オプションに従いそれぞれ2種類以上のページサイズとブロックサイズとを択一的に有して動作することができるNAND型フラッシュメモリ装置の構造及びそれに従う動作方法を提供することである。
さらに、本発明の目的は、ワイヤボンディングオプションに従い、選択された倍速動作モードを有するNANDフラッシュEEPROM及びその駆動方法を提供することである。
【0020】
【課題を解決するための手段】
このような目的を達成するため、本発明による不揮発性半導体メモリ装置は、複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン‐ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備え、倍速オプション信号を生成する倍速モードオプション部と、倍速オプション信号の状態に応じてメモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路とを具備することを特徴とする。
【0021】
また、本発明による不揮発性半導体メモリ装置の駆動方法は、複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン‐ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置の装置的オプションに従い、倍速オプション信号を生成する倍速モードオプション部を装置内に備え、倍速オプション信号の状態に応じ、メモリセルアレイのページサイズ及びブロックサイズを2倍以上に拡張するアドレシングを行い、リード、ライト及び消去動作を倍速モード動作で行うことを特徴とする。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図面において互いに同一または類似した部分は、説明及び理解の便宜上、同一または類似した符号を付する。
まず、64MBitメモリセルアレイにおいて、512+16=528バイトのページサイズと8Kバイトのブロックサイズとをもつ、1024個のセルアレイブロックにアクセスする場合を1倍速動作モードとし、2倍速動作モードでは入出力レートを2倍に増加させるため1024+32=1056バイトのページサイズと16Kバイトのブロックサイズとをもつ、512個のセルアレイブロックにアクセスする。
【0023】
ここで、比較的大きいサイズのデータを書替え、ハイデータ出力レートを所望するユーザは2倍速動作モードを所望し、比較的小さいサイズのデータを書替えることを所望するユーザは1倍速動作モードを所望するだろう。
2倍速動作モードまたは2倍速以上の動作モードは、データ入出力レートが1倍速動作モードよりも該当倍速だけ増加するという長所を有し、それに従うページプログラムの回数の増加に起因してメモリセルの寿命が相対的に短いという短所を有する。
【0024】
同じ容量をもつメモリセルアレイを該当用途に適合した倍速で動作させることを所望する場合、それにそれぞれ対応される倍速動作をもつフラッシュメモリを毎回設計し製造すると、設計及び製造費用が増加してメモリ製品のコストが上昇するだろう。従って、このような場合にオプション制御を用いて選択された倍速で動作できるフラッシュメモリを提供すれば、かなり合理的である。
【0025】
図1は、本発明の実施の形態である選択的倍速動作モードをもつ不揮発性半導体メモリ装置のブロック図である。
図示したように、メモリセルアレイを構成するセルアレイ200,210、ロープレデコーディング信号を受信してセルアレイ200,210のワードラインを選択するローデコーダ230,231,240,241、セルアレイ200,210のビットラインに連結されて選択されたメモリセルトランジスタにデータを入出力するための第1、第2ページバッファ250,251、コラムプレデコーディング信号に応じて第1、第2ページバッファ250,251を選択する第1、第2Yゲート260,261、入出力データをバッファーリング及びラッチするため第1、第2Yゲート260,261に連結されたI/Oバッファ及びラッチ270、I/Oバッファ及びラッチ270に連結されてデータを入出力するI/O部280、倍速オプション信号及び入力ローアドレスをプレデコーディングしてローデコーダ230,231,240,241にロープレデコーディング信号を印加するロープレデコーダ100、ローデコーダ230,231,240,241を制御し、高電圧を印加するコントロールロジック及び高電圧発生器110、倍速オプション信号に応じて第1、第2ページバッファ250,251を制御するページバッファコントロールロジック120、倍速オプション信号及び入力コラムアドレスをプレデコーディングして第1、第2Yゲート260,261にコラムプレデコーディング信号を印加するコラムプレデコーダ130、及びI/Oバッファとラッチ270に連結されてコマンドを印加するコマンドレジスタ140を備える。
【0026】
図1において、メモリセルアレイを構成するセルアレイブロック200,210が2つ図示されているが、これは説明の便宜上のためのもので、実際のメモリ装置では複数個のセルアレイブロックが配置されるようになる。
セルアレイブロック中、説明の便宜上、一方のセルアレイブロック200をMAT1と称し、残りの他方のセルアレイブロック210をMAT2と称する。それぞれMAT1,2の200,210はアドレシングのみが異なり、物理的に同一な構造を有する。通常512バイトのページバッファを有し、読み出しまたはプログラムを512バイト単位で行うことを1倍速フラッシュメモリと称すると、1Kバイトのページバッファを有するNAND型フラッシュメモリの場合に2倍速フラッシュメモリになり、2Kバイトのページバッファを有する場合に4倍速デバイスになる。本発明の実施の形態では、便宜上1倍速/2倍速オプションを有するフラッシュメモリデバイスの場合を挙げる。
【0027】
図1で示されるMAT1,2の200,210はそれぞれ以下のようなアレイ構成を有することが出きる。NAND型の一つのセルストリングに16個のメモリセルトランジスタが直列に連結され、ビットライン1個ごとに1個ずつ連結されるページバッファがある。一つのMATのメインフィールドには512バイトのビットラインがあり、スペアフィールドには16バイトのビットラインがある。
【0028】
一つのMATに対しページサイズは512+16=528バイトになり、1倍速読み出し及びプログラムを支援する。また、一つのブロックは直列に連結された16個のページ束になるため、消去の際に最少単位(ブロックサイズ)は1MATに対し8k+256バイトになる。それぞれのMATは縦軸(ここではY軸)に計512個のブロックがある。そして、データの入出力はバイト単位になされる。スペアフィールドはユーザがエラーコレクションコード(ECC)、またはブロック情報を蓄積するための特別な用途で用いられるエキストラアレイ領域である。メインフィールドという用語はスペアフィールドとの区別のために便宜上用いた。
【0029】
以下、1倍速読み出し及びプログラム動作モードの場合に必要なアドレス信号の個数を説明する。一つのMATに対し一つのワードラインを選択するためには512個のブロック中で一つのブロックを選択した後、16個のページの中から一つのページを選択すべきであるため、ローアドレス個数は9+4=13となる。ここにブロックを選択するためのアドレスを追加すると、ローアドレスは計14個が必要であることがわかる。
【0030】
一方、コラムアドレスは512バイトの中から一バイトずつアクセスすべきであるため、9個のアドレスが必要であり、特別にスペアフィールド側のデータ入出力のための一つのスペアイネーブルアドレスが追加されて、1MATに対し計10個のコラムアドレスが必要である。
このようにそれぞれのMATに対し、1倍速読み出し/プログラムを所望し、消去のためのブロックサイズが8Kバイトのデバイスをオプションにより2倍速読み出し/プログラムと消去のためのブロックサイズが16Kバイトのデバイスとして使用するためには、1倍速と2倍速動作とを区分するオプションデバイスが必要である。
【0031】
オプションデバイスは、メタルオプション、ヒューズオプション、またはボンディングオプションなどを用いることができる。本発明の実施例では図1でのようなボンディングパッドによるオプション素子を用いる。ボンディングパッドで現れる倍速オプション信号FX2は2つの場合の倍速モードであれば、ローまたはハイレベルの信号を有する。倍速オプション信号FX2は図4のようなオプション情報出力回路により生成できる。
【0032】
図4は、図1のボンディングパッドと連結されて倍速オプション信号を生成するオプション情報出力回路の一例図で、ボンディングパッドBP(図4ではFX2x)の入力端に連結されたインバーターI1と、インバーターI1の出力を反転するインバーターI2と、インバーターI1の入力端と接地点との間をドレイン‐ソースチャンネルに連結し、ゲートからパワーアップ信号PWRUPを受信するN型MOSトランジスタN1と、インバーターI1の入力端と接地点との間をドレイン‐ソースチャンネルに連結し、ゲートでインバーターI1からの出力を受信するN型MOSトランジスタN2と、から構成される。
【0033】
図4において、ボンディングパッドBPを備え電源電圧、例えばVCCのパッドとワイヤボンディングとの製造工程を通じて連結すると、出力信号の倍速オプション信号FX2が論理的ハイに活性化されて2倍速オプションを示し、パッドFX2xが接地電圧に連結またはフローティングされてあれば、パワーアップの以後に倍速オプション信号FX2は論理的ローにディスエーブルされて、デフォルトオプションの1倍速動作を所望する。
一方、ハードウェア的に決定された容量をもつメモリセルアレイを2倍速動作モードで駆動するためには、1倍速動作モードで設定されるページサイズとブロックサイズとを2倍に拡張すべきである。2倍速動作モードの場合、コラムアドレスが1倍速動作モードの場合よりも1個だけ多く必要となる。
【0034】
本実施の形態では、このために1倍速モードでMAT選択アドレスとして用いられるローアドレスAX<9>をコラムアドレスに変えて使用する。新しく追加されるコラムアドレスはコラムプリデコーダ130にコラムアドレスを印加するため、コラムアドレスカウンタから出力されるようにすべきである。
コラムアドレスカウンタは1倍速動作モードで10進カウンタとして動作するので、2倍速動作モードでは11進カウンタで動作する機能を有すべきである。
【0035】
図5には倍速動作モードに従い、進数カウンティング動作を異にするコラムアドレスカウンタの構造が図示される。
図1のコラムプレデコーダと連結され、オプション制御を受けるコラムアドレスカウンタを示した図5を参照すると、複数のD型フリップフロップ401〜405及び信号セレクタ406がコラムアドレスカウンタコントローラ400に連結された構成からなる。
【0036】
図5のコラムアドレスカウンタは、選択されたページに対するシリアルデータ入出力時の開始点アドレスで、始めてクロック信号CLKによりアドレスを順次増加させる。そして、メインフィールドの最後のコラムまでカウンティングした後、スペアフィールドイネーブル信号ASを生成し、スペアフィールドに対するデータ入出力を続けて行うようにする。
2倍速動作モードの場合、スペアフィールドに対するカウンティング動作へスキップする前に、新しく追加されたDフリップフロップ402を通じてカウントが一つだけ行われる。
【0037】
1倍速動作の場合、Dフリップフロップ402によるカウンティングはスキップされ、Dフリップフロップ401のキャリがスペアフィールドイネーブルのためDフリップフロップ403のデータ入力端DIに連結されるようにすべきである。
このため、信号セレクタ406は出力信号CLKSを生成する。即ち、信号セレクタ406は、倍速オプション信号FX2の論理状態レベルに従い、Dフリップフロップ402のキャリまたはDフリップフロップ401のキャリをDフリップフロップ403に伝達する。
コラムアドレスカウンタコントローラ400は、初期アドレスセッティングなどのコラムアドレスカウンタのクロッキング、リセットなどを制御する回路である。
【0038】
図6は、図5に用いられたDフリップフロップのうちの一つの詳細図である。図6に示すように、クロックCLKを反転するインバータI2、入力信号DIをクロックCLKに従い後端に伝送する複数の伝送ゲートPG1, PG2,PG3,PG4、セットSET及びリセットRST信号に一側入力端が連結されたNORゲートNOR1,NOR2,NOR3,NOR4、及び出力反転用インバータI2が連結された構成が、一つのDフリップフロップを形成している。
【0039】
一方、2倍速動作のためには、ロープレデコーダ100のデコーディング動作をも変えなければならない。一つのMATに対し計512個のブロックのうち一つをデコーディングするため9個のアドレスが用いられる。
ここでは、デコーディング信号バスラインを減らすため、アドレスを3個ずつ束ねて3個のプレデコーダを図7のように構成した。P,Qプレデコーダ101,102は、MAT1,MAT2に対し共通に用いられ、R1プレデコーダ103とR2プレデコーダ104とはそれぞれMAT1,MAT2を独立的に制御する。
即ち、P,Qプレデコーダ101,102とは異なり、Rプレデコーダ103,104はMAT選択アドレスの制御を受ける。
【0040】
図8にはRプレデコーダ103,104の詳細が図示されている。1倍速動作のときに非選択MATに対応するRプレデコーダの出力信号は、全てディスエーブルされるため、選択されたMATでP,Q,Rデコーディングにより一つのブロックだけが選択される。
2倍速でのブロックサイズは、メインフィールドを基準にして8Kバイトから16Kバイトに増えなければならないので、選択されるブロックはP, Q, RデコーディングによりそれぞれのMATで8Kバイトブロックが1個ずつ選択されて計16Kバイト大きさをもつブロックにならなければならない。
2倍速動作のときにMAT選択アドレスがコラムアドレスに転用されたので、2倍速であるときにRプレデコーダを制御するためのMAT選択信号MAT1,MAT2はソリッドハイにイネーブルされる。
【0041】
図9は、1倍速及び2倍速に対しMAT選択信号をデコーディングするために、MAT選択信号デコーディング部を示した図である。
倍速オプション信号とMAT選択アドレス信号とをデコーディングしてデコーディングMAT選択アドレス信号を生成するマット選択信号デコーディング部は、第1、第2NORゲートNOR1,NOR2、及び第1、第2NORゲートNOR1,NOR2の出力をそれぞれ反転するインバーターI1,I2から構成される。
【0042】
図面においてFX2信号がハイにイネーブルされて2倍速動作を所望する場合、デコーディングMAT選択アドレス信号のMAT1,MAT2はソリッドハイになり、FX2信号がローにディスエーブルされて1倍速動作を所望する場合、MAT1,MAT2はMAT選択アドレスAX<9>により一方のMATのみが選択される。MAT選択信号デコーディング部は図6と連結される。
【0043】
つまり、全体的なロー及びコラムアドレシングを見ると、2倍速動作のためにローアドレスの一つがコラムアドレスに転用されたので、2倍速でのローアドレスは1倍速と比較して一つが減った13個となり、コラムアドレスが1個増えて11個になる。
よって、メモリセルアレイのページサイズ及びブロックサイズが2倍以上に拡張するようなアドレシングを行い、リード、ライト及び消去動作が倍速モード動作で行われる。
【0044】
以下、このような構成による1倍速オプション及び2倍速オプション動作を説明する。図2は1倍速オプションによる図1の装置のセルアレイブロックアクセスを示した図である。
ボンディングパッドBPを接地電圧に連結するかまたはフローティングさせると、倍速オプション信号FX2は論理的ローとしてディスエーブルされる。そして、1倍速動作オプションが設定される。
【0045】
64Mビットでページサイズが528バイト、ブロックサイズが8Kバイトとすれば、図9のMAT選択信号デコーディング部の出力MAT1、MAT2は選択アドレスAX<9>によりMAT2のみがハイレベルになる。ロープレデコーダ100は14個の入力ローアドレス信号をプレデコーディングして、図2に示されるMAT2(210)の一つのブロックを選択する。
【0046】
一方、図5のコラムアドレスカウンタは10進カウンタとして動作して10個のカラムアドレスを生成し、コラムプレデコーダ130は第2Yゲート261がデコーディングを行い得るようにするコラムプレデコーディング信号を印加する。
よって、デフォルトモード動作の1倍速オプション動作では528バイトのページサイズ及び8Kバイトのブロックサイズが選択されて、読み出しまたはプログラムがページ単位に、消去動作がブロック単位に行われる。
【0047】
図3は、2倍速オプションによる図1の装置のセルアレイブロックアクセスを示した図である。ボンディングパッドBPを電源電圧、例えばVCCのパッドとワイヤボンディングとの製造工程を通じて連結すると、出力信号の倍速オプション信号FX2が論理的ハイに活性化されて2倍速オプションを設定する。
この場合、ロープレデコーダ100は13個の入力ローアドレス信号をプレデコーディングして、図3で示されるMAT1,2(200,210)のそれぞれ一つのブロックを選択する。
【0048】
一方、図5のコラムアドレスカウンタは、11進カウンタとして動作して11個のコラムアドレスを生成し、コラムプレデコーダ130は第1、第2Yゲート260,261がデコーディングを行い得るようにするコラムプレデコーディング信号を印加する。
よって、2倍速オプション動作では1056バイトのページサイズ及び16Kバイトのブロックサイズが選択されて、読み出しまたはプログラムが1056バイトのページ単位に、消去動作が16Kサイズのブロック単位に行われる。
【0049】
従って、上記のように半導体メモリの回路設計をする場合、追加的な製品開発なしで簡単なボンディングオプションだけで二つのモードをもってユーザ要求に対応することができる。
また、本発明の他の実施の形態として、本発明による不揮発性半導体メモリ装置に出力回路を追加し、多重倍速オプション信号のステータスに応答し、デバイス識別信号(デバイスID)を出力させてもよい。
【0050】
この場合、NOR型フラッシュメモリでは、自動選択モード中にデバイスID(デバイス識別情報)を出力する。また、NAND型フラッシュデバイスでは、デバイスID出力用コマンドが入力された後、読出し可能ピントグルによってデバイスIDを出力する。なお、多重倍速オプションなので、速度によりデバイスIDも異なることは明らかである。出力回路としてデバイスIDコード発生器を採用したときのブロック図を図11に示す。
【0051】
図11を参照しながら説明すると、まず最初に、コマンドレジスタ140からのID(フラグ信号)と倍速オプション信号FX2とがデバイスIDコード発生器1101に入力される。デバイスIDコード発生器1101は両信号に基づいてデバイスIDコード(図11では、ID<7:0>)を生成して出力する。
上記説明は、本発明の実施の実施の形態を中心にして示した添付図面に沿って、例を挙げて限定したが、これは一例にすぎず、本発明の技術的思想を外れない範囲内で変化や変形が可能なのは明らかである。
【0052】
例えば、1倍速と2倍速動作モードと共に、2倍速/4倍速などの多様なオプションを付加することができる。
また、NOR型及びAND型のような思案の異なったメモリの場合、ボンディングオプションによる多重倍速モードを実現させることができるのは明らかである。
また、1倍速及び2倍速モードのときにボンディングオプションを反対にすることが可能であるし、多重倍速モードを選択的に実現することもできる。
さらに、添付図面で示した論理ゲートは、他の等価的回路素子または他の論理素子に代替可能なのは明らかである。
【0053】
【発明の効果】
このように、本発明の選択的多重倍速モードを有する不揮発性半導体メモリ装置よると、各種倍速モードに従う別途のチップ設計及び製造なしに、オプションだけを以って、ユーザが所望する倍速で半導体メモリを動作させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態である不揮発性半導体メモリ装置のブロック図。
【図2】各倍速オプションによるセルアレイアクセスを示した図。
【図3】各倍速オプションによるセルアレイアクセスを示した図。
【図4】本発明の実施の形態であるオプション情報出力回路の図。
【図5】本発明の実施の形態であるコラムアドレスカウンタのブロック図。
【図6】本発明の実施の形態であるDフリップフロップのうち一つを表した図。
【図7】本発明の実施の形態であるロープレデコーダのブロック図。
【図8】本発明の実施の形態であるRプレデコーダの回路図。
【図9】本発明の実施の形態であるMAT選択アドレス発生回路。
【図10】従来のNAND型フラッシュEEPROMのセルアレイ構成及びNAND型フラッシュセルストリングを示す図。
【図11】デバイスIDコード発生器のブロック図。
【符号の説明】
100 ロープレデコーダ
110 コントロールロジック及び高電圧発生器
120 ページバッファコントロールロジック
130 コラムプレデコーダ
140 コマンドレジスタ
200 セルアレイマット1
210 セルアレイマット2
230 ローデコーダ1−1
231 ローデコーダ1−2
240 ローデコーダ2−1
241 ローデコーダ2−2
250 第1ページバッファ
251 第2ページバッファ
260 第1Yゲート
261 第2Yゲート
270 I/Oバッファ及びラッチ
280 I/O部
Claims (9)
- 複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置において、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号の状態に応じて前記メモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路と
を具備し、
前記アドレシング回路は、
前記倍速オプション信号に応じて入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングしたMAT選択アドレス信号と入力ローアドレス信号とを受信して倍速モード動作では、複数のMATを選択することでデフォルトモード動作のページサイズの2倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタから出力されるコラムアドレス信号をデコーディングして前記倍速モード動作では前記デフォルトモード動作のブロックサイズの2倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第1グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第1グループアドレスよりも上位にある第2グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第2グループアドレスよりも上位にある残りの第3グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
前記倍速モードオプション部は、電源電圧に選択的に連結されるボンディングパッドを含むことを特徴とする不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
前記倍速モードオプション部は切断可能なヒューズまたはメタルオプションでなることを特徴とする不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
多重倍速オプション信号のステータスに応答し、デバイス識別信号を出力する出力回路を具備したことを特徴とする不揮発性半導体メモリ装置。 - 請求項1に記載の不揮発性半導体メモリ装置において、
前記コラムアドレスカウンタは、
コラムアドレスカウンタコントローラに複数のD型フリップフロップ及び信号セレクタが連結され、前記倍速オプション信号の状態に従い10進カウンタまたは11進カウンタとして動作することを特徴とする不揮発性半導体メモリ装置。 - 複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置において、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号に応じ、入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングされたMAT選択アドレス信号と入力ローアドレス信号とを受信して、倍速モード動作では複数のMATを選択することでデフォルトモード動作のページサイズの2倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタで出力されるコラムアドレス信号をデコーディングし、前記倍速モード動作では前記デフォルトモード動作のブロックサイズの2倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部と、
前記倍速オプション信号の状態に従い、ページサイズ及びブロックサイズに対応するページバッファの駆動を制御するページバッファコントロール部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第1グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第1グループアドレスよりも上位にある第2グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第2グループアドレスよりも上位にある残りの第3グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置。 - 請求項6に記載の不揮発性半導体メモリ装置において、
前記コラムアドレスデコーダは、前記倍速オプション信号の状態に従い、アドレスを増減してデコーディングすることを特徴とする不揮発性半導体メモリ装置。 - 請求項6に記載の不揮発性半導体メモリ装置において、
前記ローデコーダは、前記倍速オプション信号の状態に従い、ローアドレスを増減してデコーディングすることを特徴とする不揮発性半導体メモリ装置。 - 複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置の駆動方法において、
前記不揮発性半導体メモリ装置は、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号の状態に応じて前記メモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路と
を具備し、
前記アドレシング回路は、
前記倍速オプション信号に応じて入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングしたMAT選択アドレス信号と入力ローアドレス信号とを受信して、倍速モード動作では複数のMATを選択することでデフォルトモード動作のページサイズの2倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタから出力されるコラムアドレス信号をデコーディングして前記倍速モード動作では前記デフォルトモード動作のブロックサイズの2倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第1グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第1グループアドレスよりも上位にある第2グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第2グループアドレスよりも上位にある残りの第3グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置の駆動方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0030750A KR100422445B1 (ko) | 2001-06-01 | 2001-06-01 | 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치 |
KR2001-030750 | 2001-06-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002367383A JP2002367383A (ja) | 2002-12-20 |
JP4290374B2 true JP4290374B2 (ja) | 2009-07-01 |
Family
ID=19710284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002062102A Expired - Lifetime JP4290374B2 (ja) | 2001-06-01 | 2002-03-07 | 選択的倍速動作モードをもつ不揮発性半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6724682B2 (ja) |
JP (1) | JP4290374B2 (ja) |
KR (1) | KR100422445B1 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100543452B1 (ko) * | 2003-04-18 | 2006-01-23 | 삼성전자주식회사 | 부분 프로그램에 따른 프로그램 디스터브를 방지할 수있는 플래시 메모리 장치 |
JP3906177B2 (ja) * | 2002-05-10 | 2007-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100437467B1 (ko) * | 2002-07-03 | 2004-06-23 | 삼성전자주식회사 | 연속 버스트 읽기 동작 모드를 갖는 멀티 칩 시스템 |
KR100706226B1 (ko) | 2003-06-19 | 2007-04-11 | 삼성전자주식회사 | 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치 |
JP3892851B2 (ja) * | 2004-02-04 | 2007-03-14 | 株式会社東芝 | メモリカード及び半導体装置 |
KR100624960B1 (ko) * | 2004-10-05 | 2006-09-15 | 에스티마이크로일렉트로닉스 엔.브이. | 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드 |
EP1650766B1 (fr) * | 2004-10-20 | 2008-05-14 | Actaris SAS | Procédé de gestion pour l'effacement d'une mémoire de type flash, et compteur électrique comprenant une mémoire de type flash |
KR100669342B1 (ko) * | 2004-12-21 | 2007-01-16 | 삼성전자주식회사 | 낸드 플래시 메모리 장치의 프로그램 방법 |
KR100703727B1 (ko) * | 2005-01-12 | 2007-04-05 | 삼성전자주식회사 | 비휘발성 메모리, 이를 위한 사상 제어 장치 및 방법 |
KR100612422B1 (ko) * | 2005-01-18 | 2006-08-16 | 삼성전자주식회사 | 다중 배속 동작 모드를 갖는 반도체 메모리 장치 |
JP4823530B2 (ja) * | 2005-01-24 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶システム |
KR100590388B1 (ko) | 2005-03-10 | 2006-06-19 | 주식회사 하이닉스반도체 | 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법 |
US7170783B2 (en) * | 2005-04-01 | 2007-01-30 | Micron Technology, Inc. | Layout for NAND flash memory array having reduced word line impedance |
KR100669349B1 (ko) * | 2005-12-02 | 2007-01-16 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 읽기 방법 |
US8296497B2 (en) * | 2006-03-14 | 2012-10-23 | Stmicroelectronics Pvt. Ltd. | Self-updating memory controller |
US7915916B2 (en) * | 2006-06-01 | 2011-03-29 | Micron Technology, Inc. | Antifuse programming circuit with snapback select transistor |
KR100764750B1 (ko) * | 2006-10-16 | 2007-10-08 | 삼성전자주식회사 | 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치 |
KR100822805B1 (ko) * | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 다중 배속 동작 모드를 가지는 플래시 메모리 장치 |
KR100784865B1 (ko) * | 2006-12-12 | 2007-12-14 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 |
KR100817204B1 (ko) * | 2006-12-22 | 2008-03-27 | 재단법인서울대학교산학협력재단 | 플래시 메모리의 매핑 방법 및 장치 |
KR100851545B1 (ko) | 2006-12-29 | 2008-08-11 | 삼성전자주식회사 | 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템 |
JP2008227171A (ja) | 2007-03-13 | 2008-09-25 | Toshiba Corp | 不揮発性半導体メモリ |
US7719919B2 (en) * | 2007-03-20 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device in which word lines are driven from either side of memory cell array |
US8560756B2 (en) * | 2007-10-17 | 2013-10-15 | Spansion Llc | Hybrid flash memory device |
KR100933859B1 (ko) * | 2007-11-29 | 2009-12-24 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그것의 프로그램 방법 |
KR100915807B1 (ko) * | 2008-01-02 | 2009-09-07 | 주식회사 하이닉스반도체 | 입출력 제어회로를 가지는 반도체 메모리장치 및 그제어방법 |
US9513695B2 (en) | 2008-06-24 | 2016-12-06 | Virident Systems, Inc. | Methods of managing power in network computer systems |
US8521967B1 (en) * | 2008-06-24 | 2013-08-27 | Virident Systems, Inc. | Network computing systems having shared memory clouds with addresses of disk-read-only memories mapped into processor address spaces |
KR101772582B1 (ko) | 2011-07-06 | 2017-08-30 | 삼성전자주식회사 | 음전압을 제공하는 비휘발성 메모리 장치 |
KR20150066934A (ko) * | 2013-12-09 | 2015-06-17 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 |
KR20150130848A (ko) * | 2014-05-14 | 2015-11-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
JP5883494B1 (ja) * | 2014-11-19 | 2016-03-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
TWI574268B (zh) * | 2015-02-04 | 2017-03-11 | 華邦電子股份有限公司 | 非揮發性半導體記憶裝置 |
US10566040B2 (en) * | 2016-07-29 | 2020-02-18 | Micron Technology, Inc. | Variable page size architecture |
US11404096B2 (en) * | 2018-12-07 | 2022-08-02 | Arm Limited | Wordline decoder circuitry |
US11379117B2 (en) | 2020-06-19 | 2022-07-05 | Western Digital Technologies, Inc. | Storage system and method for using host-assisted variable zone speed grade modes to minimize overprovisioning |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6337640A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置の製造方法 |
JPH06332797A (ja) * | 1993-05-27 | 1994-12-02 | Nec Corp | 半導体メモリ装置 |
KR100204810B1 (ko) * | 1996-09-13 | 1999-06-15 | 윤종용 | 소거블럭사이즈를 가변시킬 수 있는 반도체 메모리장치 |
JPH11224492A (ja) * | 1997-11-06 | 1999-08-17 | Toshiba Corp | 半導体記憶装置、不揮発性半導体記憶装置及びフラッシュメモリ |
JPH11176178A (ja) * | 1997-12-15 | 1999-07-02 | Sony Corp | 不揮発性半導体記憶装置およびそれを用いたicメモリカード |
US5995415A (en) * | 1998-09-23 | 1999-11-30 | Advanced Micro Devices, Inc. | Simultaneous operation flash memory device with a flexible bank partition architecture |
US6400603B1 (en) * | 2000-05-03 | 2002-06-04 | Advanced Technology Materials, Inc. | Electronically-eraseable programmable read-only memory having reduced-page-size program and erase |
-
2001
- 2001-06-01 KR KR10-2001-0030750A patent/KR100422445B1/ko active IP Right Grant
-
2002
- 2002-03-07 JP JP2002062102A patent/JP4290374B2/ja not_active Expired - Lifetime
- 2002-05-17 US US10/150,387 patent/US6724682B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20020181315A1 (en) | 2002-12-05 |
KR100422445B1 (ko) | 2004-03-12 |
KR20020091932A (ko) | 2002-12-11 |
JP2002367383A (ja) | 2002-12-20 |
US6724682B2 (en) | 2004-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4290374B2 (ja) | 選択的倍速動作モードをもつ不揮発性半導体メモリ装置 | |
US9330765B2 (en) | Non-volatile memory device having configurable page size | |
EP2564388B1 (en) | Non-volatile memory and method with even/odd combined interleaved block decoding with adapted word line activation circuitry | |
US8619493B2 (en) | Flexible memory operations in NAND flash devices | |
US7573738B2 (en) | Mode selection in a flash memory device | |
JP4061272B2 (ja) | メモリシステム及びメモリカード | |
US6662262B1 (en) | OTP sector double protection for a simultaneous operation flash memory | |
US7663924B2 (en) | Non-volatile memory devices having multi-page programming capabilities and related methods of operating such devices | |
US20030016559A1 (en) | Semiconductor storage device having page copying | |
JP2003203493A (ja) | Nandフラッシュメモリ装置 | |
JP4730846B2 (ja) | メモリシステム | |
JP2001344986A (ja) | 不揮発性半導体記憶装置 | |
JP2002329396A (ja) | バンク構成を変更可能なフラッシュメモリ | |
US6515900B2 (en) | Non-volatile memory with background operation function | |
US6463516B1 (en) | Variable sector size for a high density flash memory device | |
US7248499B2 (en) | Layout for NAND flash memory array having reduced word line impedance | |
US6285583B1 (en) | High speed sensing to detect write protect state in a flash memory device | |
JP4521618B2 (ja) | 不揮発性メモリ装置 | |
JP3580408B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050216 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080123 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080128 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080222 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080227 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080324 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080423 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080527 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080825 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081006 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090310 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090401 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4290374 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |