JPH06332797A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06332797A JPH06332797A JP12570993A JP12570993A JPH06332797A JP H06332797 A JPH06332797 A JP H06332797A JP 12570993 A JP12570993 A JP 12570993A JP 12570993 A JP12570993 A JP 12570993A JP H06332797 A JPH06332797 A JP H06332797A
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- semiconductor memory
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】
【目的】 半導体メモリ装置のセルブロックのサイズを
可変に設定する。 【構成】 半導体メモリ装置が、基本セルブロックから
成るセルアレイ１Ａと、基本セルブロックのアドレスを
一括に指定できるデコーダ回路１Ｂと、セルブロックの
組合せを指定する外部データが書込み可能なプログラム
回路１Ｈ２と、このプログラム回路１Ｈ２の出力に基づ
いてデコーダ回路１Ｂが基本セルブロックの組合せアド
レスを一括に指定するようにデコーダ回路１Ｂを制御す
るデコーダ制御部１Ｈ３とを備える。プログラム回路１
Ｈ２は、不揮発性メモリＭ１又はヒューズＭ２によりプ
ログラムを記憶し、その内容は電源が断となったときに
も保持される。基本セルブロックが任意のブロックサイ
ズの組合せブロックにブロック化されてアクセスできる
ので、フラッシュメモリに適用すると、任意のサイズの
エリアのデータを一括消去でき、種々の用途に適合する
と共に生産効率の向上が可能なフラッシュメモリが得ら
れる。
可変に設定する。 【構成】 半導体メモリ装置が、基本セルブロックから
成るセルアレイ１Ａと、基本セルブロックのアドレスを
一括に指定できるデコーダ回路１Ｂと、セルブロックの
組合せを指定する外部データが書込み可能なプログラム
回路１Ｈ２と、このプログラム回路１Ｈ２の出力に基づ
いてデコーダ回路１Ｂが基本セルブロックの組合せアド
レスを一括に指定するようにデコーダ回路１Ｂを制御す
るデコーダ制御部１Ｈ３とを備える。プログラム回路１
Ｈ２は、不揮発性メモリＭ１又はヒューズＭ２によりプ
ログラムを記憶し、その内容は電源が断となったときに
も保持される。基本セルブロックが任意のブロックサイ
ズの組合せブロックにブロック化されてアクセスできる
ので、フラッシュメモリに適用すると、任意のサイズの
エリアのデータを一括消去でき、種々の用途に適合する
と共に生産効率の向上が可能なフラッシュメモリが得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に、メモリセルブロックサイズが可変に設定され
る半導体メモリ装置に関する。
し、特に、メモリセルブロックサイズが可変に設定され
る半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置において、メモ
リセルブロックサイズを変更する種々の提案が行われて
いる。その第一の例は、特開昭６４−３７６４０号公報
に記載されており、キャッシュメモリを対象にして複数
のメモリセルを含むセルブロックのサイズを可変に設定
する。このキャッシュメモリでは、図７に示すように、
一般にはブロックサイズが固定で使用されるキャッシュ
メモリ部１１Ｄに、キャッシュメモリ１Ｃにおけるセル
ブロックサイズを８バイト／ブロック又は４バイト／ブ
ロックの２段階に切り替える切替手段１０Ｄを設ける。
リセルブロックサイズを変更する種々の提案が行われて
いる。その第一の例は、特開昭６４−３７６４０号公報
に記載されており、キャッシュメモリを対象にして複数
のメモリセルを含むセルブロックのサイズを可変に設定
する。このキャッシュメモリでは、図７に示すように、
一般にはブロックサイズが固定で使用されるキャッシュ
メモリ部１１Ｄに、キャッシュメモリ１Ｃにおけるセル
ブロックサイズを８バイト／ブロック又は４バイト／ブ
ロックの２段階に切り替える切替手段１０Ｄを設ける。
【０００３】切替手段１０Ｄには選択信号を成すブロッ
クコントロール信号が入力されており、切替手段１０Ｄ
は、この選択信号に基づいてブロックサイズに対応する
信号を出力することで所望のブロックサイズを設定す
る。処理部１Ａは、この設定されたブロックサイズに従
って、主記憶装置１Ｂとキャッシュメモリ１Ｃとの間で
ブロック毎のロードを行う。
クコントロール信号が入力されており、切替手段１０Ｄ
は、この選択信号に基づいてブロックサイズに対応する
信号を出力することで所望のブロックサイズを設定す
る。処理部１Ａは、この設定されたブロックサイズに従
って、主記憶装置１Ｂとキャッシュメモリ１Ｃとの間で
ブロック毎のロードを行う。
【０００４】メモリサイズを可変に設定する従来の第二
の例は、例えば特開昭６３−２８２９９５号公報に記載
されており、データビット長が可変に設定されるブロッ
クアクセスメモリをシリアル転送メモリに適用してい
る。図８は、この公報記載のメモリ装置のブロック図で
ある。メモリセルアレイは、基本ブロックＩ、II、II
I、IＶ毎に分割され、各基本ブロックＩ、II、III、IＶ
には、夫々に対応して、センスアンプ５ａ〜５ｄ及びシ
フトレジスタ６ａ〜６ｄが設けられる。基本ブロック指
定信号とデータビット長指定信号とに応答して、シフト
レジスタ６ａ〜６ｄの１個又は複数個を順次選択的にデ
ータ入出力線へ接続することにより、基本ブロックＩ〜
ＩＶを相互に切り離し又は組み合せる。この構成によ
り、連続したデータビット長を４段階に設定可能にして
いる。
の例は、例えば特開昭６３−２８２９９５号公報に記載
されており、データビット長が可変に設定されるブロッ
クアクセスメモリをシリアル転送メモリに適用してい
る。図８は、この公報記載のメモリ装置のブロック図で
ある。メモリセルアレイは、基本ブロックＩ、II、II
I、IＶ毎に分割され、各基本ブロックＩ、II、III、IＶ
には、夫々に対応して、センスアンプ５ａ〜５ｄ及びシ
フトレジスタ６ａ〜６ｄが設けられる。基本ブロック指
定信号とデータビット長指定信号とに応答して、シフト
レジスタ６ａ〜６ｄの１個又は複数個を順次選択的にデ
ータ入出力線へ接続することにより、基本ブロックＩ〜
ＩＶを相互に切り離し又は組み合せる。この構成によ
り、連続したデータビット長を４段階に設定可能にして
いる。
【０００５】一方、メモリセルアレイを各ブロックに分
割して固定化した半導体メモリ装置も知られている。か
かる例には、ブロック単位又はチップ全体のデータを電
気的に一括消去し、データの再プログラムを可能とする
不揮発性メモリとしてのフラッシュメモリが挙げられ
る。フラッシュメモリのブロック単位としては、図９
（ａ）に示した如くメモリ空間を均等分割にしたもの、
或いは同図（ｂ）に示した如くメモリ空間のブロックサ
イズを相互に異なるものとしたものがある。特に図９
（ｂ）に示したメモリは、ＣＰＵのＢＩＯＳ用メモリと
して採用される。
割して固定化した半導体メモリ装置も知られている。か
かる例には、ブロック単位又はチップ全体のデータを電
気的に一括消去し、データの再プログラムを可能とする
不揮発性メモリとしてのフラッシュメモリが挙げられ
る。フラッシュメモリのブロック単位としては、図９
（ａ）に示した如くメモリ空間を均等分割にしたもの、
或いは同図（ｂ）に示した如くメモリ空間のブロックサ
イズを相互に異なるものとしたものがある。特に図９
（ｂ）に示したメモリは、ＣＰＵのＢＩＯＳ用メモリと
して採用される。
【０００６】
【発明が解決しようとする課題】メモリセルブロックを
可変に設定する従来の第一及び第二の例では、上記の如
く選択信号又は指定信号に基づいてブロックサイズが決
定されるが、この選択信号又は指定信号は半導体メモリ
装置の電源を投入するときにその都度入力する必要があ
る。また、この選択信号によって指定できるブロックサ
イズは、全ての組合せブロックで同一のブロックサイズ
のみが可能である。従って、ブロックサイズが異なる組
合せブロックを同時に採用することは出来ない。
可変に設定する従来の第一及び第二の例では、上記の如
く選択信号又は指定信号に基づいてブロックサイズが決
定されるが、この選択信号又は指定信号は半導体メモリ
装置の電源を投入するときにその都度入力する必要があ
る。また、この選択信号によって指定できるブロックサ
イズは、全ての組合せブロックで同一のブロックサイズ
のみが可能である。従って、ブロックサイズが異なる組
合せブロックを同時に採用することは出来ない。
【０００７】上記異なるブロックサイズに関し、図９に
示した従来のフラッシュメモリでは、ブロックサイズの
異なるブロックの指定が可能ではある。しかし、この場
合、指定により得られるブロックサイズは、半導体メモ
リ装置を製作する工程段階で既に固定化されている。従
って、半導体メモリ装置の製作後には、ブロックサイズ
の指定を用途に応じて設定することは出来ない。
示した従来のフラッシュメモリでは、ブロックサイズの
異なるブロックの指定が可能ではある。しかし、この場
合、指定により得られるブロックサイズは、半導体メモ
リ装置を製作する工程段階で既に固定化されている。従
って、半導体メモリ装置の製作後には、ブロックサイズ
の指定を用途に応じて設定することは出来ない。
【０００８】本発明の目的は、上記に鑑み、各組合せブ
ロックについて相互に異なるブロックサイズを採用する
ように指定でき、その指定が半導体メモリ装置の製作後
に可能であると共に、ブロックサイズの指定を使用の都
度には必要としないため、種々の用途に適合しその取扱
が容易であると共に生産効率の向上が可能な半導体メモ
リ装置を提供することである。
ロックについて相互に異なるブロックサイズを採用する
ように指定でき、その指定が半導体メモリ装置の製作後
に可能であると共に、ブロックサイズの指定を使用の都
度には必要としないため、種々の用途に適合しその取扱
が容易であると共に生産効率の向上が可能な半導体メモ
リ装置を提供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体メモリ装置は、所定数のメモリセル
を夫々含む複数の基本セルブロックから構成されるメモ
リセルアレイと、前記各基本セルブロックのアドレスを
指定する出力機能を有するデコーダ回路と、前記基本セ
ルブロックの組合せに関する外部データが書込み可能な
不揮発性のデータ書込み部と、前記外部データに従うブ
ロック制御信号を出力する信号出力部とを有するプログ
ラム回路と、前記ブロック制御信号に応答して前記デコ
ーダ回路の出力機能を制御するデコーダ制御部とを備
え、前記デコーダ回路の出力機能が、前記外部データに
含まれる前記基本セルブロックの組合せに基づいて該組
み合わされた基本セルブロックの組合せアドレスを一括
に指定するように制御可能であることを特徴とする。
め、本発明の半導体メモリ装置は、所定数のメモリセル
を夫々含む複数の基本セルブロックから構成されるメモ
リセルアレイと、前記各基本セルブロックのアドレスを
指定する出力機能を有するデコーダ回路と、前記基本セ
ルブロックの組合せに関する外部データが書込み可能な
不揮発性のデータ書込み部と、前記外部データに従うブ
ロック制御信号を出力する信号出力部とを有するプログ
ラム回路と、前記ブロック制御信号に応答して前記デコ
ーダ回路の出力機能を制御するデコーダ制御部とを備
え、前記デコーダ回路の出力機能が、前記外部データに
含まれる前記基本セルブロックの組合せに基づいて該組
み合わされた基本セルブロックの組合せアドレスを一括
に指定するように制御可能であることを特徴とする。
【００１０】本発明の半導体メモリ装置に使用されるプ
ログラム回路の不揮発性のデータ書込み部としては、不
揮発性半導体メモリセル、又はポリシリコン等のヒュー
ズを採用することが好ましい。
ログラム回路の不揮発性のデータ書込み部としては、不
揮発性半導体メモリセル、又はポリシリコン等のヒュー
ズを採用することが好ましい。
【００１１】
【作用】本発明の半導体メモリ装置では、プログラム回
路の不揮発性のデータ書込み部に書き込まれた外部デー
タにより指定される基本セルブロックの組合せに基づい
て、デコーダ回路の出力機能が基本セルブロックの組合
せアドレスを一括に指定するようにデコーダ制御部に制
御されることから、基本セルブロックの組合せ指定が外
部データに従って任意に設定できるので、半導体メモリ
装置の製作後に各基本セルブロックを夫々任意の大きさ
の組合せブロックとして組合せ可能である。
路の不揮発性のデータ書込み部に書き込まれた外部デー
タにより指定される基本セルブロックの組合せに基づい
て、デコーダ回路の出力機能が基本セルブロックの組合
せアドレスを一括に指定するようにデコーダ制御部に制
御されることから、基本セルブロックの組合せ指定が外
部データに従って任意に設定できるので、半導体メモリ
装置の製作後に各基本セルブロックを夫々任意の大きさ
の組合せブロックとして組合せ可能である。
【００１２】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図１は本発明の一実施例の半導体メモリ装置のブロ
ック図である。ここでは、１Ｍビットのフラッシュメモ
リを例として説明する。メモリセルアレイ１Ａは、６４
Ｋビットのメモリセルから成るブロックを最小のブロッ
ク単位とする基本セルブロックから成り、この基本セル
ブロックが１６個集まって１Ｍビットのメモリセルアレ
イとして構成される。
る。図１は本発明の一実施例の半導体メモリ装置のブロ
ック図である。ここでは、１Ｍビットのフラッシュメモ
リを例として説明する。メモリセルアレイ１Ａは、６４
Ｋビットのメモリセルから成るブロックを最小のブロッ
ク単位とする基本セルブロックから成り、この基本セル
ブロックが１６個集まって１Ｍビットのメモリセルアレ
イとして構成される。
【００１３】アドレス入力ＡＤは、アドレスバッファ１
Ｃに一旦格納され、アドレスバッファ１Ｃから、ロウデ
コーダ１Ｂ、カラムデコーダ１Ｄに入力される。これに
より、メモリセルアレイの特定のアドレスが個々に指定
できる。また、デコーダ１Ｂ及び１Ｄは、基本セルブロ
ックを一括して指定する出力機能をも有する。デコーダ
回路でブロックアドレスが指定される基本ブロックに対
して、その基本ブロックに含まれるメモリセルのアドレ
スが順次ワード線の選択により指定される。これによ
り、各基本セルブロックのメモリセルのデータが、書込
み及びセンスアンプ１Ｅ、入出力バッファ１Ｆを通して
順次に書き込まれ、或いは読み出される。
Ｃに一旦格納され、アドレスバッファ１Ｃから、ロウデ
コーダ１Ｂ、カラムデコーダ１Ｄに入力される。これに
より、メモリセルアレイの特定のアドレスが個々に指定
できる。また、デコーダ１Ｂ及び１Ｄは、基本セルブロ
ックを一括して指定する出力機能をも有する。デコーダ
回路でブロックアドレスが指定される基本ブロックに対
して、その基本ブロックに含まれるメモリセルのアドレ
スが順次ワード線の選択により指定される。これによ
り、各基本セルブロックのメモリセルのデータが、書込
み及びセンスアンプ１Ｅ、入出力バッファ１Ｆを通して
順次に書き込まれ、或いは読み出される。
【００１４】アドレスバッファ１Ｃの出力は、ブロック
切替え回路１Ｈにも入力されている。図２は、ブロック
切替え回路１Ｈの構成を例示するブロック図である。ブ
ロック切替え回路１Ｈは、入力及び出力側の各デコーダ
部１Ｈ１及び１Ｈ３と、多数のプログラム回路セルを備
えるプログラム回路アレイ部１Ｈ２とから構成される。
各プログラム回路セルは、プログラムの書込み時に、ア
ドレス入力ＡＤにより書込むべきプログラム回路セルが
指定されると共に、その書込み入力が与えられる。プロ
グラム回路１Ｈの制御は、メモリ装置全体を制御する制
御回路１Ｇにより行われる。
切替え回路１Ｈにも入力されている。図２は、ブロック
切替え回路１Ｈの構成を例示するブロック図である。ブ
ロック切替え回路１Ｈは、入力及び出力側の各デコーダ
部１Ｈ１及び１Ｈ３と、多数のプログラム回路セルを備
えるプログラム回路アレイ部１Ｈ２とから構成される。
各プログラム回路セルは、プログラムの書込み時に、ア
ドレス入力ＡＤにより書込むべきプログラム回路セルが
指定されると共に、その書込み入力が与えられる。プロ
グラム回路１Ｈの制御は、メモリ装置全体を制御する制
御回路１Ｇにより行われる。
【００１５】図３は、プログラム回路セルを例示する回
路図である。プログラム回路セルは、不揮発性メモリＭ
１としてＥＰＲＯＭを備えており、半導体メモリ装置作
動中の制御信号ＣＰとしてハイレベルの信号が入力され
る。プログラムの書込み時に、この制御信号ＣＰが入力
されているラインが所定の電圧値以上にされることで、
ＥＰＲＯＭ（Ｍ１）がプログラム状態とされる。
路図である。プログラム回路セルは、不揮発性メモリＭ
１としてＥＰＲＯＭを備えており、半導体メモリ装置作
動中の制御信号ＣＰとしてハイレベルの信号が入力され
る。プログラムの書込み時に、この制御信号ＣＰが入力
されているラインが所定の電圧値以上にされることで、
ＥＰＲＯＭ（Ｍ１）がプログラム状態とされる。
【００１６】ＥＰＲＯＭ（Ｍ１）がプログラム状態にあ
るときには、制御信号ＣＰの如何に拘らずＥＰＲＯＭ
（Ｍ１）はオフである。この場合プログラム回路のノー
ド”ｂ”は、この半導体メモリ装置に電源が投入される
際に、制御回路１Ｇから出力される初期化信ＸＣＬ（Ｃ
Ｌのトップバー付き、以下同様）により、ラッチ回路
（ＮチャネルトランジスタＴ４１、Ｔ４２及びインバー
タＩ４１）の作動でハイレベルにラッチされる。このた
め、プログラム回路セルの出力Ｃ１は、回路セルに電源
が投入される度に常にハイレベルに移行する。
るときには、制御信号ＣＰの如何に拘らずＥＰＲＯＭ
（Ｍ１）はオフである。この場合プログラム回路のノー
ド”ｂ”は、この半導体メモリ装置に電源が投入される
際に、制御回路１Ｇから出力される初期化信ＸＣＬ（Ｃ
Ｌのトップバー付き、以下同様）により、ラッチ回路
（ＮチャネルトランジスタＴ４１、Ｔ４２及びインバー
タＩ４１）の作動でハイレベルにラッチされる。このた
め、プログラム回路セルの出力Ｃ１は、回路セルに電源
が投入される度に常にハイレベルに移行する。
【００１７】一方、プログラム書込み時にＥＰＲＯＭ
（Ｍ１）が消去状態とされる場合には、ＥＰＲＯＭ（Ｍ
１）は制御信号ＣＰにより常にオンとなる。従って、ノ
ード”ａ”が常にロウレベルに維持されるので、インバ
ータＩ４２の出力Ｃ１も常にロウレベルになる。このよ
うに、各プログラム回路セルの出力Ｃ１は、プログラム
書込み時における、書込み状態又は消去状態の選択に従
いハイレベル又はロウレベルとなる。
（Ｍ１）が消去状態とされる場合には、ＥＰＲＯＭ（Ｍ
１）は制御信号ＣＰにより常にオンとなる。従って、ノ
ード”ａ”が常にロウレベルに維持されるので、インバ
ータＩ４２の出力Ｃ１も常にロウレベルになる。このよ
うに、各プログラム回路セルの出力Ｃ１は、プログラム
書込み時における、書込み状態又は消去状態の選択に従
いハイレベル又はロウレベルとなる。
【００１８】プログラム回路セルは、例えばプログラム
回路１Ｈ内に８個が設けられる。この場合、各プログラ
ム回路セルの夫々の出力Ｃ１のハイレベル又はロウレベ
ルの状態に従い、プログラム回路セルアレイ１Ｈ２の出
力として２8通りに設定できる信号が得られる。この出
力は、ブロック切替え回路１Ｈの出力デコーダ回路１Ｈ
２を経由して、ブロック制御信号として図１のロウデコ
ーダ１Ｂに与えられる。
回路１Ｈ内に８個が設けられる。この場合、各プログラ
ム回路セルの夫々の出力Ｃ１のハイレベル又はロウレベ
ルの状態に従い、プログラム回路セルアレイ１Ｈ２の出
力として２8通りに設定できる信号が得られる。この出
力は、ブロック切替え回路１Ｈの出力デコーダ回路１Ｈ
２を経由して、ブロック制御信号として図１のロウデコ
ーダ１Ｂに与えられる。
【００１９】ロウデコーダ１Ｂは、ブロック切替え回路
１Ｈからのブロック制御信号に基づいてその出力機能が
ブロック化される。半導体メモリ装置のメモリセルアレ
イ１Ａに含まれる各基本ブロックは、このデコーダ回路
の出力機能のブロック化により組み合わされ、任意のサ
イズの組合せブロックとしてアクセス可能となる。この
場合、デコーダ回路の各ブロック出力機能により指定で
きる複数のワード線の内、各ワード線を順次に選択する
ことにより、組合わせブロックに含まれる各メモリセル
が順次選択できる。
１Ｈからのブロック制御信号に基づいてその出力機能が
ブロック化される。半導体メモリ装置のメモリセルアレ
イ１Ａに含まれる各基本ブロックは、このデコーダ回路
の出力機能のブロック化により組み合わされ、任意のサ
イズの組合せブロックとしてアクセス可能となる。この
場合、デコーダ回路の各ブロック出力機能により指定で
きる複数のワード線の内、各ワード線を順次に選択する
ことにより、組合わせブロックに含まれる各メモリセル
が順次選択できる。
【００２０】図５は、図１のメモリセルアレイ１Ａにつ
いて、ブロック切替え回路１Ｈの信号に従い、基本ブロ
ックを種々に組み合わせた例を示す。図５において、メ
モリセルアレイ２Ａの第一の組合せブロック２Ａ１は、
基本ブロック２個により構成され、１２８Ｋビットのメ
モリセルブロックとして機能する。同様に第二の組合せ
ブロック２Ａ２は基本ブロックが２個、第三の組合せブ
ロック２Ａ３は基本ブロックが８個、第四の組合せブロ
ック２Ａ４は基本ブロックが４個で夫々構成される。
いて、ブロック切替え回路１Ｈの信号に従い、基本ブロ
ックを種々に組み合わせた例を示す。図５において、メ
モリセルアレイ２Ａの第一の組合せブロック２Ａ１は、
基本ブロック２個により構成され、１２８Ｋビットのメ
モリセルブロックとして機能する。同様に第二の組合せ
ブロック２Ａ２は基本ブロックが２個、第三の組合せブ
ロック２Ａ３は基本ブロックが８個、第四の組合せブロ
ック２Ａ４は基本ブロックが４個で夫々構成される。
【００２１】図６は、同様にブロック化が行われる基本
セルの別の組合せ例を示す。この例では、例えば基本ブ
ロック１つを最小のブロック単位として有する組合せブ
ロック３Ａ２、３Ａ３も含まれる。図５及び６に示され
た組合せブロック２Ａ１〜２Ａ４、３Ａ１〜３Ａ７は、
いずれもブロック切替え回路１Ｈのプログラム回路に書
き込まれたプログラムに従い任意に組み合わされた例で
ある。このブロック化に従い、任意のサイズの各組合せ
ブロック単位でデータの消去が夫々独立に行われること
となり、各組合せブロック毎にデータの変更が可能とな
る。
セルの別の組合せ例を示す。この例では、例えば基本ブ
ロック１つを最小のブロック単位として有する組合せブ
ロック３Ａ２、３Ａ３も含まれる。図５及び６に示され
た組合せブロック２Ａ１〜２Ａ４、３Ａ１〜３Ａ７は、
いずれもブロック切替え回路１Ｈのプログラム回路に書
き込まれたプログラムに従い任意に組み合わされた例で
ある。このブロック化に従い、任意のサイズの各組合せ
ブロック単位でデータの消去が夫々独立に行われること
となり、各組合せブロック毎にデータの変更が可能とな
る。
【００２２】上記ブロック切替え回路１Ｈに対するプロ
グラム書込みは、フラッシュメモリの製作後にユーザに
より行われ、また、書き込まれたプログラムはユーザの
希望によりいつでも書き換えが可能である。一方、電源
を切った後にも不揮発性メモリＭ１により書込みデータ
が維持されるので、電源投入の都度プログラム回路に書
込みデータを与えることを要しない。
グラム書込みは、フラッシュメモリの製作後にユーザに
より行われ、また、書き込まれたプログラムはユーザの
希望によりいつでも書き換えが可能である。一方、電源
を切った後にも不揮発性メモリＭ１により書込みデータ
が維持されるので、電源投入の都度プログラム回路に書
込みデータを与えることを要しない。
【００２３】図４は、ブロック切替え回路１Ｈのプログ
ラム回路セルの別の例を示す。同図のプログラム回路セ
ルは、不揮発性のデータ書込み部として、図３の半導体
不揮発性メモリＭ１に代えてヒューズＭ２を採用する。
ヒューズＭ２としては、ポリシリコンヒューズが採用さ
れる。その他の構成は図３のプログラム回路セルと同様
の構成である。図４のプログラム回路セルは、半導体メ
モリ製作後にヒューズＭ２の切断（溶断）が行われ又は
そのままとされることにより、ユーザ側でプログラムさ
れるもので、その後のプログラム書換えが出来ない例で
ある。
ラム回路セルの別の例を示す。同図のプログラム回路セ
ルは、不揮発性のデータ書込み部として、図３の半導体
不揮発性メモリＭ１に代えてヒューズＭ２を採用する。
ヒューズＭ２としては、ポリシリコンヒューズが採用さ
れる。その他の構成は図３のプログラム回路セルと同様
の構成である。図４のプログラム回路セルは、半導体メ
モリ製作後にヒューズＭ２の切断（溶断）が行われ又は
そのままとされることにより、ユーザ側でプログラムさ
れるもので、その後のプログラム書換えが出来ない例で
ある。
【００２４】例えばフラッシュメモリでは、従来から１
データエリア毎にデータを消去することが行われてい
る。その場合、従来のフラッシュメモリでは、各データ
エリアのサイズが半導体メモリ装置としての製品で定め
られるので、ユーザはそれに従ってのみデータの一括消
去が可能であった。
データエリア毎にデータを消去することが行われてい
る。その場合、従来のフラッシュメモリでは、各データ
エリアのサイズが半導体メモリ装置としての製品で定め
られるので、ユーザはそれに従ってのみデータの一括消
去が可能であった。
【００２５】しかし、一括消去可能なエリア又はブロッ
クの大きさをユーザの選択に基づいて定めたいとする要
望がある。この場合、フラッシュメモリの製作後にこの
ような選択を可能にすれば、半導体メモリ装置のメーカ
側における生産効率の向上とユーザ側の要望の双方を満
たすことが出来る。上記実施例の半導体メモリ装置は、
これを可能とする。また、切替え回路の設定が不揮発性
メモリ又はヒューズ等により、半固定又は固定方式で使
用できるので、電源が切れても設定したブロック情報が
残されるというメリットがある。
クの大きさをユーザの選択に基づいて定めたいとする要
望がある。この場合、フラッシュメモリの製作後にこの
ような選択を可能にすれば、半導体メモリ装置のメーカ
側における生産効率の向上とユーザ側の要望の双方を満
たすことが出来る。上記実施例の半導体メモリ装置は、
これを可能とする。また、切替え回路の設定が不揮発性
メモリ又はヒューズ等により、半固定又は固定方式で使
用できるので、電源が切れても設定したブロック情報が
残されるというメリットがある。
【００２６】上記実施例では、切替え回路１Ｈが入力及
び出力側のデコーダ１Ｈ１、１Ｈ３を有する例であった
が、ブロック切替えの態様の数をさほど多く必要としな
い場合には、それに応じてプログラム回路セルの数が少
なくて足り、デコーダ１Ｈ１及び１Ｈ３を省略可能であ
る。この場合、例えば、図１のアドレスバッファ１Ｃの
出力としてハイレベルの信号をそのまま制御信号ＣＰの
ラインに入力し、プログラム回路１Ｈの入力側のデコー
ダ１Ｈ１を省略してプログラムの書込みを行う。また、
プログラム回路セルの出力Ｃ１を、そのままロウデコー
ダ１Ｂの出力機能を制御する信号とする。
び出力側のデコーダ１Ｈ１、１Ｈ３を有する例であった
が、ブロック切替えの態様の数をさほど多く必要としな
い場合には、それに応じてプログラム回路セルの数が少
なくて足り、デコーダ１Ｈ１及び１Ｈ３を省略可能であ
る。この場合、例えば、図１のアドレスバッファ１Ｃの
出力としてハイレベルの信号をそのまま制御信号ＣＰの
ラインに入力し、プログラム回路１Ｈの入力側のデコー
ダ１Ｈ１を省略してプログラムの書込みを行う。また、
プログラム回路セルの出力Ｃ１を、そのままロウデコー
ダ１Ｂの出力機能を制御する信号とする。
【００２７】なお、上記実施例の構成は単に例示を目的
として挙げたものであり、本発明をこの実施例の構成に
のみ限定することを意図するものではない。
として挙げたものであり、本発明をこの実施例の構成に
のみ限定することを意図するものではない。
【００２８】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によると、メモリ装置の製作後に行われるプロ
グラム書込みにより、メモリセルの基本ブロックを任意
のブロックサイズの組合せブロックとすることができ、
例えばフラッシュメモリに適用した場合には、唯１種類
のフラッシュメモリを製作してこれを用途に応じてプロ
グラム書込みをするのみで、種々の用途に適合する、デ
ータの一括消去及び書込みが可能なフラッシュメモリが
得られるため、ユーザの要望を満たしつつメモリ装置の
生産効率が向上するという効果を奏する。
モリ装置によると、メモリ装置の製作後に行われるプロ
グラム書込みにより、メモリセルの基本ブロックを任意
のブロックサイズの組合せブロックとすることができ、
例えばフラッシュメモリに適用した場合には、唯１種類
のフラッシュメモリを製作してこれを用途に応じてプロ
グラム書込みをするのみで、種々の用途に適合する、デ
ータの一括消去及び書込みが可能なフラッシュメモリが
得られるため、ユーザの要望を満たしつつメモリ装置の
生産効率が向上するという効果を奏する。
【図１】本発明の一実施例の半導体メモリ装置のブロッ
ク図。
ク図。
【図２】図１の半導体メモリ装置のブロック切替え回路
及び制御回路の構成を例示するブロック図。
及び制御回路の構成を例示するブロック図。
【図３】プログラム回路セルの例を示す回路図。
【図４】プログラム回路セルの別の例を示す回路図。
【図５】図１のメモリセルアレイの組合せブロックの構
成を例示するブロック図。
成を例示するブロック図。
【図６】図１のメモリセルアレイの別の組合せブロック
の構成を示すブロック図。
の構成を示すブロック図。
【図７】従来のブロックサイズ可変のメモリ装置を示す
第一の例のブロック図。
第一の例のブロック図。
【図８】従来のブロックサイズ可変のメモリ装置の別の
例を示すブロック図。
例を示すブロック図。
【図９】（ａ）及び（ｂ）は、従来のブロックサイズ固
定のキャッシュメモリのブロック構成を夫々示すブロッ
ク図。
定のキャッシュメモリのブロック構成を夫々示すブロッ
ク図。
１Ａ メモリセルアレイ １Ｂ ロウデコーダ １Ｃ アドレスバッファ １Ｄ カラムデコーダ及びセレクタ １Ｅ 書込み及びセンスアンプ １Ｆ 入出力バッファ １Ｇ 制御回路 １Ｈ ブロック切替え回路 Ｍ１ 半導体不揮発性メモリ Ｍ２ ヒューズ
Claims (3)
- 【請求項１】 所定数のメモリセルを夫々含む複数の基
本セルブロックから構成されるメモリセルアレイと、 前記各基本セルブロックのアドレスを指定する出力機能
を有するデコーダ回路と、 前記基本セルブロックの組合せに関する外部データが書
込み可能な不揮発性のデータ書込み部と、前記外部デー
タに従うブロック制御信号を出力する信号出力部とを有
するプログラム回路と、 前記ブロック制御信号に応答して前記デコーダ回路の出
力機能を制御するデコーダ制御部とを備え、 前記デコーダ回路の出力機能が、前記外部データに含ま
れる前記基本セルブロックの組合せに基づいて該組み合
わされた基本セルブロックの組合せアドレスを一括に指
定するように制御可能であることを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記書込み部が少なくとも１つのヒュー
ズから構成されることを特徴とする請求項１に記載の半
導体メモリ装置。 - 【請求項３】 前記プログラム回路が少なくとも１つの
不揮発性半導体メモリセルから構成されることを特徴と
する請求項１に記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12570993A JPH06332797A (ja) | 1993-05-27 | 1993-05-27 | 半導体メモリ装置 |
| US08/250,688 US5398210A (en) | 1993-05-27 | 1994-05-27 | Semiconductor memory device having memory cells reorganizable into memory cell blocks different in size |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12570993A JPH06332797A (ja) | 1993-05-27 | 1993-05-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332797A true JPH06332797A (ja) | 1994-12-02 |
Family
ID=14916804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12570993A Pending JPH06332797A (ja) | 1993-05-27 | 1993-05-27 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5398210A (ja) |
| JP (1) | JPH06332797A (ja) |
Cited By (7)
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| US6279070B1 (en) | 1998-06-11 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
| JP2002525860A (ja) * | 1998-09-23 | 2002-08-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フレキシブル・バンク区分アーキテクチャを有する同時動作フラッシュ・メモリ装置用のフレキシブルに区分された金属線セグメントを形成する方法 |
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| KR100706226B1 (ko) * | 2003-06-19 | 2007-04-11 | 삼성전자주식회사 | 어드레스 제어를 이용한 8배속/16배속 동작이 가능한비휘발성 반도체 메모리 장치 |
| US7949819B2 (en) | 2006-12-18 | 2011-05-24 | Samsung Electronics Co., Ltd. | Flash memory device and method of changing block size in the same using address shifting |
| US9147441B2 (en) | 2012-09-26 | 2015-09-29 | Socionext Inc. | Semiconductor memory device and electronic device |
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| DE19738712C2 (de) * | 1997-09-04 | 2001-09-20 | Siemens Ag | Nichtflüchtiger Speicher mit zu Subblöcken zusammengefaßten Speicherzellen |
| US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
| US6687814B1 (en) * | 1999-07-12 | 2004-02-03 | Micron Technology, Inc. | Controller with interface attachment |
| US20070061499A1 (en) * | 2005-09-09 | 2007-03-15 | Rudelic John C | Methods and apparatus for providing a virtual flash device |
| KR100673694B1 (ko) * | 2005-10-10 | 2007-01-24 | 주식회사 하이닉스반도체 | 저전력 소비형 칼럼 디코더를 가지는 반도체 메모리 장치및 그 리드 동작 방법 |
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| JPS63282995A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
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| JP2592986B2 (ja) * | 1990-09-29 | 1997-03-19 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-05-27 JP JP12570993A patent/JPH06332797A/ja active Pending
-
1994
- 1994-05-27 US US08/250,688 patent/US5398210A/en not_active Expired - Lifetime
Patent Citations (2)
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| US9147441B2 (en) | 2012-09-26 | 2015-09-29 | Socionext Inc. | Semiconductor memory device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5398210A (en) | 1995-03-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960917 |