JP4286492B2 - 強誘電体キャパシタの製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 69
- 238000000034 method Methods 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 238000005245 sintering Methods 0.000 claims description 46
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 238000002425 crystallisation Methods 0.000 claims description 12
- 230000008025 crystallization Effects 0.000 claims description 12
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 5
- 239000010408 film Substances 0.000 description 174
- 239000010410 layer Substances 0.000 description 37
- 239000011229 interlayer Substances 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- 239000012535 impurity Substances 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 16
- 238000007796 conventional method Methods 0.000 description 11
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000003980 solgel method Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Optics & Photonics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタの製造方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタは、強誘電体膜の自発分極現象を利用している。この強誘電体キャパシタを備えたＦｅＲＡＭ（Ferroelectric Random Access Memory）は、データの保持に電力を必要としない不揮発性メモリである。ＦｅＲＡＭは、データの書き込み電圧が低く、高速動作が可能であり、且つ高頻度のデータの書換えが可能であるという利点を有している。
【０００３】
強誘電体キャパシタは、一対の電極間にＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）等の強誘電体の薄膜を挟んで構成されている。以下、図１を参照して、従来の強誘電体キャパシタの製造方法について説明する。
【０００４】
まず、図１（ａ）に示すように、半導体基板６０にトランジスタ等の素子（図示せず）を形成し、その上を層間絶縁膜６１で覆う。そして、層間絶縁膜６１上に、Ｐｔ（白金）等の導電体材料により下部電極となる導電体膜６２を形成する。
【０００５】
次に、導電体膜６２の上にＰＺＴ膜６３を形成する。ＰＺＴ膜６３の形成方法としてはスパッタ法が一般的であるが、その他にスピンコート法、ゾル−ゲル法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法等が使用されることもある。
【０００６】
その後、ＰＺＴ膜６３に対し結晶化処理（アニール）を行う。この結晶化処理では、例えば６００℃の温度に数十秒間加熱する。
【０００７】
次に、ＰＺＴ膜６３の上に上部電極となる導電体膜６４をＰｔ等の導電体材料により形成する。
【０００８】
次いで、フォトリソグラフィ法により、導電体膜６４、ＰＺＴ膜６３及び導電体膜６２を所定の形状にパターニングして、図１（ｂ）に示すように、上部電極６４ａ、強誘電体膜６３ａ及び下部電極６２ａを形成する。このようにして、強誘電体キャパシタが完成する。
【０００９】
【発明が解決しようとする課題】
本願発明者等は、上述した従来の強誘電体キャパシタの製造方法には、以下に示す問題点があると考える。
【００１０】
図２は、従来方法によって形成したＰＺＴ膜の表面のＳＥＭ（Scanning Electron Microscope）像を示す図である。この図２に示すように、従来方法により形成されたＰＺＴ膜の表面には比較的大きい凹凸があり、また、グレインバウンダリに微小な穴が存在する。このため、特にＰＺＴ膜の厚さが薄い場合（約１５０ｎｍ以下）にリーク電流が増大するなどの問題が発生し、強誘電体キャパシタとして要求される電気特性を得ることが難しい。
【００１１】
以上から、本発明の目的は、強誘電体膜の表面の凹凸が小さく、電気的特性が優れた強誘電体キャパシタを製造できる強誘電体キャパシタの製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜を結晶化処理する工程と、前記結晶化処理後の前記強誘電体膜の上にシリケートを含む膜を形成する工程と、前記強誘電体膜に対し焼結処理を施す工程と、前記強誘電体膜の上に上部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの製造方法により解決する。
【００１３】
また、上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程と、焼結処理を実施する工程とを複数回繰り返して形成すること特徴とする強誘電体キャパシタの製造方法により解決する。
【００１４】
更に、上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程とを複数回繰り返し、その後、焼結処理を実施して形成すること特徴とする強誘電体キャパシタの製造方法により解決する。
【００１５】
強誘電体膜は、スパッタ法等により形成した時点ではアモルファスにより構成されているため、強誘電特性を示さない。従って、強誘電体膜に対し熱処理を施して、強誘電体材料を結晶化する工程が必要である。しかし、単に熱処理を施しただけでは結晶性が十分ではなく、前述したように強誘電体膜の表面に比較的大きな凹凸が発生し、電気特性の劣化の原因となる。
【００１６】
結晶性を改善するために、更に高温で熱処理を施すことが考えられる。しかし、実際には高温で熱処理を施しても強誘電体膜の表面の凹凸を小さくすることはできない。
【００１７】
本願発明者等は、強誘電体膜の表面の凹凸を無くすべく、種々実験検討を行った。その結果、結晶化処理後の強誘電体膜の表面に焼結促進剤を塗布してから熱処理を施すと、強誘電体膜の表面が平坦になるように結晶性が改善されることが判明した。本発明は、このような実験結果に基づいてなされたものである。
【００１８】
焼結促進剤としては、シリケートを使用することができる。また、焼結促進剤を強誘電体材料と混合し、これを強誘電体膜の表面に塗布してから熱処理を実施してもよい。
【００１９】
ゾル−ゲル法により強誘電体膜を形成する場合は、複数の強誘電体層を積層する。この場合、強誘電体層を形成する毎に焼結促進剤を使用して焼結を行うことにより、電気特性が良好な強誘電体膜を形成することができる。強誘電体層を形成する毎に焼結処理を実施するのではなく、強誘電体層と焼結促進剤の膜とを交互に積層した後に焼結処理を一度だけ実施してもよい。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２１】
（第１の実施の形態）
図３〜図６は本発明の第１の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。なお、以下の実施の形態では、本発明をＦｅＲＡＭの製造に適用した例を示している。また、図３〜図６では、メモリセル形成部のみを図示しており、周辺回路形成部の図示を省略している。
【００２２】
まず、図３（ａ）を参照してＭＯＳトランジスタを形成するまでの工程を説明する。ｐ型半導体（シリコン）基板１０に、ＬＯＣＯＳ（Local Oxidation of Silicon）法より素子分離膜１１を選択的に形成する。ＬＯＣＯＳ法による素子分離膜１１に替えて、ＳＴＩ（Shallow Trench Isolation）法により素子分離膜を形成してもよい。
【００２３】
その後、半導体基板１０のｎチャネルＭＯＳトランジスタ形成領域にｐ型不純物を選択的に導入して、ｐウェル１２を形成する。本実施の形態では、メモリセルをｎチャネルＭＯＳトランジスタにより構成する。従って、メモリセル形成部及び周辺回路形成部の両方にｐウェル１２を形成する。
【００２４】
また、周辺回路形成部のｐチャネルＭＯＳトランジスタ形成領域にはｎ型不純物を選択的に導入して、ｎウェル（図示せず）を形成する。そして、これらのＭＯＳトランジスタ形成領域の半導体基板１０の表面を熱酸化して、ゲート酸化膜１３を形成する。
【００２５】
次に、半導体基板１０の上側全面にシリコン膜（アモルファスシリコン膜又はポリシリコン膜）及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極１４を形成する。メモリセル形成部では、１つのｐウェル１２上に２本のゲート電極１４をほぼ平行に配置する。これらのゲート電極１４はワード線の一部を構成する。
【００２６】
次に、ｎ型ＭＯＳトランジスタのソース／ドレインを形成するための第１のｎ型不純物導入工程を実施する。すなわち、ｐウェル１２の上のゲート電極１４をマスクとしてｐウェル１２にｎ型不純物を導入する。これと同様に、ｐ型ＭＯＳトランジスタのソース／ドレインを形成するための第１のｐ型不純物導入工程を実施する。すなわち、ｎウェルの上のゲート電極をマスクとしてｎウェルにｐ型不純物を導入する。
【００２７】
次に、プラズマＣＶＤ法により、半導体基板１０の上側全面にＳｉＯ2 膜を形成する。そして、このＳｉＯ2 膜をエッチバックしてゲート電極１４の両側部分にのみＳｉＯ2 膜を残すことにより、サイドウォール１６を形成する。なお、サイドウォール１６はＳｉＯ2 以外の材料（例えばＳｉＮ）により形成してもよい。
【００２８】
その後、ｎ型ＭＯＳトランジスタのソース／ドレインを形成するための第２のｎ型不純物導入工程を実施する。すなわち、ｐウェル１２上のゲート電極１４及びサイドウォール１６をマスクとしてｐウェル１２にｎ型不純物を導入する。これにより、ｎ型ＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域１５が形成される。これと同様に、ｐ型ＭＯＳトランジスタのソース／ドレインを形成するための第２のｐ型不純物導入工程を実施する。すなわち、ｎウェルの上のゲート電極及びサイドウォールをマスクとしてｎウェルにｐ型不純物を導入する。これにより、ｐ型ＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域が形成される。
【００２９】
このようにしてｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを形成した後、図３（ｂ）に示すように、プラズマＣＶＤ法により、半導体基板１０の上側全面に層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、ＳｉＯ2 、ＳｉＮ又はＳｉＯＮ等により形成する。これらの絶縁材料を２層以上積層して層間絶縁膜２１としてもよい。
【００３０】
その後、層間絶縁膜２１をＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により研磨して、層間絶縁膜２１の表面を平坦化する。
【００３１】
次に、層間絶縁膜２１の表面から不純物拡散領域１５に到達するコンタクトホールを形成し、このコンタクトホール内に導電体を埋め込んで、プラグ２２ａ，２２ｂを形成する。すなわち、フォトリソグラフィ法により層間絶縁膜２１にコンタクトホールを形成した後、半導体基板１０の上側全面に膜厚が約２０ｎｍのＴｉ（チタン）膜を形成し、更にその上に膜厚が約５０ｎｍのＴｉＮ（チタンナイトライド）膜を形成する。これにより、コンタクトホールの底面及び側面はＴｉ膜及びＴｉＮ膜からなるバッファ層（図示せず）に覆われる。
【００３２】
その後、ＣＶＤ法により、半導体基板１０の上側全面にタングステン（Ｗ）膜を形成する。このとき、コンタクトホール１１内にタングステンが埋め込まれる。次に、ＣＭＰ法により、層間絶縁膜１１が露出するまでタングステン膜、ＴｉＮ膜及びＴｉ膜を研磨する。このようにして、層間絶縁膜１１に埋め込まれたタングステンからなるプラグ２２ａ，２２ｂが形成される。
【００３３】
メモリセル形成部の１つのｐウェル１２において、２つのゲート電極１４に挟まれるｎ型不純物拡散領域１５上のプラグ２２ａは、後述するビット線に接続され、ゲート電極１４と素子分離膜１１とに挟まれるｎ型不純物拡散領域１５上のプラグ２２ｂは、後述するキャパシタに接続される。
【００３４】
次に、図４（ａ）に示すように、スパッタ法により、層間絶縁膜２１上にＰｔを例えば１００〜３００ｎｍの厚さに堆積させて、キャパシタの下部電極となる第１の導電体膜２３を形成する。第１の導電体膜２３は、Ｐｔ以外の材料により形成してもよく、例えばＩｒ（イリジウム）及びＲｕ（ルテニウム）、又はこれらの酸化物により形成することができる。
【００３５】
次に、ＲＦ（Radio Frequency ）スパッタ法により、導電体膜２３の上に強誘電体材料であるＰＺＴを１００〜３００ｎｍの厚さに堆積させて、ＰＺＴ膜２４を形成する。その後、ＰＺＴ膜２４に対し結晶化処理を施す。結晶化処理は、例えば酸素雰囲気中で６００℃の温度で３０〜１２０秒間加熱するＲＴＡ（Rapid Thermal Annealing ）により行う。なお、結晶化処理はＲＴＡに限定するものではなく、加熱炉内で数１０分間加熱する方法によってもよい。
【００３６】
強誘電体膜の形成方法としては、上記したスパッタ法の他に、スピンコート法、ゾル−ゲル法、及びＭＯＣＶＤ法がある。また、強誘電体材料としては、ＰＺＴの他に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 （但し、０＜ｘ＜１）、及びＢｉ4 Ｔｉ2 Ｏ12などがある。
【００３７】
次に、図４（ｂ）に示すように、スピンコート法により、ＰＺＴ膜２４の上に、焼結促進剤２５としてＺｒシリケート（ＺｒＳｉＯ4 ）溶液を塗布し、１５０〜４００℃に加熱して乾燥させる。なお、焼結促進剤２５はＺｒ系シリケートに限定されるものではなく、Ｐｂ系シリケート又はその他のシリケートを使用することができる。
【００３８】
その後、７００℃の温度で数分〜数十分間加熱する焼結処理を施す。これにより、ＰＺＴ膜２４を構成する結晶の焼結が促進されて、ＰＺＴ膜２４の表面の凹凸が小さくなり、グレインバウンダリの微小な穴が著しく減少する。
【００３９】
次に、図５（ａ）に示すように、スパッタ法により、ＰＺＴ膜２４の上にＰｔを１００〜３００ｎｍの厚さに堆積させて、上部電極となる第２の導電体膜２６を形成する。この第２の導電体膜２６はＰｔ以外の材料により形成してもよく、例えばＩｒ及びＲｕ、又はこれらの酸化物により形成することができる。
【００４０】
その後、フォトリソグラフィ法により、第２の導電体膜２６、ＰＺＴ膜２４及び第１の導電体膜２３を順次パターニングする。これにより、図５（ｂ）に示すように、上部電極２６ａ、強誘電体膜２４ａ及び下部電極２３ａからなる強誘電体キャパシタが形成される。強誘電体キャパシタは、１つのメモリセルに１個の割合で形成する。
【００４１】
このようにして強誘電体キャパシタを形成した後、図６に示すように強誘電体キャパシタを覆う層間絶縁膜２７を形成する。この層間絶縁膜２７は、例えばＳｉＯ2 、ＳｉＮ又はＳｉＯＮにより形成する。
【００４２】
次に、フォトリソグラフィ法により、層間絶縁膜２７の表面からプラグ２２ａ，２２ｂに到達するコンタクトホールと、層間絶縁膜２７の表面から下部電極２３ａに到達するコンタクトホールとを形成する。そして、プラグ２２ａ，２２ｂと同様の方法によりこれらのコンタクトホール内にタングステンを埋め込んで、プラグ２８ａ，２８ｂ，２８ｃを形成する。
【００４３】
次に、フォトリソグラフィ法により、層間絶縁膜２７の表面から強誘電体キャパシタの上部電極２６ａに到達するコンタクトホールを形成する。そして、半導体基板１０の上側全面に金属膜を形成する。この金属膜は、例えば厚さが２０ｎｍのＴｉ膜と、厚さが５０ｎｍのＴｉＮ膜と、厚さが５００ｎｍのＡｌ膜と、厚さが１００ｎｍのＴｉＮ膜とをこの順に積層した積層膜である。この金属膜をパターニングして、ビット線２９ａ、ローカル配線２９ｂ及び配線２９ｃを形成する。ビット線２９ａは、プラグ２８ａ，２２ａを介して、ｐウェル１２上の２つのゲート電極１４に挟まれるｎ型不純物領域１５に電気的に接続される。ローカル配線２９ｂの一方の端部は、プラグ２８ｂ，２２ｂを介して、ゲート電極１３と素子分離膜１１とにより挟まれるｎ型不純物領域１５に電気的に接続される。また、ローカル配線２９ｂの他方の端部は、コンタクトホールを介して上部電極２６ａに電気的に接続される。配線２９ｃは、プラグ２８ｃを介してキャパシタの下部電極２３ａに電気的に接続される。このようにして、強誘電体キャパシタを備えたＦｅＲＡＭが形成される。
【００４４】
以下、本実施の形態により実際に強誘電体膜を形成し、その表面の凹凸を調べた結果について説明する。
【００４５】
まず、図７に示すように、半導体基板３０の絶縁膜３１上に、下部電極３３として、膜厚が２００ｎｍのＰｔを形成した。次に、スパッタ法によって厚さが１００ｎｍのＰＺＴ膜３４を形成した後、６００℃の温度で数十秒間加熱する結晶化アニールを行った。
【００４６】
一方、焼結促進剤として、ＺｒＳｉＯ4 溶液を用意した。そして、このＺｒＳｉＯ4 溶液をスピンコート法によってＰＺＴ膜３４の上に２〜３ｎｍ程度の厚さに塗布した。その後、１５０〜４００℃の温度でベークを行ってＺｒＳｉＯ4 溶液を乾燥させた。次いで、７００℃の温度に数分間加熱して、ＰＺＴ膜３４の結晶を焼結させた。
【００４７】
図８は、このようにして形成したＰＺＴ膜の表面のＳＥＭ像を示す図である。この図８からわかるように、本実施の形態により形成した強誘電体膜の表面は凹凸が小さく平坦であり、グレインバウンダリの微小な穴も殆ど認められない。これにより、強誘電体キャパシタのリーク電流が減少する。
【００４８】
なお、焼結処理後に強誘電体膜の表面を分析した結果、シリケートの膜が存在していないことが確認されている。従って、本発明においては、強誘電体膜の表面の凹凸にシリケートの膜が埋め込まれて凹凸を小さくするのではなく、焼結により強誘電体膜の結晶性が改善され、その結果強誘電体膜の表面の凹凸が小さくなることがわかる。
【００４９】
図９は焼結促進剤を使用しない従来方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図、図１０は本実施の形態の方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。但し、図９，１０において、印加電圧は３Ｖ及び５Ｖである。
【００５０】
これらの図９，１０からわかるように、従来方法により製造した強誘電体キャパシタは、ヒステリシス曲線の形状がシャープではなく、また３Ｖで駆動したときと５Ｖで駆動したときの残留分極値の差も大きい。一方、本実施の形態の方法により製造した強誘電体キャパシタは、ヒステリシス曲線の形状がシャープであり、３Ｖで駆動したときと５Ｖで駆動したときの残留分極値の差が小さい。これらのことから、本実施の形態により製造した強誘電体キャパシタは、分極特性が良好であることがわかる。従って、強誘電体膜の膜厚を薄くしても、従来のキャパシタと同等の電気特性を得ることが可能である。また、本実施の形態により形成した強誘電体キャパシタは、従来方法により形成した強誘電体キャパシタに比べて低電圧で動作させることが可能である。
【００５１】
図１１は、本実施の形態により製造した強誘電体キャパシタに対し水素ベークによる加速試験を行い、その後ヒステリシス特性を調べた結果を示す図である。水素加速試験は、水素雰囲気中で１５０℃に３０分間加熱することにより行った。この図１１に示すように、本実施の形態の方法により製造した強誘電体キャパシタは、水素加速試験後であってもヒステリシス特性を示している。一方、従来方法により形成した強誘電体キャパシタに対し同様の水素加速試験を行ったところ、リークのためにヒステリシス特性を測定することができなかった。
【００５２】
このことから、本実施の形態により形成した強誘電体キャパシタは、強誘電体膜の品質が向上し、長期間にわたって良好な特性を維持できることがわかる。
【００５３】
（第２の実施の形態）
図１２（ａ）〜（ｃ）は、本発明の第２の実施の形態の強誘電体キャパシタの製造方法を示す図である。
【００５４】
まず、図１２（ａ）に示すように、半導体基板４０の上に絶縁膜４１を形成し、その上に下部電極４２を形成する。その後、ゾル−ゲル法により、下部電極４２の上に第１のＰＺＴ層４３ａを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第１のＰＺＴ層４３ａの上に焼結促進剤４４の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱して、ＰＺＴ層４３ａの結晶を焼結させる。
【００５５】
次に、図１２（ｂ）に示すように、ゾル−ゲル法により、第１のＰＺＴ層４３ａの上に第２のＰＺＴ層４３ｂを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第２のＰＺＴ層４３ｂの上に焼結促進剤４５の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱してＰＺＴ層４３ｂの結晶を焼結させる。
【００５６】
次に、図１２（ｃ）に示すように、ゾル−ゲル法により、第２のＰＺＴ層４３ｂの上に第３のＰＺＴ層４３ｃを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第３のＰＺＴ層４３ｃの上に焼結促進剤の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱してＰＺＴ層４３ｃの結晶を焼結させる。
【００５７】
次いで、第３のＰＺＴ層４３ｃの上に、上部電極４６を形成する。これにより、強誘電体キャパシタが完成する。
【００５８】
一般的にゾル−ゲル法により強誘電体膜を形成するときは、本実施の形態のように、複数の強誘電体層を積層してキャパシタの誘電体膜とする。この場合、本実施の形態で説明したように強誘電体層を一層形成する毎に焼結促進剤の溶液を塗布し、焼結処理を施すことが好ましい。これにより、表面の凹凸が小さく、グレインバウンダリの穴が極めて少ない強誘電体膜を形成することができる。本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００５９】
なお、本実施の形態では複数の強誘電体層をゾル−ゲル法により形成する場合について説明したが、スパッタ法又はその他の方法により複数の強誘電体層を積層して強誘電体膜を形成してもよい。
【００６０】
また、本実施の形態においては、焼結促進剤の膜を形成する毎に焼結処理を施す場合について説明したが、強誘電体層と焼結促進剤の膜とを交互に形成した後に、最後に一度だけ焼結処理を実施してもよい。
【００６１】
（第３の実施の形態）
図１３（ａ）〜（ｃ）は本発明の第３の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００６２】
まず、図１３（ａ）に示すように、半導体基板５０の上に絶縁膜５１を形成し、その上にＰｔ等の導電体材料により下部電極５２を形成する。その後、下部電極５２の上に、スパッタ法等によりＰＺＴ膜５３を形成する。次に、ＰＺＴ膜５３に対し約６００℃の温度で結晶化処理を施す。その後、ＰＺＴとシリケートとの混合溶液をＰＺＴ膜５３上に塗布して焼結促進剤５４の膜を形成する。そして、焼結促進剤５４の膜を十分乾燥させた後、ＰＺＴ膜５３に対して約７００℃の温度で焼結処理を施す。その後、ＰＺＴ膜５３上にＰｔ等の導電体材料により上部電極５５を形成する。
【００６３】
本実施の形態においても、ＰＺＴ膜５３の表面の凹凸が小さくなり、グレインバウンダリの穴が減少するので、第１の実施の形態と同様の効果を得ることができる。
【００６４】
（付記１）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜を結晶化処理する工程と、前記強誘電体膜の上に焼結促進剤の膜を形成する工程と、前記強誘電体膜に対し焼結処理を施す工程と、前記強誘電体膜の上に上部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの製造方法。
【００６５】
（付記２）前記焼結促進剤としてシリケートを使用することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６６】
（付記３）前記焼結促進剤は、強誘電体材料と混合して前記強誘電体膜上に塗布することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６７】
（付記４）前記強誘電体膜は、ＰＺＴを材料として形成することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６８】
（付記５）前記強誘電体膜は、スパッタ法により形成することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６９】
（付記６）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、前記強誘電体層の上に焼結促進剤の膜を形成する工程と、焼結処理を実施する工程とを複数回繰り返して形成すること特徴とする強誘電体キャパシタの製造方法。
【００７０】
（付記７）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、前記強誘電体層の上に焼結促進剤の膜を形成する工程とを複数回繰り返し、その後、焼結処理を実施して形成すること特徴とする強誘電体キャパシタの製造方法。
【００７１】
（付記８）前記強誘電体層は、ＰＺＴを材料として形成することを特徴とする付記６又は７に記載の強誘電体キャパシタの製造方法。
【００７２】
（付記９）前記強誘電体層は、ゾル−ゲル法により形成することを特徴とする付記６又は７に記載の強誘電体キャパシタの製造方法。
【００７３】
【発明の効果】
以上説明したように、本発明の強誘電体キャパシタの製造方法によれば、強誘電体膜の上に焼結促進剤の膜を形成し、焼結処理を実施するので、強誘電体膜の表面の凹凸が小さくなり、グレインバウンダリの穴も減少する。これにより、強誘電体キャパシタのリーク電流が小さくなり、電気特性も改善される。また、本発明方法により製造された強誘電体キャパシタは、長期間にわたって良好な特性を維持できるという効果もある。
【図面の簡単な説明】
【図１】図１は、従来の強誘電体キャパシタの製造方法を示す断面図である。
【図２】図２は、従来方法により形成された強誘電体キャパシタのＰＺＴ膜の表面のＳＥＭ像を示す図である。
【図３】図３は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その１）である。
【図４】図４は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その２）である。
【図５】図５は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その３）である。
【図６】図６は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その４）である。
【図７】図７は、ＳＥＭ観察に用いたＰＺＴ膜の形成方法を示す断面図である。
【図８】図８は、本発明方法により形成したＰＺＴ膜の表面のＳＥＭ像を示す図である。
【図９】図９は、焼結促進剤を使用しない従来方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。
【図１０】図１０は、本発明方法により製造した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。
【図１１】図１１は、本発明方法により製造した強誘電体キャパシタの加速試験後のヒステリシス特性を示す図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第２の実施の形態の強誘電体キャパシタの製造方法を示す図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。
【符号の説明】
１０，３０，４０，５０，６０…半導体基板、
１１…素子分離膜、
１２…ｐウェル、
１３…ゲート酸化膜、
１４…ゲート電極、
１６…サイドウォール、
２１，２７，６１…層間絶縁膜、
２２ａ，２２ｂ，２８ａ，２８ｂ，２８ｃ…プラグ、
２３，２６，６２，６４…導電体膜、
２３ａ，３３，４２，５２，６２ａ…下部電極、
２４，３４，４３ａ，４３ｂ，５３，６３…ＰＺＴ膜、
２４ａ，６３ａ…強誘電体膜、
２５，４４，４５…焼結促進剤、
２６ａ，４６，５５，６４ａ…上部電極、
２９ａ…ビット線。
【発明の属する技術分野】
本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタの製造方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタは、強誘電体膜の自発分極現象を利用している。この強誘電体キャパシタを備えたＦｅＲＡＭ（Ferroelectric Random Access Memory）は、データの保持に電力を必要としない不揮発性メモリである。ＦｅＲＡＭは、データの書き込み電圧が低く、高速動作が可能であり、且つ高頻度のデータの書換えが可能であるという利点を有している。
【０００３】
強誘電体キャパシタは、一対の電極間にＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）等の強誘電体の薄膜を挟んで構成されている。以下、図１を参照して、従来の強誘電体キャパシタの製造方法について説明する。
【０００４】
まず、図１（ａ）に示すように、半導体基板６０にトランジスタ等の素子（図示せず）を形成し、その上を層間絶縁膜６１で覆う。そして、層間絶縁膜６１上に、Ｐｔ（白金）等の導電体材料により下部電極となる導電体膜６２を形成する。
【０００５】
次に、導電体膜６２の上にＰＺＴ膜６３を形成する。ＰＺＴ膜６３の形成方法としてはスパッタ法が一般的であるが、その他にスピンコート法、ゾル−ゲル法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法等が使用されることもある。
【０００６】
その後、ＰＺＴ膜６３に対し結晶化処理（アニール）を行う。この結晶化処理では、例えば６００℃の温度に数十秒間加熱する。
【０００７】
次に、ＰＺＴ膜６３の上に上部電極となる導電体膜６４をＰｔ等の導電体材料により形成する。
【０００８】
次いで、フォトリソグラフィ法により、導電体膜６４、ＰＺＴ膜６３及び導電体膜６２を所定の形状にパターニングして、図１（ｂ）に示すように、上部電極６４ａ、強誘電体膜６３ａ及び下部電極６２ａを形成する。このようにして、強誘電体キャパシタが完成する。
【０００９】
【発明が解決しようとする課題】
本願発明者等は、上述した従来の強誘電体キャパシタの製造方法には、以下に示す問題点があると考える。
【００１０】
図２は、従来方法によって形成したＰＺＴ膜の表面のＳＥＭ（Scanning Electron Microscope）像を示す図である。この図２に示すように、従来方法により形成されたＰＺＴ膜の表面には比較的大きい凹凸があり、また、グレインバウンダリに微小な穴が存在する。このため、特にＰＺＴ膜の厚さが薄い場合（約１５０ｎｍ以下）にリーク電流が増大するなどの問題が発生し、強誘電体キャパシタとして要求される電気特性を得ることが難しい。
【００１１】
以上から、本発明の目的は、強誘電体膜の表面の凹凸が小さく、電気的特性が優れた強誘電体キャパシタを製造できる強誘電体キャパシタの製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜を結晶化処理する工程と、前記結晶化処理後の前記強誘電体膜の上にシリケートを含む膜を形成する工程と、前記強誘電体膜に対し焼結処理を施す工程と、前記強誘電体膜の上に上部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの製造方法により解決する。
【００１３】
また、上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程と、焼結処理を実施する工程とを複数回繰り返して形成すること特徴とする強誘電体キャパシタの製造方法により解決する。
【００１４】
更に、上記した課題は、半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程とを複数回繰り返し、その後、焼結処理を実施して形成すること特徴とする強誘電体キャパシタの製造方法により解決する。
【００１５】
強誘電体膜は、スパッタ法等により形成した時点ではアモルファスにより構成されているため、強誘電特性を示さない。従って、強誘電体膜に対し熱処理を施して、強誘電体材料を結晶化する工程が必要である。しかし、単に熱処理を施しただけでは結晶性が十分ではなく、前述したように強誘電体膜の表面に比較的大きな凹凸が発生し、電気特性の劣化の原因となる。
【００１６】
結晶性を改善するために、更に高温で熱処理を施すことが考えられる。しかし、実際には高温で熱処理を施しても強誘電体膜の表面の凹凸を小さくすることはできない。
【００１７】
本願発明者等は、強誘電体膜の表面の凹凸を無くすべく、種々実験検討を行った。その結果、結晶化処理後の強誘電体膜の表面に焼結促進剤を塗布してから熱処理を施すと、強誘電体膜の表面が平坦になるように結晶性が改善されることが判明した。本発明は、このような実験結果に基づいてなされたものである。
【００１８】
焼結促進剤としては、シリケートを使用することができる。また、焼結促進剤を強誘電体材料と混合し、これを強誘電体膜の表面に塗布してから熱処理を実施してもよい。
【００１９】
ゾル−ゲル法により強誘電体膜を形成する場合は、複数の強誘電体層を積層する。この場合、強誘電体層を形成する毎に焼結促進剤を使用して焼結を行うことにより、電気特性が良好な強誘電体膜を形成することができる。強誘電体層を形成する毎に焼結処理を実施するのではなく、強誘電体層と焼結促進剤の膜とを交互に積層した後に焼結処理を一度だけ実施してもよい。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２１】
（第１の実施の形態）
図３〜図６は本発明の第１の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。なお、以下の実施の形態では、本発明をＦｅＲＡＭの製造に適用した例を示している。また、図３〜図６では、メモリセル形成部のみを図示しており、周辺回路形成部の図示を省略している。
【００２２】
まず、図３（ａ）を参照してＭＯＳトランジスタを形成するまでの工程を説明する。ｐ型半導体（シリコン）基板１０に、ＬＯＣＯＳ（Local Oxidation of Silicon）法より素子分離膜１１を選択的に形成する。ＬＯＣＯＳ法による素子分離膜１１に替えて、ＳＴＩ（Shallow Trench Isolation）法により素子分離膜を形成してもよい。
【００２３】
その後、半導体基板１０のｎチャネルＭＯＳトランジスタ形成領域にｐ型不純物を選択的に導入して、ｐウェル１２を形成する。本実施の形態では、メモリセルをｎチャネルＭＯＳトランジスタにより構成する。従って、メモリセル形成部及び周辺回路形成部の両方にｐウェル１２を形成する。
【００２４】
また、周辺回路形成部のｐチャネルＭＯＳトランジスタ形成領域にはｎ型不純物を選択的に導入して、ｎウェル（図示せず）を形成する。そして、これらのＭＯＳトランジスタ形成領域の半導体基板１０の表面を熱酸化して、ゲート酸化膜１３を形成する。
【００２５】
次に、半導体基板１０の上側全面にシリコン膜（アモルファスシリコン膜又はポリシリコン膜）及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極１４を形成する。メモリセル形成部では、１つのｐウェル１２上に２本のゲート電極１４をほぼ平行に配置する。これらのゲート電極１４はワード線の一部を構成する。
【００２６】
次に、ｎ型ＭＯＳトランジスタのソース／ドレインを形成するための第１のｎ型不純物導入工程を実施する。すなわち、ｐウェル１２の上のゲート電極１４をマスクとしてｐウェル１２にｎ型不純物を導入する。これと同様に、ｐ型ＭＯＳトランジスタのソース／ドレインを形成するための第１のｐ型不純物導入工程を実施する。すなわち、ｎウェルの上のゲート電極をマスクとしてｎウェルにｐ型不純物を導入する。
【００２７】
次に、プラズマＣＶＤ法により、半導体基板１０の上側全面にＳｉＯ2 膜を形成する。そして、このＳｉＯ2 膜をエッチバックしてゲート電極１４の両側部分にのみＳｉＯ2 膜を残すことにより、サイドウォール１６を形成する。なお、サイドウォール１６はＳｉＯ2 以外の材料（例えばＳｉＮ）により形成してもよい。
【００２８】
その後、ｎ型ＭＯＳトランジスタのソース／ドレインを形成するための第２のｎ型不純物導入工程を実施する。すなわち、ｐウェル１２上のゲート電極１４及びサイドウォール１６をマスクとしてｐウェル１２にｎ型不純物を導入する。これにより、ｎ型ＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域１５が形成される。これと同様に、ｐ型ＭＯＳトランジスタのソース／ドレインを形成するための第２のｐ型不純物導入工程を実施する。すなわち、ｎウェルの上のゲート電極及びサイドウォールをマスクとしてｎウェルにｐ型不純物を導入する。これにより、ｐ型ＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域が形成される。
【００２９】
このようにしてｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを形成した後、図３（ｂ）に示すように、プラズマＣＶＤ法により、半導体基板１０の上側全面に層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、ＳｉＯ2 、ＳｉＮ又はＳｉＯＮ等により形成する。これらの絶縁材料を２層以上積層して層間絶縁膜２１としてもよい。
【００３０】
その後、層間絶縁膜２１をＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により研磨して、層間絶縁膜２１の表面を平坦化する。
【００３１】
次に、層間絶縁膜２１の表面から不純物拡散領域１５に到達するコンタクトホールを形成し、このコンタクトホール内に導電体を埋め込んで、プラグ２２ａ，２２ｂを形成する。すなわち、フォトリソグラフィ法により層間絶縁膜２１にコンタクトホールを形成した後、半導体基板１０の上側全面に膜厚が約２０ｎｍのＴｉ（チタン）膜を形成し、更にその上に膜厚が約５０ｎｍのＴｉＮ（チタンナイトライド）膜を形成する。これにより、コンタクトホールの底面及び側面はＴｉ膜及びＴｉＮ膜からなるバッファ層（図示せず）に覆われる。
【００３２】
その後、ＣＶＤ法により、半導体基板１０の上側全面にタングステン（Ｗ）膜を形成する。このとき、コンタクトホール１１内にタングステンが埋め込まれる。次に、ＣＭＰ法により、層間絶縁膜１１が露出するまでタングステン膜、ＴｉＮ膜及びＴｉ膜を研磨する。このようにして、層間絶縁膜１１に埋め込まれたタングステンからなるプラグ２２ａ，２２ｂが形成される。
【００３３】
メモリセル形成部の１つのｐウェル１２において、２つのゲート電極１４に挟まれるｎ型不純物拡散領域１５上のプラグ２２ａは、後述するビット線に接続され、ゲート電極１４と素子分離膜１１とに挟まれるｎ型不純物拡散領域１５上のプラグ２２ｂは、後述するキャパシタに接続される。
【００３４】
次に、図４（ａ）に示すように、スパッタ法により、層間絶縁膜２１上にＰｔを例えば１００〜３００ｎｍの厚さに堆積させて、キャパシタの下部電極となる第１の導電体膜２３を形成する。第１の導電体膜２３は、Ｐｔ以外の材料により形成してもよく、例えばＩｒ（イリジウム）及びＲｕ（ルテニウム）、又はこれらの酸化物により形成することができる。
【００３５】
次に、ＲＦ（Radio Frequency ）スパッタ法により、導電体膜２３の上に強誘電体材料であるＰＺＴを１００〜３００ｎｍの厚さに堆積させて、ＰＺＴ膜２４を形成する。その後、ＰＺＴ膜２４に対し結晶化処理を施す。結晶化処理は、例えば酸素雰囲気中で６００℃の温度で３０〜１２０秒間加熱するＲＴＡ（Rapid Thermal Annealing ）により行う。なお、結晶化処理はＲＴＡに限定するものではなく、加熱炉内で数１０分間加熱する方法によってもよい。
【００３６】
強誘電体膜の形成方法としては、上記したスパッタ法の他に、スピンコート法、ゾル−ゲル法、及びＭＯＣＶＤ法がある。また、強誘電体材料としては、ＰＺＴの他に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）、ＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 （但し、０＜ｘ＜１）、及びＢｉ4 Ｔｉ2 Ｏ12などがある。
【００３７】
次に、図４（ｂ）に示すように、スピンコート法により、ＰＺＴ膜２４の上に、焼結促進剤２５としてＺｒシリケート（ＺｒＳｉＯ4 ）溶液を塗布し、１５０〜４００℃に加熱して乾燥させる。なお、焼結促進剤２５はＺｒ系シリケートに限定されるものではなく、Ｐｂ系シリケート又はその他のシリケートを使用することができる。
【００３８】
その後、７００℃の温度で数分〜数十分間加熱する焼結処理を施す。これにより、ＰＺＴ膜２４を構成する結晶の焼結が促進されて、ＰＺＴ膜２４の表面の凹凸が小さくなり、グレインバウンダリの微小な穴が著しく減少する。
【００３９】
次に、図５（ａ）に示すように、スパッタ法により、ＰＺＴ膜２４の上にＰｔを１００〜３００ｎｍの厚さに堆積させて、上部電極となる第２の導電体膜２６を形成する。この第２の導電体膜２６はＰｔ以外の材料により形成してもよく、例えばＩｒ及びＲｕ、又はこれらの酸化物により形成することができる。
【００４０】
その後、フォトリソグラフィ法により、第２の導電体膜２６、ＰＺＴ膜２４及び第１の導電体膜２３を順次パターニングする。これにより、図５（ｂ）に示すように、上部電極２６ａ、強誘電体膜２４ａ及び下部電極２３ａからなる強誘電体キャパシタが形成される。強誘電体キャパシタは、１つのメモリセルに１個の割合で形成する。
【００４１】
このようにして強誘電体キャパシタを形成した後、図６に示すように強誘電体キャパシタを覆う層間絶縁膜２７を形成する。この層間絶縁膜２７は、例えばＳｉＯ2 、ＳｉＮ又はＳｉＯＮにより形成する。
【００４２】
次に、フォトリソグラフィ法により、層間絶縁膜２７の表面からプラグ２２ａ，２２ｂに到達するコンタクトホールと、層間絶縁膜２７の表面から下部電極２３ａに到達するコンタクトホールとを形成する。そして、プラグ２２ａ，２２ｂと同様の方法によりこれらのコンタクトホール内にタングステンを埋め込んで、プラグ２８ａ，２８ｂ，２８ｃを形成する。
【００４３】
次に、フォトリソグラフィ法により、層間絶縁膜２７の表面から強誘電体キャパシタの上部電極２６ａに到達するコンタクトホールを形成する。そして、半導体基板１０の上側全面に金属膜を形成する。この金属膜は、例えば厚さが２０ｎｍのＴｉ膜と、厚さが５０ｎｍのＴｉＮ膜と、厚さが５００ｎｍのＡｌ膜と、厚さが１００ｎｍのＴｉＮ膜とをこの順に積層した積層膜である。この金属膜をパターニングして、ビット線２９ａ、ローカル配線２９ｂ及び配線２９ｃを形成する。ビット線２９ａは、プラグ２８ａ，２２ａを介して、ｐウェル１２上の２つのゲート電極１４に挟まれるｎ型不純物領域１５に電気的に接続される。ローカル配線２９ｂの一方の端部は、プラグ２８ｂ，２２ｂを介して、ゲート電極１３と素子分離膜１１とにより挟まれるｎ型不純物領域１５に電気的に接続される。また、ローカル配線２９ｂの他方の端部は、コンタクトホールを介して上部電極２６ａに電気的に接続される。配線２９ｃは、プラグ２８ｃを介してキャパシタの下部電極２３ａに電気的に接続される。このようにして、強誘電体キャパシタを備えたＦｅＲＡＭが形成される。
【００４４】
以下、本実施の形態により実際に強誘電体膜を形成し、その表面の凹凸を調べた結果について説明する。
【００４５】
まず、図７に示すように、半導体基板３０の絶縁膜３１上に、下部電極３３として、膜厚が２００ｎｍのＰｔを形成した。次に、スパッタ法によって厚さが１００ｎｍのＰＺＴ膜３４を形成した後、６００℃の温度で数十秒間加熱する結晶化アニールを行った。
【００４６】
一方、焼結促進剤として、ＺｒＳｉＯ4 溶液を用意した。そして、このＺｒＳｉＯ4 溶液をスピンコート法によってＰＺＴ膜３４の上に２〜３ｎｍ程度の厚さに塗布した。その後、１５０〜４００℃の温度でベークを行ってＺｒＳｉＯ4 溶液を乾燥させた。次いで、７００℃の温度に数分間加熱して、ＰＺＴ膜３４の結晶を焼結させた。
【００４７】
図８は、このようにして形成したＰＺＴ膜の表面のＳＥＭ像を示す図である。この図８からわかるように、本実施の形態により形成した強誘電体膜の表面は凹凸が小さく平坦であり、グレインバウンダリの微小な穴も殆ど認められない。これにより、強誘電体キャパシタのリーク電流が減少する。
【００４８】
なお、焼結処理後に強誘電体膜の表面を分析した結果、シリケートの膜が存在していないことが確認されている。従って、本発明においては、強誘電体膜の表面の凹凸にシリケートの膜が埋め込まれて凹凸を小さくするのではなく、焼結により強誘電体膜の結晶性が改善され、その結果強誘電体膜の表面の凹凸が小さくなることがわかる。
【００４９】
図９は焼結促進剤を使用しない従来方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図、図１０は本実施の形態の方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。但し、図９，１０において、印加電圧は３Ｖ及び５Ｖである。
【００５０】
これらの図９，１０からわかるように、従来方法により製造した強誘電体キャパシタは、ヒステリシス曲線の形状がシャープではなく、また３Ｖで駆動したときと５Ｖで駆動したときの残留分極値の差も大きい。一方、本実施の形態の方法により製造した強誘電体キャパシタは、ヒステリシス曲線の形状がシャープであり、３Ｖで駆動したときと５Ｖで駆動したときの残留分極値の差が小さい。これらのことから、本実施の形態により製造した強誘電体キャパシタは、分極特性が良好であることがわかる。従って、強誘電体膜の膜厚を薄くしても、従来のキャパシタと同等の電気特性を得ることが可能である。また、本実施の形態により形成した強誘電体キャパシタは、従来方法により形成した強誘電体キャパシタに比べて低電圧で動作させることが可能である。
【００５１】
図１１は、本実施の形態により製造した強誘電体キャパシタに対し水素ベークによる加速試験を行い、その後ヒステリシス特性を調べた結果を示す図である。水素加速試験は、水素雰囲気中で１５０℃に３０分間加熱することにより行った。この図１１に示すように、本実施の形態の方法により製造した強誘電体キャパシタは、水素加速試験後であってもヒステリシス特性を示している。一方、従来方法により形成した強誘電体キャパシタに対し同様の水素加速試験を行ったところ、リークのためにヒステリシス特性を測定することができなかった。
【００５２】
このことから、本実施の形態により形成した強誘電体キャパシタは、強誘電体膜の品質が向上し、長期間にわたって良好な特性を維持できることがわかる。
【００５３】
（第２の実施の形態）
図１２（ａ）〜（ｃ）は、本発明の第２の実施の形態の強誘電体キャパシタの製造方法を示す図である。
【００５４】
まず、図１２（ａ）に示すように、半導体基板４０の上に絶縁膜４１を形成し、その上に下部電極４２を形成する。その後、ゾル−ゲル法により、下部電極４２の上に第１のＰＺＴ層４３ａを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第１のＰＺＴ層４３ａの上に焼結促進剤４４の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱して、ＰＺＴ層４３ａの結晶を焼結させる。
【００５５】
次に、図１２（ｂ）に示すように、ゾル−ゲル法により、第１のＰＺＴ層４３ａの上に第２のＰＺＴ層４３ｂを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第２のＰＺＴ層４３ｂの上に焼結促進剤４５の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱してＰＺＴ層４３ｂの結晶を焼結させる。
【００５６】
次に、図１２（ｃ）に示すように、ゾル−ゲル法により、第２のＰＺＴ層４３ｂの上に第３のＰＺＴ層４３ｃを形成し、約６００℃の温度で数十秒間加熱する結晶化処理を施す。続いて、第３のＰＺＴ層４３ｃの上に焼結促進剤の溶液を塗布して乾燥させる。そして、約７００℃の温度で数分間加熱してＰＺＴ層４３ｃの結晶を焼結させる。
【００５７】
次いで、第３のＰＺＴ層４３ｃの上に、上部電極４６を形成する。これにより、強誘電体キャパシタが完成する。
【００５８】
一般的にゾル−ゲル法により強誘電体膜を形成するときは、本実施の形態のように、複数の強誘電体層を積層してキャパシタの誘電体膜とする。この場合、本実施の形態で説明したように強誘電体層を一層形成する毎に焼結促進剤の溶液を塗布し、焼結処理を施すことが好ましい。これにより、表面の凹凸が小さく、グレインバウンダリの穴が極めて少ない強誘電体膜を形成することができる。本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００５９】
なお、本実施の形態では複数の強誘電体層をゾル−ゲル法により形成する場合について説明したが、スパッタ法又はその他の方法により複数の強誘電体層を積層して強誘電体膜を形成してもよい。
【００６０】
また、本実施の形態においては、焼結促進剤の膜を形成する毎に焼結処理を施す場合について説明したが、強誘電体層と焼結促進剤の膜とを交互に形成した後に、最後に一度だけ焼結処理を実施してもよい。
【００６１】
（第３の実施の形態）
図１３（ａ）〜（ｃ）は本発明の第３の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。
【００６２】
まず、図１３（ａ）に示すように、半導体基板５０の上に絶縁膜５１を形成し、その上にＰｔ等の導電体材料により下部電極５２を形成する。その後、下部電極５２の上に、スパッタ法等によりＰＺＴ膜５３を形成する。次に、ＰＺＴ膜５３に対し約６００℃の温度で結晶化処理を施す。その後、ＰＺＴとシリケートとの混合溶液をＰＺＴ膜５３上に塗布して焼結促進剤５４の膜を形成する。そして、焼結促進剤５４の膜を十分乾燥させた後、ＰＺＴ膜５３に対して約７００℃の温度で焼結処理を施す。その後、ＰＺＴ膜５３上にＰｔ等の導電体材料により上部電極５５を形成する。
【００６３】
本実施の形態においても、ＰＺＴ膜５３の表面の凹凸が小さくなり、グレインバウンダリの穴が減少するので、第１の実施の形態と同様の効果を得ることができる。
【００６４】
（付記１）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜を結晶化処理する工程と、前記強誘電体膜の上に焼結促進剤の膜を形成する工程と、前記強誘電体膜に対し焼結処理を施す工程と、前記強誘電体膜の上に上部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの製造方法。
【００６５】
（付記２）前記焼結促進剤としてシリケートを使用することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６６】
（付記３）前記焼結促進剤は、強誘電体材料と混合して前記強誘電体膜上に塗布することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６７】
（付記４）前記強誘電体膜は、ＰＺＴを材料として形成することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６８】
（付記５）前記強誘電体膜は、スパッタ法により形成することを特徴とする付記１に記載の強誘電体キャパシタの製造方法。
【００６９】
（付記６）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、前記強誘電体層の上に焼結促進剤の膜を形成する工程と、焼結処理を実施する工程とを複数回繰り返して形成すること特徴とする強誘電体キャパシタの製造方法。
【００７０】
（付記７）半導体基板上に絶縁膜を介して下部電極を形成する工程と、前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを有し、前記強誘電体膜は、強誘電体層を形成する工程と、前記強誘電体層の上に焼結促進剤の膜を形成する工程とを複数回繰り返し、その後、焼結処理を実施して形成すること特徴とする強誘電体キャパシタの製造方法。
【００７１】
（付記８）前記強誘電体層は、ＰＺＴを材料として形成することを特徴とする付記６又は７に記載の強誘電体キャパシタの製造方法。
【００７２】
（付記９）前記強誘電体層は、ゾル−ゲル法により形成することを特徴とする付記６又は７に記載の強誘電体キャパシタの製造方法。
【００７３】
【発明の効果】
以上説明したように、本発明の強誘電体キャパシタの製造方法によれば、強誘電体膜の上に焼結促進剤の膜を形成し、焼結処理を実施するので、強誘電体膜の表面の凹凸が小さくなり、グレインバウンダリの穴も減少する。これにより、強誘電体キャパシタのリーク電流が小さくなり、電気特性も改善される。また、本発明方法により製造された強誘電体キャパシタは、長期間にわたって良好な特性を維持できるという効果もある。
【図面の簡単な説明】
【図１】図１は、従来の強誘電体キャパシタの製造方法を示す断面図である。
【図２】図２は、従来方法により形成された強誘電体キャパシタのＰＺＴ膜の表面のＳＥＭ像を示す図である。
【図３】図３は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その１）である。
【図４】図４は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その２）である。
【図５】図５は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その３）である。
【図６】図６は、本発明の第１の実施の形態の強誘電体キャパシタの製造方法を示す断面図（その４）である。
【図７】図７は、ＳＥＭ観察に用いたＰＺＴ膜の形成方法を示す断面図である。
【図８】図８は、本発明方法により形成したＰＺＴ膜の表面のＳＥＭ像を示す図である。
【図９】図９は、焼結促進剤を使用しない従来方法により形成した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。
【図１０】図１０は、本発明方法により製造した強誘電体キャパシタのヒステリシス特性を調べた結果を示す図である。
【図１１】図１１は、本発明方法により製造した強誘電体キャパシタの加速試験後のヒステリシス特性を示す図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第２の実施の形態の強誘電体キャパシタの製造方法を示す図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第３の実施の形態の強誘電体キャパシタの製造方法を工程順に示す断面図である。
【符号の説明】
１０，３０，４０，５０，６０…半導体基板、
１１…素子分離膜、
１２…ｐウェル、
１３…ゲート酸化膜、
１４…ゲート電極、
１６…サイドウォール、
２１，２７，６１…層間絶縁膜、
２２ａ，２２ｂ，２８ａ，２８ｂ，２８ｃ…プラグ、
２３，２６，６２，６４…導電体膜、
２３ａ，３３，４２，５２，６２ａ…下部電極、
２４，３４，４３ａ，４３ｂ，５３，６３…ＰＺＴ膜、
２４ａ，６３ａ…強誘電体膜、
２５，４４，４５…焼結促進剤、
２６ａ，４６，５５，６４ａ…上部電極、
２９ａ…ビット線。
Claims (5)
- 半導体基板上に絶縁膜を介して下部電極を形成する工程と、
前記下部電極の上に強誘電体膜を形成する工程と、
前記強誘電体膜を結晶化処理する工程と、
前記結晶化処理後の前記強誘電体膜の上にシリケートを含む膜を形成する工程と、
前記強誘電体膜に対し焼結処理を施す工程と、
前記強誘電体膜の上に上部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの製造方法。 - 半導体基板上に絶縁膜を介して下部電極を形成する工程と、
前記下部電極の上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程とを有し、
前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程と、焼結処理を実施する工程とを複数回繰り返して形成すること特徴とする強誘電体キャパシタの製造方法。 - 半導体基板上に絶縁膜を介して下部電極を形成する工程と、
前記下部電極の上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程とを有し、
前記強誘電体膜は、強誘電体層を形成する工程と、該強誘電体層を結晶化する工程と、該結晶化された前記強誘電体層の上にシリケートを含む膜を形成する工程とを複数回繰り返し、その後、焼結処理を実施して形成すること特徴とする強誘電体キャパシタの製造方法。 - 前記誘電体膜は、ＰＺＴを材料として形成することを特徴とする請求項１乃至３のいずれか１項に記載の強誘電体キャパシタの製造方法。
- 前記シリケートは、ＺｒＳｉＯ 4 を含むことを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体キャパシタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002173135A JP4286492B2 (ja) | 2002-06-13 | 2002-06-13 | 強誘電体キャパシタの製造方法 |
| US10/457,538 US6812041B2 (en) | 2002-06-13 | 2003-06-10 | Method of manufacturing ferroelectric capacitor using a sintering assistance film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002173135A JP4286492B2 (ja) | 2002-06-13 | 2002-06-13 | 強誘電体キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022671A JP2004022671A (ja) | 2004-01-22 |
| JP4286492B2 true JP4286492B2 (ja) | 2009-07-01 |
Family
ID=29727896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002173135A Expired - Fee Related JP4286492B2 (ja) | 2002-06-13 | 2002-06-13 | 強誘電体キャパシタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6812041B2 (ja) |
| JP (1) | JP4286492B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129119A (ja) * | 2005-11-07 | 2007-05-24 | Seiko Epson Corp | プラズマｃｖｄ法によるシリコン酸化膜の形成方法 |
| JP5845866B2 (ja) | 2011-12-07 | 2016-01-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572052A (en) * | 1992-07-24 | 1996-11-05 | Mitsubishi Denki Kabushiki Kaisha | Electronic device using zirconate titanate and barium titanate ferroelectrics in insulating layer |
| JPH06305713A (ja) * | 1993-04-16 | 1994-11-01 | Texas Instr Japan Ltd | ゾルーゲル法による強誘電体膜の形成方法及びキャパシタの製造方法、及びその原料溶液 |
| JP3405498B2 (ja) * | 1995-02-20 | 2003-05-12 | セイコーエプソン株式会社 | 圧電体薄膜およびその製造法ならびにそれを用いたインクジェット記録ヘッド |
| KR100360468B1 (ko) * | 1995-03-20 | 2003-01-24 | 삼성전자 주식회사 | 강유전성박막제조방법및이를적용한캐패시터및그제조방법 |
| KR100275782B1 (ko) * | 1995-05-10 | 2000-12-15 | 박호군 | 강유전 박막 제조방법 |
| US6514895B1 (en) * | 2000-06-15 | 2003-02-04 | Paratek Microwave, Inc. | Electronically tunable ceramic materials including tunable dielectric and metal silicate phases |
-
2002
- 2002-06-13 JP JP2002173135A patent/JP4286492B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-10 US US10/457,538 patent/US6812041B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030232479A1 (en) | 2003-12-18 |
| US6812041B2 (en) | 2004-11-02 |
| JP2004022671A (ja) | 2004-01-22 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070907 |
|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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