JP4284575B2 - 電力用半導体素子のゲート駆動回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、インバータなどの電力変換装置を構成する電力用半導体素子のゲートを駆動するためのゲート駆動回路に関する。
【0002】
【従来の技術】
図9に電力用半導体素子として、IGBT(絶縁ゲート形バイポーラトランジスタ)を用いたインバータの一般的な例を示す。
同図において、1は直流電源回路、2は直流から交流に変換するIGBTおよびダイオードよりなるインバータ回路、3はIGBTのドライブ回路、4はモータなどの負荷である。なお、ドライブ回路3は各素子に対して設けられる。
【0003】
図10に、図9で用いられるドライブ回路の具体例を示す。
6は図示されない制御回路からの制御信号7に従ってオン,オフ信号を生成する回路、8(SW1)はIGBTをターンオンさせるためのスイッチ素子で、9はターンオン用のゲート抵抗である。また、10(SW2),11(SW3)はIGBTをターンオフさせるためのスイッチ素子で、12,13はターンオフ用のゲート抵抗である。
【0004】
図11に、IGBTターンオフ時の動作波形を示す。
これは、ターンオフする際のターンオフ損失を低減するため、IGBTターンオフ時のストレージ期間中はSW2とSW3の両方をオンさせることで、抵抗12と13を並列にした低抵抗値のゲート抵抗でドライブするものである。これによってストレージ期間が短くなり、ターンオフ損失が低減する。
一方、フォール期間中は配線インダクタンスとIGBTのdi/dtで発生するサージ電圧を抑制するため(IGBTのdi/dtを抑制することで実現)、SW3をオフさせ高抵抗のゲート抵抗(抵抗12)でドライブする。これによってIGBTのdi/dtが抑制され、結果としてサージ電圧が低減する。
【0005】
図12に低抵抗のみでドライブしたときの動作波形を示す。IGBTのdi/dtが大きくなるため、サージ電圧が点線のように高くなる。
図13に高抵抗のみでドライブしたときの動作波形を示す。IGBTのストレージ期間が点線のように長くなるため、ターンオフ損失が大きくなる。
図14は低抵抗から高抵抗への切り換えタイミング説明図である。
通常、低抵抗から高抵抗へ切り換えるタイミング(SW3をオフさせるタイミング)としては、例えば図14(a)に示すように、回路14によってIGBTのコレクタ・エミッタ間電圧を検出し、その検出値がコンパレータ回路15においてある設定値(Vth)になったことを検出した後、ディレイ回路16で設定された時間T1後とされている。その後、ワンショット回路17および論理回路18,19によってある設定期間(T2)だけ、SW3がオフする。
【0006】
【発明が解決しようとする課題】
ところで、ゲート駆動回路を構成する部品,素子には特性ばらつきや温度特性が存在する。そのため、例えばディレイ回路16のディレイ時間(T1)についても、実際の回路では設計値にばらつきがあるため、T1丁度にはならない。そして、このばらつきによって実際の回路がディレイ時間の設計値(T1)よりもΔt短くなった場合、例えば図14(b)に示すように、実際のシステムではゲート抵抗が高抵抗になるタイミングが早くなるため、ターンオフ損失が設計値で動作した場合に比べて増加するという問題がある。
したがって、この発明の課題は、部品,素子特性がばらついてもターンオフ損失を増加させないようにすることにある。
【0007】
【課題を解決するための手段】
このような課題を解決するため、請求項1の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づきゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする。
【0008】
請求項2の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第3の検出回路と、その差分に応じてゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする。
【0009】
請求項3の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づき、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする。
【0010】
請求項4の発明では、電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第3の検出回路と、その差分に応じて、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする。
【0011】
【発明の実施の形態】
図1はこの発明の第1の実施の形態を示す構成図である。以下では、主として図10の従来例との相違点についてのみ説明する。
図10の従来例に対し、IGBTのゲート・エミッタ間電圧(Vge)が或るしきい値(Vthge)に達したことを検出するコンパレータ回路20、この回路20の出力とディレイ回路16の出力との論理積をとる論理積回路(論理回路)21、ディレイ回路16の出力信号の立ち上がりをトリガとして一定時間幅の信号を出力するワンショット回路22、上記論理回路21の出力がD端子に、またワンショット回路22の出力がクロック端子にそれぞれ入力されるD形フリップフロップ(DFF)23等を付加されて構成される。
【0012】
したがって、回路21の信号出力時間が回路22の信号出力時間よりも長ければ(例えばディレイ時間T1が設計値より短くなっているケース)DFF23の出力がハイ(H)となり、論理回路24を介してSW4がオンする。これにより、ゲート抵抗として抵抗25が加わるため抵抗値は減少し、ターンオフ動作が早くなって損失の増加が抑制される。
このときの動作を示すのが図2で、ターンオフ動作が早められる様子を、図2の最上段に示すVce,icの破線波形を太線波形へ移行させて示している。なお、回路21の信号出力時間が回路22の信号出力時間よりも短ければSW4はオフで、設計値通り(または設計値以下)のターンオフ損失で駆動される。
【0013】
図3はこの発明の第2の実施の形態を示す構成図である。
これは、図1に示すものに対し、論理回路26,27、積分回路28およびコンパレータ群回路29等を付加して構成されている。すなわち、論理回路26,27によって、回路21と回路22の出力時間の差分相当の信号を生成し、積分回路28によってその差分時間を電圧に変換する。そして、変換された電圧信号をコンパレータ群回路29に入力し、その差分時間の大きさに応じてスイッチ(SW5〜SW7)をオンさせ、適正なゲート抵抗値でIGBTを駆動する。差分時間とスイッチとの関係は、例えば差分時間が大きいほど低抵抗となる度合いを大きくし、差分時間が小さいほど低抵抗となる度合いを小さくするように、スイッチ(SW5〜SW7)を選択するものとする。スイッチをここではSW5,SW6,SW7の3つとしたが、この数に限定されないのは勿論である。
【0014】
図4に図3の変形例を示す。図3のコンパレータ群回路29の代りに、電圧−抵抗変換回路30を設けた点が特徴である。この回路30は、入力電圧が小さいときは高抵抗となり大きいときは低抵抗となるもので、具体的には、MOSFETのゲート電圧に対するオン電圧特性を用いるなどして、容易に実現することが可能である。
【0015】
図5はこの発明の第3の実施の形態を示す構成図である。
これは、図1に示すものに対し、スイッチ回路31およびディレイ回路32を付加した点が特徴である。すなわち、回路24の出力が‘H’のときはディレイ回路16から、ディレイ時間を回路16よりも長く設定しているディレイ回路32へと切り換えることにより、ゲート抵抗の切換えタイミング(SW3がオフするタイミング)を遅くし、損失の増加を低減するものである。なお、回路21の信号出力時間が回路22より短ければ回路16の方が動作するため、設計値通り(または以下)のターンオフ損失で素子を駆動することができる。
【0016】
図6はこの発明の第4の実施の形態を示す構成図である。
これは、図3に示すものに対し、デコーダ回路33、スイッチ回路34およびディレイ回路35,36等を付加して構成される。すなわち、コンパレータ群回路29の出力信号をデコーダ回路33に入力し、そのデコード信号にしたがってスイッチ回路34を動作させることにより、回路21と回路22の出力信号の差分時間の大きさに応じた適正なディレイ時間(差分時間が大きければディレイ時間を大きくし、差分時間が小さければディレイ時間を小さくするようにスイッチを選択する)で、ゲート抵抗の切換えを行なう。ディレイ回路をここでは16,34,35と3つ設けたが、この数に限定されないのは言うまでもない。
【0017】
図7に図6の変形例を示す。
これはディレイ回路を1つとし、そのディレイ時間を調整可能にしている。すなわち、ディレイ回路は通常は図8(a)のようなRCの時定数を用いて構成するが、ここでは例えば図8(b)に示すように、図8(a)の抵抗部分に図4で用いたと同様の電圧−抵抗変換回路38を接続したものである。これにより、ディレイ回路37はその入力電圧が大きい(ディレイ時間が短い)ほど、高抵抗となるようにする(ディレイ時間を長くする)ことができる。なお、電圧−抵抗変換回路38は、MOSFETのゲート電圧に対するオン電圧特性を用いるなどして実現できるのは、図4の場合と同様である。
以上では、主としてIGBTを例にして説明したが、この発明は、これと同様の電界効果トランジスタ(FET)等の電力用半導体素子についても適用することができるのは勿論である。
【0018】
【発明の効果】
この発明によれば、IGBTのゲート・エミッタ間電圧が設定電圧になるまでの時間を検出し、その時間に応じてゲート抵抗値または内部の回路定数を調整するようにしたので、ばらつきによって生じていたターンオフ損失の増加を軽減することが可能となる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示す構成図である。
【図2】図1の動作を説明するための波形図である。
【図3】この発明の第2の実施の形態を示す構成図である。
【図4】図3の変形例を示す構成図である。
【図5】この発明の第3の実施の形態を示す構成図である。
【図6】この発明の第4の実施の形態を示す構成図である。
【図7】図6の変形例を示す構成図である。
【図8】図7で用いられる遅延回路の具体例を示す回路図である。
【図9】インバータ主回路の従来例を示す概要図である。
【図10】一般的なIGBTドライブ回路の具体例を示す回路図である。
【図11】図10のターンオフ時の動作説明図である。
【図12】低抵抗のみでドライブしたときの図10の動作説明図である。
【図13】高抵抗のみでドライブしたときの図10の動作説明図である。
【図14】図10における低抵抗から高抵抗への切り換えタイミング例説明図である。
【符号の説明】
1…直流電源回路、2…インバータ回路、3…ドライブ回路、4…負荷、5…電源、6…オン,オフ信号生成回路、8,10,11…スイッチ素子、9,12,13,25…ゲート抵抗、14…電圧検出回路、15,20…コンパレータ回路、16,32,35,36,37…ディレイ回路、17,22…ワンショット回路、18,19,21,24,26,27…論理回路、23…D形フリップフロップ回路(DFF)、28…積分回路、29…コンパレータ群回路、30,38…電圧−抵抗変換回路、31,34…スイッチ回路、33…デコーダ回路。
Claims (4)
- 電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づきゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。 - 電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第3の検出回路と、その差分に応じてゲート抵抗値を変更する抵抗値変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。 - 電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその大小判別を行なう判別回路と、この判別回路の出力信号に基づき、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。 - 電力変換装置を構成する電力用半導体素子を駆動するゲート駆動回路において、
前記電力用半導体素子のゲート・エミッタ間電圧が設定電圧に達したことを検出する第1の検出回路と、所定の設定時刻から前記設定電圧に達するまでの時間相当量を検出する第2の検出回路と、その検出された時間相当量を設定時間相当量と比較しその差分を検出する第3の検出回路と、その差分に応じて、ターンオフ時において或る設定された時刻から、低抵抗より高抵抗のゲート抵抗に切り換えるまでの時間を変更する時間変更回路とを設けたことを特徴とする電力用半導体素子のゲート駆動回路。
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