JP4282008B2 - キャパシタ充電回路 - Google Patents

Description

本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するための複数の並列モニタ回路を備えたキャパシタ充電回路に関し、特にモニタ電圧を変更可能にした並列モニタ回路のスタンバイモードの設定に関する。

電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかし、電気二重層キャパシタは定格電圧が２.７Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策には、通常、並列モニタと呼ばれる充電均一化回路が用いられている。

図５は、特許第３３１３６４７号公報に開示されている並列モニタ回路の一部を示す図である。
図５では、並列モニタ回路を一つしか記載していないが、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、各キャパシタに設けられている並列モニタ回路は全て同じ構成をしているので、そのうちの１つについて説明を行う。
並列モニタ回路は、２つの基準電圧Ｖｒ１とＶｒ２、これらの基準電圧Ｖｒ１，Ｖｒ２とキャパシタＣ１の電圧を比較する比較回路ＣＭＰ、基準電圧Ｖｒ１とＶｒ２を切替える２つのスイッチＳ１、Ｓ２、キャパシタＣ１の充電電流をバイパスするトランジスタＴｒ１、および比較回路ＣＭＰの出力に基づいてスイッチＳ１，Ｓ２を切り替え制御するスイッチ制御回路で構成されている。

基準電圧Ｖｒ１は、キャパシタＣ１の満充電電圧で３Ｖ、基準電圧Ｖｒ２は満充電電圧より低い０.８Ｖに設定されている。充電の初期段階では、スイッチＳ１は基準電圧Ｖｒ２に接続されている。キャパシタＣ１の電圧が０.８Ｖに達すると比較回路ＣＭＰの出力が反転し、トランジスタＴｒ１をオンにする。トランジスタＴｒ１がオンすると、トランジスタＴｒ１を含めた回路の抵抗成分によって決まる時定数で、キャパシタＣ１を放電する。
スイッチ制御回路は全ての比較回路ＣＭＰの出力を監視しているので、キャパシタＣ１の放電動作を持続させている間に、他のキャパシタの充電電圧が設定値の０.８Ｖに達すると、スイッチＳ１を基準電圧Ｖｒ１に切替え、バイパスモードを解除し、満充電電圧の３Ｖまで充電する。

前記したように、並列モニタ回路は直列接続されたキャパシタの数だけ必要になるので、並列モニタ回路全体の規模は大きくなる。そこで、並列モニタ回路を複数内蔵した半導体装置の開発が進められている。しかし、並列モニタ回路を多数集積した場合でも、上記のスイッチ制御回路のように、比較回路ＣＭＰの出力を監視したり、基準電圧Ｖｒ１とＶｒ２を切替えたりする制御回路は、ＣＰＵ等を用いて構成するため、通常、別の半導体装置に分けるようにしていた。

さらに、従来の並列モニタ回路では、充電制御を行っていない間も比較回路ＣＭＰには電力が供給されており、電力の無駄が生じていた。一般的には、半導体装置に含まれる回路が動作を行わない場合は、その回路の動作を停止し、供給電力を少なくするスタンバイモードに移行させることが知られている。しかし、スタンバイモードに移行するには半導体装置にスタンバイ用の端子を設けて、半導体装置とは別に、前述のようなＣＰＵなどを含む制御回路からスタンバイ信号を供給するようにしていた。

特許第３３１３６４７号公報

しかしながら、並列モニタ回路を多数集積した半導体装置（ＩＣ）と並列モニタ回路を制御する制御回路を分離した場合は、並列モニタ回路を集積した半導体装置だけではその機能を働かせることができないばかりか、通電中に並列モニタ回路と制御回路の接続が外れた場合に、並列モニタ回路が誤動作をして、キャパシタに対し異常充電を行い、キャパシタを破壊してしまうことも考えられる。これは、ＩＣの制御端子がオープンになった場合にも、全く同じ状態になる。

（目的）
本発明の目的は、上述した実情を考慮してなされたものであって、ＩＣの制御端子がオープンになった場合や、並列モニタ回路に制御回路からの信号線が接続されていない状態で通電された場合に、並列モニタ回路の動作を禁止し、さらに消費電力を低下させるスタンバイモードに移行させるキャパシタ充電回路を提供することにある。

上記の課題を解決するために、本発明のキャパシタ充電回路は、直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されているバイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路が複数直列接続されたＩＣを複数個縦続接続し、制御回路から前記並列モニタ回路の前記電圧設定回路に入力されるモニタ電圧を設定するための全てのコード信号は、該ＩＣの（＋）電源に第１の抵抗を介してプルアップされており、該ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、前記複数個縦続接続されたＩＣのうち隣接するＩＣの制御端子間では、該制御端子の一つである下り信号の低電圧側ＩＣ接続出力端子が一つ低電圧側ＩＣヘ状態制御信号を出力し、対応する下り信号の高電圧側ＩＣ接続入力端子へ入力し、該制御端子の一つである上り信号の高電圧側ＩＣ接続出力端子が一つ高電圧側ＩＣへ状態制御信号を出力し、対応する上り信号の低電圧側ＩＣ接続入力端子へ入力し、
各ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＮｃｈオープンドレインのトランジスタを有し、該ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の上位側隣接ＩＣの低電圧側ＩＣ接続入力端子に接続された（＋）電源に接続された高抵抗素子からなる第２の抵抗に引っ張られて上位側隣接ＩＣの（＋）電源電圧になることを特徴としている（請求項１参照）。

また、前記各ＩＣの低電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＰｃｈオープンドレインのトランジスタを有し、該ＩＣの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の下位側隣接ＩＣの高電圧側ＩＣ接続入力端子に接続された（−）電源に接続された高抵抗素子からなる第３の抵抗に引っ張られて下位側隣接ＩＣの（−）電源電圧になることも特徴としている（請求項２参照）。
また、前記電圧設定回路に入力される全てのコード信号は、ＩＣの（＋）電源に抵抗を介してプルアップされており、ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、動作停止状態にすることを特徴としている（請求項３参照）。

また、前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号とマージをとり、該ＩＣの制御端子がオープンになった場合には、入力されたコード信号は全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、動作停止状態にすることも特徴としている（請求項４参照）。
また、前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号自体をコード化し、該ＩＣの制御端子がオープンになった場合には、入力されたコード信号は全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出して、前記キャパシタの異常電圧検出以外は動作停止状態にすることも特徴としている（請求項５参照）。

本発明によれば、モニタ電圧が変更可能な並列モニタ回路を複数含んだ半導体装置において、複数個のＩＣを縦続接続した各ＩＣの制御端子がオープンになった場合には、終端処理なしにＩＣの消費電流を削減する状態になるような回路を構成することができる（請求項１，２）。
また、ＩＣの制御端子がオープンになった場合には、モニタ電圧を設定するために複数ビットで構成されたコード信号が全てハイレベルになるようにして、並列モニタ回路をスタンバイモードに移行させることができ、さらにコード信号の全てのビットを半導体装置の電源にプルアップしたので、並列モニタ回路に制御回路からの信号線が接続されていない場合も、並列モニタ回路をスタンバイモードに移行させることができる（請求項３〜５）。
その結果、通電中に並列モニタ回路と制御回路の接続が外れた場合に、並列モニタ回路が誤動作をして、キャパシタに対し異常充電を行い、キャパシタを破壊してしまうことを防止することができる。
さらに、半導体装置にはスタンバイ専用端子設ける必要が無く、端子の節約ができ、端子数の少ない半導体パッケージの使用を可能としたので、パッケージのコストダウンが可能となった。
また、スタンバイ信号の配線も不要となったので、回路設計の負担も少なくなった。

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施例に係る半導体装置と制御回路との接続を示す図である。
図１において、１Ａは、破線で囲った部分が並列モニタ回路を複数含んだ半導体装置（ＩＣ）である。実施例では、５個の並列モニタ回路の例を示してあるが、並列モニタ回路の数は任意である。
制御回路２ＡはＣＰＵなどで構成され、半導体装置１Ａとは別の集積回路である。制御回路２Ａから、並列モニタ回路のモニタ電圧を設定する４ビットのコード信号ＲＣａ〜ｄが半導体装置１Ａに接続されている。半導体装置１Ａ内では、コード信号ＲＣａ〜ｄは全て半導体装置１Ａの電源Ｖｄｄに抵抗Ｒａ〜ｄを介してプルアップされている。また、コード信号ＲＣａ〜ｄは、半導体装置１Ａ内の全ての並列モニタ回路１〜５に接続されている。

このような構成のため、半導体装置１Ａと制御回路２Ａを接続しているコード信号ＲＣａ〜ｄ線が、何らかの原因で外れてしまった場合には、コード信号ＲＣａ〜ｄは全てハイレベルとして扱われることになる。
なお、図１では制御回路２Ａと半導体装置１Ａの間の接続は、モニタ電圧設定用のコード信号ＲＣａ〜ｄだけを記載しているが、実際には、後述するように、多くの信号線が接続されている。

図２は、本発明の一実施例に係る並列モニタ回路の内部回路構成図である。
半導体装置１Ａの端子Ｖｄｄと端子Ｖｓｓには電源ＶＢが接続されている。各並列モニタ回路に接続された端子Ｃｅｌｌｎ(以下ｎは整数)と端子Ｃｅｌｌｎ＋１の間にはキャパシタＣｎと、抵抗Ｒｎをエミッタに接続したバイパストランジスタＱｎが接続されている。
バイパストランジスタＱｎのベースは、端子Ｏｕｔｎを介してバイパスドライブトランジスタＭｎのドレインに接続されている。
半導体装置１Ａに含まれる並列モニタ回路１〜ｎの構成は全て同じなので、並列モニタ回路１について説明を行う。並列モニタ回路１は、電圧設定回路ＶＳ１、基準電圧Ｖｒ１、２つの比較回路ＣＭＰ１１，ＣＭＰ１２、出力制御回路ＯＣ１、バイパスドライブトランジスタＭ１で構成されている。

電圧設定回路ＶＳ１は、キャパシタＣ１の電圧に比例した電圧を生成する。また、比例定数は、制御回路２Ａから送られてくるコード信号ＲＣ１によって設定されている。コード信号ＲＣ１は４ビットのデジタル信号で、コードの組み合わせにより初期化から満充電までの１５種類のモニタ電圧を設定する。
比較回路ＣＭＰ１２は、入力回路にヒステリシスを持たせてあり、基準電圧Ｖｒ１と電圧設定回路ＶＳ１から出力される電圧ＶＳｏ１を比較し、出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。

比較回路ＣＭＰ１１の２つの入力はキャパシタＣ１の両端に接続されており、キャパシタＣ１が負電圧に充電されたことを検出するための比較回路である。負電圧の検出は、入力端子にヒステリシスを持たせたことで実現しており、キャパシタＣ１の電圧が−０.２Ｖになるとハイレベルを出力する。この信号はローボルテイジ検出信号ＬＶＤ１として制御回路２Ａに送られる。制御回路２Ａはローボルテイジ検出信号ＬＶＤ１を受け取ると、キャパシタの放電を停止する。

この比較回路ＣＭＰ１１は、キャパシタＣ１が過放電した場合を検出するもので、電気二重層キャパシタに逆電圧が印加されないようにするための保護回路である。
出力制御回路ＯＣ１は、制御回路２Ａから送られてくる出力イネーブル信号ＥＮＩＮ１により制御され、出力イネーブル信号ＥＮＩＮ１がアクティブのとき比較回路ＣＭＰ１２の出力をバイパスドライブトランジスタＭ１のゲートに接続する。

キャパシタＣ１の電圧が徐々に上昇し、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。この信号は、ハイボルテイジ検出信号ＨＶＤ１として制御回路２Ａに送られる。制御回路２Ａではハイボルテイジ検出信号ＨＶＤ１を受け取ると、所定の処理を行った後、出力イネーブル信号ＥＮＩＮ１を並列モニタ回路１に送り、出力制御回路ＯＣ１をアクティブにする。
出力制御回路ＯＣ１がアクティブになると、比較回路ＣＭＰ１２の出力がバイパスドライブトランジスタＭ１のゲートに接続されるので、バイパスドライブトランジスタＭ１はオンとなり、半導体装置１Ａに接続されているバイパストランジスタＱ１をオンにする。
バイパストランジスタＱ１がオンになると、キャパシタＣ１の充電電流を抵抗Ｒ１とバイパストランジスタＱ１を介してバイパスする。

制御回路２Ａは、各々の並列モニタ回路に接続されているキャパシタＣ１〜Ｃｎが満充電したと判断すると、コード信号ＲＣ１を全てハイレベルにしたコード信号を並列モニタ回路１に送る。電圧設定回路ＶＳ１は、このコード信号ＲＣ１を受信すると、並列モニタ回路１内の比較回路ＣＭＰ１１とＣＭＰ１２をスタンバイ状態に切替える。また、後述するように電圧設定回路ＶＳ１の消費電流も低減する。

図３は、図２における電圧設定回路ＶＳ１の詳細回路図である。
電圧設定回路ＶＳ１は、４ビットのコード信号ＲＣ１ａ〜ｄをデコードするデコーダ１３と、デコーダ１３の出力でオン／オフするアナログスイッチＡＳＷ１〜１５と、直列接続された抵抗ｒ０〜１８と、抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間にドレインとソースが接続されたＮＭＯＳトランジスタＭ１ａと、抵抗ｒ１６に並列接続されたヒューズ素子Ｆ１と、抵抗ｒ１７に並列接続されたアナログスイッチＡＳＷ１６と、アナログスイッチＡＳＷ１６の制御端子ＡＳＧＢに出力が接続されたインバータＩＮＶ１とで構成されている。
制御回路２Ａから送られてきた４ビットのコード信号ＲＣ１ａ〜ｄは、デコーダ１３でデコードされる。デコーダ１３の出力はＯＵＴ１〜１６までの１６本と、これらの出力を反転したＯＵＴ１Ｂ〜１６Ｂで構成されている。

図６は、デコーダ１３のコード信号ＲＣ１ａ〜ｄと出力信号ＯＵＴ１〜１６の関係を示すテーブルの図である。
出力信号ＯＵＴ１〜１６は、図６の左端のＮｏ．と同じ出力番号の端子がハイレベルになるので、出力信号ＯＵＴ４〜１３はテーブルの内容の記載を省略してある。また、出力信号ＯＵＴ１Ｂ〜１６Ｂ信号は、ＯＵＴ１〜１６信号を反転した信号であるため、テーブルの記載を割愛した。

図４は、本発明の一実施例に係るアナログスイッチの回路構成図である。
デコーダ１３の出力ＯＵＴ１とＯＵＴ１Ｂは、アナログスイッチＡＳＷ１の制御端子ＡＳＧとＡＳＧＢに接続されている。同様に、デコーダ１３の出力ＯＵＴ２〜１５とＯＵＴ２Ｂ〜１５Ｂは、アナログスイッチＡＳＷ２〜１５の制御端子ＡＳＧとＡＳＧＢに接続されている。
アナログスイッチＡＳＷ１〜１６は、図４の示すように、ＮＭＯＳトランジスタ１０ＡとＰＭＯＳトランジスタ１１Ａを並列に接続した一般的な構成のものが使用できる。
アナログスイッチＡＳＷ１〜１５の入力ＩＮは、全て抵抗ｒ０と抵抗ｒ１の交点に接続されている。また、アナログスイッチＡＳＷ１の出力ＯＵＴは、抵抗ｒ１と抵抗ｒ２の交点に接続されている。同様に、アナログスイッチＡＳＷｎは、抵抗ｒｎと抵抗ｒｎ＋１の交点に接続されている。

抵抗ｒ１６には、ヒューズＦ１が並列に接続されている。トリミングにより、このヒューズＦ１を切断するかしないかで、電圧設定回路ＶＳ１で設定可能な電圧範囲を変えることができるので、１つの回路構成で電圧範囲が異なる２種類の半導体装置を供給可能にしている。
抵抗ｒ１７の両端には、アナログスイッチＡＳＷ１６の入力ＩＮと出力ＯＵＴが接続されており、アナログスイッチＡＳＷ１６の制御端子ＡＳＧには比較回路ＣＭＰ１２の出力が、ＡＳＧＢには比較回路ＣＭＰ１２の出力をインバータＩＮＶ１で反転した出力が接続されている。

抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間に接続されたＮＭＯＳトランジスタＭ１ａのゲートは、デコーダ１３の出力ＯＵＴ１６Ｂに接続されている。
電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、抵抗ｒ０と抵抗ｒ１の交点から取り出され、比較回路ＣＭＰ１２の反転入力に接続されている。
比較回路ＣＭＰ１２の非反転入力と端子Ｃｅｌｌ１(Vdd)間には、基準電圧Ｖｒ１が接続されている。
コード信号ＲＣ１ａ〜ｄの組み合わせが図６のＮｏ.１〜１５までの間は、アナログスイッチＡＳＷ１〜１５の何れか一つがオンしている。このとき、デコーダ１３の出力ＯＵＴ１６Ｂはハイレベルになっているので、ＮＭＯＳトランジスタＭ１ａはオンとなり、直列抵抗を端子Ｃｅｌｌ２に接続する。また、抵抗ｒ０の他端は電源Ｖｄｄに接続されているので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、電源電圧Ｖｄｄを抵抗ｒ０と抵抗１から１８までの和で分圧した電圧となる。

今、アナログスイッチＡＳＷｎがオンすると、そのアナログスイッチＡＳＷｎの入力ＩＮと出力ＯＵＴに挟まれた抵抗ｒ１〜抵抗ｒｎがショートされるため、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は低下する。すなわち、抵抗ｒ０の電圧降下が大きくなるので、ｎが大きいほどモニタ電圧を低く設定することになる。
すなわち、コード信号ＲＣ１の組み合わせで、オンさせるアナログスイッチＡＳＷを任意に設定することで、キャパシタＣ１のバイパスを行うモニタ電圧を任意に設定することができる。

キャパシタＣ１の充電初期は、端子Ｃｅｌｌ１と端子Ｃｅｌｌ２間の電圧が小さいので、抵抗ｒ０の両端の電圧は基準電圧Ｖｒ１より小さく、比較回路ＣＭＰ１２の出力はローレベルとなる。キャパシタＣ１の充電が進んで抵抗ｒ０の両端の電圧が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２の出力はハイレベルに反転する。これから先の動作は、図２で述べた通りである。

制御回路２Ａは、各々の並列モニタ回路に接続されているキャパシタが満充電したと判断すると、コード信号ＲＣ１ａ〜ｄを全てハイレベルにし、図６に示す組み合わせテーブルのＮｏ.１６の条件を出力する。その結果、デコーダ１３の出力ＯＵＴ１６がハイレベル、ＯＵＴ１６Ｂがローレベルとなるので、ＮＭＯＳトランジスタＭ１ａはオフして、直列抵抗ｒ０〜ｒ１８には電流が流れなくなる。更に、デコーダ１３の出力ＯＵＴ１６は比較回路ＣＭＰ１２のイネーブル端子ＥＮに接続されているので、比較回路ＣＭＰ１２の動作を禁止し、低消費電力のスタンバイモードに移行させる。

図２に示したように、比較回路ＣＭＰ１１のイネーブル端子ＥＮにも接続されているので、比較回路ＣＭＰ１１もスタンバイモードに移行する。
このように、並列モニタ回路をスタンバイ状態に切替える信号を、電圧設定回路ＶＳ１の電圧設定用コード信号ＲＣ１を全てハイレベルの組み合わせにしたので、何らかの原因で、半導体装置１Ａと制御回路２Ａの接続が外れ、半導体装置１Ａのコード信号端子がオープンになった場合は、並列モニタ回路はスタンバイモードに移行するため、キャパシタＣ１〜ｎを異常充電することが無くなった。
さらに、スタンバイ専用の端子を設けることなく、スタンバイ動作を実現させることが可能となった。

最後に、抵抗ｒ１７とアナログスイッチＡＳＷ１６の動作を説明する。比較回路ＣＭＰ１２の出力がローレベルのときは、アナログスイッチＡＳＷ１６はオフとなり、抵抗ｒ１７が直列抵抗に加わる。しかし、比較回路ＣＭＰ１２の出力がハイレベルになるとアナログスイッチＡＳＷ１６はオンとなり、抵抗ｒ１７をショートするので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１を低下させる。電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は比較回路ＣＭＰ１２の反転入力に接続されているので、結果的に比較回路ＣＭＰ１２の入力にヒステリシス特性を与えていることになる。

図７は、本発明の複数の半導体装置間の制御端子の接続方法を示す図である。
図７に示すように、制御回路（コントロール用マイコン）２Ａからの状態制御信号は上り信号になる。制御回路２Ａからの状態制御信号が、ＩＣ１の低電圧側ＩＣ接続端子へ入力される。ＩＣ１に入力した上り信号は、内部回路で信号変換を施し、高電圧側ＩＣ接続端子からＩＣ２の低電圧側ＩＣ接続端子へ入力される。これを繰り返して一番電圧の高いＩＣまで状態制御信号を伝達する。

制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図７に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、および低電圧側ＩＣ接続入力端子となる。

このように、直列に複数接続されたＩＣの動作状態を最下部のＩＣから一段ずつ上へコントロールするので、１つの信号につき状態制御のために２端子が必要となる。従って、複数の状態制御が必要な場合には、１つの状態のＯＮ／ＯＦＦに２端子使用することは、ＩＣにした場合に製造コストの増加に繋がる。

これを回避するために、本実施例では、電圧コードの必要がない状態制御信号とコード信号とのマージをとる方法と、状態制御信号をコード化して信号線をマージする方法を採用する。
これにより、並列モニタ回路内部をスタンバイモードにするための端子は勿論のこと、配線も不要にすることができる。また、端子の少ないパッケージを用いるので、パッケージのコストダウンも可能になる。

図８は、本発明の一実施例に係る制御端子の具体的接続方法を示す図である。
図８（ａ）は上り信号セット（低電圧側入力端子と高電圧側出力端子），（ｂ）は下り信号セット（高電圧側入力端子と低電圧側出力端子）を示している。図に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレインであり、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素子の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレインであり、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。

図８（ａ）で、ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧側ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。

ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。

図８（ｂ）で、ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。

ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものでなく、その他種々の方式に対応するものである。

本発明では、制御回路２Ａが外れた場合の誤動作を回避することができる。放電時は制御回路２Ａを外して使用することを想定した場合、ＩＣの動作は必要ないにもかかわらず、消費電力を必要とすることは問題であるので、暴走を回避させる。
すなわち、図８（ａ）で、ＩＣの制御端子がオープンになった場合、ＮｃｈオープンドレインはＯＦＦとなり、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になる。

本発明においては、制御回路２Ａが外れて、ＩＣの制御端子がオープンになった場合にも、終端処理なしでＩＣの消費電流を削減する状態になるような回路構成を備えている。
１番目の方法は、図１に示すように、半導体装置１Ａ内では、コード信号ＲＣａ〜ｄは全て半導体装置１Ａの電源Ｖｄｄに抵抗Ｒａ〜ｄを介してプルアップされている。また、コード信号ＲＣａ〜ｄは、半導体装置１Ａ内の全ての並列モニタ回路１〜５に接続されている。
このような構成のため、半導体装置１Ａと制御回路２Ａを接続しているコード信号ＲＣａ〜ｄ線が、何らかの原因で外れてしまった場合には、コード信号ＲＣａ〜ｄは全てハイレベルとして扱われることになる。図６に示すテーブルに示すように、全てハイレベルの場合には、電圧設定回路の出力端子ＯＵＴ１６になってＩＣの内部回路をスタンバイ状態にする。

２番目の方法は、コード信号ＲＣａ〜ｄを、電圧設定コードが必要のない前記状態制御信号とのマージをとる方法である。すなわち、直列に複数接続されたＩＣの動作状態を最下部のＩＣから一段ずつ上へコントロールするので、１つの信号につき状態制御のために２端子が必要となる。従って、複数の状態制御が必要な場合には、１つの状態のＯＮ／ＯＦＦに２端子使用することは、ＩＣにした場合に製造コストの増加に繋がる。
これを回避するために、電圧コードの必要がない状態制御信号とコード信号とのマージをとることにより、端子数を増加することなく、半導体装置１Ａの内部をスタンバイ状態にすることができる。

３番目の方法は、前記状態制御信号自体をコード化することで、信号線をマージする方法である。すなわち、前述のように、４種類の高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、および低電圧側ＩＣ接続入力端子を介してコード化した状態制御信号で信号線をマージすることにより、端子数を増加することなく、半導体装置１Ａの内部をスタンバイ状態にすることができる。
これにより、並列モニタ回路内部をスタンバイモードにするための端子は勿論のこと、
配線も不要にすることができる。また、端子の少ないパッケージを用いるので、パッケー
ジのコストダウンも可能になる。

本発明の一実施例に係る半導体装置と制御回路の接続図である。 本発明の一実施例に係る並列モニタ回路の詳細回路図である。 本発明の一実施例に係る電圧設定回路の詳細回路図である。 本発明の一実施例に係るアナログスイッチの回路図である。 従来技術を説明する並列モニタ回路の回路図である。 本発明の一実施例に係るデコーダの真理値表を示すテーブル図である。 本発明の一実施例に係る制御端子の接続方法を示す図である。 本発明の一実施例に係る制御端子の具体的接続方法を示す図である。

符号の説明

１Ａ…半導体装置に含まれている並列モニタ回路、２Ａ…制御回路、
ＲＣａ〜ＲＣｄ…コード信号線、Ｒａ〜Ｒｄ…プルアップ抵抗、
Ｑ１〜Ｑ５…バイパストランジスタ、ＶＳ１…電圧設定回路、ＣＭＰ１，２…比較回路、
ＯＣ１…出力制御回路、Ｍ１…パイバイドライブトランジスタ、
Ｏｕｔ１〜５…比較回路の出力端子、Ｖｒ１，Ｖｒ２…基準電圧、１３…デコーダ、
ＡＳＷ１〜１６…アナログスイッチ、ＩＮＶ１…インバータ、Ｆ１…ヒューズ、
Ｍ１ａ…充電完了信号生成用ＮｃｈＭＯＳトランジスタ、ＥＮ１…イネーブル端子、
１０Ａ…アナログスイッチを構成するＮｃｈＭＯＳトランジスタ、
１１Ａ…アナログスイッチを構成するＰｃｈＭＯＳトランジスタ。

Claims (5)

1. 直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されているバイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路が複数直列接続されたＩＣを複数個縦続接続し、制御回路から前記並列モニタ回路の前記電圧設定回路に入力されるモニタ電圧を設定するための全てのコード信号は、該ＩＣの（＋）電源に第１の抵抗を介してプルアップされており、該ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、
   前記複数個縦続接続されたＩＣのうち隣接するＩＣの制御端子間では、該制御端子の一つである下り信号の低電圧側ＩＣ接続出力端子が一つ低電圧側ＩＣヘ状態制御信号を出力し、対応する下り信号の高電圧側ＩＣ接続入力端子へ入力し、該制御端子の一つである上り信号の高電圧側ＩＣ接続出力端子が一つ高電圧側ＩＣへ状態制御信号を出力し、対応する上り信号の低電圧側ＩＣ接続入力端子へ入力し、
   各ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＮｃｈオープンドレインのトランジスタを有し、
   該ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の上位側隣接ＩＣの低電圧側ＩＣ接続入力端子に接続された（＋）電源に接続された高抵抗素子からなる第２の抵抗に引っ張られて上位側隣接ＩＣの（＋）電源電圧になることを特徴とするキャパシタ充電回路。
2. 請求項１に記載のキャパシタ充電回路において、
   前記各ＩＣの低電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＰｃｈオープンドレインのトランジスタを有し、
   該ＩＣの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の下位側隣接ＩＣの高電圧側ＩＣ接続入力端子に接続された（−）電源に接続された高抵抗素子からなる第３の抵抗に引っ張られて下位側隣接ＩＣの（−）電源電圧になることを特徴とするキャパシタ充電回路。
3. 請求項１または２に記載のキャパシタ充電回路において、
   前記ＩＣの制御端子がオープンになった場合、前記電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、該ＩＣの内部回路を動作停止状態にすることを特徴とするキャパシタ充電回路。
4. 請求項１または２に記載のキャパシタ充電回路において、
   前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号とマージをとり、
   該ＩＣの制御端子がオープンになった場合には、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、該ＩＣの内部回路を動作停止状態にすることを特徴とするキャパシタ充電回路。
5. 請求項１または２記載のキャパシタ充電回路において、
   前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号自体をコード化し、
   該ＩＣの制御端子がオープンになった場合には、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、前記キャパシタの異常電圧検出以外は動作停止状態にすることを特徴とするキャパシタ充電回路。

Images