JP4282008B2

JP4282008B2 - Capacitor charging circuit

Info

Publication number: JP4282008B2
Application number: JP2004096103A
Authority: JP
Inventors: 公一矢野; 明彦藤原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2009-06-17
Anticipated expiration: 2024-03-29
Also published as: JP2005287154A

Description

本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するための複数の並列モニタ回路を備えたキャパシタ充電回路に関し、特にモニタ電圧を変更可能にした並列モニタ回路のスタンバイモードの設定に関する。 The present invention relates to a capacitor charging circuit including a plurality of parallel monitor circuits for uniformly charging a plurality of electric double layer capacitors connected in series, and more particularly, setting of a standby mode of a parallel monitor circuit capable of changing a monitor voltage About.

電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかし、電気二重層キャパシタは定格電圧が２.７Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策には、通常、並列モニタと呼ばれる充電均一化回路が用いられている。 The electric double layer capacitor can be rapidly charged as compared with a secondary battery that takes time to charge. Moreover, the electric double layer capacitor has an advantage not found in secondary batteries that it can store a large amount of energy. However, since the rated voltage of the electric double layer capacitor is as low as about 2.7 V, usually a plurality of capacitors are connected in series to ensure the necessary voltage.
When charging a plurality of large-capacity capacitors connected in series in this way, the problem is non-uniform charging caused by capacitance differences of the capacitors, self-charging, self-discharging, and the like.
For this measure, a charge equalization circuit called a parallel monitor is usually used.

図５は、特許第３３１３６４７号公報に開示されている並列モニタ回路の一部を示す図である。
図５では、並列モニタ回路を一つしか記載していないが、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、各キャパシタに設けられている並列モニタ回路は全て同じ構成をしているので、そのうちの１つについて説明を行う。
並列モニタ回路は、２つの基準電圧Ｖｒ１とＶｒ２、これらの基準電圧Ｖｒ１，Ｖｒ２とキャパシタＣ１の電圧を比較する比較回路ＣＭＰ、基準電圧Ｖｒ１とＶｒ２を切替える２つのスイッチＳ１、Ｓ２、キャパシタＣ１の充電電流をバイパスするトランジスタＴｒ１、および比較回路ＣＭＰの出力に基づいてスイッチＳ１，Ｓ２を切り替え制御するスイッチ制御回路で構成されている。 FIG. 5 is a diagram showing a part of the parallel monitor circuit disclosed in Japanese Patent No. 3313647.
Although only one parallel monitor circuit is shown in FIG. 5, the parallel monitor circuit is provided for each capacitor connected in series, and all the parallel monitor circuits provided in each capacitor have the same configuration. Therefore, one of them will be described.
The parallel monitor circuit includes two reference voltages Vr1 and Vr2, a comparison circuit CMP for comparing the reference voltages Vr1 and Vr2 with the voltage of the capacitor C1, two switches S1 and S2 for switching the reference voltages Vr1 and Vr2, and charging of the capacitor C1. A transistor Tr1 that bypasses the current and a switch control circuit that switches and controls the switches S1 and S2 based on the output of the comparison circuit CMP.

基準電圧Ｖｒ１は、キャパシタＣ１の満充電電圧で３Ｖ、基準電圧Ｖｒ２は満充電電圧より低い０.８Ｖに設定されている。充電の初期段階では、スイッチＳ１は基準電圧Ｖｒ２に接続されている。キャパシタＣ１の電圧が０.８Ｖに達すると比較回路ＣＭＰの出力が反転し、トランジスタＴｒ１をオンにする。トランジスタＴｒ１がオンすると、トランジスタＴｒ１を含めた回路の抵抗成分によって決まる時定数で、キャパシタＣ１を放電する。
スイッチ制御回路は全ての比較回路ＣＭＰの出力を監視しているので、キャパシタＣ１の放電動作を持続させている間に、他のキャパシタの充電電圧が設定値の０.８Ｖに達すると、スイッチＳ１を基準電圧Ｖｒ１に切替え、バイパスモードを解除し、満充電電圧の３Ｖまで充電する。 The reference voltage Vr1 is set to 3V as the full charge voltage of the capacitor C1, and the reference voltage Vr2 is set to 0.8V which is lower than the full charge voltage. In the initial stage of charging, the switch S1 is connected to the reference voltage Vr2. When the voltage of the capacitor C1 reaches 0.8V, the output of the comparison circuit CMP is inverted to turn on the transistor Tr1. When the transistor Tr1 is turned on, the capacitor C1 is discharged with a time constant determined by the resistance component of the circuit including the transistor Tr1.
Since the switch control circuit monitors the outputs of all the comparison circuits CMP, when the charge voltage of the other capacitor reaches the set value of 0.8 V while continuing the discharge operation of the capacitor C1, the switch S1. Is switched to the reference voltage Vr1, the bypass mode is canceled, and the battery is charged up to 3V of the full charge voltage.

前記したように、並列モニタ回路は直列接続されたキャパシタの数だけ必要になるので、並列モニタ回路全体の規模は大きくなる。そこで、並列モニタ回路を複数内蔵した半導体装置の開発が進められている。しかし、並列モニタ回路を多数集積した場合でも、上記のスイッチ制御回路のように、比較回路ＣＭＰの出力を監視したり、基準電圧Ｖｒ１とＶｒ２を切替えたりする制御回路は、ＣＰＵ等を用いて構成するため、通常、別の半導体装置に分けるようにしていた。 As described above, since the number of parallel monitor circuits required is equal to the number of capacitors connected in series, the scale of the parallel monitor circuit as a whole increases. Therefore, development of semiconductor devices incorporating a plurality of parallel monitor circuits is underway. However, even when a large number of parallel monitor circuits are integrated, a control circuit that monitors the output of the comparison circuit CMP and switches between the reference voltages Vr1 and Vr2 is configured using a CPU or the like, as in the above switch control circuit. For this reason, the semiconductor device is usually divided into different semiconductor devices.

さらに、従来の並列モニタ回路では、充電制御を行っていない間も比較回路ＣＭＰには電力が供給されており、電力の無駄が生じていた。一般的には、半導体装置に含まれる回路が動作を行わない場合は、その回路の動作を停止し、供給電力を少なくするスタンバイモードに移行させることが知られている。しかし、スタンバイモードに移行するには半導体装置にスタンバイ用の端子を設けて、半導体装置とは別に、前述のようなＣＰＵなどを含む制御回路からスタンバイ信号を供給するようにしていた。 Further, in the conventional parallel monitor circuit, power is supplied to the comparison circuit CMP even when charging control is not performed, and power is wasted. Generally, when a circuit included in a semiconductor device does not operate, it is known to stop the operation of the circuit and shift to a standby mode in which power supply is reduced. However, in order to shift to the standby mode, a standby terminal is provided in the semiconductor device, and a standby signal is supplied from a control circuit including the CPU as described above separately from the semiconductor device.

特許第３３１３６４７号公報Japanese Patent No. 3313647

しかしながら、並列モニタ回路を多数集積した半導体装置（ＩＣ）と並列モニタ回路を制御する制御回路を分離した場合は、並列モニタ回路を集積した半導体装置だけではその機能を働かせることができないばかりか、通電中に並列モニタ回路と制御回路の接続が外れた場合に、並列モニタ回路が誤動作をして、キャパシタに対し異常充電を行い、キャパシタを破壊してしまうことも考えられる。これは、ＩＣの制御端子がオープンになった場合にも、全く同じ状態になる。 However, when a semiconductor device (IC) in which a large number of parallel monitor circuits are integrated and a control circuit that controls the parallel monitor circuit are separated, not only the semiconductor device in which the parallel monitor circuit is integrated cannot function, but also the energization. When the connection between the parallel monitor circuit and the control circuit is disconnected during the operation, the parallel monitor circuit may malfunction and perform abnormal charging on the capacitor, thereby destroying the capacitor. This is exactly the same when the IC control terminal is open.

（目的）
本発明の目的は、上述した実情を考慮してなされたものであって、ＩＣの制御端子がオープンになった場合や、並列モニタ回路に制御回路からの信号線が接続されていない状態で通電された場合に、並列モニタ回路の動作を禁止し、さらに消費電力を低下させるスタンバイモードに移行させるキャパシタ充電回路を提供することにある。 (the purpose)
The object of the present invention has been made in consideration of the above-described circumstances, and is energized when the control terminal of the IC is open or when the signal line from the control circuit is not connected to the parallel monitor circuit. It is an object of the present invention to provide a capacitor charging circuit that prohibits the operation of a parallel monitor circuit and shifts to a standby mode that further reduces power consumption.

上記の課題を解決するために、本発明のキャパシタ充電回路は、直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されているバイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路が複数直列接続されたＩＣを複数個縦続接続し、制御回路から前記並列モニタ回路の前記電圧設定回路に入力されるモニタ電圧を設定するための全てのコード信号は、該ＩＣの（＋）電源に第１の抵抗を介してプルアップされており、該ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、前記複数個縦続接続されたＩＣのうち隣接するＩＣの制御端子間では、該制御端子の一つである下り信号の低電圧側ＩＣ接続出力端子が一つ低電圧側ＩＣヘ状態制御信号を出力し、対応する下り信号の高電圧側ＩＣ接続入力端子へ入力し、該制御端子の一つである上り信号の高電圧側ＩＣ接続出力端子が一つ高電圧側ＩＣへ状態制御信号を出力し、対応する上り信号の低電圧側ＩＣ接続入力端子へ入力し、
各ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＮｃｈオープンドレインのトランジスタを有し、該ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の上位側隣接ＩＣの低電圧側ＩＣ接続入力端子に接続された（＋）電源に接続された高抵抗素子からなる第２の抵抗に引っ張られて上位側隣接ＩＣの（＋）電源電圧になることを特徴としている（請求項１参照）。 In order to solve the above-described problems, the capacitor charging circuit of the present invention applies a DC power source to a plurality of capacitors connected in series, and charges each of the capacitors in order to uniformly charge the capacitors. When a monitor voltage set by the voltage setting circuit is exceeded, a plurality of parallel monitor circuits that control bypass transistors connected to each of the capacitors and bypass the charging current of the capacitors are connected in series. All the code signals for setting the monitor voltage input from the control circuit to the voltage setting circuit of the parallel monitor circuit are pulled through the first resistor to the (+) power source of the IC. When the control terminal of the IC is open, all the input code signals are treated as high level, so that the voltage setting is From the output terminal of the circuit to the internal circuit of the IC sends a standby mode signal, wherein in the control terminals of the adjacent IC among a plurality cascaded IC, downlink signal low voltage side of which is one of the control terminals One IC connection output terminal outputs a state control signal to the low voltage side IC, inputs it to the corresponding high voltage side IC connection input terminal of the down signal, and the high voltage side IC of the up signal that is one of the control terminals. One connection output terminal outputs a state control signal to the high voltage side IC, and inputs to the low voltage side IC connection input terminal of the corresponding upstream signal,
The high voltage side IC connection output terminal, which is one of the control terminals of each IC, has an Nch open drain transistor that is turned off when the IC is open, and the high voltage side IC connection output that is one of the control terminals of the IC Although the terminal is floating alone, it is pulled by the second resistor composed of the high resistance element connected to the (+) power supply connected to the low voltage side IC connection input terminal of the corresponding upper side adjacent IC on the receiving side. Thus, the power supply voltage is the (+) power supply voltage of the upper side adjacent IC (refer to claim 1).

また、前記各ＩＣの低電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＰｃｈオープンドレインのトランジスタを有し、該ＩＣの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の下位側隣接ＩＣの高電圧側ＩＣ接続入力端子に接続された（−）電源に接続された高抵抗素子からなる第３の抵抗に引っ張られて下位側隣接ＩＣの（−）電源電圧になることも特徴としている（請求項２参照）。
また、前記電圧設定回路に入力される全てのコード信号は、ＩＣの（＋）電源に抵抗を介してプルアップされており、ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、動作停止状態にすることを特徴としている（請求項３参照）。 In addition, each IC has a Pch open drain transistor which is turned OFF when the low voltage side IC connection output terminal of the IC is open, and the low voltage side IC connection output terminal of the IC is floating alone, The (−) power supply voltage of the lower side adjacent IC is pulled by the third resistor composed of the high resistance element connected to the (−) power source connected to the high voltage side IC connection input terminal of the lower side adjacent IC on the receiving side. (Refer to claim 2).
Further, all the code signals input to the voltage setting circuit are pulled up to the (+) power source of the IC via a resistor, and when the IC control terminal is opened, the input code signal is Since all are treated as high level, a standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, and the operation is stopped (see claim 3).

また、前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号とマージをとり、該ＩＣの制御端子がオープンになった場合には、入力されたコード信号は全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、動作停止状態にすることも特徴としている（請求項４参照）。
また、前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号自体をコード化し、該ＩＣの制御端子がオープンになった場合には、入力されたコード信号は全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出して、前記キャパシタの異常電圧検出以外は動作停止状態にすることも特徴としている（請求項５参照）。 Further, all the code signals input to the voltage setting circuit are merged with a state control signal transmitted between the control terminals when a plurality of ICs including a plurality of the parallel monitor circuits are connected in cascade. When the control terminal of the IC is open, all the input code signals are treated as high level, so that the standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, and the operation is stopped. It is also characterized by a state (see claim 4).
In addition, all the code signals input to the voltage setting circuit are encoded as state control signals themselves transmitted between the control terminals when a plurality of ICs including a plurality of the parallel monitor circuits are connected in cascade. When the control terminal of the IC is opened, all the input code signals are handled as high level, so that a standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, Other than detecting the abnormal voltage of the capacitor, the operation is also stopped (see claim 5).

本発明によれば、モニタ電圧が変更可能な並列モニタ回路を複数含んだ半導体装置において、複数個のＩＣを縦続接続した各ＩＣの制御端子がオープンになった場合には、終端処理なしにＩＣの消費電流を削減する状態になるような回路を構成することができる（請求項１，２）。
また、ＩＣの制御端子がオープンになった場合には、モニタ電圧を設定するために複数ビットで構成されたコード信号が全てハイレベルになるようにして、並列モニタ回路をスタンバイモードに移行させることができ、さらにコード信号の全てのビットを半導体装置の電源にプルアップしたので、並列モニタ回路に制御回路からの信号線が接続されていない場合も、並列モニタ回路をスタンバイモードに移行させることができる（請求項３〜５）。
その結果、通電中に並列モニタ回路と制御回路の接続が外れた場合に、並列モニタ回路が誤動作をして、キャパシタに対し異常充電を行い、キャパシタを破壊してしまうことを防止することができる。
さらに、半導体装置にはスタンバイ専用端子設ける必要が無く、端子の節約ができ、端子数の少ない半導体パッケージの使用を可能としたので、パッケージのコストダウンが可能となった。
また、スタンバイ信号の配線も不要となったので、回路設計の負担も少なくなった。 According to the present invention, in a semiconductor device including a plurality of parallel monitor circuits whose monitor voltages can be changed, when a control terminal of each IC in which a plurality of ICs are cascade-connected is opened, the IC is not terminated. It is possible to configure a circuit that reduces the current consumption.
When the control terminal of the IC is opened, the parallel monitor circuit is shifted to the standby mode by setting all the code signals composed of a plurality of bits to the high level in order to set the monitor voltage. In addition, since all the bits of the code signal are pulled up to the power supply of the semiconductor device, the parallel monitor circuit can be shifted to the standby mode even when the signal line from the control circuit is not connected to the parallel monitor circuit. (Claims 3 to 5).
As a result, when the connection between the parallel monitor circuit and the control circuit is disconnected during energization, it is possible to prevent the parallel monitor circuit from malfunctioning, abnormally charging the capacitor, and destroying the capacitor. .
In addition, it is not necessary to provide a dedicated standby terminal for the semiconductor device, the number of terminals can be saved, and the use of a semiconductor package with a small number of terminals is possible, so that the cost of the package can be reduced.
Also, the standby signal wiring is no longer necessary, reducing the circuit design burden.

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施例に係る半導体装置と制御回路との接続を示す図である。
図１において、１Ａは、破線で囲った部分が並列モニタ回路を複数含んだ半導体装置（ＩＣ）である。実施例では、５個の並列モニタ回路の例を示してあるが、並列モニタ回路の数は任意である。
制御回路２ＡはＣＰＵなどで構成され、半導体装置１Ａとは別の集積回路である。制御回路２Ａから、並列モニタ回路のモニタ電圧を設定する４ビットのコード信号ＲＣａ〜ｄが半導体装置１Ａに接続されている。半導体装置１Ａ内では、コード信号ＲＣａ〜ｄは全て半導体装置１Ａの電源Ｖｄｄに抵抗Ｒａ〜ｄを介してプルアップされている。また、コード信号ＲＣａ〜ｄは、半導体装置１Ａ内の全ての並列モニタ回路１〜５に接続されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram illustrating a connection between a semiconductor device and a control circuit according to an embodiment of the present invention.
In FIG. 1, reference numeral 1A denotes a semiconductor device (IC) in which a portion surrounded by a broken line includes a plurality of parallel monitor circuits. In the embodiment, an example of five parallel monitor circuits is shown, but the number of parallel monitor circuits is arbitrary.
The control circuit 2A is composed of a CPU or the like, and is an integrated circuit different from the semiconductor device 1A . From the control circuit 2 A, 4-bit code signal RCa~d for setting the monitor voltage of the parallel monitor circuits are connected to the semiconductor device 1A. In the semiconductor device 1A, all the code signals RCa to RCd are pulled up to the power source Vdd of the semiconductor device 1A via the resistors Ra to d. The code signals RCa to RC are connected to all the parallel monitor circuits 1 to 5 in the semiconductor device 1A.

このような構成のため、半導体装置１Ａと制御回路２Ａを接続しているコード信号ＲＣａ〜ｄ線が、何らかの原因で外れてしまった場合には、コード信号ＲＣａ〜ｄは全てハイレベルとして扱われることになる。
なお、図１では制御回路２Ａと半導体装置１Ａの間の接続は、モニタ電圧設定用のコード信号ＲＣａ〜ｄだけを記載しているが、実際には、後述するように、多くの信号線が接続されている。 Due to such a configuration, when the code signals RCa to d connecting the semiconductor device 1A and the control circuit 2A are disconnected for some reason, the code signals RCa to d are all handled as a high level. It will be.
In FIG. 1, the connection between the control circuit 2A and the semiconductor device 1A describes only the monitor voltage setting code signals RCa to RCd. However, as will be described later, many signal lines are actually used. It is connected.

図２は、本発明の一実施例に係る並列モニタ回路の内部回路構成図である。
半導体装置１Ａの端子Ｖｄｄと端子Ｖｓｓには電源ＶＢが接続されている。各並列モニタ回路に接続された端子Ｃｅｌｌｎ(以下ｎは整数)と端子Ｃｅｌｌｎ＋１の間にはキャパシタＣｎと、抵抗Ｒｎをエミッタに接続したバイパストランジスタＱｎが接続されている。
バイパストランジスタＱｎのベースは、端子Ｏｕｔｎを介してバイパスドライブトランジスタＭｎのドレインに接続されている。
半導体装置１Ａに含まれる並列モニタ回路１〜ｎの構成は全て同じなので、並列モニタ回路１について説明を行う。並列モニタ回路１は、電圧設定回路ＶＳ１、基準電圧Ｖｒ１、２つの比較回路ＣＭＰ１１，ＣＭＰ１２、出力制御回路ＯＣ１、バイパスドライブトランジスタＭ１で構成されている。 FIG. 2 is an internal circuit configuration diagram of a parallel monitor circuit according to an embodiment of the present invention.
A power supply VB is connected to the terminal Vdd and the terminal Vss of the semiconductor device 1A. A capacitor Cn and a bypass transistor Qn having a resistor Rn connected to the emitter are connected between a terminal Celln (hereinafter n is an integer) connected to each parallel monitor circuit and a terminal Celln + 1.
The base of the bypass transistor Qn is connected to the drain of the bypass drive transistor Mn via the terminal Outn.
Since the parallel monitor circuits 1 to n included in the semiconductor device 1A have the same configuration, the parallel monitor circuit 1 will be described. The parallel monitor circuit 1 includes a voltage setting circuit VS1, a reference voltage Vr1, two comparison circuits CMP11 and CMP12, an output control circuit OC1, and a bypass drive transistor M1.

電圧設定回路ＶＳ１は、キャパシタＣ１の電圧に比例した電圧を生成する。また、比例定数は、制御回路２Ａから送られてくるコード信号ＲＣ１によって設定されている。コード信号ＲＣ１は４ビットのデジタル信号で、コードの組み合わせにより初期化から満充電までの１５種類のモニタ電圧を設定する。
比較回路ＣＭＰ１２は、入力回路にヒステリシスを持たせてあり、基準電圧Ｖｒ１と電圧設定回路ＶＳ１から出力される電圧ＶＳｏ１を比較し、出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。 The voltage setting circuit VS1 generates a voltage proportional to the voltage of the capacitor C1. The proportionality constant is set by the code signal RC1 sent from the control circuit 2A. The code signal RC1 is a 4-bit digital signal, and 15 kinds of monitor voltages from initialization to full charge are set by a combination of codes.
The comparison circuit CMP12 has hysteresis in the input circuit, compares the reference voltage Vr1 with the voltage VSo1 output from the voltage setting circuit VS1, and when the output voltage VSo1 exceeds the reference voltage Vr1, the comparison circuit CMP12 is inverted. , Output high level.

比較回路ＣＭＰ１１の２つの入力はキャパシタＣ１の両端に接続されており、キャパシタＣ１が負電圧に充電されたことを検出するための比較回路である。負電圧の検出は、入力端子にヒステリシスを持たせたことで実現しており、キャパシタＣ１の電圧が−０.２Ｖになるとハイレベルを出力する。この信号はローボルテイジ検出信号ＬＶＤ１として制御回路２Ａに送られる。制御回路２Ａはローボルテイジ検出信号ＬＶＤ１を受け取ると、キャパシタの放電を停止する。 Two inputs of the comparison circuit CMP11 are connected to both ends of the capacitor C1, and are comparison circuits for detecting that the capacitor C1 is charged to a negative voltage. Detection of the negative voltage is realized by providing hysteresis at the input terminal, and outputs a high level when the voltage of the capacitor C1 becomes −0.2V. This signal is sent to the control circuit 2 A as Roboruteiji detection signal LVD1. The control circuit 2 A When receiving a Roboruteiji detection signal LVD1, stops the discharging of the capacitor.

この比較回路ＣＭＰ１１は、キャパシタＣ１が過放電した場合を検出するもので、電気二重層キャパシタに逆電圧が印加されないようにするための保護回路である。
出力制御回路ＯＣ１は、制御回路２Ａから送られてくる出力イネーブル信号ＥＮＩＮ１により制御され、出力イネーブル信号ＥＮＩＮ１がアクティブのとき比較回路ＣＭＰ１２の出力をバイパスドライブトランジスタＭ１のゲートに接続する。 The comparison circuit CMP11 detects a case where the capacitor C1 is overdischarged, and is a protection circuit for preventing a reverse voltage from being applied to the electric double layer capacitor.
The output control circuit OC1 is controlled by the output enable signal ENIN1 sent from the control circuit 2A, and connects the output of the comparison circuit CMP12 to the gate of the bypass drive transistor M1 when the output enable signal ENIN1 is active.

キャパシタＣ１の電圧が徐々に上昇し、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２が反転し、ハイレベルを出力する。この信号は、ハイボルテイジ検出信号ＨＶＤ１として制御回路２Ａに送られる。制御回路２Ａではハイボルテイジ検出信号ＨＶＤ１を受け取ると、所定の処理を行った後、出力イネーブル信号ＥＮＩＮ１を並列モニタ回路１に送り、出力制御回路ＯＣ１をアクティブにする。
出力制御回路ＯＣ１がアクティブになると、比較回路ＣＭＰ１２の出力がバイパスドライブトランジスタＭ１のゲートに接続されるので、バイパスドライブトランジスタＭ１はオンとなり、半導体装置１Ａに接続されているバイパストランジスタＱ１をオンにする。
バイパストランジスタＱ１がオンになると、キャパシタＣ１の充電電流を抵抗Ｒ１とバイパストランジスタＱ１を介してバイパスする。 When the voltage of the capacitor C1 gradually increases and the output voltage VSo1 of the voltage setting circuit VS1 exceeds the reference voltage Vr1, the comparison circuit CMP12 is inverted and outputs a high level. This signal is sent to the control circuit 2A as a high voltage detection signal HVD1. When the control circuit 2A receives the high voltage detection signal HVD1, it performs a predetermined process and then sends an output enable signal ENIN1 to the parallel monitor circuit 1 to activate the output control circuit OC1.
When the output control circuit OC1 becomes active, the output of the comparison circuit CMP12 is connected to the gate of the bypass drive transistor M1, so that the bypass drive transistor M1 is turned on and the bypass transistor Q1 connected to the semiconductor device 1A is turned on. .
When the bypass transistor Q1 is turned on, the charging current of the capacitor C1 is bypassed via the resistor R1 and the bypass transistor Q1.

制御回路２Ａは、各々の並列モニタ回路に接続されているキャパシタＣ１〜Ｃｎが満充電したと判断すると、コード信号ＲＣ１を全てハイレベルにしたコード信号を並列モニタ回路１に送る。電圧設定回路ＶＳ１は、このコード信号ＲＣ１を受信すると、並列モニタ回路１内の比較回路ＣＭＰ１１とＣＭＰ１２をスタンバイ状態に切替える。また、後述するように電圧設定回路ＶＳ１の消費電流も低減する。 When the control circuit 2A determines that the capacitors C1 to Cn connected to the respective parallel monitor circuits are fully charged, the control circuit 2A sends a code signal in which all the code signals RC1 are set to the high level to the parallel monitor circuit 1. When receiving the code signal RC1, the voltage setting circuit VS1 switches the comparison circuits CMP11 and CMP12 in the parallel monitor circuit 1 to the standby state. Further, as will be described later, the current consumption of the voltage setting circuit VS1 is also reduced.

図３は、図２における電圧設定回路ＶＳ１の詳細回路図である。
電圧設定回路ＶＳ１は、４ビットのコード信号ＲＣ１ａ〜ｄをデコードするデコーダ１３と、デコーダ１３の出力でオン／オフするアナログスイッチＡＳＷ１〜１５と、直列接続された抵抗ｒ０〜１８と、抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間にドレインとソースが接続されたＮＭＯＳトランジスタＭ１ａと、抵抗ｒ１６に並列接続されたヒューズ素子Ｆ１と、抵抗ｒ１７に並列接続されたアナログスイッチＡＳＷ１６と、アナログスイッチＡＳＷ１６の制御端子ＡＳＧＢに出力が接続されたインバータＩＮＶ１とで構成されている。
制御回路２Ａから送られてきた４ビットのコード信号ＲＣ１ａ〜ｄは、デコーダ１３でデコードされる。デコーダ１３の出力はＯＵＴ１〜１６までの１６本と、これらの出力を反転したＯＵＴ１Ｂ〜１６Ｂで構成されている。 FIG. 3 is a detailed circuit diagram of the voltage setting circuit VS1 in FIG.
The voltage setting circuit VS1 includes a decoder 13 that decodes 4-bit code signals RC1a to RCd, analog switches ASW1 to ASW1-15 that are turned on / off by the output of the decoder 13, resistors r0 to 18 connected in series, and a resistor r18. An NMOS transistor M1a having a drain and a source connected between the other end and the terminal Cell2, a fuse element F1 connected in parallel to the resistor r16, an analog switch ASW16 connected in parallel to the resistor r17, and a control terminal of the analog switch ASW16 The inverter INV1 has an output connected to the ASGB.
The 4-bit code signals RC1a to RC1d sent from the control circuit 2A are decoded by the decoder 13. The output of the decoder 13 is composed of 16 lines OUT1 to OUT16 and OUT1B to 16B obtained by inverting these outputs.

図６は、デコーダ１３のコード信号ＲＣ１ａ〜ｄと出力信号ＯＵＴ１〜１６の関係を示すテーブルの図である。
出力信号ＯＵＴ１〜１６は、図６の左端のＮｏ．と同じ出力番号の端子がハイレベルになるので、出力信号ＯＵＴ４〜１３はテーブルの内容の記載を省略してある。また、出力信号ＯＵＴ１Ｂ〜１６Ｂ信号は、ＯＵＴ１〜１６信号を反転した信号であるため、テーブルの記載を割愛した。 FIG. 6 is a table showing the relationship between the code signals RC1a to RC1d of the decoder 13 and the output signals OUT1 to OUT16.
The output signals OUT1 to OUT16 are No. 1 at the left end of FIG. Since the terminals having the same output number as those of the output signal OUT become high level, the output signals OUT4 to OUT13 are not shown in the table. Further, since the output signals OUT1B to 16B are signals obtained by inverting the OUT1 to 16 signals, description of the table is omitted.

図４は、本発明の一実施例に係るアナログスイッチの回路構成図である。
デコーダ１３の出力ＯＵＴ１とＯＵＴ１Ｂは、アナログスイッチＡＳＷ１の制御端子ＡＳＧとＡＳＧＢに接続されている。同様に、デコーダ１３の出力ＯＵＴ２〜１５とＯＵＴ２Ｂ〜１５Ｂは、アナログスイッチＡＳＷ２〜１５の制御端子ＡＳＧとＡＳＧＢに接続されている。
アナログスイッチＡＳＷ１〜１６は、図４の示すように、ＮＭＯＳトランジスタ１０ＡとＰＭＯＳトランジスタ１１Ａを並列に接続した一般的な構成のものが使用できる。
アナログスイッチＡＳＷ１〜１５の入力ＩＮは、全て抵抗ｒ０と抵抗ｒ１の交点に接続されている。また、アナログスイッチＡＳＷ１の出力ＯＵＴは、抵抗ｒ１と抵抗ｒ２の交点に接続されている。同様に、アナログスイッチＡＳＷｎは、抵抗ｒｎと抵抗ｒｎ＋１の交点に接続されている。 FIG. 4 is a circuit configuration diagram of an analog switch according to an embodiment of the present invention.
Outputs OUT1 and OUT1B of the decoder 13 are connected to control terminals ASG and ASGB of the analog switch ASW1. Similarly, the outputs OUT2-15 and OUT2B-15B of the decoder 13 are connected to the control terminals ASG and ASGB of the analog switches ASW2-15.
As the analog switches ASW1 to ASW16, those having a general configuration in which an NMOS transistor 10A and a PMOS transistor 11A are connected in parallel can be used as shown in FIG.
The inputs IN of the analog switches ASW1 to ASW15 are all connected to the intersection of the resistor r0 and the resistor r1. The output OUT of the analog switch ASW1 is connected to the intersection of the resistor r1 and the resistor r2. Similarly, the analog switch ASWn is connected to the intersection of the resistor rn and the resistor rn + 1.

抵抗ｒ１６には、ヒューズＦ１が並列に接続されている。トリミングにより、このヒューズＦ１を切断するかしないかで、電圧設定回路ＶＳ１で設定可能な電圧範囲を変えることができるので、１つの回路構成で電圧範囲が異なる２種類の半導体装置を供給可能にしている。
抵抗ｒ１７の両端には、アナログスイッチＡＳＷ１６の入力ＩＮと出力ＯＵＴが接続されており、アナログスイッチＡＳＷ１６の制御端子ＡＳＧには比較回路ＣＭＰ１２の出力が、ＡＳＧＢには比較回路ＣＭＰ１２の出力をインバータＩＮＶ１で反転した出力が接続されている。 A fuse F1 is connected in parallel to the resistor r16. By trimming, the voltage range that can be set by the voltage setting circuit VS1 can be changed depending on whether or not the fuse F1 is cut. Therefore, it is possible to supply two types of semiconductor devices having different voltage ranges in one circuit configuration. Yes.
An input IN and an output OUT of the analog switch ASW16 are connected to both ends of the resistor r17. The output of the comparison circuit CMP12 is connected to the control terminal ASG of the analog switch ASW16, and the output of the comparison circuit CMP12 is connected to the ASGB by the inverter INV1. Inverted output is connected.

抵抗ｒ１８の他端と端子Ｃｅｌｌ２の間に接続されたＮＭＯＳトランジスタＭ１ａのゲートは、デコーダ１３の出力ＯＵＴ１６Ｂに接続されている。
電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、抵抗ｒ０と抵抗ｒ１の交点から取り出され、比較回路ＣＭＰ１２の反転入力に接続されている。
比較回路ＣＭＰ１２の非反転入力と端子Ｃｅｌｌ１(Vdd)間には、基準電圧Ｖｒ１が接続されている。
コード信号ＲＣ１ａ〜ｄの組み合わせが図６のＮｏ.１〜１５までの間は、アナログスイッチＡＳＷ１〜１５の何れか一つがオンしている。このとき、デコーダ１３の出力ＯＵＴ１６Ｂはハイレベルになっているので、ＮＭＯＳトランジスタＭ１ａはオンとなり、直列抵抗を端子Ｃｅｌｌ２に接続する。また、抵抗ｒ０の他端は電源Ｖｄｄに接続されているので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は、電源電圧Ｖｄｄを抵抗ｒ０と抵抗１から１８までの和で分圧した電圧となる。 The gate of the NMOS transistor M1a connected between the other end of the resistor r18 and the terminal Cell2 is connected to the output OUT16B of the decoder 13.
The output voltage VSo1 of the voltage setting circuit VS1 is extracted from the intersection of the resistor r0 and the resistor r1, and is connected to the inverting input of the comparison circuit CMP12.
A reference voltage Vr1 is connected between the non-inverting input of the comparison circuit CMP12 and the terminal Cell1 (Vdd).
While the combinations of the code signals RC1a to RC1d are Nos. 1 to 15 in FIG. 6, any one of the analog switches ASW1 to ASW1 is on. At this time, since the output OUT16B of the decoder 13 is at the high level, the NMOS transistor M1a is turned on, and the series resistance is connected to the terminal Cell2. Since the other end of the resistor r0 is connected to the power supply Vdd, the output voltage VSo1 of the voltage setting circuit VS1 is a voltage obtained by dividing the power supply voltage Vdd by the sum of the resistor r0 and the resistors 1-18.

今、アナログスイッチＡＳＷｎがオンすると、そのアナログスイッチＡＳＷｎの入力ＩＮと出力ＯＵＴに挟まれた抵抗ｒ１〜抵抗ｒｎがショートされるため、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は低下する。すなわち、抵抗ｒ０の電圧降下が大きくなるので、ｎが大きいほどモニタ電圧を低く設定することになる。
すなわち、コード信号ＲＣ１の組み合わせで、オンさせるアナログスイッチＡＳＷを任意に設定することで、キャパシタＣ１のバイパスを行うモニタ電圧を任意に設定することができる。 When the analog switch ASWn is turned on, the resistors r1 to rn sandwiched between the input IN and the output OUT of the analog switch ASWn are short-circuited, so that the output voltage VSo1 of the voltage setting circuit VS1 is lowered. That is, since the voltage drop of the resistor r0 increases, the monitor voltage is set lower as n increases.
That is, the monitor voltage for bypassing the capacitor C1 can be arbitrarily set by arbitrarily setting the analog switch ASW to be turned on by the combination of the code signal RC1.

キャパシタＣ１の充電初期は、端子Ｃｅｌｌ１と端子Ｃｅｌｌ２間の電圧が小さいので、抵抗ｒ０の両端の電圧は基準電圧Ｖｒ１より小さく、比較回路ＣＭＰ１２の出力はローレベルとなる。キャパシタＣ１の充電が進んで抵抗ｒ０の両端の電圧が基準電圧Ｖｒ１を超えると、比較回路ＣＭＰ１２の出力はハイレベルに反転する。これから先の動作は、図２で述べた通りである。 Since the voltage between the terminal Cell1 and the terminal Cell2 is small at the initial charging stage of the capacitor C1, the voltage across the resistor r0 is smaller than the reference voltage Vr1, and the output of the comparison circuit CMP12 is at a low level. When charging of the capacitor C1 proceeds and the voltage across the resistor r0 exceeds the reference voltage Vr1, the output of the comparison circuit CMP12 is inverted to a high level. The subsequent operation is as described in FIG.

制御回路２Ａは、各々の並列モニタ回路に接続されているキャパシタが満充電したと判断すると、コード信号ＲＣ１ａ〜ｄを全てハイレベルにし、図６に示す組み合わせテーブルのＮｏ.１６の条件を出力する。その結果、デコーダ１３の出力ＯＵＴ１６がハイレベル、ＯＵＴ１６Ｂがローレベルとなるので、ＮＭＯＳトランジスタＭ１ａはオフして、直列抵抗ｒ０〜ｒ１８には電流が流れなくなる。更に、デコーダ１３の出力ＯＵＴ１６は比較回路ＣＭＰ１２のイネーブル端子ＥＮに接続されているので、比較回路ＣＭＰ１２の動作を禁止し、低消費電力のスタンバイモードに移行させる。 When the control circuit 2A determines that the capacitors connected to the parallel monitor circuits are fully charged, the control circuit 2A sets all the code signals RC1a to RC1d to high level and outputs the condition No. 16 in the combination table shown in FIG. . As a result, since the output OUT16 of the decoder 13 is at a high level and OUT16B is at a low level, the NMOS transistor M1a is turned off and no current flows through the series resistors r0 to r18. Further, since the output OUT16 of the decoder 13 is connected to the enable terminal EN of the comparison circuit CMP12, the operation of the comparison circuit CMP12 is prohibited and the operation mode is shifted to the low power consumption standby mode.

図２に示したように、比較回路ＣＭＰ１１のイネーブル端子ＥＮにも接続されているので、比較回路ＣＭＰ１１もスタンバイモードに移行する。
このように、並列モニタ回路をスタンバイ状態に切替える信号を、電圧設定回路ＶＳ１の電圧設定用コード信号ＲＣ１を全てハイレベルの組み合わせにしたので、何らかの原因で、半導体装置１Ａと制御回路２Ａの接続が外れ、半導体装置１Ａのコード信号端子がオープンになった場合は、並列モニタ回路はスタンバイモードに移行するため、キャパシタＣ１〜ｎを異常充電することが無くなった。
さらに、スタンバイ専用の端子を設けることなく、スタンバイ動作を実現させることが可能となった。 As shown in FIG. 2, since it is also connected to the enable terminal EN of the comparison circuit CMP11, the comparison circuit CMP11 also shifts to the standby mode.
As described above, since the signals for switching the parallel monitor circuit to the standby state are all set to the high level combination of the voltage setting code signals RC1 of the voltage setting circuit VS1, the connection between the semiconductor device 1A and the control circuit 2A is caused for some reason. When the code signal terminal of the semiconductor device 1A is opened, the parallel monitor circuit shifts to the standby mode, so that the capacitors C1 to Cn are not abnormally charged.
Furthermore, standby operation can be realized without providing a dedicated terminal for standby.

最後に、抵抗ｒ１７とアナログスイッチＡＳＷ１６の動作を説明する。比較回路ＣＭＰ１２の出力がローレベルのときは、アナログスイッチＡＳＷ１６はオフとなり、抵抗ｒ１７が直列抵抗に加わる。しかし、比較回路ＣＭＰ１２の出力がハイレベルになるとアナログスイッチＡＳＷ１６はオンとなり、抵抗ｒ１７をショートするので、電圧設定回路ＶＳ１の出力電圧ＶＳｏ１を低下させる。電圧設定回路ＶＳ１の出力電圧ＶＳｏ１は比較回路ＣＭＰ１２の反転入力に接続されているので、結果的に比較回路ＣＭＰ１２の入力にヒステリシス特性を与えていることになる。 Finally, the operation of the resistor r17 and the analog switch ASW16 will be described. When the output of the comparison circuit CMP12 is at a low level, the analog switch ASW16 is turned off, and the resistor r17 is added to the series resistor. However, when the output of the comparison circuit CMP12 becomes high level, the analog switch ASW16 is turned on and the resistor r17 is short-circuited, so that the output voltage VSo1 of the voltage setting circuit VS1 is lowered. Since the output voltage VSo1 of the voltage setting circuit VS1 is connected to the inverting input of the comparison circuit CMP12, as a result, a hysteresis characteristic is given to the input of the comparison circuit CMP12.

図７は、本発明の複数の半導体装置間の制御端子の接続方法を示す図である。
図７に示すように、制御回路（コントロール用マイコン）２Ａからの状態制御信号は上り信号になる。制御回路２Ａからの状態制御信号が、ＩＣ１の低電圧側ＩＣ接続端子へ入力される。ＩＣ１に入力した上り信号は、内部回路で信号変換を施し、高電圧側ＩＣ接続端子からＩＣ２の低電圧側ＩＣ接続端子へ入力される。これを繰り返して一番電圧の高いＩＣまで状態制御信号を伝達する。 FIG. 7 is a diagram showing a method of connecting control terminals between a plurality of semiconductor devices according to the present invention.
As shown in FIG. 7, the state control signal from the control circuit (control microcomputer) 2A is an upstream signal. A state control signal from the control circuit 2A is input to the low voltage side IC connection terminal of the IC1. The upstream signal input to IC1 is subjected to signal conversion by an internal circuit, and is input from the high voltage side IC connection terminal to the low voltage side IC connection terminal of IC2. By repeating this, the state control signal is transmitted to the IC with the highest voltage.

制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図７に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、および低電圧側ＩＣ接続入力端子となる。 When the control terminals are arranged, one low-voltage side IC connection terminal of the downstream signal outputs a signal to the low-voltage side IC and is input to the corresponding high-voltage side IC connection terminal of the downstream signal. The high voltage side IC connection terminal of the upstream signal outputs a signal to one high voltage side IC and is input to the corresponding low voltage side IC connection terminal of the upstream signal. As shown in FIG. 7, there are four types of control terminals, which are a high voltage side IC connection output terminal, a high voltage side IC connection input terminal, a low voltage side IC connection output terminal, and a low voltage side IC connection input terminal.

このように、直列に複数接続されたＩＣの動作状態を最下部のＩＣから一段ずつ上へコントロールするので、１つの信号につき状態制御のために２端子が必要となる。従って、複数の状態制御が必要な場合には、１つの状態のＯＮ／ＯＦＦに２端子使用することは、ＩＣにした場合に製造コストの増加に繋がる。 As described above, since the operation state of a plurality of ICs connected in series is controlled upward from the lowermost IC one step at a time, two terminals are required for state control per signal. Therefore, when a plurality of state controls are required, using two terminals for ON / OFF of one state leads to an increase in manufacturing cost when an IC is used.

これを回避するために、本実施例では、電圧コードの必要がない状態制御信号とコード信号とのマージをとる方法と、状態制御信号をコード化して信号線をマージする方法を採用する。
これにより、並列モニタ回路内部をスタンバイモードにするための端子は勿論のこと、配線も不要にすることができる。また、端子の少ないパッケージを用いるので、パッケージのコストダウンも可能になる。 In order to avoid this, this embodiment employs a method of merging a state control signal and a code signal that do not require a voltage code, and a method of merging the state control signal and merging signal lines.
This eliminates the need for wiring as well as terminals for setting the parallel monitor circuit in the standby mode. Further, since a package with few terminals is used, the cost of the package can be reduced.

図８は、本発明の一実施例に係る制御端子の具体的接続方法を示す図である。
図８（ａ）は上り信号セット（低電圧側入力端子と高電圧側出力端子），（ｂ）は下り信号セット（高電圧側入力端子と低電圧側出力端子）を示している。図に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレインであり、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素子の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレインであり、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。 FIG. 8 is a diagram illustrating a specific connection method of control terminals according to an embodiment of the present invention.
FIG. 8A shows an upstream signal set (low voltage side input terminal and high voltage side output terminal), and FIG. 8B shows a downstream signal set (high voltage side input terminal and low voltage side output terminal). As shown in the figure, the high voltage side IC connection output terminal is an Nch open drain, the high voltage side IC connection input terminal is the reverse terminal side of the high resistance element connected to Vss of the IC, and the inverter input terminal, The low voltage side IC connection output terminal is a Pch open drain, and the low voltage side IC connection input terminal is the reverse terminal side of the high resistance element connected to Vdd of the IC, and also serves as an inverter input terminal.

図８（ａ）で、ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧側ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。 In FIG. 8A, when the Nch open drain of the high voltage side IC connection output terminal of ICn is ON, the high voltage side IC connection output terminal of ICn becomes the Vss voltage of ICn. The low voltage side IC connection input terminal of the corresponding receiving side ICn + 1 receives a LOW signal of the ICn IC, and a little current flows through the high resistance element connected to Vdd of the ICn + 1, but the LOW signal is supplied to the inverter input. Is entered. A signal is transmitted inside ICn + 1, and the Nch open drain of the high voltage side IC connection output terminal of ICn + 1 is turned ON and transmitted to ICn + 2.

ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。 When the Nch open drain of the high voltage side IC connection output terminal of ICn is OFF, the high voltage side IC connection output terminal of ICn is floating alone, but the low voltage side IC connection input terminal of the corresponding receiving side ICn + 1 By being pulled by the high resistance element connected to the connected Vdd, the Vdd voltage of ICn + 1 is obtained, and a HIGH signal is input to the inverter input of the low voltage side IC connection input terminal of ICn + 1. A signal is transmitted inside ICn + 1, and the Nch open drain of the high voltage side IC connection output terminal of ICn + 1 is turned OFF and transmitted to ICn + 2.

図８（ｂ）で、ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。 In FIG. 8B, when the Pch open drain of the low voltage side IC connection output terminal of ICn is ON, the low voltage side IC connection output terminal of the IC becomes the Vdd voltage of ICn. The high voltage side IC connection input terminal of the corresponding receiving side ICn-1 receives a HIGH signal of the ICn IC, and a slight current flows through the high resistance element connected to Vss of the ICn-1, but the inverter A HIGH signal is input to the input. A signal is transmitted inside ICn-1, and the Pch open drain of the low voltage side IC connection output terminal of ICn-1 is turned on and transmitted to ICn-2.

ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものでなく、その他種々の方式に対応するものである。 When the Pch open drain of the low voltage side IC connection output terminal of ICn is OFF, the low voltage side IC connection output terminal of ICn is floating alone, but the high voltage side IC connection input of the corresponding receiving side ICn-1 By being pulled by a high resistance element connected to Vss connected to the terminal, the Vss voltage of ICn-1 is obtained. A LOW signal is input to the inverter input of the high voltage side IC connection input terminal of ICn-1. A signal is transmitted inside ICn-1, and the Pch open drain of the low voltage side IC connection output terminal of ICn-1 is turned OFF and transmitted to ICn-2. However, the configuration of the control terminal is not limited to the above-described method and system, and corresponds to various other methods.

本発明では、制御回路２Ａが外れた場合の誤動作を回避することができる。放電時は制御回路２Ａを外して使用することを想定した場合、ＩＣの動作は必要ないにもかかわらず、消費電力を必要とすることは問題であるので、暴走を回避させる。
すなわち、図８（ａ）で、ＩＣの制御端子がオープンになった場合、ＮｃｈオープンドレインはＯＦＦとなり、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になる。 In the present invention, it is possible to avoid malfunction when the control circuit 2A is disconnected. If it is assumed that the control circuit 2A is removed and used at the time of discharging, the need for power consumption is a problem even though the operation of the IC is not required.
That is, in FIG. 8A, when the control terminal of the IC is open, the Nch open drain is turned OFF, and the high voltage side IC connection output terminal of ICn is floating alone, but the corresponding receiving side ICn + 1. By being pulled by the high resistance element connected to Vdd connected to the low voltage side IC connection input terminal, the Vdd voltage of ICn + 1 is obtained.

本発明においては、制御回路２Ａが外れて、ＩＣの制御端子がオープンになった場合にも、終端処理なしでＩＣの消費電流を削減する状態になるような回路構成を備えている。
１番目の方法は、図１に示すように、半導体装置１Ａ内では、コード信号ＲＣａ〜ｄは全て半導体装置１Ａの電源Ｖｄｄに抵抗Ｒａ〜ｄを介してプルアップされている。また、コード信号ＲＣａ〜ｄは、半導体装置１Ａ内の全ての並列モニタ回路１〜５に接続されている。
このような構成のため、半導体装置１Ａと制御回路２Ａを接続しているコード信号ＲＣａ〜ｄ線が、何らかの原因で外れてしまった場合には、コード信号ＲＣａ〜ｄは全てハイレベルとして扱われることになる。図６に示すテーブルに示すように、全てハイレベルの場合には、電圧設定回路の出力端子ＯＵＴ１６になってＩＣの内部回路をスタンバイ状態にする。 In the present invention, even when the control circuit 2A is disconnected and the IC control terminal is opened, the circuit configuration is such that the current consumption of the IC is reduced without termination.
In the first method, as shown in FIG. 1, in the semiconductor device 1A, all the code signals RCa to d are pulled up to the power source Vdd of the semiconductor device 1A via resistors Ra to d. The code signals RCa to RC are connected to all the parallel monitor circuits 1 to 5 in the semiconductor device 1A.
Due to such a configuration, when the code signals RCa to d connecting the semiconductor device 1A and the control circuit 2A are disconnected for some reason, the code signals RCa to d are all handled as a high level. It will be. As shown in the table shown in FIG. 6, when all are at the high level, the output terminal OUT16 of the voltage setting circuit becomes the standby state of the internal circuit of the IC.

２番目の方法は、コード信号ＲＣａ〜ｄを、電圧設定コードが必要のない前記状態制御信号とのマージをとる方法である。すなわち、直列に複数接続されたＩＣの動作状態を最下部のＩＣから一段ずつ上へコントロールするので、１つの信号につき状態制御のために２端子が必要となる。従って、複数の状態制御が必要な場合には、１つの状態のＯＮ／ＯＦＦに２端子使用することは、ＩＣにした場合に製造コストの増加に繋がる。
これを回避するために、電圧コードの必要がない状態制御信号とコード信号とのマージをとることにより、端子数を増加することなく、半導体装置１Ａの内部をスタンバイ状態にすることができる。 The second method is a method of merging the code signals RCa to RCd with the state control signal that does not require a voltage setting code. That is, since the operation state of a plurality of ICs connected in series is controlled one step upward from the lowest IC, two terminals are required for state control per signal. Therefore, when a plurality of state controls are required, using two terminals for ON / OFF of one state leads to an increase in manufacturing cost when an IC is used.
In order to avoid this, by merging the state control signal that does not require a voltage code and the code signal, the inside of the semiconductor device 1A can be put into a standby state without increasing the number of terminals.

３番目の方法は、前記状態制御信号自体をコード化することで、信号線をマージする方法である。すなわち、前述のように、４種類の高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、および低電圧側ＩＣ接続入力端子を介してコード化した状態制御信号で信号線をマージすることにより、端子数を増加することなく、半導体装置１Ａの内部をスタンバイ状態にすることができる。
これにより、並列モニタ回路内部をスタンバイモードにするための端子は勿論のこと、
配線も不要にすることができる。また、端子の少ないパッケージを用いるので、パッケー
ジのコストダウンも可能になる。 The third method is a method of merging signal lines by coding the state control signal itself. That is, as described above, coded state control through four types of high voltage side IC connection output terminals, high voltage side IC connection input terminals, low voltage side IC connection output terminals, and low voltage side IC connection input terminals By merging signal lines with signals, the inside of the semiconductor device 1A can be put into a standby state without increasing the number of terminals.
As a result, the terminal for setting the inside of the parallel monitor circuit to the standby mode is, of course,
Wiring can also be eliminated. Further, since a package with few terminals is used, the cost of the package can be reduced.

本発明の一実施例に係る半導体装置と制御回路の接続図である。1 is a connection diagram of a semiconductor device and a control circuit according to an embodiment of the present invention. 本発明の一実施例に係る並列モニタ回路の詳細回路図である。It is a detailed circuit diagram of the parallel monitor circuit which concerns on one Example of this invention. 本発明の一実施例に係る電圧設定回路の詳細回路図である。It is a detailed circuit diagram of the voltage setting circuit which concerns on one Example of this invention. 本発明の一実施例に係るアナログスイッチの回路図である。It is a circuit diagram of an analog switch concerning one example of the present invention. 従来技術を説明する並列モニタ回路の回路図である。It is a circuit diagram of the parallel monitor circuit explaining a prior art. 本発明の一実施例に係るデコーダの真理値表を示すテーブル図である。It is a table figure which shows the truth table of the decoder which concerns on one Example of this invention. 本発明の一実施例に係る制御端子の接続方法を示す図である。It is a figure which shows the connection method of the control terminal which concerns on one Example of this invention. 本発明の一実施例に係る制御端子の具体的接続方法を示す図である。It is a figure which shows the concrete connection method of the control terminal which concerns on one Example of this invention.

符号の説明Explanation of symbols

１Ａ…半導体装置に含まれている並列モニタ回路、２Ａ…制御回路、
ＲＣａ〜ＲＣｄ…コード信号線、Ｒａ〜Ｒｄ…プルアップ抵抗、
Ｑ１〜Ｑ５…バイパストランジスタ、ＶＳ１…電圧設定回路、ＣＭＰ１，２…比較回路、
ＯＣ１…出力制御回路、Ｍ１…パイバイドライブトランジスタ、
Ｏｕｔ１〜５…比較回路の出力端子、Ｖｒ１，Ｖｒ２…基準電圧、１３…デコーダ、
ＡＳＷ１〜１６…アナログスイッチ、ＩＮＶ１…インバータ、Ｆ１…ヒューズ、
Ｍ１ａ…充電完了信号生成用ＮｃｈＭＯＳトランジスタ、ＥＮ１…イネーブル端子、
１０Ａ…アナログスイッチを構成するＮｃｈＭＯＳトランジスタ、
１１Ａ…アナログスイッチを構成するＰｃｈＭＯＳトランジスタ。 1A: parallel monitor circuit included in semiconductor device, 2A: control circuit,
RCa to RCd: Code signal line, Ra to Rd: Pull-up resistor,
Q1 to Q5 ... bypass transistors, VS1 ... voltage setting circuit, CMP1, 2 ... comparison circuit,
OC1 ... Output control circuit, M1 ... Piby drive transistor,
Out1-5: Output terminals of the comparison circuit, Vr1, Vr2: Reference voltage, 13: Decoder,
ASW1-16 ... Analog switch, INV1 ... Inverter, F1 ... Fuse,
M1a: NchMOS transistor for charge completion signal generation, EN1: Enable terminal,
10A: NchMOS transistor constituting an analog switch,
11A: PchMOS transistor constituting an analog switch.

Claims

直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されているバイパス用トランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路が複数直列接続されたＩＣを複数個縦続接続し、制御回路から前記並列モニタ回路の前記電圧設定回路に入力されるモニタ電圧を設定するための全てのコード信号は、該ＩＣの（＋）電源に第１の抵抗を介してプルアップされており、該ＩＣの制御端子がオープンになった場合、入力されたコード信号が全てハイレベルとして扱われることで、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出し、
前記複数個縦続接続されたＩＣのうち隣接するＩＣの制御端子間では、該制御端子の一つである下り信号の低電圧側ＩＣ接続出力端子が一つ低電圧側ＩＣヘ状態制御信号を出力し、対応する下り信号の高電圧側ＩＣ接続入力端子へ入力し、該制御端子の一つである上り信号の高電圧側ＩＣ接続出力端子が一つ高電圧側ＩＣへ状態制御信号を出力し、対応する上り信号の低電圧側ＩＣ接続入力端子へ入力し、
各ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＮｃｈオープンドレインのトランジスタを有し、
該ＩＣの制御端子の一つである高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の上位側隣接ＩＣの低電圧側ＩＣ接続入力端子に接続された（＋）電源に接続された高抵抗素子からなる第２の抵抗に引っ張られて上位側隣接ＩＣの（＋）電源電圧になることを特徴とするキャパシタ充電回路。 When a voltage of each of the capacitors exceeds a monitor voltage set by a voltage setting circuit in order to apply a direct current power source to a plurality of capacitors connected in series and charge the capacitors evenly, controlling a bypass transistor that is connected to each parallel monitor circuit for bypassing the charging current of the capacitor plurality cascaded multiple series-connected IC, the voltage setting circuit of the parallel monitor circuits from the control circuit When all the code signals for setting the monitor voltage input to the IC are pulled up to the (+) power source of the IC via the first resistor and the control terminal of the IC is opened, Since all the input code signals are treated as high level, the standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC. Out,
Among the plurality of cascaded ICs, between the control terminals of adjacent ICs, one low voltage side IC connection output terminal of the downstream signal that is one of the control terminals outputs a state control signal to the low voltage side IC. Then, the corresponding downstream signal is input to the high voltage side IC connection input terminal, and the high voltage side IC connection output terminal of the upstream signal which is one of the control terminals outputs a state control signal to one high voltage side IC. , Input to the low voltage side IC connection input terminal of the corresponding upstream signal,
It has an Nch open drain transistor which is turned off when the high voltage side IC connection output terminal which is one of the control terminals of each IC is open,
The high voltage side IC connection output terminal which is one of the control terminals of the IC is floating alone, but is connected to the low voltage side IC connection input terminal of the corresponding upper side adjacent IC on the receiving side (+) power supply A capacitor charging circuit , wherein the capacitor is pulled by a second resistor composed of a high resistance element connected to, and becomes a (+) power supply voltage of an upper side adjacent IC.

請求項１に記載のキャパシタ充電回路において、
前記各ＩＣの低電圧側ＩＣ接続出力端子がオープンの状態でＯＦＦとなるＰｃｈオープンドレインのトランジスタを有し、
該ＩＣの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の下位側隣接ＩＣの高電圧側ＩＣ接続入力端子に接続された（−）電源に接続された高抵抗素子からなる第３の抵抗に引っ張られて下位側隣接ＩＣの（−）電源電圧になることを特徴とするキャパシタ充電回路。 The capacitor charging circuit according to claim 1,
A low-voltage side IC connection output terminal of each IC has a Pch open drain transistor that is OFF when the IC is open;
The low voltage side IC connection output terminal of the IC is floating alone, but the high resistance element connected to the (−) power source connected to the high voltage side IC connection input terminal of the corresponding lower side adjacent IC on the receiving side A capacitor charging circuit , wherein the capacitor charging circuit is pulled by a third resistor consisting of the above and becomes a (−) power supply voltage of a lower side adjacent IC.

請求項１または２に記載のキャパシタ充電回路において、
前記ＩＣの制御端子がオープンになった場合、前記電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、該ＩＣの内部回路を動作停止状態にすることを特徴とするキャパシタ充電回路。 The capacitor charging circuit according to claim 1 or 2,
When the control terminal of the IC is opened, a standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, thereby putting the internal circuit of the IC into an operation stop state. Capacitor charging circuit .

請求項１または２に記載のキャパシタ充電回路において、
前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号とマージをとり、
該ＩＣの制御端子がオープンになった場合には、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、該ＩＣの内部回路を動作停止状態にすることを特徴とするキャパシタ充電回路。 The capacitor charging circuit according to claim 1 or 2,
All code signals input to the voltage setting circuit are merged with a state control signal transmitted between the control terminals when a plurality of ICs having a plurality of the parallel monitor circuits are cascaded,
When the control terminal of the IC is opened, a standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, thereby bringing the internal circuit of the IC into an operation stop state. Capacitor charging circuit .

請求項１または２記載のキャパシタ充電回路において、
前記電圧設定回路に入力される全てのコード信号を、前記並列モニタ回路を複数備えたＩＣを複数個縦続接続するときに各制御端子間で伝送される状態制御信号自体をコード化し、
該ＩＣの制御端子がオープンになった場合には、該電圧設定回路の出力端子からＩＣの内部回路にスタンバイモード信号を送出することにより、前記キャパシタの異常電圧検出以外は動作停止状態にすることを特徴とするキャパシタ充電回路。 The capacitor charging circuit according to claim 1 or 2,
All the code signals input to the voltage setting circuit are encoded as state control signals themselves transmitted between the control terminals when a plurality of ICs including a plurality of the parallel monitor circuits are cascade-connected,
When the control terminal of the IC is open, a standby mode signal is sent from the output terminal of the voltage setting circuit to the internal circuit of the IC, so that the operation is stopped except for the abnormal voltage detection of the capacitor. A capacitor charging circuit .