JP4267178B2 - Game machine - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機やコイン遊技機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。
【０００２】
【従来の技術】
遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。
【０００３】
特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることである。
【０００４】
大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。
【０００５】
また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
【０００６】
そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、賞球制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段を、それぞれ電気部品制御手段と呼ぶことがある。
【０００７】
【発明が解決しようとする課題】
以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータで構成される。すなわち、ＲＯＭ等にプログラムが格納され、制御上一時的に発生するデータや制御進行に伴って変化するデータがＲＡＭに格納される。すると、遊技機に停電等による電源断状態が発生すると、ＲＡＭ内のデータは失われてしまう。よって、停電等からの復旧時には、最初の状態（例えば、遊技店においてその日最初に遊技機に電源投入されたときの状態）に戻さざるを得ないので、遊技者に不利益がもたらされる可能性がある。例えば、大当たり遊技中において電源断が発生し遊技機が最初の状態に戻ってしまうのでは、遊技者は大当たりの発生にもとづく利益を享受することができなくなってしまう。
【０００８】
そのような事態を回避するには、停電等の不測の電源断が生じたときに、必要なデータを電源バックアップＲＡＭに保存し、電源が復旧したときに保存されていたデータを復元して遊技を再開させればよい。しかし、そのような制御を行うと、遊技機が設置されている遊技店の利便性が損なわれる場合がある。例えば、停電が生じて遊技が続行できなくなった場合に遊技の再開を待たずに遊技の続行をあきらめた遊技者があったときには、他の遊技者が遊技途中の状態から遊技を開始できることになるので、遊技状態を停電前の状態に復旧させることは好ましくない。
【０００９】
そこで、本発明は、電源断が発生しても、遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明による遊技機は、所定の遊技を行うことが可能な遊技機であって、遊技状態を制御する遊技制御マイクロコンピュータと、遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段（例えば、ＲＡＭ）と、電源断時から少なくとも所定期間は電源断直前の変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と、遊技機で使用される所定の電源を監視して電源電圧が所定値以下になると電圧低下信号を出力する電源監視手段と、操作に応じて変動データ記憶手段の記憶内容を初期化するための操作信号を出力するクリア手段（例えば、クリアスイッチ９２１）と、遊技制御マイクロコンピュータからのコマンドにもとづいて演出用の電気部品を制御する演出制御マイクロコンピュータとを備え、クリア手段は、回路素子を搭載した基板に搭載され、遊技制御マイクロコンピュータは、電源監視手段からの電圧低下信号にもとづいて、変動データ記憶手段にバックアップフラグを設定する処理と、変動データ記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して変動データ記憶手段に保存する処理とを含む電力供給停止時処理を実行し、電力供給が開始されたときに、クリア手段からの操作信号が入力されていることを確認したときに、変動データ記憶手段の記憶内容を初期化する初期化処理を実行し、電力供給が開始されたときに、クリア手段からの操作信号が入力されていないことを確認したときには、変動データ記憶手段にバックアップフラグが設定されているか否か判定し、バックアップフラグが設定されていないときには初期化処理を実行し、変動データ記憶手段にバックアップフラグが設定されているときにはチェックデータにもとづいて変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により変動データ記憶手段の記憶内容が正常でないことを確認したときには初期化処理を実行し、該判定により変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を電源断直前の状態に復旧させる復旧処理を実行するとともに制御状態が復旧することを報知するためのコマンドを演出制御マイクロコンピュータに送信することを特徴とするものである。
【００２１】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機等であってもよい。また、画像式の遊技機やスロット機に適用することもできる。
【００２２】
図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた景品球を貯留する余剰球受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。
【００２３】
遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。この実施の形態では、可変表示部９には、「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、球出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と球出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。
【００２４】
可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントスイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。
【００２５】
遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球の入賞口１９，２４への入賞は入賞口スイッチ１９ａ，２４ａによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。
【００２６】
そして、この例では、一方のスピーカ２７の近傍に、景品球払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給球が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。
【００２７】
カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。
【００２８】
打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。
【００２９】
可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントスイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。
【００３０】
停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器１０における停止図柄が所定の図柄（当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。
【００３１】
次に、パチンコ遊技機１の裏面に配置されている各基板について説明する。
図２に示すように、パチンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部に球貯留タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク３８に供給される。球貯留タンク３８内の遊技球は、誘導樋３９を通って球払出機構（図示せず）に至る。
【００３２】
遊技機裏面側では、可変表示部９を制御する可変表示制御ユニット２９、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板３７、およびモータの回転力を利用して打球を遊技領域７に発射する打球発射装置が設置されている。さらに、装飾ランプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５、スピーカ２７からの音声発生を制御するための音声制御基板７０および打球発射装置を制御するための発射制御基板９１も設けられている。なお、払出制御基板３７には、エラー表示用ＬＥＤ３７４も搭載されている。
【００３３】
また、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電源基板９１０が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板１６０が設置されている。ターミナル基板１６０には、少なくとも、後述する球切れ検出スイッチ１６７の出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板３１からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤（外部情報出力装置）３４が設置されている。
【００３４】
また、図２には、ランプ制御基板３５および音声制御基板７０からの信号を、枠側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に供給するための電飾中継基板Ａ７７および度数表示ＬＥＤ等を搭載した残高表示基板７４が示されている。また、この実施の形態では、主基板３１に、各基板（例えば、主基板３１、払出制御基板３７）に含まれる変動データ記憶手段（例えば、バックアップＲＡＭ）に記憶されたバックアップデータをクリアするためのクリアスイッチ９２１が搭載されている。なお、スイッチ基板１９０には、例えば主基板などの他の基板と接続されるコネクタ（図４５、図４６参照）が設けられている。さらに、図示はしないが、信号中継の必要に応じて他の中継基板も設けられる。
【００３５】
また、図３はパチンコ遊技機１の機構板を背面からみた背面図である。球貯留タンク３８に貯留された遊技球は誘導樋３９を通り、図３に示されるように、球切れ検出器（球切れスイッチ）１８７ａ，１８７ｂを通過して球供給樋１８６ａ，１８６ｂを経て球払出装置９７に至る。球払出装置９７から払い出された遊技球は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞にもとづく景品球が多数払い出されて打球供給皿３が満杯になり、ついには遊技球が連絡口４５に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに遊技球が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、球払出装置９７内のステッピングモータの回転が停止して球払出装置９７の動作が停止するとともに打球発射装置３４の駆動も停止する。
【００３６】
賞球払出制御を行うために、入賞口スイッチ（図示せず）、始動口スイッチ１７およびＶカウントスイッチ２２からの信号が、主基板３１に送られる。主基板３１のＣＰＵ５６は、始動口スイッチ１７がオンすると６個の賞球払出に対応した入賞が発生したことを知る。また、カウントスイッチ２３がオンすると１５個の賞球払出に対応した入賞が発生したことを知る。そして、入賞口スイッチがオンすると１０個の賞球払出に対応した入賞が発生したことを知る。なお、この実施の形態では、例えば、入賞口２４に入賞した遊技球は、入賞口２４からの入賞球流路に設けられている入賞口スイッチ２４ａで検出され、入賞口１９に入賞した遊技球は、入賞口１９からの入賞球流路に設けられている入賞口スイッチ１９ａで検出される。
【００３７】
図４は、スイッチ基板１９０に搭載されたクリアスイッチ９２１の構成の一例を示す外観構成図である。クリアスイッチ９２１は、本例では、「ＯＦＦ」、「ＯＮ」および「クリア」の選択切り換えがされる切換操作スイッチ９２１ａを有する。クリアスイッチ９２１は、「ＯＦＦ」が選択されているときは何らの信号も発生せずに動作停止中となっており、「ＯＮ」が選択されているときはハイレベルの信号を出力する。クリアスイッチ９２１は、この例では、遊技機１に対する電源供給のオン／オフ切換のためのスイッチ（後述する電源スイッチ９２０）と連動された構成とされている。従って、クリアスイッチ９２１で「ＯＦＦ」が選択されているときには遊技機１の電源供給が停止された状態（遊技機の電源がオフの状態）にあり、「ＯＮ」および「クリア」が選択されているときには遊技機１が稼動している状態（遊技機の電源がオンの状態）にある。また、クリアスイッチ９２１は、「クリア」が選択されているときに、ローレベルのクリア信号を出力する。なお、クリアスイッチ９２１は、電源スイッチ９２０と連動されない構成とされていてもよい。
【００３８】
図５は、主基板３１における回路構成の一例を示すブロック図である。なお、図５には、払出制御基板３７、ランプ制御基板３５、音制御基板７０、発射制御基板９１および表示制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖカウントスイッチ２２、カウントスイッチ２３、球切れスイッチ１８７、入賞口スイッチ１９ａ，２４ａおよび賞球カウントスイッチ３０１Ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１等を基本回路５３からの指令に従って駆動するソレノイド回路５９と、ＲＡＭの記憶内容をクリアするために設けられているクリアスイッチ９２１とが搭載されている。なお、この実施の形態では、スイッチ回路５８は、クリアスイッチ９２１からの信号をも基本回路５３に与える。
【００３９】
また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４を含む。
【００４０】
基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、プログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。また、Ｉ／Ｏポート部５７は、マイクロコンピュータにおける情報入出力可能な端子である。
【００４１】
さらに、主基板３１には、電源投入時に基本回路５３をリセットするためのシステムリセット回路６５と、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７とが設けられている。なお、球払出装置９７から主基板３１に入力されるスイッチ情報もあるが、図５ではそれらは省略されている。
【００４２】
遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。
【００４３】
なお、この実施の形態では、ランプ制御基板３５に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器１８、ゲート通過記憶表示器４１および装飾ランプ２５の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２の表示制御を行う。また、特別図柄を可変表示する可変表示部９および普通図柄を可変表示する可変表示器１０の表示制御は、表示制御基板８０に搭載されている表示制御手段によって行われる。
【００４４】
図６は、ＣＰＵ５６周りの一構成例を示すブロック図である。図６に示すように、第１の電源監視回路（第１の電源監視手段、あるいは電源監視手段）からの電圧低下信号が、ＣＰＵ５６のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。ＶSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では＋３０Ｖである。従って、ＣＰＵ５６は、割込処理によって電源断の発生を確認することができる。なお、この実施の形態では、第１の電源監視回路は、後述する電源基板に搭載されており、割込処理によって電源断の発生が確認される。
【００４５】
図６には、システムリセット回路６５も示されているが、この実施の形態では、システムリセット回路６５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立ち上げてＣＰＵ５６を動作可能状態にする。また、リセットＩＣ６５１は、第１の電源監視回路が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（第１の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルの電圧低下信号を発生する。従って、ＣＰＵ５６は、第１の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行った後、システムリセットされる。なお、この実施の形態では、リセット信号と第２の電源監視回路からの電圧低下信号とは同一の信号である。
【００４６】
図６に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力が、ＣＰＵ５６のリセット端子に接続されている。このような構成によれば、電源投入時に、ＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、ＣＰＵ５６は、確実に動作を開始する。
【００４７】
そして、例えば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源ＶSLの電圧を監視するので、第１の電圧監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、第１の電源監視回路からの電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【００４８】
この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、第２の電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【００４９】
ただし、監視範囲が狭まるが、第１の電圧監視回路および第２の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、第１の電圧監視回路の検出電圧は、第２の電圧監視回路の検出電圧よりも高く設定される。
【００５０】
ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からリセット信号が発せられるので、ＣＰＵ５６は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップＲＡＭに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。
【００５１】
なお、図６では、電源投入時にＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままリセット端子に接続される。
【００５２】
この実施の形態で用いられるＣＰＵ５６は、Ｉ／Ｏポート（ＰＩＯ）およびタイマ／カウンタ回路（ＣＴＣ）も内蔵している。ＰＩＯは、ＰＢ０〜ＰＢ３の４ビットおよびＰＡ０〜ＰＡ７の１バイトのポートを有する。ＰＢ０〜ＰＢ３およびＰＡ０〜ＰＡ７のポートは、入力／出力いずれにも設定できる。ただし、この実施の形態では内蔵ＰＩＯを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。なお、電源投入時に、ＰＩＯは自動的に入力モードに設定される。
【００５３】
また、図６に示すように、クリアスイッチ９２１の出力信号は、入力ポート５７０を介して入力される。なお、入力ポート５７０には、Ｖカウントスイッチ２２などの他の各スイッチの出力信号も入力されている。このような構成によれば、クリアスイッチ９２１の切換により出力信号がクリア信号（ローレベル信号）とされていると、ＣＰＵ５６にクリア信号が与えられるので、ＣＰＵ５６により変動データ記憶手段の記憶内容が初期データとされる処理が行われるが、その詳細は後述する。
【００５４】
図７は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＶSL（ＤＣ＋３０Ｖ）、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【００５５】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２２Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス９１１の入力側には、遊技機に対する電源供給を停止したり開始させたりするための電源スイッチ９２０が設置されている。
【００５６】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【００５７】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【００５８】
また、電源基板９１０には、上述した第１の電源監視回路を構成する電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶSL電源電圧を導入し、ＶSL電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶSL電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるＶSLが用いられている。電源監視用ＩＣ９０２からの電圧低下信号は、主基板３１や払出制御基板３７等に供給される。
【００５９】
電源監視用ＩＣ９０２が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。
【００６０】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、第１の電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板が幾つあっても第１の電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。
【００６１】
なお、図７に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧低下信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板（例えば主基板３１と払出制御基板３７）に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。
【００６２】
次に遊技機の動作について説明する。
図８は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う（ステップＳ１）。
【００６３】
次いで、ＣＰＵ５６は、入力ポート５７０を介して入力されるクリアスイッチ９２１の出力信号の状態を、本例では１回だけ確認する（ステップＳ２）。クリアスイッチ９２１がオン（図４の「クリア」が選択されている状態）である場合には、ローレベルのクリア信号が出力されている。従って、ＣＰＵ５６は、クリアスイッチ９２１がオンとされていれば、通常の初期化処理を実行する（ステップＳ４）。
【００６４】
クリアスイッチ９２１は、この実施の形態では、電源スイッチ９２０のオンと同時に稼動状態（図４の「ＯＮ」が選択されている状態）となり、その後の判断により例えば直ちにオンとされる（例えば、図４の「ＯＮ」を経由してそのまま「クリア」に切り替られてオンとされる）。また、クリアスイッチ９２１は、電源スイッチ９２０押下後の例えば所定期間内にオンとされてもよい。なお、クリアスイッチ９２１が電源スイッチ９２０と連動された構成でない場合には、電源スイッチ９２０がオンする前にオンとされていてもよい。電源スイッチ９２０押下後にオン状態とされることを考慮して、ステップＳ２の判定前にディレイ時間をおいてもよい。また、ＣＰＵ５６がクリアスイッチ９２１の出力信号の状態を確認する時期は、電源が投入されたあとの所定期間内であれば何時であってもよい。また、ＣＰＵ５６がクリアスイッチ９２１の出力信号の状態を２回以上確認する構成としてもよい。
【００６５】
クリアスイッチ９２１がオンの状態でなければ（すなわち、図４の「クリア」でなく、「ＯＮ」が選択されている状態）、ＣＰＵ５６は、電源断時にバックアップＲＡＭ領域のデータ保護処理（例えばパリティデータの付加等の停電発生ＮＭＩ処理）が行われたか否か確認する（ステップＳ３）。この実施の形態では、不測の電源断が生じた場合には、バックアップＲＡＭ領域のデータを保護するための処理が行われている。そのような保護処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、ＣＰＵ５６は初期化処理を実行する（ステップＳ３，Ｓ４）。なお、この実施の形態では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認される。例えば、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。バックアップフラグ領域に設定されている「５５Ｈ」は、停電発生ＮＭＩ処理においてバックアップＲＡＭ領域のデータ保護処理が完了したときに設定されたデータであり、バックアップＲＡＭ領域のデータにもとづくパリティコードである。
【００６６】
バックアップＲＡＭ領域にバックアップデータがある場合には、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（例えばパリティチェック）を行う（ステップＳ５）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ６，Ｓ４）。
【００６７】
チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行う（ステップＳ７）。図９に示すように、バックアップフラグの値が「５５Ｈ」に設定され、かつ、チェック結果が正常である場合に、ステップＳ７の遊技状態復旧処理が実行される。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の退避値がＰＣに設定され、そのアドレスに復帰する（ステップＳ８）。
【００６８】
通常の初期化処理の実行（ステップＳ４）が完了すると、メイン処理で、タイマ割込フラグの監視（ステップＳ１０）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ９）も実行される。
【００６９】
なお、この実施の形態では、ステップＳ２でクリアスイッチ９２１がオンでない場合に、バックアップデータの有無が確認されていたが、逆に、バックアップデータの有無を確認した後、バックアップデータが存在する場合（さらに、バックアップ領域のチェックを行い、バックアップ領域のチェック結果が正常であったことが確認された場合であってもよい）にクリアスイッチ９２１の操作状態を確認するようにしてもよい。
【００７０】
また、この実施の形態では、ステップＳ３でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ５でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。
【００７１】
また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ５）の際に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態（図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態）であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【００７２】
図１０は、ステップＳ１の初期設定処理を示すフローチャートである。初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モードを割込モード２に設定し（ステップＳ１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバイスレジスタの初期化を行う（ステップＳ１ｄ）。また、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ１ｅ）を行った後、ＲＡＭをアクセス可能状態に設定する（ステップＳ１ｆ）。
【００７３】
この実施の形態で用いられているＣＰＵ５６には、マスク可能な割込（ＩＮＴ）のモードとして以下の３種類のモードが用意されている。なお、マスク可能な割込が発生すると、ＣＰＵ５６は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。
【００７４】
割込モード０：割込要求を行った内蔵デバイスがＲＳＴ命令（１バイト）またはＣＡＬＬ命令（３バイト）をＣＰＵの内部データバス上に送出する。よって、ＣＰＵ５６は、ＲＳＴ命令に対応したアドレスまたはＣＡＬＬ命令で指定されるアドレスの命令を実行する。リセット時に、ＣＰＵ５６は自動的に割込モード０になる。よって、割込モード１または割込モード２に設定したい場合には、初期設定処理において、割込モード１または割込モード２に設定するための処理を行う必要がある。
【００７５】
割込モード１：割込が受け付けられると、常に００３８（ｈ）番地に飛ぶモードである。
【００７６】
割込モード２：ＣＰＵ５６の特定レジスタ（Ｉレジスタ）の値（１バイト）と内蔵デバイスが出力する割込ベクタ（１バイト：最下位ビット０）から合成されるアドレスが、割込番地を示すモードである。すなわち、割込番地は、上位アドレスが特定レジスタの値とされ下位アドレスが割込ベクタとされた２バイトで示されるアドレスである。従って、任意の（飛び飛びではあるが）偶数番地に割込処理を設置することができる。各内蔵デバイスは割込要求を行うときに割込ベクタを送出する機能を有している。
【００７７】
よって、割込モード２に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。さらに、割込モード１とは異なり、割込発生要因毎のそれぞれの割込処理を用意しておくことも容易である。上述したように、この実施の形態では、初期設定処理のステップＳ１ｂにおいて、ＣＰＵ５６は割込モード２に設定される。
【００７８】
図１１は、通常の初期化処理（ステップＳ４）の処理を示すフローチャートである。図１１に示すように、初期化処理では、ＲＡＭのクリア処理が行われる（ステップＳ４ａ）。次いで、作業領域初期設定テーブルのアドレス値にもとづいて、所定の作業領域（例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値（初期データ）を設定する初期値設定処理（ステップＳ４ｂ）が行われる。そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ４ｃ）。すなわち、初期値（初期データ）として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理（ステップＳ１）において割込禁止（図１０参照）とされているので、初期化処理を終える前に割込が許可される（ステップＳ４ｄ）。
【００７９】
従って、この実施の形態では、ＣＰＵ５６の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、図１２に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグをセットする（ステップＳ１３）。
【００８０】
ＣＰＵ５６は、ステップＳ１０において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ１１）、遊技制御処理を実行する（ステップＳ１２）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。
【００８１】
以上のように、この実施の形態では、クリアスイッチの操作状態に応じて電源断時の状態に復旧するか否かの判断が行われる。従って、例えば停電後の電源復旧時や遊技機の再稼動時などにおいて電源投入される際に、状況に応じた判断により、バックアップデータ記憶領域の内容にもとづいて電源断時の状態に復旧させ、あるいは初期データにもとづいて稼動を開始させることを選択することができる。従って、電源断が発生しても、遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる。
【００８２】
図１３は、ステップＳ１２の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する（スイッチ処理：ステップＳ２１）。
【００８３】
次いで、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。
【００８４】
次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ２４）。
【００８５】
さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【００８６】
また、ＣＰＵ５６は、払出制御基板３７等に送出される制御コマンドをＲＡＭ５５の所定の領域に設定して制御コマンドを送出する処理を行う（コマンド制御処理：ステップＳ２７）。
【００８７】
次いで、ＣＰＵ５６は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力するデータ出力処理を行う（ステップＳ２９）。
【００８８】
また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行う（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。
【００８９】
また、ＣＰＵ５６は、各入賞口への入賞を検出するためのスイッチ１７，２３，１９ａ，２４ａの検出出力にもとづく賞球数の設定などを行う（ステップＳ３１）。具体的には、入賞検出に応じて払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて賞球払出装置９７Ａを駆動する。
【００９０】
このように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。
【００９１】
なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（例えば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【００９２】
そのように構成した場合にも、遊技制御処理の全てが実行されるまでは、フラグの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することが保証される。
【００９３】
図１４は、電源基板９１０の電源監視回路からの電圧低下信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理ではＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止時処理の一例である。
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４２の処理は不要である。
【００９４】
次いで、ＣＰＵ５６は、バックアップフラグが既にセットされているか否か確認する（ステップＳ４２）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ４４からステップＳ５０の処理を実行する。
【００９５】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ４４）。その後、バックアップフラグをセットする（ステップＳ４５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。さらに、全ての出力ポートをオフ状態にする（ステップＳ５０）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【００９６】
次いで、ＣＰＵ５６は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図６に示されたリセットＩＣ６５１からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【００９７】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【００９８】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ４１からＳ５０の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。
【００９９】
この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【０１００】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４３の判断は不要である。
【０１０１】
図１５は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図１５に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図１５に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０１０２】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図１５に示すようなデータがバックアップ領域に設定されている。
【０１０３】
ステップＳ５の処理において、ＣＰＵ５６は、電源発生ＭＮＩ処理にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０１０４】
よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【０１０５】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる変動データ記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、変動データ記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理（ステップＳ７）を行うように構成される。
【０１０６】
その際、クリアスイッチ９２１がオン状態であれば、遊技状態復旧処理は実行されず、通常の初期化処理（ステップＳ４）が実行される。従って、遊技店員等は、電源スイッチ９２０の投入等にもとづく遊技機の電源投入時に、クリアスイッチ９２１を操作することによって、変動データ記憶手段に記憶されているバックアップデータにもとづく遊技状態復旧処理を実行するか否かを選択することができる。従って、電源断が発生しても遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機が提供される。
【０１０７】
なお、電源投入時に、変動データ記憶手段にバックアップデータが記憶されていない場合に実行される初期化処理と、変動データ記憶手段にバックアップデータが記憶されていてもクリアスイッチ９２１がオフ状態である場合に実行される初期化処理とは、プログラム上兼用されている（図８のステップＳ４参照）。従って、遊技店での運用上の利便性を向上させる制御を付加しても、プログラム容量はさほど増えない。
【０１０８】
この実施の形態では、図７に示されたように電源基板９１０に電源監視回路が搭載され、図６に示されたように主基板３１にシステムリセット回路６５が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路６５がローレベルのシステムリセット信号を発生する時期は、電源監視回路（この例では電源監視用ＩＣ９０２）がローレベルのＮＭＩ割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路６５からのローレベルのシステムリセット信号は、ＣＰＵ５６のリセット端子に入力されている。
【０１０９】
すると、ＣＰＵ５６は、電源監視手段（電源監視用ＩＣ９０２）からの電圧低下信号にもとづいて停電発生処理（電力供給停止時処理）を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、ＣＰＵ５６の動作が完全に停止する。＋５Ｖ電源電圧値以下においては、ＣＰＵ５６の正常な動作が担保できない（即ち、動作の管理ができない状態が発生する）が、ＣＰＵ５６は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データにもとづいて異常動作してしまうことは防止される。
【０１１０】
このように、この実施の形態では、ＣＰＵ５６が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路６５からの検出出力の入力に応じてシステムリセットされるように構成されている。従って、電源断時に確実なデータ保存が行われ、遊技者に不利益がもたらされることが防止される。
【０１１１】
なお、この実施の形態では、電源監視用ＩＣ９０２と、システムリセット回路６５は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源基板９１０の電源監視回路が＋３０Ｖ電源電圧を監視し、システムリセット回路６５が＋５Ｖ電源電圧を監視してもよい。そして、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングは電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。例えば、しきい値は４．２５Ｖである。４．２５Ｖは、通常時の電圧より低いが、ＣＰＵ５６が暫くの間動作しうる程度の電圧である。なお、システムリセット回路６５に設けられた遅延手段の遅延時間（例えばコンデンサの容量）を調整して、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅らせるようにしてもよい。
【０１１２】
また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止時処理が実行される。また、入力ポートを介して電源基板からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。
【０１１３】
また、ＮＭＩ割込信号に変えて、ＩＲＱ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップＳ１２における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、払出制御コマンドを払出制御基板３７に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、払出制御コマンド等は確実に送出完了する。
【０１１４】
また、この実施の形態では、停電発生処理（電力供給停止時処理）において、既にデータがバックアップされ電力供給停止時処理が既に実行されたことを示すバックアップフラグがセットされている場合には電力供給停止時処理を実行しないように構成されている。電源が断する過程では、再度ＮＭＩが発生する可能性がある。すると、停電発生処理においてバックアップフラグの確認を行わない場合には、再度発生したＮＭＩによって再度電力供給停止時処理が実行される。
【０１１５】
最初に実行された正規の電力供給停止時処理では、レジスタの内容をバックアップＲＡＭに格納する処理が行われる（図１４におけるステップＳ４４参照）。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では電源電圧が徐々に低下していくので、レジスタの内容が破壊される可能性もある。すなわち、レジスタ値は、電源断が検出されたときの状態（最初にＮＭＩが発生したとき）から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップＲＡＭに格納されてしまう。すると、電源復旧時に実行される停電復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なる値がレジスタに復旧されてしまう。その結果、電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。
【０１１６】
以下、遊技状態復旧処理について説明する。
図１６は、図８のステップＳ７に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、バックアップＲＡＭに保存されていた値を各レジスタに復元する（ステップＳ６１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の遊技状態を確認して復帰させる（ステップＳ６２）。例えば、バックアップＲＡＭに保存されていたデータにもとづいて、ソレノイド回路５９を介してソレノイド１６やソレノイド２１を駆動し、始動入賞口１４や開閉板２０の開閉状態の復旧を行う。また、電源断中でも保存されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に送出する（ステップＳ６４）。
【０１１７】
以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行われるとともに、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に対して、制御状態を電源断時の状態に戻すための制御コマンド（電源断時の制御状態を生じさせるための制御コマンド）が送出される。そのような制御コマンドは、一般に、電源断前に最後に送出された１つまたは複数の制御コマンドである。
【０１１８】
その結果、この実施の形態では、遊技状態復旧処理によって、以下のような状態復旧が可能である。
【０１１９】
始動入賞口１４および大入賞口（開閉板２０）の状態が復元される。表示制御手段によって制御される普通図柄の表示状態（可変表示器１０の表示状態）は、電源断時に変動中であった場合を除いて復元される。表示制御手段によって制御される特別図柄の表示状態（可変表示部９の表示状態）は、電源断時に変動中であった場合を除いて復元される。さらに、可変表示部９に表示される背景やキャラクタは、特別図柄変動中および大当り遊技中であった場合を除いて復元される。
【０１２０】
特別図柄の変動中に電源断となった場合には、可変表示パターンの変動時間（例えば１０秒）および既に実行した時間（例えば４秒）の情報がバックアップされる。そして、主基板３１は、復旧時に、表示パターンを示す表示制御コマンドおよび停止図柄を示す表示制御コマンドを表示制御基板８０に出力し、残り時間（上述の例では６秒）経過後に、図柄を停止させるため表示制御コマンドを出力する。従って、特別図柄の表示状態は、電源断時に特別図柄の変動中であった場合には、復旧時に、表示されていない残りの時間（上述の例では６秒）につき可変表示が実行される。なお、復旧時に表示制御基板８０に対して出力される表示パターンを示す表示制御コマンドは、電源断前に出力された表示パターンを示す表示制御コマンドと同じものであってもよいが、「停電復旧中です」のような画像を表示させるためのコマンドとしてもよい。この場合、「停電復旧中です」の表示は、残りの時間（上述の例では６秒）表示される。なお、特別図柄の変動中に電源断となった場合の、普通図柄の表示状態にについても、上述と同様の制御が行われる。
【０１２１】
なお、大当り遊技中に電源断となった場合にも、上述した特別図柄の変動中に電源断となった場合と同様に、ラウンド中あるいはラウンド間のインターバルの残り時間について、復旧時に、表示、音、ランプ、ソレノイド２１などを制御するが、主基板３１は、表示制御基板８０に対して電源断前に出力した確定時の図柄（停止図柄）を指定する表示制御コマンドを出力する。これにより、ラウンド中あるいはラウンド間の大当り図柄による演出が可能となり（大当り図柄で大当り演出する機種について）、また、大当り終了後の変動開始時に表示する図柄も表示制御基板８０が認識することができる。
【０１２２】
ランプ制御手段が制御する装飾ランプ２５、始動記憶表示器１８、ゲート通過記憶表示器４１、賞球ランプ５１および球切れランプ５２の表示状態が復元される。遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。各制御区間とは、例えば、大当り開始報知状態、大入賞口開放前状態、大入賞口開放中状態、大当り終了報知状態である。なお、特別図柄変動中に電源断となったあと復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態を制御するようにしてもよいが、消灯または停電復旧時特有のパターンで点灯／点滅させるようにしてもよい。
【０１２３】
音声制御手段が制御する音発生状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。なお、特別図柄変動中に電源断となったあと復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ音発生状態を制御するようにしてもよいが、無音または停電復旧時特有の音声パターン（例えば「停電復旧中です」との音声）を出力するようにしてもよい。
【０１２４】
なお、この実施の形態では、電源断からの復旧時に、主基板３１の遊技制御手段から表示制御手段、ランプ制御手段および音声制御手段に対して状態復元のための制御コマンドが送出されるが、表示制御手段、ランプ制御手段および音声制御手段が電源バックアップされる場合には、主基板３１からの制御コマンドを用いることなく、表示制御手段、ランプ制御手段および音声制御手段が独自に制御状態を復元するように構成してもよい。
【０１２５】
また、後述するように、払出制御基板３７に搭載されている払出制御手段は、電源バックアップされているので、電源断からの復旧時に、賞球払出状態および球貸し制御状態は、電源断時の状態に復旧する。この実施の形態では、発射制御基板は払出制御手段に接続されているので、発射制御基板９１における制御状態も同様に復元される。
【０１２６】
遊技状態を電源断時の状態に復帰させると、この実施の形態では、ＣＰＵ５６は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ６５）。パリティフラグがクリアであれば、割込許可設定を行う（ステップＳ６６）。一方、パリティフラグがオンであれば、そのまま（ステップＳ１ａで設定された割込禁止状態のまま）遊技状態復旧処理を終える。
【０１２７】
なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０１２８】
上述したように、初期設定処理を開始したあと、復旧処理を終える前まで、または初期化処理を終える前までの間は、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、クリアスイッチ９２１の操作状態やバックアップデータ記憶領域の内容に応じて行われる電源断時の状態に復旧させるか否かの判断、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。
【０１２９】
なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行われる場合について説明したが、払出制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるＲＡＭの一部も電源バックアップされ、払出制御手段、表示制御手段、音制御手段およびランプ制御手段も、上述したような処理を行ってもよい。ただし、払出制御手段、表示制御手段、音制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行う必要はない。
【０１３０】
図１７は、払出制御コマンドのコマンド形態の一例を示す説明図である。この実施の形態では、払出制御コマンドは２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を表し、２バイト目はＥＸＴ（コマンドの種類）を表す。なお、図１７に示されたコマンド形態は一例であって他のコマンド形態を用いてもよい。
【０１３１】
図１８は、払出制御コマンドの内容の一例を示す説明図である。図１８に示された例において、コマンドＦＦ００（Ｈ）は、払出可能状態を指定する払出制御コマンドである。コマンドＦＦ０１（Ｈ）は、払出停止状態を指定する払出制御コマンドである。また、コマンドＦ０ＸＸ（Ｈ）は、賞球個数を指定する払出制御コマンドである。２バイト目の「ＸＸ」が払出個数を示す。
【０１３２】
払出制御手段は、主基板３１の遊技制御手段からＦＦ０１（Ｈ）の払出制御コマンドを受信すると賞球払出および球貸しを停止する状態となり、ＦＦ００（Ｈ）の払出制御コマンドを受信すると賞球払出および球貸しができる状態になる。また、賞球個数を指定する払出制御コマンドを受信すると、受信したコマンドで指定された個数に応じた賞球払出制御を行う。
【０１３３】
図１９は、払出制御コマンドの送出形態の一例を示すタイミング図である。この実施の形態では、払出制御コマンドは２バイト構成であり、例えば、図１９に示されるように、払出制御信号の１バイト目および２バイト目が出力されているときに、それぞれＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオン期間は例えば１μｓ以上であり、１バイト目と２バイト目との間には例えば１０μｓ以上の期間があけられる。なお、払出制御コマンドは、１バイト構成としてもよい。
【０１３４】
なお、払出制御コマンドは、払出制御手段が認識可能に１回だけ送出される。認識可能とは、この例では、ＩＮＴ信号がオン状態になることであり、認識可能に１回だけ送出されるとは、この例では、払出制御信号の１バイト目および２バイト目のそれぞれに応じてＩＮＴ信号が１回だけオン状態になることである。
【０１３５】
なお、図２０に示すように、払出制御コマンドを１バイト構成としてもよい。その場合、８ビットの払出制御信号ＣＤ〜ＣＤ７によって払出制御コマンドが出力される。そして、払出制御信号が出力されているときに、ＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオン期間は例えば１μｓ以上である。払出制御手段は、ＩＮＴ信号に応じた割込処理によって払出制御信号ＣＤ〜ＣＤ７を入力する。
【０１３６】
次に、遊技制御手段以外の電気部品制御手段において各処理が行われる場合の例として、払出制御手段においてデータ保存や復旧などが行われる場合について説明する。
【０１３７】
図２１は、払出制御用ＣＰＵ３７１周りの一構成例を示すブロック図である。図２１に示すように、第１の電源監視回路（第１の電源監視手段）からの電圧低下信号が、バッファ回路９６０を介して払出制御用ＣＰＵ３７１のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。ＶSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では＋３０Ｖである。従って、払出制御用ＣＰＵ３７１は、割込処理によって電源断の発生を確認することができる
【０１３８】
払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子には、主基板３１からのＩＮＴ信号が接続されている。ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵ３７１に内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値がダウンカウントされる。そして、レジスタ値が０になると割込が発生する。従って、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じて割込が発生することになる。
【０１３９】
払出制御基板３７には、システムリセット回路９７５も搭載されているが、この実施の形態では、システムリセット回路９７５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ９７６は、電源投入時に、外付けのコンデンサに容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ９７６は、電源基板９１０に搭載されている第１の電源監視回路が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（例えば＋９Ｖ）以下になるとローレベルの電圧低下信号を発生する。従って、電源断時には、リセットＩＣ９７６からの電圧低下信号がローレベルになることによって払出制御用ＣＰＵ３７１がシステムリセットされる。なお、図２１に示すように、電圧低下信号はリセット信号と同じ出力信号である。
【０１４０】
リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用ＣＰＵ３７１が暫くの間動作しうる程度の電圧である。また、リセットＩＣ９７６が、払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【０１４１】
＋５Ｖ電源から電力が供給されていない間、払出制御用ＣＰＵ３７１の内蔵ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路９７５からリセット信号が発せられるので、払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【０１４２】
以上のように、この実施の形態では、電源基板９１０に搭載されている第１の電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。電源断検出信号が出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止時処理を行うための動作時間が確保されている。
【０１４３】
なお、ここでも、第１の電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶSLの電圧でなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０１４４】
その場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【０１４５】
なお、図２１に示すように、主基板３１に搭載されたクリアスイッチ９２１の出力信号が、入力ポート３７２を介して入力される。なお、入力ポート３７２には、本例では、賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂの各スイッチの出力信号も入力されている。このような構成によれば、クリアスイッチ９２１の切換により出力信号がクリア信号（ローレベル信号）とされていると、払出制御用ＣＰＵ３７１にクリア信号が与えられるので、払出制御用ＣＰＵ３７１により後述する初期化処理が行われる。
【０１４６】
なお、図２１に示された構成では、システムリセット回路９７５は、電源投入時に、コンデンサの容量で決まる期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット解除タイミングは１回だけである。しかし、図６に示された主基板３１の場合と同様に、複数回のリセット解除タイミングが発生するような回路構成を用いてもよい。
【０１４７】
図２２は、払出制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行う（ステップＳ７０１）。
【０１４８】
図２３は、ステップＳ７０１の初期設定処理を示すフローチャートである。初期設定処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止に設定する（ステップＳ７０１ａ）。次に、払出制御用ＣＰＵ３７１は、割込モードを割込モード２に設定し（ステップＳ７０１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ７０１ｃ）。また、払出制御用ＣＰＵ３７１は、内蔵デバイスレジスタの初期化（ステップＳ７０１ｄ）、ＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ７０１ｅ）を行ったあと、ＲＡＭをアクセス可能状態に設定する（ステップＳ７０１ｆ）。
【０１４９】
この実施の形態では、タイマ／カウンタ割込としてＣＨ２，ＣＨ３のカウントアップにもとづく割込を使用する。ＣＨ２のカウントアップにもとづく割込は、上述したタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値が「０」になったときに発生する割込である。従って、ステップＳ７０１ｅにおいて、タイマカウンタレジスタＣＬＫ／ＴＲＧ２に初期値「１」が設定される。また、ＣＨ３のカウントアップにもとづく割込は、ＣＰＵの内部クロックをカウントダウンしてレジスタ値が「０」になったら発生する割込であり、後述する２ｍｓタイマ割込として用いられる。具体的には、ＣＨ３のレジスタ値はシステムクロックの１／２５６周期で減算される。ステップＳ７０１ｅにおいて、ＣＨ３のレジスタには、初期値として２ｍｓに相当する値が設定される。なお、ＣＨ２に関する割込番地は００７４Ｈであり、ＣＨ３に関する割込番地は００７６Ｈである。
【０１５０】
次いで、払出制御用ＣＰＵ３７１は、入力ポート３７２を介して入力されるクリアスイッチ９２１の出力信号の状態を、本例では１回だけ確認する（ステップＳ７０２）。クリアスイッチ９２１がオン（図４の「クリア」とされている状態）である場合には、その出力がローレベルとされている。従って、払出制御用ＣＰＵ３７１は、クリアスイッチ９２１がオンであれば、通常の初期化処理を実行する（ステップＳ７０４）。なお、クリアスイッチ９２１は、電源スイッチ９２０がオンする前にオンとされていてもよく、電源スイッチ９２０と同時にオンとされてもよい。さらに、電源スイッチ９２０押下後の例えば所定期間内にオンとされてもよい。電源スイッチ９２０押下後にオン状態とされることを考慮して、ステップＳ２の判定前にディレイ時間をおいてもよい。
【０１５１】
クリアスイッチ９２１がオフ状態（図４の「ＯＮ」とされている状態）であれば、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行う（ステップＳ７０３）。すなわち、例えばバックアップＲＡＭ領域に形成されている後述する総合個数記憶または貸し球個数記憶（図２６参照）などの記憶情報の有無を確認して、例えば未払出の賞球個数および貸し球個数に関するバックアップデータがないかどうか確認する。不測の電源断が生じた場合には、多くの場合何らかのデータがバックアップＲＡＭ領域に保存されており、バックアップＲＡＭ領域のデータは保存されていたはずであるから、後に復旧した場合の確認結果の多くはバックアップデータありとなる。バックアップデータなしという確認結果であれば、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０３，Ｓ７０４）。なお、本例では、バックアップＲＡＭ領域にバックアップデータが存在しているか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグによって確認する。
【０１５２】
バックアップＲＡＭ領域にバックアップデータが存在している場合には、この実施の形態では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う（ステップＳ７０５）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０６，Ｓ７０４）。
【０１５３】
チェック結果が正常であれば、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う（ステップＳ７０７）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７０８）。
【０１５４】
通常の初期化処理の実行（ステップＳ７０４）を終えると、払出制御用ＣＰＵ３７１により実行されるメイン処理は、タイマ割込フラグの監視（ステップＳ７０９）の確認が行われるループ処理に移行する。
【０１５５】
なお、この実施の形態では、ステップＳ７０２でクリアスイッチ９２１がオフである場合に、バックアップデータの有無が確認されていたが、逆に、バックアップデータの有無を確認した後、バックアップデータが存在する場合（さらに、バックアップ領域のチェックを行い、バックアップ領域のチェック結果が正常であったことが確認された場合であってもよい）にクリアスイッチ９２１の操作状態を確認するようにしてもよい。
【０１５６】
また、この実施の形態では、ステップＳ７０３でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ７０５でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。
【０１５７】
また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ７０５）の際などに、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける払出遊技球数データ等によって、遊技機が払出待機状態（払出途中でない状態）であることが確認されたら、払出状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【０１５８】
通常の初期化処理では、図２４に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ９０１）が行われる（ステップＳ９０２）。そして、初期設定処理（ステップＳ７０１ａ）において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ９０３）。
【０１５９】
この実施の形態では、払出制御用ＣＰＵ３７１の内部タイマ（ＣＨ３）が繰り返しタイマ割込を発生するように設定される。また、繰り返し周期は２ｍｓに設定される。そして、図２５に示すように、タイマ割込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１２）。なお、２ｍｓタイマ割込処理において、必要ならば、ＣＨ３のレジスタに対して初期値再設定が行われる。
【０１６０】
払出制御用ＣＰＵ３７１は、ステップＳ７０９において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７１０）、払出制御処理を実行する（ステップＳ７１１）。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。
【０１６１】
払出制御用ＣＰＵ３７１は、電源投入時に、クリア信号が入力されているか否かを確認するだけで、通常の初期化処理を行うか否か決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことなく通常の運用を開始することができる。また、クリア信号が入力されていなければ、払出制御用ＣＰＵ３７１は、バックアップＲＡＭの保存データを確認することで、払出中の状態を復元するか否か決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことができる。
【０１６２】
また、本例では、払出制御用ＣＰＵ３７１も、主基板３１のＣＰＵ５６と同様に、パリティチェックコードによって記憶内容保存の確実化を図っている。
【０１６３】
以上のように、バックアップデータの有無により電源断時の払出状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、バックアップデータにもとづく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０１６４】
その際、クリアスイッチ９２１がオン状態であれば、遊技状態復旧処理（ステップＳ７０７）は実行されず、通常の初期化処理（ステップＳ７０４）が実行される。従って、遊技店員等は、電源スイッチ９２０の投入等にもとづく遊技機の電源投入時に、クリアスイッチ９２１を操作することによって、バックアップデータ記憶領域（変動データ記憶手段）に記憶されているバックアップデータにもとづく遊技状態復旧処理を実行するか否かを選択することができる。従って、電源断が発生しても遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機が提供される。
【０１６５】
なお、電源投入時に、変動データ記憶手段にバックアップデータが記憶されていない場合に実行される初期化処理と、変動データ記憶手段にバックアップデータが記憶されていてもクリアスイッチ９２１がオフ状態である場合に実行される初期化処理とは、プログラム上兼用されている（図２２のステップＳ７０４参照）。従って、遊技店での運用上の利便性を向上させる制御を付加しても、プログラム容量はさほど増えない。
【０１６６】
また、上述したように、バックアップデータの状態により電源断時の払出状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、遊技店員等がクリアスイッチ９２１を操作することによってバックアップデータにもとづく遊技状態復旧処理の実行を選択した場合に、正常なバックアップデータにもとづく制御を実現することができるとともに、異常が発生したバックアップデータにもとづく復旧処理の実行を防止することができる。
【０１６７】
図２６は、払出制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に総合個数記憶（例えば２バイト）および貸し球個数記憶が形成されている。総合個数記憶は、主基板３１の側から指示された払出個数の総数を記憶するものである。貸し球個数記憶は、未払出の球貸し個数を記憶するものである。
【０１６８】
図２７は、割込処理による払出制御コマンド受信処理を示すフローチャートである。主基板３１からの払出制御用のＩＮＴ信号は払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子に入力されている。よって、主基板３１からのＩＮＴ信号がオン状態になると、払出制御用ＣＰＵ３７１に割込がかかり、図２７に示す払出制御コマンドの受信処理が開始される。この実施の形態では、受信した払出制御コマンドを格納するための１２バイトの確定コマンドバッファ領域が設けられている。そして、受信した払出制御コマンドの格納位置を示すためにコマンド受信個数カウンタが用いられる。なお、払出制御コマンドは、２バイト構成であるから、実質的には６個の払出制御コマンドを確定コマンドバッファ領域に格納可能である。
【０１６９】
払出制御コマンドの受信処理において、払出制御用ＣＰＵ３７１は、まず、払出制御コマンドデータの入力に割り当てられている入力ポートからデータを読み込む（ステップＳ８５１）。そして、２バイト構成の払出制御コマンドのうちの１バイト目であるか否か確認する（ステップＳ８５２）。１バイト目であるか否かは、受信したコマンドの先頭ビットが「１」であるか否かで確認できる。先頭ビットが「１」であるのは、２バイト構成の払出制御コマンドのうちのＭＯＤＥバイト（１バイト目）のはずである（図１７参照）。先頭ビットが「１」であれば、有効な１バイト目を受信したとして、受信したコマンドを確定コマンドバッファ領域におけるコマンド受信個数カウンタが示す確定コマンドバッファに格納する（ステップＳ８５３）。
【０１７０】
払出制御コマンドのうちの１バイト目でなければ、１バイト目を既に受信したか否か確認する（ステップＳ８５４）。既に受信したか否かは、受信バッファ（ステップＳ８５３における確定コマンドバッファ）に有効なデータが設定されているか否かで確認できる。
【０１７１】
１バイト目を既に受信している場合には、受信した１バイトのうちの先頭ビットが「０」であるか否か確認する。そして、先頭ビットが「０」であれば、有効な２バイト目を受信したとして、受信したコマンドを、確定コマンドバッファ領域におけるコマンド受信個数カウンタ＋１が示す確定コマンドバッファに格納する（ステップＳ８５５）。先頭ビットが「０」であるのは、２バイト構成の払出制御コマンドのうちのＥＸＴバイト（２バイト目）のはずである（図１７参照）。なお、ステップ８４５のＹのあとの確認で、受信した１バイトのうちの先頭ビットが「０」でなければ、処理を終了する。
【０１７２】
ステップＳ８５５において、２バイト目のコマンドデータを格納すると、コマンド受信個数カウンタに２を加算する（ステップＳ８５６）。そして、コマンド受信カウンタが１２以上であるか否か確認し（ステップＳ８５７）、１２以上であればコマンド受信個数カウンタをクリアする（ステップＳ８５８）。
【０１７３】
図２８は、ステップＳ７１０の払出制御処理を示すフローチャートである。払出制御処理において、払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ処理：ステップＳ７５１）。
【０１７４】
次に、払出制御用ＣＰＵ３７１は、センサ（例えば、払出モータ２８９の回転数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態判定などを行う（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。
【０１７５】
次いで、払出制御用ＣＰＵ３７１は、主基板３１より受信した払出停止指示コマンドに応じて払出停止状態に設定し、あるいは受信した払出開始指示コマンドに応じて払出停止状態の解除を行う（ステップＳ７５４）。また、プリペイドカードユニット制御処理を行う（ステップＳ７５５）。
【０１７６】
また、払出制御用ＣＰＵ３７１は、球貸し要求に応じて貸し球を払い出す制御を行う（ステップＳ７５６）。さらに、払出制御用ＣＰＵ３７１は、総合個数記憶に格納された個数の賞球を払い出す賞球制御処理を行う（ステップＳ７５７）。そして、払出制御用ＣＰＵ３７１は、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に向けて駆動信号を出力し、ステップＳ７５６の球貸し制御処理またはステップＳ７５７の賞球制御処理で設定された回転数分払出モータ２８９を回転させる払出モータ制御処理を行う（ステップＳ７５８）。
【０１７７】
なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、払出モータ２８９を制御するために１−２相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰り返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。
【０１７８】
次いで、エラー検出処理が行われ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う（エラー処理：ステップＳ７５９）。検出されるエラーとして、例えば、次の８種類がある。
【０１７９】
賞球経路エラー：賞球払出動作終了したとき、または払出モータ２８９が１回転したときに賞球カウントスイッチ３０１Ａが１個も遊技球の通過を検出しなかったとき。エラー表示ＬＥＤ３７４に「０」が表示される。
【０１８０】
球貸し経路エラー：球貸しの払出動作終了したとき、または払出モータ２８９が１回転したときに球貸しカウントスイッチ３０１Ｂが１個も遊技球の通過を検出しなかったとき。エラー表示ＬＥＤ３７４に「１」が表示される。
【０１８１】
賞球カウントスイッチ球詰まりエラー：賞球カウントスイッチ３０１Ａが０．５秒以上オンを検出したとき。エラー表示ＬＥＤ３７４に「２」が表示される。
【０１８２】
球貸しカウントスイッチ球詰まりエラー：球貸しカウントスイッチ３０１Ｂが０．５秒以上オンを検出したとき。エラー表示ＬＥＤ３７４に「３」が表示される。
【０１８３】
払出モータ球噛みエラー：払出モータ２８９が正常に回転しないとき。具体的には、払出モータ位置センサのオンが所定期間以上継続したり、オフが所定期間以上継続した場合。エラー表示ＬＥＤ３７４に「４」が表示される。なお、払出モータ球噛みエラーが生じた場合には、払出制御用ＣＰＵ３７１は、５０ｍｓの基準励磁相の出力を行った後、１−２相励磁の励磁パターンデータのうちの４種類の励磁パターンデータを８ｍｓ毎に出力することによる払出モータ２８９の逆回転と正回転を繰り返す。
【０１８４】
プリペイドカードユニット未接続エラー：ＶＬ信号のオフが検出されたとき。エラー表示ＬＥＤ３７４に「５」が表示される。
【０１８５】
プリペイドカードユニット通信エラー：規定のタイミング以外でプリペイドカードユニット５０から信号出力されたことを検出したとき。エラー表示ＬＥＤ３７４に「６」が表示される。
【０１８６】
払出停止状態：主基板３１から払出停止を示す払出制御コマンドを受信したとき。エラー表示ＬＥＤ３７４に「７」が表示される。なお、主基板３１から払出開始を示す払出制御コマンドを受信したときには、その時点から２００２ｍｓ後に、払出停止状態から払出可能状態に復帰する。
【０１８７】
さらに、外部接続端子（図示せず）から出力する情報信号を制御する処理を行う（出力処理：ステップＳ７６０）。なお、情報信号は、貸し球の払出一単位（例えば２５個）ごとに所定時間オンとなり、続いて所定時間オフを出力する信号である。
【０１８８】
図２９は、電源基板９１０の電源監視回路からの電圧低下信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。なお、この実施の形態では、ＮＭＩ割込番地は００６６Ｈである。停電発生ＮＭＩ処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ８０１）。次いで、割込禁止に設定する（ステップＳ８０２）。停電発生ＮＭＩ処理では、本例では主基板３１において実行された処理と同様に、ＲＡＭ内容の保存を確実にするためのチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちに払出制御用ＣＰＵ３７１が動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ８０４〜Ｓ８１０は、電力供給停止時処理の一例である。
【０１８９】
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０２の処理は不要である。
【０１９０】
次いで、払出制御用ＣＰＵ３７１は、バックアップフラグが既にセットされているか否か確認する（ステップＳ８０３）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ８０４からステップＳ８１０の処理を実行する。
【０１９１】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ８０４）。その後、バックアップフラグをセットする（ステップＳ８０５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ８０６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ８０７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ８０８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ８０９）。さらに、全ての出力ポートをオフ状態にする（ステップＳ８１０）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０１９２】
次いで、払出制御用ＣＰＵ３７１は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図２１に示されたリセットＩＣ９７６からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用ＣＰＵ３７１は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０１９３】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ８０１からＳ８１０の処理は、払出制御用ＣＰＵ３７１がシステムリセット回路９７５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路９７５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。
【０１９４】
この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【０１９５】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０３の判断は不要である。
【０１９６】
また、この実施の形態では、払出制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって図２９に示された停電発生ＮＭＩ処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、払出制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行われる。
【０１９７】
図３０は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図３０に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図３０に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０１９８】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図３０に示すようなデータがバックアップ領域に設定されている。
【０１９９】
ステップＳ７０５の処理において、払出制御用ＣＰＵ３７１は、図２９のステップＳ８０６およびステップＳ８０７にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０２００】
よって、払出制御用ＣＰＵ３７１は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【０２０１】
以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ３７１（具体的には払出制御用ＣＰＵ３７１が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて払出状態を回復させる払出状態復旧処理（ステップＳ７０７）を行うように構成される。
【０２０２】
以下、払出状態復旧処理について説明する。
図３１は、図２２のステップＳ７０７に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ８６１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の払出状態を復旧するための処理を行う。例えば、賞球中処理中フラグのセット等を行う。
【０２０３】
払出状態を復帰させると、この実施の形態では、払出制御用ＣＰＵ３７１は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ８６２）。パリティフラグがクリアであれば、割込許可設定を行う（ステップＳ８６３）。一方、パリティフラグがオンであれば、そのまま（ステップＳ７０１ａで設定された割込禁止状態のまま）払出状態復旧処理を終える。
【０２０４】
なお、ここでは、払出状態復旧処理が終了すると払出制御メイン処理にリターンするように払出状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０２０５】
上述したように、初期設定処理を開始したあと、払出状態復旧処理を終える前まで、または初期化処理を終える前までは、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行われる電源断時の払出状態に復旧させるか否かの判断、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。
【０２０６】
図３２は、遊技機の電源断時の電源低下やＮＭＩ割込信号（ここでは、電源断信号）の様子を示すタイミング図である。遊技機に対する電力供給が断たれると、最も高い直流電源電圧であるＶSLの電圧値は徐々に低下する。そして、この例では、＋２２Ｖにまで低下すると、電源基板９１０に搭載されている電源監視用ＩＣ９０２から電源断信号（電圧低下信号）が出力される（ローレベルになる）。
【０２０７】
電源断信号は、電気部品制御基板（図３２に示す例では主基板３１および払出制御基板３７）に導入され、ＣＰＵ５６および払出制御用ＣＰＵ３７１のＮＭＩ端子に入力される。ＣＰＵ５６および払出制御用ＣＰＵ３７１は、上述したＮＭＩ処理によって、所定の電力供給停止時処理を実行する。
【０２０８】
ＶSLの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板３１や払出制御基板３７に搭載されているリセットＩＣ６５１の出力がローレベルになり、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態になる。なお、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、システムリセット状態とされる前に、電力供給停止時処理を完了している。
【０２０９】
ＶSLの電圧値がさらに低下してＶcc（各種回路を駆動するための＋５Ｖ）を生成することが可能な電圧を下回ると、各基板において各回路が動作できない状態となる。しかし、少なくとも主基板３１や払出制御基板３７では、電力供給停止時処理が実行され、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態とされている。
【０２１０】
リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用ＣＰＵ３７１が暫くの間動作し得る程度の電圧である。また、リセットＩＣ９７６が、払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【０２１１】
また、この実施の形態では、電源基板９１０に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。図３２に示すように、電源断検出信号が出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止時処理を行うための動作時間が確保されている。
【０２１２】
なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶSLの電圧でなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０２１３】
この場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【０２１４】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。
【０２１５】
以上説明したようにクリアスイッチ９２１の操作状態にもとづいて電源断時の状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などの電源投入時に、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、バックアップデータにもとづく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０２１６】
また、上述したようにクリアスイッチ９２１の操作状態にもとづいて電源断時の状態に復旧するか否かの判断を行うようにしたことで、主基板３１に含まれる変動データ記憶手段（例えば、バックアップＲＡＭ）に賞球の払出数が記憶されているときに点灯する賞球未払出ランプを設けた構成としても、クリアスイッチ９２１の操作によって賞球の払出数をクリアすることができるため、主基板３１の変動データ記憶手段に記憶されている賞球の払出数と払出制御基板３７の総合個数記憶（図２８参照）に記憶されている賞球の払出数との間の食い違いによって賞球未払出ランプが誤って点灯し続けてしまうことを回避することができる。
【０２１７】
また、上述したようにバックアップデータの状態により電源断時の状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、正常なバックアップデータにもとづく制御を実現することができるとともに、異常が発生したバックアップデータにもとづく復旧処理の実行を防止することができる。
【０２１８】
また、上述したように遊技機に対して交換可能に設けられている遊技盤側に設けられている主基板３１にクリアスイッチ９２１を搭載する構成としたことで、通常は機種変更に伴って交換される遊技盤にクリアスイッチを設ける構成とすることができ、複数機種で共用可能な本体側に搭載するのと比較して容易に開発することができる。
【０２１９】
また、上述したように、初期設定処理を開始したあと、復旧処理を終える前まで、または初期化処理を終える前までの間（初期準備処理の間）は、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行われる電源断時の状態に復旧させるか否かの判断、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。この場合、上記初期準備処理に含まれる処理は一例であり、初期準備処理は、例えば初期設定処理を開始したあとバックアップデータにもとづく復旧を行うか否かを決定するまでの間の処理など、上述した処理の一部であってもよい。
【０２２０】
なお、上述した各実施の形態では、電源投入後に変動データをクリアする構成としていたが、電源断中にバックアップＲＡＭに記憶されている変動データをクリアする構成としてもよい。この場合、例えば図３３に示すように、バックアップ電源を絶つためのクリアスイッチ９２１Ａを設けるようにすればよい。
【０２２１】
図３３は、各電気部品制御基板へのバックアップ電源の供給に関する部分の構成例を示す回路図である。図３３に示すように、主基板３１や払出制御基板３７などの電気部品制御基板は、ＣＰＵ５６や払出制御用ＣＰＵ３７１などの駆動電源である＋５Ｖ電源から電力が供給されていない間、電源基板９１０から本例では各コネクタ９１０，９５１，９５２を介してバックアップ電源が供給されるため、ＲＡＭの少なくとも一部がバックアップされている。この例では、図３３に示すように、主基板３１に搭載されたクリアスイッチ９２１Ａが、電源基板９１０とコネクタ９５３を介して接続され、バックアップ電源が供給されている各電気部品制御基板（主基板３１自身も含む）と並列に接続されている。従って、バックアップ電源が供給されているときに、クリアスイッチ９２１Ａがオンとされてスイッチ間が導通状態とされると、バックアップ電源であるコンデンサ９１６の電荷がクリアスイッチ９２１Ａなどを介して放電され、バックアップ電源の供給が断たれる。この際、クリアスイッチ９２１Ａと接地電位との間に介在する抵抗素子９５０により、瞬時の放電により蓄電用コンデンサ９１６が破壊されてしまうことが防止される。
【０２２２】
このようにクリアスイッチ９２１Ａを構成することで、駆動電源である＋５Ｖ電源から電力が供給されていない間であっても、保存されている変動データをクリアすることができるため、電源が投入された場合に停電発生時の遊技状態に復帰されてしまうことを防止することができる。また、クリアスイッチ９２１Ａを並列接続しただけの簡単な構成でバックアップデータをクリアすることができる。
【０２２３】
なお、クリアスイッチ９２１Ａは、上述したクリアスイッチ９２１により「クリア」が選択されるときに、クリアスイッチ９２１に連動してオンする構成としてもよい。この場合、例えば、クリアスイッチ９２１がオンに切り換えられると同時に、クリアスイッチ９２１Ａがオンするような機構を設けるようにすればよい。このように構成すれば、一つのクリアスイッチにより、電源投入時であっても、待機中であっても、保存されている変動データをクリアすることができる。
【０２２４】
また、上述した各実施の形態では、電源投入後の所定期間内にクリアスイッチ９２１の所定の操作状態が確認されたときにバックアップＲＡＭをクリアする構成としていたが、遊技機１の稼働中にＲＡＭをクリアする構成としてもよい。
【０２２５】
この場合、例えばタイマ／カウンタ割込としてＣＨ１（２ｍｓタイマ割込の設定がされるチャネル（例えば、ＣＨ０）とは別のチャネル）のカウントアップにもとづく割込を使用する。ＣＨ１のカウントアップにもとづく割込は、タイマカウンタレジスタＣＬＫ／ＴＲＧ１の値が「０」になったときに発生する割込である。例えば図３４に示すように、クリアスイッチ９２１の出力信号が、ＣＰＵ５６に内蔵されたＣＴＣのＣＨ１に対応した入力端子に入力されるように構成する。また、例えば初期設定処理（図１０）のＣＴＣの設定（ステップＳ１ｅ）において、クリア信号の入力にもとづく割込がかかるように、ＣＰＵ５６に設けられているＣＴＣのＣＨ１に対応するレジスタＣＬＫ／ＴＲＧ１の設定をしておく。すなわち、レジスタＣＬＫ／ＴＲＧ１に、初期値（初期データ）として例えば「１」が設定される。そして、クリア信号の入力にもとづく割込処理（以下、ＣＴＣ１割込処理という）により初期化処理が実行されるように設定しておく。
【０２２６】
なお、この例では、図３４に示すように、ＯＲ回路９４９の出力が、ＡＮＤ回路（論理積回路）９５５に入力されている。また、クリアスイッチ９２１の出力信号がタイマ９５６に入力されている。ＡＮＤ回路９５５の他方の入力端子には、タイマ９５６の出力信号が入力される。そして、ＡＮＤ回路９５５の出力が、ＣＰＵ５６のリセット端子に接続されている。
【０２２７】
図３５は、この例における払出制御用ＣＰＵ３７１周りの構成の一例を示す図である。この例では、タイマ／カウンタ割込としてＣＨ１のカウントアップにもとづく割込を使用する。ＣＨ１のカウントアップにもとづく割込は、タイマカウンタレジスタＣＬＫ／ＴＲＧ１の値が「０」になったときに発生する割込である。図３５に示すように、クリアスイッチ９２１の出力信号が、払出制御用ＣＰＵ３７１に内蔵されたＣＴＣのＣＨ１に対応した入力端子に入力されるように構成する。また、例えば初期設定処理（図２３）のＣＴＣの設定（ステップＳ７０１ｅ）において、クリア信号の入力にもとづく割込がかかるように、払出制御用ＣＰＵ３７１に設けられているＣＴＣのＣＨ１に対応するレジスタＣＬＫ／ＴＲＧ１の設定をしておく。すなわち、レジスタＣＬＫ／ＴＲＧ１に、初期値（初期データ）として例えば「１」が設定される。そして、クリア信号の入力にもとづく割込処理により、主基板３１における処理と同様に、初期化処理が実行されるように設定しておく。
【０２２８】
なお、この例では、図３５に示すように、システムリセット回路９７５の出力が、ＡＮＤ回路９５５ａに入力されている。また、クリアスイッチ９２１の出力信号がタイマ９５６ａに入力されている。ＡＮＤ回路９５５ａの他方の入力端子には、タイマ９５６ａの出力信号が入力される。そして、ＡＮＤ回路９５５ａの出力が、払出制御用ＣＰＵ３７１のリセット端子に接続されている。
【０２２９】
このような構成において、クリアスイッチ９２１がオンされると、クリア信号がＣＰＵ５６および払出制御用ＣＰＵ３７１の入力端子に入力される。クリア信号が入力され、ＣＴＣのダウンカウント処理によりレジスタＣＬＫ／ＴＲＧ１の設定値が０になると、ＣＰＵ５６は、ＣＴＣ１割込処理を開始し、例えば図３７に示すように本例ではステップＳ４と同様の初期化処理を実行して（ステップＳ１４）、ＲＡＭに記憶されている変動データのクリアなどの処理を実行する。なお、払出制御用ＣＰＵ３７１についても、上述したＣＰＵ５６と同様に、ＣＴＣ１割込処理において例えば図３８に示すようにステップＳ７０４と同様の初期化処理を実行して（ステップＳ７１３）、ＲＡＭに記憶されている変動データのクリアなどの処理を実行する。
【０２３０】
図３６は、クリアスイッチ９２１、タイマ９５６，９５６ａなどの出力信号と、遊技機における動作状態の一例を示すタイミング図である。なお、図３６では、払出制御基板３７における動作状態の様子も示されている。また、クリアスイッチ９２１がオンすると、本例ではクリア信号がタイマ９５６，９５６ａにも入力される。クリア信号が入力すると、タイマ９５６，９５６ａは、所定時間（例えば、ＲＡＭのクリア処理を終えるまでの時間）を計時して、その時間の経過後にローレベルのシステムリセット信号を出力する。すると、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、リセット状態（動作不能状態）となる。そして、クリアスイッチ９２１が「ＯＮ」に切り替えられると、クリアスイッチ９２１は、ハイレベルの信号を出力する。このハイレベル信号が入力すると、タイマ９５６，９５６ａは、出力信号をハイレベルに立ち上げてＣＰＵ５６および払出制御用ＣＰＵ３７１の動作を開始させる。このように、本例では、遊技機の稼動中にＲＡＭがクリアされると、システムリセットがかけられるように構成されている。
【０２３１】
このように構成することで、遊技機の稼働中であっても、クリアスイッチをオンするだけでＲＡＭに記憶されている変動データを初期データとすることができる。従って、電源投入後の所定期間を経過したあとであっても、ＲＡＭの内容を即時にクリアすることができ、ＲＡＭクリアの選択の自由度を向上させることができる。
【０２３２】
なお、図３４〜図３８を参照して説明した他の例では、ＣＴＣ１割込処理により初期化処理（ステップＳ１４、ステップＳ７１３）を実行する構成としていたが、例えばＣＴＣ１割込処理においてステップＳ４またはステップＳ７０４にジャンプするように設定しておくようにしてもよい。
【０２３３】
この場合、上述したようにクリアスイッチ９２１がオンされて、レジスタＣＬＫ／ＴＲＧ１の設定値が０になると、例えば図３９に示すように、ＣＰＵ５６は、ＣＴＣ１割込処理を実行する。ＣＴＣ１割込処理において、ＣＰＵ５６は、ＣＴＣ１割込フラグ（本例では、クリアスイッチ９２１が操作され、ＲＡＭのクリア要求がされたことを示すフラグ）をセットする（ステップＳ１５）。また、同様に、払出制御用ＣＰＵ３７１は、例えば図４０に示すように、ＣＴＣ１割込処理において、払出制御用ＣＰＵ３７１は、ＣＴＣ１割込フラグをセットする（ステップＳ７１４）。
【０２３４】
図４１は、この例においてＣＰＵ５６が実行するメイン処理の例を示すフローチャートである。図４１に示すように、この例ではループ処理の中にＣＴＣ１割込フラグを確認する処理（ステップＳ１６）が含まれている。すなわち、ＣＰＵ５６は、ステップＳ１６において、ＣＴＣ１割込フラグがセットされたことを検出すると、初期化処理を実行する（ステップＳ４）。なお、ＣＴＣ１割込フラグのリセットは、例えばステップＳ４の初期化処理において行われる。また、この例において、ステップＳ２の判断を行わない構成としてもよい。
【０２３５】
図４２は、この例において払出制御用ＣＰＵ３７１が実行するメイン処理の例を示すフローチャートである。図４２に示すように、この例ではループ処理の中にＣＴＣ１割込フラグを確認する処理（ステップＳ７１５）が含まれている。すなわち、払出制御用ＣＰＵ３７１は、ステップＳ７１５において、ＣＴＣ１割込フラグがセットされたことを検出すると、初期化処理を実行する（ステップＳ７０４）。なお、ＣＴＣ１割込フラグのリセットは、例えばステップＳ７０４の初期化処理において行われる。また、この例において、ステップＳ７０２の判断を行わない構成としてもよい。
【０２３６】
このようにＣＴＣ１割込処理において初期化処理（ステップＳ４またはステップＳ７０４）にジャンプするように設定しておく構成とした場合であっても、遊技機の稼働中に、クリアスイッチをオンするだけでＲＡＭに記憶されている変動データを初期データとすることができる。従って、電源投入後の所定期間を経過したあとであっても、ＲＡＭの内容を即時にクリアすることができ、ＲＡＭクリアの選択の自由度を向上させることができる。
【０２３７】
また、上述した各実施の形態では、初期化処理においてＲＡＭに記憶されている変動データを全てクリアする構成（ステップＳ４ａ参照）としていたが、ＲＡＭに記憶されている変動データのうちの一部をクリアするようにしてもよい。この場合、例えば価値付与の数量にかかわる変動データ（例えば、入賞にもとづき払い出される遊技球の数量などを示すデータ）をＲＡＭに記憶されている変動データの一部としてクリアしたり、遊技状態にかかわる変動データ（例えば、大当りか否か、確変か否か、時短中か否かなどを示すデータ）をＲＡＭに記憶されている変動データの一部としてクリアするようにすればよい。すなわち、クリアスイッチ９２１の操作にもとづくＲＡＭのクリアにおいて、変動データのうちの一部のデータとして、例えば確変フラグや時短フラグのみがクリアされるようにしてもよい。なお、ＲＡＭの一部が初期化されたあとは、クリアされなかった変動データにもとづく遊技状態復旧処理（図１６参照）が実行されるように構成される。
【０２３８】
このように、変動データの一部をクリアすることができる構成としたことで、復旧させる必要のないデータを除く変動データにもとづいて遊技状態を復旧させることができる。なお、変動データの一部として価値付与の数量にかかわる変動データをクリアする構成とすれば、電源断前に得られていた遊技球を、電源投入後に不当に得ることを防止することができる。また、変動データの一部として遊技状態にかかわる変動データをクリアする構成とすれば、電源断前に得られていた例えば確変などの有利な遊技状態を、電源投入後に不当に得ることを防止することができ、あるいは不利な遊技状態を不当に与えてしまうことを防止することができる。
【０２３９】
また、上述した各実施の形態では、クリアスイッチ９２１が主基板３１に搭載される構成としていたが、クリアスイッチ９２１は、払出制御基板３７、あるいは電源基板９１０などの他の電気部品制御基板に搭載される構成としてもよく、また、中継基板やクリアスイッチ９２１を搭載するための専用基板に搭載される構成としてもよい。
【０２４０】
図４３は、クリアスイッチ９２１が払出制御基板３７に搭載された場合におけるＣＰＵ５６周りの構成の一例を示す図である。この場合、図４３に示すように、ＣＰＵ５６に、払出制御基板３７に搭載されたクリアスイッチ９２１からの出力信号が、入力ポート５７０を介して入力される。このような構成によれば、クリアスイッチ９２１の切換により出力信号がクリア信号とされていると、ＣＰＵ５６にクリア信号が与えられるので、ＣＰＵ５６により変動データ記憶手段の記憶内容が初期データとされる処理が行われる。
【０２４１】
図４４は、クリアスイッチ９２１が払出制御基板に搭載された場合における払出制御用ＣＰＵ３７１周りの構成の一例を示す図である。この場合、図４４に示すように、払出制御用ＣＰＵ３７１に、クリアスイッチ９２１の出力信号が入力ポート３７２を介して入力される。このような構成によれば、クリアスイッチ９２１の切換により出力信号がクリア信号とされていると、払出制御用ＣＰＵ３７１にクリア信号が与えられるので、払出制御用ＣＰＵ３７１により変動データ記憶手段の記憶内容が初期データとされる処理が行われる。
【０２４２】
また、上述した各実施の形態においては、パチンコ遊技機１の裏面にスイッチ基板１９０が搭載された状態の例として、図２を参照して枠体２Ａを含む裏面の状態について説明したが、さらに詳細には、上述した各実施の形態におけるスイッチ基板１９０は、例えば図４５に示すように、遊技機１の裏面側の遊技盤６に設置されている。なお、図４５には、例えば主基板などの他の基板と接続されるためのコネクタ９２２が開示されている。
【０２４３】
また、上述した各実施の形態では、３点に切替可能なクリアスイッチの例について説明したが、クリアスイッチが押しボタン構造とされていてもよい。図４６は、クリアスイッチを押しボタン構造とした場合の回路構成の例を示す回路図である。この場合、遊技機の電源がオンされている状態において、クリアスイッチ９２１が押下されていれば、クリア信号がコネクタ９２２を介して例えば主基板３１などの各基板に対して送信される。また、クリアスイッチ９２１が押下されていなければ、ハイレベルの出力信号が送信される。
【０２４４】
また、電源断中にバックアップＲＡＭに記憶されている変動データをクリアする場合の例として、図３３を参照して、バックアップ電源であるコンデンサ９１６の電荷を放電する構成を説明したが、バックアップ電源の供給線路を切断することによりバックアップ電源の供給を絶つようにしてもよい。図４７は、各電気部品制御基板へのバックアップ電源の供給に関する部分の他の構成例を示す回路図である。通常の状態では、クリアスイッチ９２１Ａを閉じて通電状態にしておく。従って、バックアップ電源が主基板３１などに供給される。そして、クリアスイッチ９２１Ａが操作されて線路が断たれると、主基板３１などに対するバックアップ電源の供給が絶たれる。このように構成した場合であっても、同様に、電源断中にバックアップＲＡＭに記憶されている変動データをクリアすることができる。
【０２４５】
また、上述した各実施の形態では、クリアスイッチ９２１を電源スイッチ９２０と連動させない構成としてもよい旨説明したが、特に電源の投入に応じて実行される所定の処理においてバックアップ内容をクリアするか否かの判断を行う実施形態においては、さらにクリアスイッチ９２１を「ＯＮ」や「クリア」などの各位置で静止することが可能な構成としてもよい。このように構成すると、常時「クリア」の状態を維持しておけば電源断時の状態に復旧する処理を常に行わない(図８のステップＳ２において常にＹとなる）ようにすることができるため、電源投入時に常に初期状態から実行させるように設定しておくことができる。また、停電時があったときなどにおいては、クリアスイッチ９２１を常時「ＯＦＦ」の状態にしておき、復旧する前にクリアスイッチ９２１を「ＯＮ」の状態に維持するようにしておけば、電源断時の状態に復旧する処理をバックアップデータがある場合には常に行う(図８のステップＳ２において常にＮとなる）ようにすることができるため、電源が再投入されたときに常に電源断時の状態に復帰するように設定しておくことができる。
【０２４６】
また、上述した各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合等に応じて任意の位置に設置することができる。
【０２４７】
そして、上記の各実施の形態では、記憶手段としてＲＡＭを用いた場合を示したが、記憶手段として、電気的に書き換えが可能な記憶手段であればＲＡＭ以外のものを用いてもよい。
【０２４８】
また、上述した各実施の形態では、遊技制御手段以外の他の電気部品制御手段として払出制御手段を例示したが、表示制御手段、音制御手段およびランプ制御手段についても、上述した制御を行うように構成してもよい。
【０２４９】
また、上記の実施の形態では、電源監視回路は電源基板９１０に設けられたが、電源監視回路は主基板３１や払出制御基板３７などの電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路は搭載されない。
【０２５０】
また、上記の実施の形態では、電源投入後の所定期間内にクリアスイッチ９２１の操作状態が所定の状態とされているか否かを確認することにより、変動データを初期データとするか否かの判断をしていたが、例えば電源投入後の所定期間内（例えば１０秒以内）に始動口スイッチ１７などの入賞検出スイッチがオンしたか否かを確認するようにしてもよい。この場合、クリアスイッチ９２１の操作状態の確認と同様の構成により、電源投入後の所定期間内に例えば遊技店の店員により入賞検出スイッチがオンされると、ＣＰＵ５６および払出制御用ＣＰＵ３７１により入賞検出スイッチのオンが確認されるようにする。そして、入賞検出スイッチのオンが確認されると、ＣＰＵ５６および払出制御用ＣＰＵ３７１が、例えばステップＳ４に示した通常の初期化処理を実行し、バックアップＲＡＭに保持されている変動データを初期データとし、初期データにもとづいて遊技を開始させるように構成すればよい。
【０２５１】
上記の各実施の形態のパチンコ遊技機１は、始動入賞にもとづいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。
【０２５２】
さらに、パチンコ遊技機に限られず、スロット機等においても、停電等による電源断時に、電源断直前のデータをバックアップＲＡＭ等に保存し、電源復旧時に保存データにもとづく制御再開処理を行うように構成されている場合などには本発明を適用することができる。例えば、スロット機に適用した場合には、内部フラグ（ビック、レギュラー、小役などのフラグ）やビック中などの状態の復旧の有無を選択することができる。
【０２５３】
【発明の効果】
以上のように、本発明によれば、遊技機を、所定の遊技を行うことが可能な遊技機であって、遊技状態を制御する遊技制御マイクロコンピュータと、遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段と、電源断時から少なくとも所定期間は電源断直前の変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と、遊技機で使用される所定の電源を監視して電源電圧が所定値以下になると電圧低下信号を出力する電源監視手段と、操作に応じて変動データ記憶手段の記憶内容を初期化するための操作信号を出力するクリア手段と、遊技制御マイクロコンピュータからのコマンドにもとづいて演出用の電気部品を制御する演出制御マイクロコンピュータとを備え、クリア手段は、回路素子を搭載した基板に搭載され、遊技制御マイクロコンピュータが、電力供給が開始されたときに、クリア手段からの操作信号が入力されていないことを確認したときには、変動データ記憶手段にバックアップフラグが設定されているか否か判定し、バックアップフラグが設定されていないときには初期化処理を実行し、変動データ記憶手段にバックアップフラグが設定されているときにはチェックデータにもとづいて変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により変動データ記憶手段の記憶内容が正常でないことを確認したときには初期化処理を実行し、該判定により変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を電源断直前の状態に復旧させる復旧処理を実行するとともに制御状態が復旧することを報知するためのコマンドを演出制御マイクロコンピュータに送信する構成としたので、バックアップされていた変動データをクリアすることができるという効果がある。従って、遊技店での遊技機運用上の利便性を向上させることもできる。
【図面の簡単な説明】
【図１】 パチンコ遊技機を正面からみた例を示す正面図である。
【図２】 パチンコ遊技機の遊技盤を正面からみた例を示す正面図である。
【図３】 パチンコ遊技機の機構板を背面からみた例を示す背面図である。
【図４】 クリアスイッチの外観構成の例を示す説明図である。
【図５】 遊技制御基板（主基板）の回路構成例を示すブロック図である。
【図６】 電源監視および電源バックアップのためのＣＰＵ周りの一構成例を示すブロック図である。
【図７】 電源基板の一構成例を示すブロック図である。
【図８】 主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図９】 遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。
【図１０】 初期設定処理の例を示すフローチャートである。
【図１１】 初期化処理の例を示すフローチャートである。
【図１２】 ２ｍｓタイマ割込処理の例を示すフローチャートである。
【図１３】 遊技制御処理の例を示すフローチャートである。
【図１４】 停電発生ＮＭＩ処理の例を示すフローチャートである。
【図１５】 バックアップパリティデータ作成方法の例を説明するための説明図である。
【図１６】 遊技状態復旧処理の例を示すフローチャートである。
【図１７】 払出制御コマンドのコマンド形態の一例を示す説明図である。
【図１８】 払出制御コマンドの内容の一例を示す説明図である。
【図１９】 払出制御コマンドの送出形態の他の例を示すタイミング図である。
【図２０】 払出制御コマンドの送出形態の一例を示すタイミング図である。
【図２１】 電源監視および電源バックアップのための払出制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図２２】 払出制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図２３】 払出制御用ＣＰＵの初期設定処理の一例を示すフローチャートである。
【図２４】 払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図２５】 払出制御用ＣＰＵのタイマ割込処理の例を示すフローチャートである。
【図２６】 払出制御手段におけるＲＡＭの一構成例を示す説明図である。
【図２７】 払出制御用ＣＰＵのコマンド受信処理の例を示すフローチャートである。
【図２８】 払出制御用ＣＰＵが実行する払出制御処理の例を示すフローチャートである。
【図２９】 払出制御用ＣＰＵが実行する停電発生ＮＭＩ処理の例を示すフローチャートである。
【図３０】 バックアップパリティデータ作成方法の例を説明するための説明図である。
【図３１】 払出制御用ＣＰＵが実行する払出状態復旧処理の例を示すフローチャートである。
【図３２】 遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。
【図３３】 バックアップ電源の供給に関する部分の構成の例を示す回路図である。
【図３４】 クリアスイッチの出力信号の入力端子の他の例を示すためのＣＰＵ周りの一構成例を示すブロック図である。
【図３５】 クリアスイッチの出力信号の入力端子の他の例を示すための払出制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図３６】 遊技機のクリアスイッチやタイマの出力信号の様子の例を示すタイミング図である。
【図３７】 ＣＰＵが実行するＣＴＣ１割込処理の例を示すフローチャートである。
【図３８】 払出制御用ＣＰＵが実行するＣＴＣ１割込処理の例を示すフローチャートである。
【図３９】 ＣＰＵが実行するＣＴＣ１割込処理の他の例を示すフローチャートである。
【図４０】 払出制御用ＣＰＵが実行するＣＴＣ１割込処理の他の例を示すフローチャートである。
【図４１】 主基板におけるＣＰＵが実行するメイン処理の他の例を示すフローチャートである。
【図４２】 払出制御用ＣＰＵが実行するメイン処理の他の例を示すフローチャートである。
【図４３】 クリアスイッチが払出制御基板に設けられた場合におけるＣＰＵ周りの一構成例を示すブロック図である。
【図４４】 クリアスイッチが払出制御基板に設けられた場合における払出制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図４５】 スイッチ基板が搭載された遊技盤を正面からみた例を示す正面図である。
【図４６】 クリアスイッチの構成の例を示す回路図である。
【図４７】 バックアップ電源の供給に関する部分の他の構成の例を示す回路図である。
【符号の説明】
１ パチンコ遊技機
３１ 主基板
３７ 払出制御基板
５３ 基本回路
５６ ＣＰＵ
３７１ 払出制御用ＣＰＵ
３７２，５７０ 入力ポート
９１０ 電源基板
９１６ コンデンサ
９２０ 電源スイッチ
９２１ クリアスイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine such as a pachinko gaming machine or a coin gaming machine in which a game is performed in accordance with a player's operation, and more particularly to a gaming machine in which a game is performed in accordance with a player's operation in a gaming area on a gaming board. .
[0002]
[Prior art]
As a gaming machine, a game medium such as a game ball is launched into a game area by a launching device, and when a game medium wins a prize area such as a prize opening provided in the game area, a predetermined number of prize balls are paid out to the player. There is something to be done. Further, a variable display unit capable of changing the display state is provided, and is configured to give a predetermined game value to the player when the display result of the variable display unit becomes a predetermined specific display mode There is.
[0003]
The display result of the variable display unit that displays the special symbol is a combination of a specific display mode that is determined in advance. Note that the game value is the right that the state of the variable winning ball device provided in the gaming area of the gaming machine is advantageous for a player who is likely to win a ball, or the advantageous state for a player. It is to generate.
[0004]
When the big hit occurs, for example, the big winning opening is opened a predetermined number of times, and the game shifts to a big hit gaming state where the hit ball is easy to win. And in each open period, if there is a prize for a predetermined number (for example, 10) of the big prize opening, the big prize opening is closed. And the number of times the special winning opening is opened is fixed to a predetermined number (for example, 16 rounds). An opening time (for example, 29.5 seconds) is determined for each opening, and even if the number of winnings does not reach a predetermined number, the big winning opening is closed when the opening time elapses. Further, when a predetermined condition (for example, winning in the V zone provided in the big prize opening) is not established at the time when the big prize opening is closed, the big hit gaming state is ended.
[0005]
In addition, among the combinations of display modes other than the “big hit” combination, the variable display in which the display result has already been derived and displayed at the stage where some of the display results of the plurality of variable display units have not yet been derived and displayed. A state in which the display mode of the part satisfies a display condition that is a combination of specific display modes is referred to as “reach”. Then, if the display result of the identification information variably displayed on the variable display portion does not satisfy the condition of “reach”, it becomes “missing”, and the variable display state ends. A player plays a game while enjoying how to generate a big hit.
[0006]
When a game ball wins a winning opening provided on the game board, a predetermined number of prize balls are paid out. Since the progress of the game is controlled by game control means mounted on the main board, the number of winning balls based on winning is determined by the game control means and transmitted to the winning ball control board. Hereinafter, the game control means and the other control means may be referred to as electrical component control means, respectively.
[0007]
[Problems to be solved by the invention]
As described above, various electrical component control means including game control means are mounted in the gaming machine. Generally, each electric component control means is constituted by a microcomputer. That is, a program is stored in a ROM or the like, and data temporarily generated for control or data that changes as control proceeds is stored in the RAM. Then, when the power-off state due to a power failure or the like occurs in the gaming machine, the data in the RAM is lost. Therefore, when recovering from a power outage or the like, the player must return to the initial state (for example, the state when the game machine was first turned on at the game store for the first time in the day), which may cause a disadvantage to the player. There is. For example, if a power failure occurs during a jackpot game and the gaming machine returns to the initial state, the player cannot enjoy the benefits based on the jackpot.
[0008]
In order to avoid such a situation, when an unexpected power cut such as a power failure occurs, the necessary data is saved in the power backup RAM, and the data saved when the power is restored is restored. Can be resumed. However, if such control is performed, the convenience of the game store where the gaming machine is installed may be impaired. For example, if there is a player who has given up to continue the game without waiting for the game to resume when a power outage occurs and the game can not be continued, other players can start the game from the middle of the game Therefore, it is not preferable to restore the gaming state to the state before the power failure.
[0009]
Therefore, the present invention can prevent a player from being disadvantaged even if the power is cut off, and can improve the convenience in operating a gaming machine at a gaming store. The purpose is to provide.
[0010]
[Means for Solving the Problems]
A gaming machine according to the present invention is a gaming machine capable of performing a predetermined game, Games that control the gaming state A control microcomputer; Game Fluctuation data storage means (for example, RAM) for storing fluctuation data generated when the control microcomputer performs control, and the contents stored in the fluctuation data storage means immediately before the power supply can be retained for at least a predetermined period after the power is turned off. Storage content holding means, a power supply monitoring means for monitoring a predetermined power supply used in the gaming machine and outputting a voltage drop signal when the power supply voltage falls below a predetermined value, and fluctuation data depending on the operation Memory contents of storage means The Initialization Clearing means (for example, clear switch 921) for outputting an operation signal for An effect control microcomputer that controls electric parts for the effect based on commands from the game control microcomputer; The clearing means is mounted on a substrate on which circuit elements are mounted, Game Based on the voltage drop signal from the power supply monitoring means, the control microcomputer creates processing for setting a backup flag in the fluctuation data storage means and check data used to determine whether the stored contents of the fluctuation data storage means are normal. When the power supply stop process including the process of saving to the fluctuation data storage means is executed and it is confirmed that the operation signal from the clear means is input when the power supply is started, the fluctuation occurs. When the initialization process for initializing the storage contents of the data storage means is executed and when it is confirmed that the operation signal from the clear means is not inputted when the power supply is started, the backup flag is displayed in the fluctuation data storage means. Is set, and when the backup flag is not set, initialization processing is executed to It has been set backup flag in Sometimes Based on the check data, it is determined whether or not the storage content of the fluctuation data storage means is normal, When the determination confirms that the stored contents of the variation data storage means are not normal, an initialization process is executed, When it is confirmed that the stored contents of the fluctuation data storage means are normal based on the determination, a recovery process for restoring the control state to the state immediately before the power-off is executed based on the stored contents. At the same time, a command for notifying that the control state is restored is transmitted to the production control microcomputer. It is characterized by doing.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, the overall configuration of a pachinko gaming machine that is an example of a gaming machine will be described. FIG. 1 is a front view of the
[0022]
As shown in FIG. 1, the
[0023]
Near the center of the
[0024]
An open /
[0025]
The
[0026]
In this example, a
[0027]
The
[0028]
The hit ball fired from the hit ball launching device enters the
[0029]
The rotation of the image in the
[0030]
When the combination of images in the
[0031]
Next, each board | substrate arrange | positioned at the back surface of the
As shown in FIG. 2, on the back surface of the
[0032]
On the back side of the gaming machine, there are installed a variable
[0033]
In addition, a
[0034]
In FIG. 2, signals from the lamp control board 35 and the
[0035]
FIG. 3 is a rear view of the mechanism plate of the
[0036]
In order to perform prize ball payout control, signals from a winning opening switch (not shown), the
[0037]
FIG. 4 is an external configuration diagram showing an example of the configuration of the
[0038]
FIG. 5 is a block diagram illustrating an example of a circuit configuration in the
[0039]
Further, according to the data given from the basic circuit 53, the jackpot information indicating the occurrence of the jackpot, the effective starting information indicating the number of starting winning balls used for starting the image display of the
[0040]
The basic circuit 53 includes a
[0041]
Further, the
[0042]
A ball hitting device for hitting and launching a game ball is driven by a
[0043]
In this embodiment, the lamp control means mounted on the lamp control board 35 controls the display of the start memory indicator 18, the gate passing memory indicator 41 and the
[0044]
FIG. 6 is a block diagram illustrating a configuration example around the
[0045]
Although the system reset
[0046]
As shown in FIG. 6, the reset signal from the
[0047]
For example, the detection voltage of the first power supply monitoring circuit (voltage that outputs a voltage drop signal) is + 22V, and the detection voltage of the second power supply monitoring circuit is + 9V. In such a configuration, since the first power monitoring circuit and the second power monitoring circuit monitor the voltage of the same power supply VSL, the timing when the first voltage monitoring circuit outputs the voltage drop signal. And the timing at which the second voltage monitoring circuit outputs the voltage drop signal can be reliably set to a desired predetermined period. The desired predetermined period is a period from when the power supply stop process is started in response to the voltage drop signal from the first power supply monitoring circuit until the power supply stop process is reliably completed.
[0048]
In this example, the first detection condition for the first power supply monitoring means to output the detection signal is that the + 30V power supply voltage has dropped to + 22V, and the second power supply monitoring means outputs the detection signal. The second detection condition that becomes is that the + 30V power supply voltage is lowered to + 9V. However, the voltage value used here is an example, and other values may be used.
[0049]
However, although the monitoring range is narrowed, it is also possible to use a + 5V power supply voltage as the monitoring voltage of the first voltage monitoring circuit and the second voltage monitoring circuit. Also in that case, the detection voltage of the first voltage monitoring circuit is set higher than the detection voltage of the second voltage monitoring circuit.
[0050]
While power is not supplied from the + 5V power source that is the driving power source of the
[0051]
Although FIG. 6 shows a configuration in which the reset signal (low level signal) is given to the reset terminal of the
[0052]
The
[0053]
Also, as shown in FIG. 6, the output signal of the
[0054]
FIG. 7 is a block diagram illustrating a configuration example of the
[0055]
The transformer 911 converts AC voltage from the AC power source into 24V. The AC 24V voltage is output to the
[0056]
The + 5V line from the DC-DC converter 913 branches to form a backup + 5V line. A large-
[0057]
A battery that can be charged from a + 5V power supply may be used as the backup power supply. In the case of using a battery, a rechargeable battery is used in which the capacity disappears when a state in which no power is supplied from the +5 V power source continues for a predetermined time.
[0058]
The
[0059]
The predetermined value for the
[0060]
Further, since the
[0061]
In the configuration shown in FIG. 7, the detection output (voltage drop signal) of the
[0062]
Next, the operation of the gaming machine will be described.
FIG. 8 is a flowchart showing main processing executed by the
[0063]
Next, the
[0064]
In this embodiment, the
[0065]
If the
[0066]
If there is backup data in the backup RAM area, the
[0067]
If the check result is normal, the
[0068]
When the execution of the normal initialization process (step S4) is completed, the process shifts to a loop process in which monitoring of the timer interrupt flag (step S10) is confirmed in the main process. In the loop, a display random number update process (step S9) is also executed.
[0069]
In this embodiment, the presence / absence of backup data is confirmed when the
[0070]
In this embodiment, after the presence or absence of backup data is confirmed in step S3, the backup area is checked in step S5 when backup data exists. Conversely, the check result of the backup area is After it is confirmed that the data is normal, the presence / absence of backup data may be confirmed. Further, it may be determined whether or not to execute the power failure recovery processing by confirming either one of the presence / absence of backup data or the check of the backup area.
[0071]
Further, for example, in the parity check (step S5) when determining whether or not to execute the power failure recovery process, that is, when determining whether or not to restore the gaming state, a special process in the stored RAM data If it is confirmed that the gaming machine is in a game standby state (not changing in design, not in big hit game, not in probable change, or without starting winning memory) by flag or the starting winning memory data The initialization process may be executed without performing the game state restoration process.
[0072]
FIG. 10 is a flowchart showing the initial setting process in step S1. In the initial setting process, the
[0073]
The
[0074]
Interrupt mode 0: The built-in device that has issued the interrupt request sends an RST instruction (1 byte) or a CALL instruction (3 bytes) onto the internal data bus of the CPU. Therefore, the
[0075]
Interrupt mode 1: In this mode, when an interrupt is accepted, the mode always jumps to address 0038 (h).
[0076]
Interrupt mode 2: A mode in which the address synthesized from the value (1 byte) of the specific register (I register) of the
[0077]
Therefore, when the interrupt
[0078]
FIG. 11 is a flowchart showing the normal initialization process (step S4). As shown in FIG. 11, in the initialization process, a RAM clear process is performed (step S4a). Next, based on the address value of the work area initial setting table, it is initialized to a predetermined work area (for example, a normal symbol determination random number counter, a normal symbol determination buffer, a special symbol left middle right symbol buffer, a payout command storage pointer, etc.) An initial value setting process (step S4b) for setting a value (initial data) is performed. Then, a CTC register set in the
[0079]
Therefore, in this embodiment, the built-in CTC of the
[0080]
When detecting that the timer interrupt flag is set in step S10, the
[0081]
As described above, in this embodiment, it is determined whether or not to restore the power-off state according to the operation state of the clear switch. Therefore, when power is turned on, for example, when power is restored after a power failure or when a game machine is restarted, the power is turned off based on the contents of the backup data storage area, based on the contents of the backup data storage area. Alternatively, it can be selected to start operation based on the initial data. Therefore, even if the power is cut off, it is possible to prevent the player from being disadvantaged, and it is possible to improve the convenience of operating the gaming machine at the game store.
[0082]
FIG. 13 is a flowchart showing the game control process of step S12. In the game control process, the
[0083]
Next, various abnormality diagnosis processes are performed by the self-diagnosis function provided in the
[0084]
Next, a process of updating each counter indicating each determination random number such as a big hit determination random number used for game control is performed (step S23). The
[0085]
Further, the
[0086]
Further, the
[0087]
Next, the
[0088]
Further, the
[0089]
Further, the
[0090]
In this way, the main process includes a process for determining whether or not to shift to the game control process, and the
[0091]
Here, the game control process executed by the
[0092]
Even in such a configuration, the determination of the flag is not performed until all of the game control processes are executed, so that it is guaranteed that all the processes in the game control process are completed.
[0093]
FIG. 14 shows the voltage from the power supply monitoring circuit of the
Note that the processing in step S42 is not necessary when a CPU having a specification that does not cause other interrupts during the interrupt processing is used.
[0094]
Next, the
[0095]
First, the contents of each register are stored in the backup RAM area (step S44). Thereafter, a backup flag is set (step S45). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S46), the exclusive value is sequentially obtained for the initial value and the data in the backup RAM area, and then inverted (step S47). The calculated value is set in the backup parity data area (step S48). Further, the RAM access is prohibited (step S49). Further, all output ports are turned off (step S50). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be altered, but if the RAM access is prohibited in this manner, the data in the backup RAM will be altered. There is no.
[0096]
Next, the
[0097]
In this embodiment, in the power failure occurrence NMI processing, the program is looped at the final part, but a halt (HALT) instruction may be issued.
[0098]
Further, as described above, the backup flag that is set after the register contents are stored in the RAM area determines whether or not there is backup data to be restored when the power is turned on (whether or not it is restored from a power failure). Used when. Further, the processing of steps S41 to S50 is completed before the
[0099]
In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if NMI occurs again for some reason in a loop waiting for reset, the power supply stop process is not repeatedly executed.
[0100]
However, if a CPU with specifications that do not cause other interrupts during interrupt processing is used, the determination in step S43 is unnecessary.
[0101]
FIG. 15 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 15, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 15, initial data (00H in this example) is set in the backup check data area. Next, an exclusive logical sum of “00H” and “F0H” is taken, and an exclusive logical sum of “16H” is obtained. Further, an exclusive OR of the result and “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0102]
When power is turned on again, parity diagnosis is performed in the power failure recovery process. If all the data in the backup area is stored as it is, data as shown in FIG. 15 is set in the backup area when the power is turned on again.
[0103]
In the process of step S5, the
[0104]
Therefore, the
[0105]
As described above, in this embodiment, the game control means is provided with the fluctuation data storage means (in this example, the backup RAM) that is backed up for a predetermined period even when the power of the gaming machine is cut off. Sometimes, the CPU 56 (specifically, the program executed by the CPU 56) is configured to perform a game state recovery process (step S7) for recovering the game state based on the backup data if the variable data storage means is in the backup state. The
[0106]
At this time, if the
[0107]
It should be noted that, when the backup data is not stored in the fluctuation data storage means when the power is turned on, and the
[0108]
In this embodiment, a power supply monitoring circuit is mounted on the
[0109]
Then, the
[0110]
As described above, in this embodiment, the
[0111]
In this embodiment, the
[0112]
In the above embodiment, the
[0113]
When an interrupt signal from the power supply board is detected via the IRQ terminal instead of the NMI interrupt signal, the IRQ interrupt mask is set at the start of the game control process in step S12 of the main process, and the game control The IRQ interrupt mask may be canceled at the end of processing. By doing so, an interruption is applied before and after the start of the game control process, and the game control process is not interrupted. Therefore, the command transmission is not interrupted when the payout control command is sent to the
[0114]
Further, in this embodiment, in the power failure occurrence process (power supply stop process), when the backup flag indicating that the data has already been backed up and the power supply stop process has already been executed is set, the power supply is performed. It is configured not to execute the stop process. In the process of turning off the power, NMI may occur again. Then, when the backup flag is not confirmed in the power failure generation process, the power supply stop process is executed again by the NMI that has occurred again.
[0115]
In the normal power supply stop process executed first, a process of storing the contents of the register in the backup RAM is performed (see step S44 in FIG. 14). Since the power supply voltage gradually decreases in the reset waiting state after the first normal power supply stop process executed, the contents of the register may be destroyed. That is, there is a possibility that the register value has changed from the state at the time when the power interruption is detected (when NMI first occurs). If the power supply stop process is executed again in such a state, a value different from the register value in the state when the power supply is detected is stored in the backup RAM. Then, in the power failure recovery process executed when the power is restored, a value different from the register value in the state when the power failure is detected is restored to the register. As a result, there is a possibility that a gaming state different from the gaming state when the power is turned off is reproduced.
[0116]
Hereinafter, the gaming state restoration process will be described.
FIG. 16 is a flowchart showing an example of the gaming state recovery process shown in step S7 of FIG. In this example, the
[0117]
As described above, in the game state restoration process, the state of various electrical components is restored according to the restored internal state, and the
[0118]
As a result, in this embodiment, the following state recovery is possible by the game state recovery process.
[0119]
The states of the
[0120]
When the power is cut off during the change of the special symbol, information on the change time (for example, 10 seconds) of the variable display pattern and the already executed time (for example, 4 seconds) is backed up. Then, at the time of recovery, the
[0121]
Even if the power is cut off during the big hit game, the remaining time of the interval during the round or between rounds is displayed at the time of recovery, as in the case of the power off during the special symbol change described above. The
[0122]
The display states of the
[0123]
The sound generation state controlled by the sound control means is restored except when the special symbol is changing and the big hit game is being played. However, if the game is a big hit game when the power is turned off, it can be restored to the initial state of each control section. When the power is cut off during the special symbol fluctuation, the sound generation state is controlled for the remaining time in the same manner as the display control of the
[0124]
In this embodiment, a control command for restoring the state is sent from the game control means of the
[0125]
Further, as will be described later, since the payout control means mounted on the
[0126]
In this embodiment, when the gaming state is restored to the power-off state, the
[0127]
Here, the gaming state restoration processing program is configured to return to the main processing when the gaming state restoration processing ends, but the stack area (backup RAM) pointed to by the stack pointer stored in the power supply stop processing It is also possible to return to the address stored in the area) (the address that was executed when the NMI interrupt occurred when the power was turned off).
[0128]
As described above, after starting the initial setting process, until the end of the recovery process or before the initialization process, the interrupt is disabled, and the process is interrupted by an interrupt. Therefore, the initial setting, the determination of whether or not to restore the power-off state performed according to the operation state of the
[0129]
In the above embodiment, the case where the data storage process and the restoration process are performed in the game control means has been described, but part of the RAM in the payout control means, the sound control means, the lamp control means, and the display control means is also included. The power supply is backed up, and the payout control means, the display control means, the sound control means, and the lamp control means may perform the processing as described above. However, the payout control means, the display control means, the sound control means, and the lamp control means do not need to perform command transmission processing at the time of recovery.
[0130]
FIG. 17 is an explanatory diagram showing an example of a command form of the payout control command. In this embodiment, the payout control command has a 2-byte structure, the first byte represents MODE (command classification), and the second byte represents EXT (command type). Note that the command form shown in FIG. 17 is an example, and other command forms may be used.
[0131]
FIG. 18 is an explanatory diagram showing an example of the contents of the payout control command. In the example shown in FIG. 18, the command FF00 (H) is a payout control command for designating a payout enabled state. Command FF01 (H) is a payout control command for designating a payout stop state. Command F0XX (H) is a payout control command for designating the number of winning balls. “XX” in the second byte indicates the number of payouts.
[0132]
When the payout control means receives the payout control command of FF01 (H) from the game control means of the
[0133]
FIG. 19 is a timing chart showing an example of a delivery form of the payout control command. In this embodiment, the payout control command has a 2-byte structure. For example, as shown in FIG. 19, when the first byte and the second byte of the payout control signal are output, the INT signal is turned on. (Low level in this example). The ON period of the INT signal is, for example, 1 μs or more, and a period of, for example, 10 μs or more is provided between the first byte and the second byte. The payout control command may have a 1-byte configuration.
[0134]
The payout control command is sent only once so that the payout control means can recognize it. In this example, “recognizable” means that the INT signal is turned on, and “recognizable only once” means that in this example, each of the first and second bytes of the payout control signal is sent. In response, the INT signal is turned on only once.
[0135]
As shown in FIG. 20, the payout control command may have a 1-byte configuration. In that case, a payout control command is output by the 8-bit payout control signals CD to CD7. When the payout control signal is output, the INT signal is turned on (low level in this example). The ON period of the INT signal is, for example, 1 μs or longer. The payout control means inputs the payout control signals CD to CD7 by interrupt processing according to the INT signal.
[0136]
Next, as an example of the case where each process is performed in the electrical component control means other than the game control means, a case where data is stored or restored in the payout control means will be described.
[0137]
FIG. 21 is a block diagram illustrating a configuration example around the
[0138]
The INT signal from the
[0139]
Although a system
[0140]
The predetermined value for the
[0141]
While power is not supplied from the + 5V power supply, at least a part of the built-in RAM of the
[0142]
As described above, in this embodiment, the first power supply monitoring circuit mounted on the
[0143]
Also in this case, the first power supply monitoring circuit monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, but the timing of generating the power supply interruption detection signal is the IC drive. The monitoring target voltage may not be the voltage of the highest power supply VSL as long as the operation time required for the electric component control means operating at the voltage to perform the predetermined power supply stop process is ensured. That is, if at least a voltage higher than the IC drive voltage is monitored, the power-off detection signal may be generated at such a timing that the operation time for the electric component control means to perform the predetermined power supply stop process is ensured. it can.
[0144]
In this case, as described above, since the voltage supplied to various switches of the gaming machine such as the prize
[0145]
As shown in FIG. 21, the output signal of the
[0146]
In the configuration shown in FIG. 21, the system reset
[0147]
FIG. 22 is a flowchart showing main processing of the
[0148]
FIG. 23 is a flowchart showing the initial setting process in step S701. In the initial setting process, the
[0149]
In this embodiment, an interrupt based on counting up of CH2 and CH3 is used as a timer / counter interrupt. The interrupt based on the count-up of CH2 is an interrupt that occurs when the value of the timer counter register CLK / TRG2 described above becomes “0”. Accordingly, in step S701e, the initial value “1” is set in the timer counter register CLK / TRG2. The interrupt based on the count up of CH3 is an interrupt that occurs when the internal clock of the CPU is counted down and the register value becomes “0”, and is used as a 2 ms timer interrupt described later. Specifically, the register value of CH3 is subtracted at 1/256 period of the system clock. In step S701e, the CH3 register is set to a value corresponding to 2 ms as an initial value. The interrupt address related to CH2 is 0074H, and the interrupt address related to CH3 is 0076H.
[0150]
Next, the
[0151]
If the
[0152]
When backup data exists in the backup RAM area, in this embodiment, the
[0153]
If the check result is normal, the
[0154]
When execution of the normal initialization process (step S704) is finished, the main process executed by the
[0155]
In this embodiment, when the
[0156]
In this embodiment, after the presence or absence of backup data is confirmed in step S703, the backup area is checked in step S705 when backup data exists. Conversely, the backup area check result is After it is confirmed that the data is normal, the presence / absence of backup data may be confirmed. Further, it may be determined whether or not to execute the power failure recovery processing by confirming either one of the presence / absence of backup data or the check of the backup area.
[0157]
Further, for example, when performing parity check (step S705) when determining whether or not to execute a power failure recovery process, that is, when determining whether or not to restore the gaming state, payout in the stored RAM data If it is confirmed from the game ball number data or the like that the gaming machine is in a payout waiting state (a state that is not in the middle of payout), the initialization process may be executed without performing the payout state recovery process.
[0158]
In the normal initialization process, as shown in FIG. 24, a register and RAM clear process (step S901) is performed (step S902). Since the interruption is prohibited in the initial setting process (step S701a), the interruption is permitted before the initialization process is completed (step S903).
[0159]
In this embodiment, the internal timer (CH3) of the
[0160]
When detecting that the timer interrupt flag is set in step S709, the
[0161]
The
[0162]
In this example, the
[0163]
As described above, the backup data storage area when the power is turned on, such as when power is restored after a power failure, by determining whether or not to restore the payout state when the power is cut off depending on the presence or absence of backup data It is possible to determine whether or not to restore the power-off state according to the contents of. Therefore, control based on the backup data can be realized, and unnecessary execution of recovery processing can be prevented.
[0164]
At this time, if the
[0165]
It should be noted that, when the backup data is not stored in the fluctuation data storage means when the power is turned on, and the
[0166]
In addition, as described above, by determining whether to restore to the payout state at the time of power interruption according to the state of the backup data, when the power is turned on at the time of power restoration after a power failure, the backup data It can be determined whether or not to restore the power-off state according to the state of the contents of the storage area. Therefore, when the game store clerk selects the execution of the game state restoration process based on the backup data by operating the
[0167]
FIG. 26 is an explanatory diagram showing an example of use of the RAM built in the
[0168]
FIG. 27 is a flowchart showing a payout control command reception process by an interrupt process. The payout control INT signal from the
[0169]
In the payout control command reception process, the
[0170]
If it is not the first byte of the payout control command, it is confirmed whether or not the first byte has already been received (step S854). Whether it has already been received can be confirmed by checking whether valid data is set in the reception buffer (the definite command buffer in step S853).
[0171]
If the first byte has already been received, it is confirmed whether or not the first bit of the received 1 byte is “0”. If the first bit is “0”, it is determined that the valid second byte has been received, and the received command is stored in the confirmed command buffer indicated by the command reception number counter + 1 in the confirmed command buffer area (step S855). The leading bit “0” should be the EXT byte (second byte) in the 2-byte payout control command (see FIG. 17). If the first bit of the received 1 byte is not “0” in the confirmation after Y in step 845, the process is terminated.
[0172]
When the second byte of command data is stored in step S855, 2 is added to the command reception number counter (step S856). Then, it is confirmed whether or not the command reception counter is 12 or more (step S857). If it is 12 or more, the command reception number counter is cleared (step S858).
[0173]
FIG. 28 is a flowchart showing the payout control process in step S710. In the payout control process, the
[0174]
Next, the
[0175]
Next, the
[0176]
Further, the
[0177]
In this embodiment, a stepping motor is used as the payout motor 289, and a 1-2 phase excitation method is used to control the payout motor 289. Therefore, specifically, eight types of excitation pattern data are repeatedly output to the payout motor 289 in the payout motor control process. In this embodiment, each excitation pattern data is output by 4 ms.
[0178]
Next, error detection processing is performed, and predetermined display is performed on the
[0179]
Prize ball path error: When the prize ball payout operation is completed, or when the prize
[0180]
Ball lending route error: When ball lending payout operation is completed, or when the ball lending count switch 301B detects no passing of the game ball when the payout motor 289 makes one rotation. “1” is displayed on the
[0181]
Prize ball count switch ball clogging error: Prize
[0182]
Ball lending count switch ball clogging error: When ball lending count switch 301B detects ON for 0.5 seconds or more. “3” is displayed on the
[0183]
Discharge motor ball biting error: When the discharge motor 289 does not rotate normally. Specifically, when the payout motor position sensor has been on for a predetermined period or longer, or has been off for a predetermined period or longer. “4” is displayed on the
[0184]
Prepaid card unit unconnected error: When VL signal OFF is detected. “5” is displayed on the
[0185]
Prepaid card unit communication error: When it is detected that a signal is output from the
[0186]
Discharge stop state: When a payout control command indicating a payout stop is received from the
[0187]
Further, a process for controlling an information signal output from an external connection terminal (not shown) is performed (output process: step S760). The information signal is a signal that is turned on for a predetermined time for each lending ball payout unit (for example, 25) and subsequently outputs OFF for a predetermined time.
[0188]
FIG. 29 shows the voltage from the power supply monitoring circuit of the
[0189]
Note that the processing in step S802 is not necessary when a CPU having a specification that does not cause other interrupts during the interrupt processing is used.
[0190]
Next, the
[0191]
First, the contents of each register are stored in the backup RAM area (step S804). Thereafter, a backup flag is set (step S805). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S806), the exclusive value is sequentially obtained for the initial value and the data in the backup RAM area, and then inverted (step S807). The calculated value is set in the backup parity data area (step S808). In addition, the RAM access is prohibited (step S809). Further, all output ports are turned off (step S810). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be altered, but if the RAM access is prohibited in this manner, the data in the backup RAM will be altered. There is no.
[0192]
Next, the
In this embodiment, in the power failure occurrence NMI processing, the program is looped at the final part, but a halt (HALT) instruction may be issued.
[0193]
Further, as described above, the backup flag that is set after the register contents are stored in the RAM area determines whether or not there is backup data to be restored when the power is turned on (whether or not it is restored from a power failure). Used when. Further, the processing of steps S801 to S810 is completed before the
[0194]
In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if NMI occurs again for some reason in a loop waiting for reset, the power supply stop process is not repeatedly executed.
[0195]
However, if a CPU with a specification that does not cause other interrupts during interrupt processing is used, the determination in step S803 is not necessary.
[0196]
In this embodiment, the
[0197]
FIG. 30 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 30, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 30, initial data (00H in this example) is set in the backup check data area. Next, an exclusive logical sum of “00H” and “F0H” is taken, and an exclusive logical sum of “16H” is obtained. Further, an exclusive OR of the result and “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0198]
When power is turned on again, parity diagnosis is performed in the power failure recovery process. If all the data in the backup area is stored as it is, data as shown in FIG. 30 is set in the backup area when the power is turned on again.
[0199]
In the process of step S705, the
[0200]
Therefore, the
[0201]
As described above, in this embodiment, the payout control means is provided with a storage means (in this example, a backup RAM) that is backed up for a predetermined period of time even when the gaming machine is turned off. The payout control CPU 371 (specifically, a program executed by the payout control CPU 371) performs a payout state recovery process (step S707) for recovering the payout state based on the backup data if the storage means is in the backup state. Composed.
[0202]
Hereinafter, the payout state recovery process will be described.
FIG. 31 is a flowchart showing an example of the payout state restoration process shown in step S707 of FIG. In this example, the
[0203]
When the payout state is restored, in this embodiment, the
[0204]
Here, the payout state recovery processing program is configured to return to the payout control main process when the payout state recovery process ends, but the stack area (pointed to by the stack pointer stored in the power supply stop process) It is also possible to return to the address stored in the backup RAM area (the address that was executed when the NMI interrupt occurred when the power was turned off).
[0205]
As described above, after starting the initial setting process, until the end of the payout state recovery process or before the initialization process is completed, the interrupt is disabled, and the process is interrupted. Therefore, the initial setting, determination of whether or not to restore to the payout state when the power is turned off according to the contents of the backup data storage area, and recovery processing (or initialization processing) are ensured Can be completed. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off.
[0206]
FIG. 32 is a timing chart showing the state of a power supply drop or an NMI interrupt signal (here, a power-off signal) when the gaming machine is powered off. When the power supply to the gaming machine is cut off, the voltage value of VSL, which is the highest DC power supply voltage, gradually decreases. In this example, when the voltage drops to +22 V, a power cut-off signal (voltage drop signal) is output from the
[0207]
The power-off signal is introduced to the electrical component control board (in the example shown in FIG. 32, the
[0208]
When the voltage value of VSL further decreases to a predetermined value (+9 V in this example), the output of the
[0209]
When the voltage value of VSL is further decreased to be lower than a voltage capable of generating Vcc (+5 V for driving various circuits), each circuit cannot be operated on each substrate. However, at least the
[0210]
The predetermined value for the
[0211]
In this embodiment, the power supply monitoring circuit mounted on the
[0212]
In this case as well, the power supply monitoring circuit monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, but the timing of generating the power-off detection signal is operated by the IC drive voltage. The monitoring target voltage may not be the highest voltage of the power supply VSL as long as the operation time for the electrical component control means to perform a predetermined power supply stop process is ensured. That is, if at least a voltage higher than the IC drive voltage is monitored, the power-off detection signal may be generated at such a timing that the operation time for the electric component control means to perform the predetermined power supply stop process is ensured. it can.
[0213]
In this case, as described above, since the voltage to be monitored is + 12V supplied to various switches of the gaming machine such as the prize
[0214]
However, although the monitoring range is narrowed, it is also possible to use the + 5V power supply voltage as the monitoring voltage of the voltage monitoring circuit and other voltage monitoring circuits. Even in this case, the detection potential of the voltage monitoring circuit is set higher than the detection potentials of the other voltage monitoring circuits.
[0215]
As described above, it is determined whether or not to restore the power-off state based on the operation state of the
[0216]
Further, as described above, the determination as to whether or not to restore the power-off state based on the operation state of the
[0217]
In addition, as described above, the backup data storage area can be used when the power is turned on when the power is restored after a power failure, etc. It is possible to determine whether or not to restore the power-off state according to the state of the contents. Therefore, it is possible to realize control based on normal backup data and to prevent execution of recovery processing based on backup data in which an abnormality has occurred.
[0218]
In addition, as described above, since the
[0219]
In addition, as described above, after the initial setting process is started, before the restoration process is completed or until the initialization process is completed (during the initial preparation process), the interrupt is prohibited. Therefore, it is possible to prevent the processing from being interrupted by an interrupt, so that the initial setting, whether to restore to the power-off state, which is performed according to the contents of the backup data storage area, and the recovery processing (Or initialization process) can be completed reliably. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off. In this case, the process included in the initial preparation process is an example, and the initial preparation process is, for example, the process from the start of the initial setting process to the determination of whether to perform recovery based on the backup data. It may be a part of the processed.
[0220]
In each of the above-described embodiments, the variation data is cleared after the power is turned on. However, the variation data stored in the backup RAM may be cleared when the power is turned off. In this case, for example, as shown in FIG. 33, a
[0221]
FIG. 33 is a circuit diagram showing a configuration example of a part related to the supply of backup power to each electrical component control board. As shown in FIG. 33, the electric component control boards such as the
[0222]
By configuring the
[0223]
The
[0224]
In each of the above-described embodiments, the backup RAM is cleared when a predetermined operation state of the
[0225]
In this case, for example, an interrupt based on counting up of CH1 (a channel different from a channel (for example, CH0) for which a 2 ms timer interrupt is set) is used as a timer / counter interrupt. An interrupt based on counting up of CH1 is an interrupt that occurs when the value of the timer counter register CLK / TRG1 becomes “0”. For example, as shown in FIG. 34, the output signal of the
[0226]
In this example, as shown in FIG. 34, the output of the
[0227]
FIG. 35 is a diagram showing an example of the configuration around the
[0228]
In this example, as shown in FIG. 35, the output of the system reset
[0229]
In such a configuration, when the
[0230]
FIG. 36 is a timing chart showing an example of output signals from the
[0231]
With such a configuration, even when the gaming machine is in operation, it is possible to use the fluctuation data stored in the RAM as initial data simply by turning on the clear switch. Accordingly, even after a predetermined period after the power is turned on, the contents of the RAM can be immediately cleared, and the degree of freedom in selecting the RAM clear can be improved.
[0232]
In the other examples described with reference to FIGS. 34 to 38, the initialization process (step S14, step S713) is executed by the CTC1 interrupt process. However, for example, in the CTC1 interrupt process, step S4 or You may make it set so that it may jump to step S704.
[0233]
In this case, when the
[0234]
FIG. 41 is a flowchart illustrating an example of main processing executed by the
[0235]
FIG. 42 is a flowchart showing an example of main processing executed by the
[0236]
Even when the CTC1 interrupt process is configured to jump to the initialization process (step S4 or step S704), it is only necessary to turn on the clear switch while the gaming machine is in operation. The variation data stored in the RAM can be used as initial data. Accordingly, even after a predetermined period after the power is turned on, the contents of the RAM can be immediately cleared, and the degree of freedom in selecting the RAM clear can be improved.
[0237]
In each of the above-described embodiments, the configuration is such that all the variation data stored in the RAM is cleared in the initialization process (see step S4a). However, a part of the variation data stored in the RAM is used. You may make it clear. In this case, for example, the fluctuation data related to the value-added quantity (for example, data indicating the quantity of game balls to be paid out based on winning) is cleared as a part of the fluctuation data stored in the RAM, or the game state is concerned. Fluctuation data (for example, data indicating whether it is a big hit, whether it is a probable change, whether the time is short, etc.) may be cleared as part of the fluctuation data stored in the RAM. In other words, in clearing the RAM based on the operation of the
[0238]
As described above, the game state can be restored based on the fluctuation data excluding the data that does not need to be restored by adopting a configuration in which a part of the fluctuation data can be cleared. In addition, if it is set as the structure which clears the fluctuation data regarding the quantity of value provision as a part of fluctuation data, it can prevent obtaining the game ball obtained before power-off unjustly after power-on. In addition, if the configuration is such that the variation data related to the gaming state is cleared as part of the variation data, it is possible to prevent an unfair acquisition of an advantageous gaming state such as a probability change obtained before the power is turned off after the power is turned on. Can be prevented, or an unfavorable gaming state can be prevented from being improperly given.
[0239]
In each of the above-described embodiments, the
[0240]
FIG. 43 is a diagram showing an example of the configuration around the
[0241]
FIG. 44 is a diagram illustrating an example of a configuration around the
[0242]
Moreover, in each embodiment mentioned above, although the state of the back surface containing 2 A of frame bodies was demonstrated with reference to FIG. 2 as an example of the state in which the switch board 190 was mounted in the back surface of the
[0243]
Moreover, although each embodiment mentioned above demonstrated the example of the clear switch which can be switched to three points, the clear switch may be made into the pushbutton structure. FIG. 46 is a circuit diagram showing an example of a circuit configuration when the clear switch has a push button structure. In this case, if the
[0244]
In addition, as an example of clearing the fluctuation data stored in the backup RAM while the power is off, the configuration for discharging the charge of the
[0245]
In each of the above-described embodiments, it has been described that the
[0246]
In each of the embodiments described above, the power supply monitoring means is installed on either the power supply board or the electrical component control board. However, it may be installed anywhere, depending on the convenience of the structure of the gaming machine. It can be installed at any position.
[0247]
In each of the above-described embodiments, the case where the RAM is used as the storage means has been described. However, as the storage means, a storage means other than the RAM may be used as long as it is an electrically rewritable storage means.
[0248]
In each of the above-described embodiments, the payout control unit is exemplified as an electrical component control unit other than the game control unit. However, the display control unit, the sound control unit, and the lamp control unit are also controlled as described above. You may comprise.
[0249]
In the above embodiment, the power supply monitoring circuit is provided on the
[0250]
In the above embodiment, whether or not the variation data is set as the initial data is checked by checking whether or not the operation state of the
[0251]
In the
[0252]
Furthermore, not limited to pachinko machines, slot machines, etc. are also configured to save data immediately before power-off in a backup RAM, etc. when power is cut off due to a power failure, etc., and to perform control restart processing based on the saved data when power is restored The present invention can be applied to such cases. For example, when it is applied to a slot machine, it is possible to select whether or not an internal flag (a flag such as BIC, regular, small role, etc.) or a state such as a BIC is restored.
[0253]
【The invention's effect】
As described above, according to the present invention, the gaming machine is a gaming machine capable of performing a predetermined game, Games that control the gaming state A control microcomputer; Game Fluctuation data storage means for storing fluctuation data generated when the control microcomputer performs control, and storage contents holding means capable of holding the storage contents of the fluctuation data storage means immediately before power-off for at least a predetermined period from when the power is turned off And a power supply monitoring means for monitoring a predetermined power supply used in the gaming machine and outputting a voltage drop signal when the power supply voltage falls below a predetermined value, and fluctuation data depending on the operation Memory contents of storage means The Initialization Clearing means for outputting an operation signal for An effect control microcomputer that controls electric parts for the effect based on commands from the game control microcomputer; The clearing means is mounted on a substrate on which circuit elements are mounted, Game When the control microcomputer confirms that the operation signal from the clearing means is not inputted when the power supply is started, it determines whether or not the backup flag is set in the variable data storage means, and the backup flag When is not set, initialization processing is executed, and a backup flag is set in the variable data storage means Sometimes Based on the check data, it is determined whether or not the storage content of the fluctuation data storage means is normal, When the determination confirms that the stored contents of the variation data storage means are not normal, an initialization process is executed, When it is confirmed that the stored contents of the fluctuation data storage means are normal based on the determination, a recovery process for restoring the control state to the state immediately before the power-off is executed based on the stored contents. At the same time, a command for notifying that the control state is restored is transmitted to the production control microcomputer. Because it was configured to Ba There is an effect that the fluctuation data that has been backed up can be cleared. Therefore, it is possible to improve the convenience in operating the gaming machine at the game store.
[Brief description of the drawings]
FIG. 1 is a front view showing an example of a pachinko gaming machine viewed from the front.
FIG. 2 is a front view showing an example of a game board of a pachinko gaming machine viewed from the front.
FIG. 3 is a rear view showing an example of the mechanism plate of the pachinko gaming machine as viewed from the rear side.
FIG. 4 is an explanatory diagram illustrating an example of an external configuration of a clear switch.
FIG. 5 is a block diagram showing a circuit configuration example of a game control board (main board).
FIG. 6 is a block diagram showing an example of a configuration around a CPU for power monitoring and power backup.
FIG. 7 is a block diagram illustrating a configuration example of a power supply board.
FIG. 8 is a flowchart illustrating an example of a main process executed by a CPU on a main board.
FIG. 9 is an explanatory diagram showing an example of a method for determining whether or not to execute a game state restoration process.
FIG. 10 is a flowchart illustrating an example of an initial setting process.
FIG. 11 is a flowchart illustrating an example of initialization processing.
FIG. 12 is a flowchart illustrating an example of a 2 ms timer interrupt process.
FIG. 13 is a flowchart showing an example of game control processing.
FIG. 14 is a flowchart illustrating an example of a power failure occurrence NMI process.
FIG. 15 is an explanatory diagram for explaining an example of a backup parity data creation method;
FIG. 16 is a flowchart showing an example of a game state restoration process.
FIG. 17 is an explanatory diagram showing an example of a command form of a payout control command.
FIG. 18 is an explanatory diagram showing an example of the content of a payout control command.
FIG. 19 is a timing chart showing another example of a payout control command sending form.
FIG. 20 is a timing chart showing an example of a delivery form of a payout control command.
FIG. 21 is a block diagram showing a configuration example around a payout control CPU for power supply monitoring and power supply backup.
FIG. 22 is a flowchart showing an example of main processing executed by the payout control CPU.
FIG. 23 is a flowchart illustrating an example of an initial setting process of a payout control CPU.
FIG. 24 is a flowchart showing an example of an initialization process of the payout control CPU.
FIG. 25 is a flowchart illustrating an example of timer interruption processing of the payout control CPU.
FIG. 26 is an explanatory diagram showing a configuration example of a RAM in the payout control means.
FIG. 27 is a flowchart illustrating an example of command reception processing of a payout control CPU.
FIG. 28 is a flowchart showing an example of a payout control process executed by a payout control CPU.
FIG. 29 is a flowchart showing an example of a power failure occurrence NMI process executed by the payout control CPU.
FIG. 30 is an explanatory diagram for explaining an example of a backup parity data creation method;
FIG. 31 is a flowchart showing an example of a payout state recovery process executed by a payout control CPU.
FIG. 32 is a timing diagram showing an example of a power supply drop and an NMI signal when the gaming machine is powered off.
FIG. 33 is a circuit diagram showing an example of a configuration of a part related to supply of backup power.
FIG. 34 is a block diagram illustrating a configuration example around a CPU for illustrating another example of an input terminal of an output signal of a clear switch.
FIG. 35 is a block diagram illustrating a configuration example around a payout control CPU for illustrating another example of an input terminal for an output signal of a clear switch.
FIG. 36 is a timing chart showing an example of the state of output signals from a clear switch and a timer of the gaming machine.
FIG. 37 is a flowchart illustrating an example of a CTC1 interrupt process executed by a CPU.
FIG. 38 is a flowchart showing an example of a CTC1 interrupt process executed by the payout control CPU.
FIG. 39 is a flowchart illustrating another example of the CTC1 interrupt process executed by the CPU.
FIG. 40 is a flowchart showing another example of the CTC1 interrupt process executed by the payout control CPU.
FIG. 41 is a flowchart showing another example of main processing executed by the CPU on the main board.
FIG. 42 is a flowchart showing another example of main processing executed by the payout control CPU.
FIG. 43 is a block diagram showing an example of a configuration around a CPU when a clear switch is provided on a payout control board.
FIG. 44 is a block diagram showing an example of a configuration around the payout control CPU when a clear switch is provided on the payout control board.
FIG. 45 is a front view showing an example of a game board on which a switch board is mounted as seen from the front.
FIG. 46 is a circuit diagram showing an example of the configuration of a clear switch.
FIG. 47 is a circuit diagram showing another configuration example of a portion related to supply of backup power.
[Explanation of symbols]
1 Pachinko machine
31 Main board
37 Dispensing control board
53 Basic circuit
56 CPU
371 CPU for payout control
372,570 input port
910 Power supply board
916 capacitor
920 Power switch
921 Clear switch
Claims (1)
遊技状態を制御する遊技制御マイクロコンピュータと、
前記遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段と、
電源断時から少なくとも所定期間は電源断直前の前記変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と、
遊技機で使用される所定の電源を監視して電源電圧が所定値以下になると電圧低下信号を出力する電源監視手段と、
操作に応じて前記変動データ記憶手段の記憶内容を初期化するための操作信号を出力するクリア手段と、
前記遊技制御マイクロコンピュータからのコマンドにもとづいて演出用の電気部品を制御する演出制御マイクロコンピュータとを備え、
前記クリア手段は、回路素子を搭載した基板に搭載され、
前記遊技制御マイクロコンピュータは、
前記電源監視手段からの電圧低下信号にもとづいて、前記変動データ記憶手段にバックアップフラグを設定する処理と、前記変動データ記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記変動データ記憶手段に保存する処理とを含む電力供給停止時処理を実行し、
電力供給が開始されたときに、前記クリア手段からの操作信号が入力されていることを確認したときに、前記変動データ記憶手段の記憶内容を初期化する初期化処理を実行し、
電力供給が開始されたときに、前記クリア手段からの操作信号が入力されていないことを確認したときには、前記変動データ記憶手段に前記バックアップフラグが設定されているか否か判定し、前記バックアップフラグが設定されていないときには前記初期化処理を実行し、前記変動データ記憶手段にバックアップフラグが設定されているときには前記チェックデータにもとづいて前記変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により前記変動データ記憶手段の記憶内容が正常でないことを確認したときには前記初期化処理を実行し、該判定により前記変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を電源断直前の状態に復旧させる復旧処理を実行するとともに制御状態が復旧することを報知するためのコマンドを前記演出制御マイクロコンピュータに送信する
ことを特徴とする遊技機。A gaming machine capable of performing a predetermined game,
A game control microcomputer for controlling the game state ;
Variation data storage means for storing variation data generated when the game control microcomputer performs control;
At least a predetermined time period from the time of power-off of as a storage contents holding means holding the stored contents of the variation data storage means immediately before the power-off,
Power supply monitoring means for monitoring a predetermined power supply used in the gaming machine and outputting a voltage drop signal when the power supply voltage falls below a predetermined value;
And clear means for outputting an operation signal for initializing the storage contents of the variation data storage means in response to the operation,
An effect control microcomputer that controls electric parts for effect based on commands from the game control microcomputer ,
The clearing means is mounted on a substrate on which circuit elements are mounted,
The game control microcomputer is:
Based on the voltage drop signal from the power supply monitoring unit, a process for setting a backup flag in the variation data storage unit and check data used for determining whether or not the storage contents of the variation data storage unit are normal are created. A power supply stop process including a process of storing in the fluctuation data storage means,
When it is confirmed that an operation signal is input from the clearing unit when power supply is started, an initialization process for initializing the storage contents of the variation data storage unit is executed,
When it is confirmed that no operation signal is input from the clearing unit when power supply is started, it is determined whether or not the backup flag is set in the fluctuation data storage unit, and the backup flag is when not set, executes the initialization processing, the stored contents of the variation data storage means and the variation data storage means sometimes based on the check data backup flag is set to makes a determination of whether normal or not The initialization process is executed when it is confirmed by the determination that the storage content of the variation data storage means is not normal, and when the determination is confirmed that the storage content of the variation data storage means is normal. control and executes a recovery process for based on the stored contents restore the control state to the state just before the power-off Gaming machine characterized in that the state sends a command for notifying that the restoration to the attraction control microcomputer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174521A JP4267178B2 (en) | 2000-06-09 | 2000-06-09 | Game machine |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174521A JP4267178B2 (en) | 2000-06-09 | 2000-06-09 | Game machine |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008151546A Division JP4425967B2 (en) | 2008-06-10 | 2008-06-10 | Game machine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001346944A JP2001346944A (en) | 2001-12-18 |
| JP4267178B2 true JP4267178B2 (en) | 2009-05-27 |
Family
ID=18676545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000174521A Expired - Lifetime JP4267178B2 (en) | 2000-06-09 | 2000-06-09 | Game machine |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4267178B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4792630B2 (en) * | 2000-10-24 | 2011-10-12 | 株式会社三洋物産 | Game machine |
| JP5787507B2 (en) * | 2004-05-19 | 2015-09-30 | 株式会社三洋物産 | Game machine |
| JP4701659B2 (en) * | 2004-05-19 | 2011-06-15 | 株式会社三洋物産 | Game machine |
| JP2010259840A (en) * | 2010-08-23 | 2010-11-18 | Sanyo Product Co Ltd | Game machine |
| JP5585568B2 (en) * | 2011-11-16 | 2014-09-10 | 株式会社三洋物産 | Game machine |
-
2000
- 2000-06-09 JP JP2000174521A patent/JP4267178B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001346944A (en) | 2001-12-18 |
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| JP2005349229A (en) | Game machine | |
| JP2001224809A (en) | Game machine |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050725 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051201 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20080415 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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