JP4259632B2 - Charge pump for semiconductor substrates - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電子回路に関し、より詳しく述べれば相補形金属酸化膜半導体（ＣＭＯＳ）内に負の基板（サブストレート）バイアスを発生するためのチャージポンプに関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような電子回路に広く使用されている。ＮＭＯＳトランジスタでは、Ｎ型ソース領域が、Ｐ型チャネル領域によってＮ型ドレイン領域から分離されている。これら３つの全ての領域はＰ型半導体基板内に形成されている。ソース領域とドレイン領域との間のチャネル領域内に集まる電子は、チャネル領域上に配置されているゲート電極に正電圧を印加することによって、ドレイン領域からソース領域へ流れることができる。ＰＭＯＳトランジスタは、これらの領域の導電型が反転していること、及びソース領域からドレイン領域へ電流が流れることができるようにするためには負のゲート電圧を必要とすることを除いて、同一の構造を有している。
【０００３】
ＮＭＯＳトランジスタは、ＮＭＯＳ（または、ＣＭＯＳ回路内のＮＭＯＳトランジスタ）のＰ型基板を回路接地に対して負に駆動する、換言すれば負の基板バイアスが存在すると、より良好に動作することが分かっている。このような負の基板バイアスは、回路の総合的な性能にとって多くの長所を提供する。より詳しく述べれば、負の基板バイアスは、ＮＭＯＳトランジスタのソース・ドレイン容量を減少させ、ラッチアップの可能性を低下させ、ノードが接地以下に駆動された時のＰＮダイオード注入を減少させ、実効ボディ効果を減少させるが、これらは全てＣＭＯＳ回路には望ましいものである。
負の基板バイアスを作るために、典型的には、チャージポンプ回路が使用される。しかしながら、一旦負の基板バイアスが達成されても、それは恒久的に持続するものではない。例えば、比較的高いドレイン・ソース電圧でＮＭＯＳトランジスタが導通すると、ソース領域からドレイン領域へ走行する電子の若干が十分なエネルギでチャネル領域内の原子と衝突し、電子／正孔対を形成させる。生成された電子は正のゲート電圧によってチャネルの表面に引きつけられ、一方電子は正のドレイン電圧によってドレインに引きつけられるので、電子はソースからドレインへの電子の通常の流れに単純に追加される。これに対して、正に帯電した正孔は正に帯電したゲートによって反撥され、チャネル領域から遠去けられて基板内へ進む。過剰正孔によって発生した基板電流が基板をより正に帯電させるので、負の基板バイアスに反作用するようになる。ＤＲＡＭにおいては、メモリが読み出されるか、または書き込まれる時に、多くのトランジスタがオン及びオフにスイッチするので、かなりな量の基板電流が生成される。基板電流のこの成分は、回路全体の逆バイアスされた全Ｐ−Ｎダイオードのバックグラウンド（即ち、スタンバイ）漏洩電流より大きい大きさになり得る。従って、チャージポンプは、スタンバイ中の低基板電流、及び高活動状態中の高基板電流を除去して負の基板バイアスを維持しなければならない。
【０００４】
図１は、正の電源電圧（Ｖ_CC）とキャパシタンスＣ１の第１の端子６との間に結合されている第１のスイッチ４を含むチャージポンプ２の概念図である。第２のスイッチ８が、接地電位（Ｖ_SS）とキャパシタンスＣ１の第２の端子１０との間に結合されている。第３のスイッチ１２が（Ｖ_SS）とキャパシタンスＣ１の端子６との間に結合され、第４のスイッチ１４が基板（電圧（Ｖ_BB）によって表されている）とキャパシタンスＣ１の端子１０との間に結合されている。動作を説明すると、スイッチ４及び８が共に閉じる（導電状態になる）と、キャパシタンスＣ１は（Ｖ_CC）と（Ｖ_SS）との差に等しい電圧まで充電される。図１では（Ｖ_CC）＝５ボルト、（Ｖ_SS）＝０ボルトであるから、キャパシタンスＣ１は、ノード６がノード１０よりも５ボルト正に充電される。次いで、スイッチ４及び８が開き、スイッチ１２及び１４が共に閉じる。これによりキャパシタンスＣ１の正端子６が接地電位に結合されるので、キャパシタンスＣ１の負端子１０はスイッチ１４を通してＶ_BBを負の５ボルトに駆動しようとする。次いで、スイッチ１２及び１４が開き、このシーケンス自体が繰り返される。典型的には発振器（図示してない）がこの繰り返しスイッチングシーケンスを制御し、検出器（図示してない）が基板電圧を監視してポンピング動作を制御し、基板を適切な負の電圧レベルに維持する。
【０００５】
以下の詳述するように、公知のチャージポンプは、かなりな量の電力を消費し（さらなるポンピングが要求されない場合であっても、１ミリワットまたはそれ以上である場合が多い）、それらが動作する際に正の基板電流を追加するためにそれら自体に悪影響を及ぼすことが多く、そして一般的には動作は非効率的である。
【０００６】
【発明の概要】
本発明は、極めて僅かな電力しか消費しない（例示の実施例では、付加的なポンピングを必要としない場合には、約 50 マイクロワットまたはそれ以下) チャージポンプを目指している。本発明によるチャージポンプは、それが動作する際に基板電流を追加することがなく、公知のチャージポンプよりも効率的に動作する。本発明の一実施例においては、集積回路上の低電圧レギュレータが可変周波数発振器に給電するための集積回路上の低電圧源となり、発振器のノードは接地と、例えば約 1.5ボルトの安定化低電圧源との間で振動する。低電圧レギュレータは、ある負の基板バイアスが達成され、発振器の動作を適切に始動させるようになるまで、僅かに高い電圧を供給する。低電圧源は、公知の発振器に比して、この発振器の電力消費を劇的に減少させる。発振器は、チャージポンプが必要ではない場合（即ち、基板電圧が所望の負バイアス電圧レベルにあるか、またはそれ以下であり、回路がスタンバイ状態にある場合）には低電力消費のために低周波数で動作し、チャージポンプが必要であるか、または必要であるらしい場合には遙かに高い周波数で動作する。例えば、基板電圧が所望の負のバイアス電圧レベルよりも正である場合にはチャージポンプが必要であろうし、また集積回路が典型的に高基板電流を生成するモードで動作している場合にはチャージポンプが必要であり得る。可変周波数発振器は、チャージポンプの総合動作を制御するために使用されるタイミング信号を生成するタイミング信号発生器を制御する。
【０００７】
電圧変換回路は、負の基板電圧を正の電圧信号（例えば、０乃至＋５ボルト）に変換する。これにより、動作に際して（基板電流を追加することなく）普通のコンパレータを使用して（変換された）基板電圧を正の参照電圧と比較することが可能になる。基板が所望のレベルよりも正であると、コンパレータはポンプ作動信号を生成してポンプ信号発生器へ供給し、チャージポンプをターンオンさせる。
一実施例では、チャージポンプ自体は図１のスイッチ１４のスイッチング機能を遂行させるためにＮＭＯＳトランジスタを使用している。このＮＭＯＳトランジスタは、導通している時にしきい値電圧が失われないように、またスイッチ１２によってキャパシタＣ１のノード６が「低」に駆動される時に基板内にＰ−Ｎダイオード注入が生じないように構成されている。同様に、他の全てのスイッチ４、８、及び１４は、しきい値電圧降下を呈さない。例示実施例においては、本発明の１段ポンプは、＋5.0 ボルトの電源で動作させた時（レギュレータは動作不能にされている）に、基板を−4.9 ボルトまでポンプすることができる。
【０００８】
本発明のチャージポンプ回路の本質及び長所は、以下の添付図面に基づく説明からより明白になるであろう。
【０００９】
【実施例】
概要
図２は、本発明による基板チャージポンピングシステム２０の実施例のブロック線図である。低電圧発生器２４は、バス３２を通して低めにした電位源（電力節約のため）を供給し、可変（例えば、２周波数）周波数発振器２８及びタイミング信号発生器３４に給電する。可変周波数発振器２８は、バス３６を通して高または低周波数の振動信号をタイミング信号発生器３４に供給する。高周波数は高速ポンピング用であり、低周波数は低めの電力用である。それに応答してタイミング信号発生器３４は、回路の残余の部分の動作を制御するタイミング信号を供給する。即ち、発生器３４は、バス４８を通して論理電圧レベル変換器４０、コンパレータ５６、及び基板電圧変換器４４へタイミング信号を供給する。
【００１０】
論理電圧レベル変換器４０は、発振器２８及びタイミング信号発生器３４が発生した例えば０乃至＋1.5 ボルトの低電圧信号を、例えば０乃至＋５ボルトの高めの電圧信号に変換する。高めの電圧信号はバス５０を通してコンパレータ５６に供給される。基板電圧変換器４４は、基板電圧を接地より下のレベルから接地より上のレベルに変換し、バス５８を通してコンパレータ５６に供給する。コンパレータ５６は、バス５８上の変換された電圧とバス６０上の参照電圧とを比較し、必要な時にバス６８を通してポンプ作動信号をポンプ信号発生器６４に供給する。コンパレータ５６は、SPUMP 信号ライン７０及び NSPUMP 信号ライン７２上に相補的な SPUMP/NSPUMP （低速ポンプ／非低速ポンプ＝低周波数／非低周波数）信号をも発生して発振器２８へ供給する。SPUMP 及び NSPUMP 信号は、発振器の周波数を制御するために使用される。ポンプ信号発生器６４はバス７６上に、チャージポンプ８０の動作を制御するためのタイミング信号を生成する。チャージポンプ８０は、ダイオード接続されたトランジスタ内に望ましくないしきい値降下を呈さない特別な回路を使用する。
【００１１】
発振器
図３は、２（デュアル）周波数自走発振器２８の特定実施例のブロック線図である。発振器２８は、インバータの形状の奇数の発振器段８４Ａ−Ｅからなる。各発振器段の出力端子は次の発振器段の入力端子に接続され、発振器段８４Ｅの出力端子は発振器段８４Ａの入力端子に接続されてリング発振器を形成している。リング発振器は、リング内の各ノードが論理「１」及び論理「０」を交互するにつれて、自走発振信号を生成する。各発振器段８４Ａ−Ｅは、源２４から電力を受けるためにバス３２に接続されている（図示してない）。
図４は、発振器段８４Ａ−Ｅとして使用するのに適した公知の発振器段の回路図である。この発振器段は、ＰＭＯＳトランジスタ８８と、それに結合されているＮＭＯＳトランジスタ９２からなっている。トランジスタ８８のソース端子９４はＶ_CCに接続され、ドレイン端子９６は出力ノード９８に接続され、そしてゲート端子は入力ノード１０４に接続されている。ノード１０４は前段の出力ノードから（即ち、もしこの段が８４Ｃであれば、段８４Ｂから）信号を受ける。ＮＭＯＳトランジスタ９２は、ドレイン端子１０６が出力ノード９８に接続され、ソース端子１０８がＶ_SSに接続され、そしてゲート端子１１０が入力ノードに接続されている。
【００１２】
以下にＶ_CCを＋５ボルトとし、Ｖ_SSを接地（０ボルト）としてこの段の動作を説明する。ＰＭＯＳトランジスタ８８が、そのソース電圧より約 0.7ボルト低いしきい値電圧｜Ｖ_tp｜を有し、ＮＭＯＳトランジスタ９２が、そのソース電圧より約 0.8ボルト高いしきい値電圧Ｖ_tnを有しているものとする。入力ノード１０４が０ボルトにセットされている場合には、ＰＭＯＳトランジスタ８８はオンであり、ＮＭＯＳトランジスタ９２はオフであって出力ノード９８は＋５ボルトになる。入力ノード１０４の電位が＋0.8 ボルト以上に上昇すると、ＮＭＯＳトランジスタ９８がターンオンする。入力ノード１０４の電位が＋4.3 ボルトに達するか、または超えると、ＰＭＯＳトランジスタ８８がターンオフする。その後はＮＭＯＳトランジスタ９２だけが導通し、出力ノード９８は０ボルトになる。入力ノード１０４の電圧が＋５ボルトから０ボルトにスウィングすると反転が発生する。
【００１３】
この段に伴う問題は、入力ノード１０４が＋0.8 ボルトと＋4.3 ボルトとの間にある時に、ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ９２が同時に導通し、かなりな量の電流（多分 100マイクロアンペア程度）を引込むことである。
本発明によれば、低電圧発生器２４がバス３２上に低電圧信号を供給し、発振器２８に給電する。この低電圧は、しきい値電圧Ｖ_tn及びＶ_tpの絶対値の合計に等しい。上述したＶ_tp及びＶ_tnを使用すると、ＰＭＯＳトランジスタ８８のソース端子９４は、本発明によれば＋５ボルトに結合されるのではなく、＋1.5 ボルト電位に結合される。従って、入力ノード１０４が０ボルトである時には、ＰＭＯＳトランジスタ８８が導通し、ＮＭＯＳトランジスタ９２がオフになって出力ノード９８は＋1.5 ボルトになる。入力ノード１０４の電位が＋1.5 ボルトまで上昇し続けると、ＮＭＯＳトランジスタ９８だけが導通する。入力ノード１０４の電圧が０と＋1.5 ボルトとの間でスウィングしても、ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ９２は同時に導通することはないので、公知のインバータ段の過大な電力消費は排除されるようになる。更に、これらのトランジスタを低電圧で動作させることは、ゲートを充電及び放電させる電荷はより少なくてよいから、電力消費が更に減少することを意味している。タイミング信号発生器３４の論理も、電力を節約するために低電圧で動作する。
【００１４】
低電圧発生器
図５は、低電圧発生器２４の特定の実施例の回路図である。極めて狭く、そして極めて長いチャネルの、従って弱いＰＭＯＳトランジスタ１００のソース端子１０２は（Ｖ_CC）に接続され、ドレイン端子１０４はノード１０８に接続され、そしてゲート端子１１２は（Ｖ_SS）に接続されている。中程度の広さの、短いチャネルのＮＭＯＳトランジスタ１１４のゲート端子１１８及びドレイン端子１２２は一緒にノード１０８に接続され、ソース端子１２６はノード１３０に接続されている。別の同じようなＮＭＯＳトランジスタ１３４のゲート端子１３８及びドレイン端子１４２は一緒にノード１３０に接続され、ソース端子１４４はノード１４８に接続されている。中程度の広さの、短いチャネルのＰＭＯＳトランジスタ１５２のソース端子１６４はノード１４８とそのＮウェル（線１６８によって略示してある）とに接続されている。ＰＭＯＳトランジスタ１５２のゲート端子１５４及びドレイン端子１５８はノード１６２に接続され、ノード１６２自体は（Ｖ_SS）に接続されている。
【００１５】
動作を説明する。トランジスタ１００、１１４、１３４、及び１５２は分圧器を形成している。トランジスタ１００は、ダイオード接続されたトランジスタ１１４、１３４、及び１５２を通して極めて小さい電流を供給し、各トランジスタはそのトランジスタのしきい値電圧より僅かに高い電圧でこの小さい電流を支える。従って、ノード１６２の電圧は０ボルト、ノード１４８の電圧は｜Ｖ_tp｜ボルト、ノード１３０の電圧は｜Ｖ_tp｜＋Ｖ_tnボルト、そしてノード１０８の電圧は｜Ｖ_tp｜＋Ｖ_tn＋Ｖ_tnボルトになる。
幅が広く、短いチャネルのＮＭＯＳトランジスタ１７０のゲート端子１７４はノード１０８に接続され、ドレイン端子１７８は（Ｖ_CC）に接続され、ソース端子１８０はバス３２に接続されている。トランジスタ１７０はソースフォロアとして接続されているので、バス３２上の電圧はノード１０８上の電圧より１ＮＭＯＳしきい値電圧分だけ低くなる。即ち、上述した値の場合には、バス３２上の電圧は｜Ｖ_tp｜＋（Ｖ_tn）、即ち＋1.5 ボルトになる。
【００１６】
好ましい実施例では、発振器２８に給電するために低電圧信号を使用しているから、もし例えばＮＭＯＳトランジスタ９２が負のしきい値電圧を有するデプレッションモードであれば、発振器２８は誤動作する可能性がある。これは、負の基板電圧が欠如する場合、即ち、ポンプが負の基板バイアスを確立する前にのみ発生し得るものである。従って、発振器２８の適切な動作を保証するために、図６に示す低電圧発生器２４の代替実施例を使用することができる。図６に示す回路と、図５に示す回路との唯一の相違点は、ノード１６２と（Ｖ_SS）との間に、付加的な中程度に広く、短いチャネルのＰＭＯＳトランジスタ２００が挿入されていることである。図６に示すように、ＰＭＯＳトランジスタ２００のゲート端子２０４は基板（基板電圧（Ｖ_BB）によって表されている）に接続され、ソース端子２０８はノード１６２とそのＮウェル（線２１２によって表されている）とに接続され、そしてドレイン２１６は（Ｖ_SS）に接続されている。
【００１７】
基板が負にバイアスされる前にＰＭＯＳトランジスタ２００のゲートは０ボルトに等しくなり、トランジスタ２００を流れる電流がノード１６２をＶ_SSより１ＰＭＯＳしきい値分高くする。ノード１０８の電圧は｜Ｖ_tp｜＋｜Ｖ_tp｜＋（Ｖ_tn）＋（Ｖ_tn）になり、バス３２上に｜Ｖ_tp｜＋｜Ｖ_tp｜＋（Ｖ_tn）の電圧を発生させる。この高めの電圧は、たとえＮＭＯＳトランジスタが僅かに負のしきい値電圧を有しているとしても、各発振器段の適切な動作を保証するのに十分である。チャージポンプがポンピングを開始し、負の基板バイアスが確立されると、バス３２上のこの高めの電圧は最早必要でなくなる。Ｖ_BBが負になると、ソースフォロアＰＭＯＳトランジスタ２００はノード１６２を（Ｖ_SS）に引下げる。これにより、ノード１０８には｜Ｖ_tp｜＋（Ｖ_tn）＋（Ｖ_tn）が、そしてバス３２上には低い｜Ｖ_tp｜＋（Ｖ_tn）電圧が発生し、初期始動後の電力消費は最小になる。
【００１８】
２（デュアル）周波数発振器
公知のシステムではチャージポンピングは、２つの分離したチャージポンプを使用して達成されることが多い。低基板電流期間中には低電力消費の小さめのチャージポンプが作動させられ、高基板電流期間中には小さめのチャージポンプと大きめのチャージポンプの両方が作動させられる。例えばＤＲＡＭを使用する場合、メモリがスタンバイモードにある時には小さめのチャージポンプが使用され、メモリが活動サイクル（即ち、読み出しまたは書き込み）にある時には何時でも両ポンプが使用される。本発明は、２つの分離した発振器回路を使用する代わりに単一のチャージポンプを使用し、基板内へのポンプ電流及びポンプが消費する電流の両方を、発振器２８の周波数を変化させることによって制御できるようにしている。
【００１９】
スタンバイ中、発振器２８は比較的低い周波数（例えば、≒200 ｋＨｚ）の発振器信号（図７参照）を生成するので、システム内の全ての構成要素が消費する電力は低い。サイクル当たり１回（例えば図示してあるように、各サイクルの先縁において）、基板電圧が参照電圧と比較される。基板電圧が所望の基板バイアス電圧に等しいか、それより低い限り、発振器２８はこの低周波数で動作し続ける。電圧比較によって、ポンピングが必要であると決定された時（即ち、基板電圧が所望の負の基板バイアス電圧よりも正になった時）には、以下に説明するように SPUMPライン７０及び NSPUMP ライン７２上の信号を介して、発振器２８は高めの周波数（例えば、≒20ＭＨｚ）に切り替わる。更に、コンパレータ５６がバス６８上に単一のポンプ作動用正パルスを生成するので、チャージポンプ８０は図１に関して説明したように単一のポンピングサイクルを実行することができる。各発振器信号の先縁において引き続き比較機能が遂行され、ポンピングが必要であることをコンパレータ５６が決定する度に対応するポンプ作動信号が生成される。コンパレータ５６がポンピングは最早必要ではないことを決定した場合には、コンパレータ５６は SPUMPライン７０及び NSPUMP ライン７２上に適切な信号を生成し、発振器２８を低周波数、低電力モードに復帰させる。この実施例では、ポンピングが実際に必要であろうと、なかろうと、関連回路が典型的に高基板電流を流すようなモードで動作していれば（例えば、ＤＲＡＭが活動サイクルにある時には）発振器２８は高めの周波数で動作する。以上のように、ポンピングは必要に応じて発生し、発振器２８の高周波数モードは、チャージポンプ８０が高い基板電流状態を受入れることを可能にする。
【００２０】
発振器２８の２周波数動作は、図４に示す基本発振器構造に、図８に示すようにトランジスタ２１０、２１４、２１８、及び２２２を追加することによって達成される。各トランジスタ２１０及び２１４は中程度に狭く、短いチャネルのＰＭＯＳトランジスタであり、２１８及び２２２はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ２１０のソース端子２２８はＰＭＯＳトランジスタ８８（この実施例では、極めて狭く、長いチャネルのトランジスタである）のソース端子９４に接続され、ゲート端子２３０は SPUMP（低速ポンプ）ライン７０に接続され、そしてドレイン端子２３２はノード２３４に接続されている。ＰＭＯＳトランジスタ２１４のソース端子２３６はノード２３４に接続され、ゲート端子２４０はＰＭＯＳトランジスタ８８のゲート端子１０２に接続され、そしてドレイン端子２４４はノード１０６に接続されている。ＮＭＯＳトランジスタ２１８のドレイン端子２５０はノード１０６に接続され、ゲート端子２５４はＮＭＯＳトランジスタ９２（この実施例では、極めて狭く、長いチャネルのトランジスタである）のゲート端子１１０に接続され、そしてソース端子２５８はノード２６０に接続されている。最後にＮＭＯＳトランジスタ２２２のドレイン端子２６４はノード２６０に接続され、ゲート端子２６８は NSPUMP （非低速ポンプ）ライン７２に接続され、そしてソース端子２７２は（Ｖ_SS）に接続されている。
【００２１】
ライン７０及び７２上の信号は相補的な信号であり、トランジスタ２１０及び２２２を同時にオンにするか、または同時にオフにするように発生する。発振器２８は、トランジスタ２１０及び２２２がオフである時にはトランジスタ８８及び９２の極めて高い抵抗によって決定される低めの周波数で動作し、そしてトランジスタ２１０及び２２２がオンである時にはトランジスタ８８、９２、２１４、２１８、２１０、及び２２２の遙かに低い組合わせ抵抗によって決定される遙かに高い周波数で動作する。高周波数動作は、比較的広く、短いチャネル（低抵抗）のトランスコンダクタンストランジスタ２１４及び２１８が大きい電流を供給し、比較的狭く、極めて長いチャネル（高抵抗）のトランスコンダクタンストランジスタ８８及び９２よりも遙かに高速でノード１０６を「高」及び「低」に引張るために発生するのである。高周波数は多分 20 ＭＨｚであり、低周波数は多分 200ｋＨｚである。
【００２２】
図８を参照して上述したように、発振器２８は始めは低周波数モードで動作する。基板電圧が所望の負のバイアス電圧レベルよりも高いことをコンパレータ５６が検出すると、SPUMP ライン７０及び NSPUMP ライン７２に信号が供給されてトランジスタ２１０及び２２２をターンオンさせる。これにより発振器信号は図７の波形の中央部分に示してあるように（スケールは異なる）遙かに高い周波数で発生し、低周波数モードから高周波数モードへの移行は滑らかに行われる。ポンピングが必要ではなく、また関連回路が典型的に高基板電流を流すモードで動作していない場合には、SPUMP ライン７０及び NSPUMP ライン７２に信号が供給されてトランジスタ２１０及び２２２をターンオフさせる。発振器２８はその低周波数モードに復帰し、この場合もモード間の移行は滑らかに行われる。
【００２３】
タイミング信号発生器
図９は、タイミング信号発生器３４の構造を示す回路図であり、それが２周波数発振器２８にどのように接続されているかをも示している。電力を節約するために、図９に示す回路の全ては低電圧発生器２４から供給される低めの電源電圧で動作することが好ましい。タイミング信号発生器３４はインバータ３００を含み、インバータ３００の入力端子は発振器２８内のインバータ８４Ａの出力端子に接続され、インバータ３００の出力端子はインバータ３０４の入力端子に接続されている。インバータ３０４の出力端子は、２入力ＮＡＮＤゲート３０８の一方の入力端子に接続されている。ＮＡＮＤゲート３０８の他方の入力端子はインバータ３１２の出力端子に接続されており、インバータ３１２の入力端子は発振器２８内のインバータ８４Ｃの出力端子に接続されている。
【００２４】
同様に、インバータ３１６の入力端子はインバータ８４Ｂの出力端子に接続され、出力端子はインバータ３２０の入力端子に接続されている。インバータ３２０の出力端子は、２入力ＮＡＮＤゲート３２４の一方の入力端子に接続されている。ＮＡＮＤゲート３２４の他方の入力端子はインバータ３２８の出力端子に接続されており、インバータ３２８の入力端子は発振器２８内のインバータ８４Ｄの出力端子に接続されている。
ＮＡＮＤゲート３０８の出力は、インバータ３３２の入力端子と、２入力ＮＡＮＤゲート３１０の一方の入力端子と、２入力ＮＡＮＤゲート３５６の一方の入力端子とに接続されている。インバータ３３２の出力端子はインバータ３３６の入力端子に接続され、インバータ３３６の出力端子はインバータ３４０の入力端子に接続されている。インバータ３４０の出力端子はインバータ３４４の入力端子に接続され、インバータ３４４の出力端子はインバータ３４８の入力端子に接続されている。インバータ３４８の出力端子はインバータ３５２の入力端子に接続され、インバータ３５２の出力端子はＮＡＮＤゲート３５６の他方の入力端子と、“Ｘ”信号ライン３５４とに接続されている。
【００２５】
ＮＡＮＤゲート３５６の出力端子はインバータ３６０の入力端子に接続され、インバータ３６０の出力端子はインバータ３６４の入力端子に接続されている。インバータ３６４の出力端子は“Ｙ”信号ライン３６８に接続されている。
ＮＡＮＤゲート３１０の出力端子は、２入力ＮＡＮＤゲート３７０の一方の入力端子と、インバータ３７４の入力端子とに接続されている。ＮＡＮＤゲート３７０の他方の入力端子はＮＡＮＤゲート３２４の出力端子に接続されている。インバータ３７４の出力端子はインバータ３７８の入力端子に接続され、インバータ３７８の出力端子は“Ｚ”信号ライン３８２に接続されている。
ＮＡＮＤゲート３７０の出力端子は、ＮＡＮＤゲート３１０の他方の入力端子と、インバータ３９０の入力端子とに接続されている。インバータ３９０の出力端子はインバータ３９４の入力端子に接続され、インバータ３９４の出力端子は“Ｗ”信号ライン３９８に接続されている。“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｚ”信号ライン３８２、及び“Ｗ”信号ライン３９８は一緒になってバス４８（図２）を構成している。
【００２６】
図１０は、“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｚ”信号ライン３８２、及び“Ｗ”信号ライン３９８上のそれぞれの信号のシーケンスを示すタイミング図である。要約すれば、“Ｘ”信号ライン３５４及び“Ｙ”信号ライン３６８上の信号は相補的であるが、“Ｙ”信号ライン３６８上の信号が「低」になる前に“Ｘ”信号ライン３５４上の信号が「高」になる、及びその逆になるようなタイミングである。“Ｚ”信号ライン３８２上の信号及び“Ｗ”信号ライン３９８上の信号についても同じことが言える。即ち、これらのライン上の各信号は、「高」部分（＋1.5 ボルト）と「低」部分（０ボルト）とを有し、信号の「低」部分は相互に排他的である。
【００２７】
論理電圧レベル変換器
図１３は、論理電圧レベル変換器４０の特定実施例の回路図である。タイミング信号発生器３４からの“Ｘ”信号ライン３５４、“Ｙ”信号ライン３６８、“Ｗ”信号ライン３９８、及び“Ｚ”信号ライン３８２が接続されている。論理電圧レベル変換器は論理入力信号“Ｘ”、“Ｙ”、“Ｗ”、及び“Ｚ”を受ける。「低」論理レベルはＶ_SS（０ボルト）であり、「高」論理レベルは約 1.5ボルトである。その目的はＶ_SSとＶ_CCとの間でスイッチする出力信号を供給することである。
キャパシタとして機能するＮＭＯＳトランジスタ４５０のソース及びドレインの両端子は“Ｘ”信号ライン３５４に接続され、ゲート端子４６１はノード４８８に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５２のソース及びドレインの両端子は“Ｙ”信号ライン３６８に接続され、ゲート端子４６３はノード４９０に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５４のソース及びドレインの両端子は“Ｗ”信号ライン３９８に接続され、ゲート端子はノード６５０に接続されている。これもキャパシタとして機能するＮＭＯＳトランジスタ４５６のソース及びドレインの両端子は“Ｚ”信号ライン３８２に接続され、ゲート端子５６０はノード６５２に接続されている。ＰＭＯＳトランジスタ４６０のソース端子４６４は（Ｖ_CC）に接続され、ドレイン端子４６８はキャパシタ４５０の別の端子４６１に接続され、そしてゲート端子４７２はノード４９０に接続されている。ＰＭＯＳトランジスタ４７６のソース端子４８０は（Ｖ_CC）に接続され、ドレイン端子４８４はノード４９０に接続され、そしてゲート端子４８２はノード４８８に接続されている。ＮＭＯＳトランジスタ５００のドレイン端子５０４は（Ｖ_CC）に接続され、ソース端子５０８はノード４８８に接続され、そしてゲート端子５１２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。同様に、ＮＭＯＳトランジスタ５２０のドレイン端子５２４は（Ｖ_CC）に接続され、ソース端子５２８はノード４９０に接続され、そしてゲート端子５３２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。
【００２８】
ＰＭＯＳトランジスタ５５０のソース端子５５４は（Ｖ_CC）に接続され、ゲート端子５５８はノード６５２に接続され、そしてドレイン端子５６４はノード６５０に接続されている。ＰＭＯＳトランジスタ５７２のソース端子５７４は（Ｖ_CC）に接続され、ドレイン端子５７６はノード６５２に接続され、そしてゲート端子５８０はノード６５０に接続されている。ＮＭＯＳトランジスタ６００のドレイン端子６０４は（Ｖ_CC）に接続され、ソース端子６０８はノード６５０に接続され、そしてゲート端子６１２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。ＮＭＯＳトランジスタ６３０のドレイン端子６３４は（Ｖ_CC）に接続され、ソース端子６３８はノード６５２に接続され、そしてゲート端子６４２には（Ｖ_CC−｜Ｖ_tp｜）ボルト信号が印加されている。
【００２９】
ＰＭＯＳトランジスタ６６０のソース端子６６４は（Ｖ_CC）に接続され、ドレイン端子６６８はノード６７２に接続され、そしてゲート端子６７６はノード４８８に接続されている。ＮＭＯＳトランジスタ６８０のドレイン端子６８４はノード６７２に接続され、ソース端子６８８は（Ｖ_SS）に接続され、そしてゲート端子６９２は“Ｘ”信号ライン３５４に接続されている。ノード６７２はインバータ７００の入力端子に結合され、インバータ７００の出力端子はインバータ７０４の入力端子に接続されている。インバータ７０４の出力端子は、基板電圧変換器４４へ信号を供給するライン７０６に接続されている。
同様に、ＰＭＯＳトランジスタ７１０のソース端子７１４は（Ｖ_CC）に接続され、ドレイン端子７１８はノード７２０に接続され、そしてゲート端子７２４はノード４９０に接続されている。ＮＭＯＳトランジスタ７３０のドレイン端子７３４はノード７２０に接続され、ソース端子７３８は（Ｖ_SS）に接続され、そしてゲート端子７４２は“Ｙ”信号ライン３６８に接続されている。ノード７２０はインバータ７５０の入力端子に接続され、インバータ７５０の出力端子はインバータ７５４の入力端子に接続されている。インバータ７５４の出力端子は、基板電圧変換器４４へ信号を供給するライン７６０に接続されている。ライン６５０、７０６、及び７６０は一緒になってバス５０（図２）を構成している。
【００３０】
図１３の左側に示す論理電圧レベル変換器４０の部分の機能は、信号ライン３５４上の低電圧信号“Ｘ”及び信号ライン３６８上の低電圧信号“Ｙ”から、Ｖ_SSからＶ_CCへ移行する信号をノード７０６及び７６０上に生成することである。論理電圧レベル変換器４０の残余の部分の機能は、低電圧信号“Ｗ”及び“Ｚ”から、Ｖ_CC−1.5 ボルトとＶ_CCとの間を移行する信号をノード６５０上に生成することである。図１３の回路の左及び右の両部分は同じように動作する。信号ライン３５４上のノード“Ｘ”及び信号ライン３６８上のノード“Ｙ”はＶ_SS（０ボルト）と 1.5ボルトとの間を移行し、互いに概ね相補的である。即ち、一方が「低」である時には、他方は「高」であり、その逆も真である。しかしながら、図９に詳細に示されている図２のタイミング信号発生器３４の出力は、図１０に示すように、ノード“Ｙ”が「低」へ移行する前にノード“Ｘ”が「高」へ移行し、ノード“Ｘ”が「低」へ移行する前にノード“Ｙ”が「高」へ移行する。
【００３１】
更に図１３を参照する。ノード“Ｙ”が「低」へ移行すると、キャパシタ（ＮＭＯＳトランジスタ）４５２はノード４９０を「低」に駆動し、ＰＭＯＳトランジスタ４６０をターンオンさせてノード４８８をＶ_CCへ引上げる。この時間を通してノード“Ｘ”は「高」の＋1.5 ボルトであり、キャパシタ４５０は 3.5ボルトまで充電される。次にノード“Ｙ”が＋1.5 ボルトの「高」へ移行すると、キャパシタ４５２がノード４９０を「高」に駆動してＰＭＯＳトランジスタ４６０をターンオフさせるが、ノード４８８はＶ_CCに留まっている。次にノード“Ｘ”が 1.5ボルトから０ボルトの「低」へ移行し、キャパシタ４５０がノード４８８を 1.5ボルトだけ引下げ、Ｖ_CCより 1.5ボルト低くしてＰＭＯＳトランジスタ４７６をターンオンさせる。これはノード“Ｙ”が＋1.5 ボルトの「高」となる時点にノード４９０をＶ_CCまで引上げさせ、キャパシタ４５２は 3.5ボルトまで充電される。次いでノード“Ｘ”が「高」に移行すると、ノード４８８は再びＶ_CCに復帰してＰＭＯＳトランジスタ４７６をターンオフさせるが、ノード４９０はＶ_CCに留まっている。これで１サイクルが完了したことになる。
【００３２】
以上のように、ノード“Ｘ”が＋1.5 ボルトの「高」である時にはノード４８８にＶ_CCの高レベルが存在し、ノード“Ｘ”が０ボルトの「低」レベルである時にはノード４８８にＶ_CC−1.5 ボルトの「低」レベルが存在する。ノード“Ｘ”が＋1.5 ボルトの「高」である時には、ＮＭＯＳトランジスタ６８０がオンとなってインバータ７００の入力を０ボルトに引下げる。この時点に、ノード４８８はＶ_CCにあってＰＭＯＳトランジスタ６６０はオフであるので、トランジスタ６６０及び６８０を通って流れる電流は存在しない。ノード“Ｘ”が０ボルトの「低」レベルである時には、ノード４８８はＶ_CC−1.5 ボルトの「低」になってＰＭＯＳトランジスタ６６０がターンオンし、インバータ７００の入力をＶ_CCに引上げる。この時点に、ＮＭＯＳトランジスタ６８０はオフであり、この場合にもトランジスタ６６０及び６８０を通って流れる電流は存在しない。
【００３３】
以上のようにこの回路はノード“Ｘ”及び“Ｙ”上の「低」レベル入力から、インバータ７００の入力にＶ_SSとＶ_CCとの間を完全にスウィングする論理レベルを発生し、そして、それはＶ_CCからＶ_SSまでの電流経路を確立することなく行われる。論理的に言えば、図１３の論理電圧レベル変換器の出力７０６は、ノード“Ｘ”上の「低」レベル信号の補数の「高」レベルである。もしこのような配列にせずに、そのＰＭＯＳ源電圧が＋５ボルトであるような普通のインバータにノード“Ｘ”を直接接続すれば、ノード“Ｘ”が＋1.5 ボルトになった時にインバータはかなりな電力を消費することになろう。同じように、ノード“Ｙ”上の「低」レベル信号は、その補数である「高」レベル信号をノード７６０上に発生させる。
【００３４】
ＮＭＯＳトランジスタ５００及び５２０は、最初に電力が印加された時に回路を始動させるために使用され、それ以後は必要ではなく、機能もしない。各トランジスタは、各ＮＭＯＳトランジスタ（キャパシタ）４５０及び４５２のチャネルを確立するのに十分な、少なくともＶ_CC−｜Ｖ_tp｜−Ｖ_tn＝Ｖ_CC−1.5 ボルトの電圧をその関連ノード４８８または４９０上に確立し、それによって回路を上述したように機能せしめる。
図１３の右側の回路部分は、ノード“Ｗ”上の０ボルト乃至＋1.5 ボルトの論理レベルを、ノード６５０上のＶ_CC−1.5 ボルト乃至Ｖ_CCボルトの論理レベルに変換する。ノード６５０上のこれらのレベルは、ソースがＶ_CCボルトにあるＰＭＯＳトランジスタをターンオンまたはターンオフさせるために使用される。この回路は既に述べた図１３の左側の回路の対応する部分と同じように機能する。
【００３５】
基板電圧比較の概要
以下の公知の基板電圧検出器の説明は、本発明のチャージポンピングシステムの若干の残余の部分の発明的な面の理解に役立つであろう。
図１１は、公知の基板電圧コンパレータ３００の回路図である。電圧コンパレータ３００は、極めて狭く、極めて長いチャネルのＰＭＯＳトランジスタ３０４を含み、このトランジスタ３０４のソース端子３０８は（Ｖ_CC）に接続され、ゲート端子３１２は（Ｖ_SS）に接続され、そしてドレイン端子３１６はノード３２０に接続されている。トランジスタ３０４は、極めて高い抵抗または極めて低い電流源として機能する。ＮＭＯＳトランジスタ３２４のドレイン端子３２８はノード３２０に接続され、ゲート端子３３２は参照電圧Ｖ_REF （典型的には、接地）に接続され、そしてソース端子３３６はノード３４０に接続されている。ＮＭＯＳトランジスタ３４４のドレイン端子３４８及びゲート端子３５２は一緒にノード３４０に接続され、ソース端子３５６はノード３６０に接続されている。最後に、ＮＭＯＳトランジスタ３６４のドレイン端子３６８及びゲート端子３７２は一緒にノード３６０に接続され、ソース端子３７６は基板Ｖ_BBに接続されている。全てのＮＭＯＳトランジスタ３２４、３４４、及び３６４は比較的広く、短いチャネルのトランジスタである。
【００３６】
もし基板電圧がＶ_REF （接地）より３ＮＭＯＳしきい値電圧分負であれば、正の電源Ｖ_CCと負の基板Ｖ_BBとの間にトランジスタ３０４、３２４、３４４、及び３６４を通して電流が流れる。この場合、トランジスタ３６４は、ノード３６０がＶ_BB＋１ＮＭＯＳしきい値電圧分以上に上昇するのを防ぎ、トランジスタ３４４はノード３４０がそれより１ＮＭＯＳしきい値電圧分、即ち、Ｖ_BB＋２（Ｖ_tn）以上に上昇するのを防いでいる。ソース電圧が（Ｖ_BB＋２（Ｖ_tn））であり、そのゲート電圧がＶ_REF であるＮＭＯＳトランジスタ３２４はオンになり、ノード３２０を本質的にノード３４０の電圧、即ちＶ_BB＋２（Ｖ_tn）まで引下げる。接地より低いこの電圧は、ポンピングが必要であることを表すノード３２０上の論理「１」状態の出力である。
【００３７】
一方、もしＶ_BBがＶ_REF （接地）より３ＮＭＯＳしきい値電圧低ければ（より正の電圧であれば）、ダイオード接続されたトランジスタ３６４及び３４４は、トランジスタ３２４を導通させてノード３４０を十分低く引下げることはできない。ノード３２０上のこのＶ_CCレベルは、ポンピングが必要ではないことを表すノード３２０上の他の論理状態の出力である。ノード３２０上の信号はチャージポンプに伝えらえる。ノード３２０が（Ｖ_CC）ボルトにある時にはチャージポンプはターンオンして電荷を基板に転送し、ノード３２０がＶ_BB＋２（Ｖ_tn）にある時にはチャージポンプはターンオフする。不幸にも、Ｖ_BBがチャージポンプをターンオフさせるのに十分に低い場合には、コンパレータ３００を通して電流が基板に流れる。従って、コンパレータ３００自体が基板電流をもたらし、この基板電流はポンプによって除去しなければならない。本発明による基板電圧比較回路は、この問題を回避する。
【００３８】
図１２は、本発明による基板電圧比較回路の特定の実施例の概念図である。スイッチ４００が、接地（Ｖ_SS）とキャパシタンスＣ２の端子４０４との間に接続されている。スイッチ４０８が、基板電圧Ｖ_BBとキャパシタンスＣ２の端子４１２との間に接続されている。スイッチ４１４が電源電圧（Ｖ_CC）とキャパシタンスＣ２の端子４０４との間に接続され、コンパレータ５６の一方の入力端子４１８がバス５８を介してキャパシタンスＣ２の端子４１２に接続されている。前述したように、コンパレータ５６の他方の入力端子は、バス６０を通して参照電圧（Ｖ_REF ）に接続されている。
図１２に示すスイッチ及びキャパシタンス回路の目的は、基板電圧Ｖ_BBをコンパレータ５６によって比較することができるレベルに変換することである。始めにスイッチ４００及び４０８が閉じてキャパシタンスＣ２を（Ｖ_SS−｜Ｖ_BB｜）まで充電するように閉じる。次にスイッチ４００及び４０８が開く。次いでスイッチ４１４が閉じ、キャパシタンスＣ２の端子４０４をＶ_SSからＶ_CCまで上昇させる。これによって、端子４１２の電圧はＶ_BBからＶ_BB＋Ｖ_CCまで上昇させる（Ｖ_SSが０ボルトに等しいとしている）。もしＶ_CCが＋５ボルトに等しく、またもしＶ_BBが−５ボルトよりも正であれば、バス５８上の電圧はコンパレータ５６によって都合よく比較することがきる正の電圧になる。バス５８上の電圧をコンパレータ５６によって比較した後に、スイッチ４１４が開いてスイッチ４００が閉じる。キャパシタンスＣ２の端子４０４はＶ_SSまで降下し、そして端子４１２はＶ_BBまで降下する。次いでスイッチ４０８を閉じることができ、電荷は基板へ、または基板から転送されない。以上のようにこの回路は、公知のコンパレータに関して説明した欠陥を伴わずに動作する。
【００３９】
基板電圧変換器
図１４は、基板電圧変換器４４及びコンパレータ５６の特定実施例の回路図である。電圧レベル変換器４４は図１２のスイッチ及びキャパシタに対応しており、一方図１４のコンパレータ５６は図１２のコンパレータに対応している。図１４の基板電圧変換器４４の部分を参照する。ライン７６０は、キャパシタンス８０４及び８１２として機能するＰＭＯＳトランジスタのソース及びドレインに接続されている。同様に、ライン７０６は、キャパシタンス８２０として機能するＰＭＯＳトランジスタのソース及びドレインに接続されている。ＮＭＯＳトランジスタ８３０のドレイン端子８３４はキャパシタンス８１２のゲート端子８３８に接続され、ソース端子８４２は基板Ｖ_BBに接続され、そしてゲート端子８４６はキャパシタンス８２０のゲート端子８５０に接続されている。ＮＭＯＳトランジスタ８５４のドレイン端子８５８はキャパシタンス８２０のゲート端子８５０に接続され、ソース端子８６２はＶ_BBに接続され、そしてゲート端子８６６はキャパシタンス８１２のゲート端子８３８に接続されている。以上に説明した回路は、全ての極性が反転していることを除き、図１３に示す回路と同じように動作する。ノード７６０及び７０６がＶ_SS（０ボルト）とＶ_CCの間でスウィングすると、ゲート端子８３８及び８５０上の電圧はＶ_BBとＶ_BB＋Ｖ_CCの間をスウィングする。即ち、ライン７６０上の「高」（例えば、＋５ボルト）信号の結果として端子８３８が「高」になるとトランジスタ８５４がターンオンし、ライン７０６上の信号が「低」である時間中ゲート端子８５０をＶ_BBに引下げる。次いでライン７６０上の信号が「低」に移行してトランジスタ８５４をターンオフさせる。次いでライン７０６上の信号が「高」（例えば、＋５ボルト）に移行すると、ゲート端子８５０上の電圧はＶ_BB＋５ボルトまで上昇し、トランジスタ８３０をターンオンさせ、ゲート端子８３８をＶ_BBに引下げる。
【００４０】
ＮＭＯＳトランジスタ８８０のドレイン端子はキャパシタンス８０４のゲート端子８８８と、ノード８８５とに接続され、ソース端子８９２はノード８９６に接続され、そしてゲート端子９００はキャパシタンス８２０のゲート端子８５０に接続されている。別のＮＭＯＳトランジスタ９０４のドレイン端子９０８はノード８９６に接続され、ソース端子９１２はＶ_BBに接続され、そしてゲート端子９１６はキャパシタンス８２０のゲート端子８５０に接続されている。最後に、ＮＭＯＳトランジスタ９３０のドレイン端子９３４はＶ_CCに接続され、ソース端子９３８はノード８９６に接続され、そしてゲート端子９４２はノード８８５に接続されている。
図１２のスイッチ及びキャパシタは、図１３及び１４の以下のトランジスタに対応している。図１２のスイッチ４００及び４１４は、ノード７６０を形成している図１３のインバータ７５４のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにそれぞれ対応している。図１２のキャパシタＣ２は、図１４のキャパシタ（ＰＭＯＳトランジスタ）８０４に対応している。図１２のスイッチ４０８は、図１４の基板電圧変換器４４のＮＭＯＳトランジスタ８８０及び９０４の直列組合わせに対応している。図１２のバス５８上の変換された基板電圧は、図１４の変換された基板電圧バス５８に対応している。
【００４１】
前述したように、キャパシタ（ＰＭＯＳトランジスタ）８１２及び８２０のゲート端子上の電圧は、Ｖ_BBと（Ｖ_BB＋Ｖ_CC）との間を交互する。ノード７０６が「高」である時には、ノード７６０は「低」になる。この時には、キャパシタ８５０のゲート端子８５０が（Ｖ_BB＋Ｖ_CC）になってトランジスタ８８０及び９０４をターンオンさせ、ノード８８５をＶ_BBまで引下げる。ノード７０６が「低」に移行するとキャパシタ８２０のゲート端子８５０はＶ_BBに戻り、トランジスタ８８０及び９０４は希望通りターンオフになる。最後に、ノード７６０がＶ_CCに上昇すると、コンパレータ５６へのバス５８上の変換された基板電圧としてノード８８５は（Ｖ_BB＋Ｖ_CC）まで駆動される。ノード８８５が上昇する時点からコンパレータ５６が感知する時点までこの（Ｖ_BB＋Ｖ_CC）の完全性を維持するためには、ノード８８５上の電圧が漏洩してしまわないようにすることが重要である。しかしながらＮＭＯＳトランジスタ９０４のソースはＶ_BB電位にあり、ソースがＶ_BB電位よりも十分に高いＶ_SSにあるＮＭＯＳトランジスタのようにそのしきい値電圧を上昇させる何等の逆バイアスもボディ効果も有していない。ボディ効果を有していないので、トランジスタ９０４は完全に遮断されることはない。即ち、トランジスタ９０４は、そのゲート端子がＶ_BBにあるとしても、小さい漏洩電流を流すことができる。トランジスタ８８０及び９３０は、このノード８８５から電荷が漏洩する問題を防ぐために含まれているのである。ノード８８５が（Ｖ_BB＋Ｖ_CC）まで上昇すると、ソースフォロアＮＭＯＳトランジスタ９３０はノード８９６〔（Ｖ_BB＋Ｖ_CC）−Ｖ_tn〕の電圧まで引下げる。そのソース８９２がＶ_BBより十分に高く、そのゲート９００がＶ_BBであるトランジスタ８８０は完全にオフであり、漏洩電流は完全に無視することができる。従って、ノード８８５は（Ｖ_BB＋Ｖ_CC）まで上昇し、そのレベルは失われず、そして基板電圧変換器４４は（Ｖ_BB＋Ｖ_CC）の電圧レベルをコンパレータ５６へ供給する。
【００４２】
図１４のコンパレータ５６へのバス６０上の参照電圧は、簡単な容量性分圧器（図示してない）によって生成することができる。例えば、もし接地と、接地からＶ_CCまでスイッチするノードとの間に２つのキャパシタを直列に接続すれは、その中間（キャパシタの間の）ノードは、キャパシタンス比に依存してＶ_CCの分数でスイッチする。スイッチするノードが接地電位になれば、中間ノード接地まで放電（ＮＭＯＳトランジスタによって）する。このようにして、中間ノードはキャパシタンス比に依存してＶ_CCの分数までスイッチする。この参照電圧は、基板電圧変換器４４から供給される（Ｖ_BB＋Ｖ_CC）電圧と比較される。もしこれらのキャパシタが同じ値であれば、この中間ノードの電圧はＶ_CC/2である。この場合、Ｖ_BBが−（Ｖ_CC/2）より正になればレギュレータはチャージポンプをターンオンさせ、それ以外はチャージポンプをターンオフさせる。即ち、レギュレータは、バス５８上の電圧が（Ｖ_BB＋Ｖ_CC）＝（Ｖ_CC/2）＝Ｖ_REF または（Ｖ_BB）＝− 1/2（Ｖ_CC）となるように、基板電圧を維持する。
【００４３】
コンパレータ
バス５８上の変換された基板電圧信号はコンパレータ５６に伝えられ、コンパレータ５６はバス６０から受信した参照電圧Ｖ_REF と比較する。この比較は、タイミング信号発生器３４からの“Ｗ”信号ライン３９８上の信号によってトリガされる。この実施例では、上述したように“Ｗ”信号は発振器サイクル毎に１回発生し、毎サイクル１回の比較を行わせるようにしている。もしサイクル電圧が参照電圧よりも正であれば、正パルスの形状のポンプ作動信号がライン６８上に現れる。更に、比較の度に差動 SPUMP/NSPUM信号が SPUMP信号ライン７０及び NSPUM信号ライン７２上に生成され、次のサイクルまで有効のままとなる。前述したように、SPUMP/NSPUM 信号は各発振器段内のＰＭＯＳトランジスタ２１０及びＮＭＯＳトランジスタ２２２（図８）を制御して、発振器周波数を設定する。
【００４４】
図１４に、コンパレータ５６の詳細を示してある。“Ｗ”信号ライン３９８上の“Ｗ”信号は、比較機能を遂行するＮＭＯＳトランジスタ１００４のゲート端子１０００に印加される。ＮＭＯＳトランジスタ１００４のソース端子１００８はＶ_SSに接続され、ドレイン端子１０１２はノード１０１６に接続されている。このノード１０１６は、ＮＭＯＳトランジスタ１０２４のソース端子１０２０とＮＭＯＳトランジスタ１０３２のソース端子１０２８とに接続されている。ＮＭＯＳトランジスタ１０２４のゲート端子１０３６は、バス６０上の参照電圧（前述したように、Ｖ_CCとＶ_SSとの間に接続された容量性分圧器を介して生成することができる）を受信するように接続されており、ＮＭＯＳトランジスタ１０３２のゲート端子１０４０は、バス５８上の変換された基板電圧を受信するように接続されている。ＮＭＯＳトランジスタ１０２４のドレイン端子１０４４はＮＭＯＳトランジスタ１０５２のソース端子１０４８に接続されている。ＮＭＯＳトランジスタ１０５２のゲート端子１０５６はノード１０６０に接続され、ドレイン端子１０６４はノード１０６８に接続されている。ノード１０６８は、ＰＭＯＳトランジスタ１０７６のドレイン端子１０７２と、ＰＭＯＳトランジスタ１０８４のドレイン端子１０８０とに接続されている。ＰＭＯＳトランジスタ１０７６のゲート端子１０８８はライン６５０に接続され、トランジスタ１０８４のゲート端子１０９２はノード１０６０に接続されている。トランジスタ１０７６のソース端子１０９６と、トランジスタ１０８４のソース端子１１００は、共にＶ_CCに接続されている。
【００４５】
トランジスタ１０３２のドレイン端子１１０４は、ＮＭＯＳトランジスタ１１１２のソース端子１１０８に接続されている。ＮＭＯＳトランジスタ１１１２のゲート端子１１１６はノード１１２０（ノード１０６８に接続されている）に接続され、ドレイン端子１１２４はノード１１２８（ノード１０６０に接続されている）に接続されている。ノード１１２８は、ＰＭＯＳトランジスタ１１３６のドレイン端子１１３２と、ＰＭＯＳトランジスタ１１４４のドレイン端子１１４０とに接続されている。ＰＭＯＳトランジスタ１１３６のゲート端子１１４８はノード１１２０に接続され、ＰＭＯＳトランジスタ１１４４のゲート端子１１５２はライン６５０に接続されている。トランジスタ１１３６のソース端子１１５６及びトランジスタ１１４４のソース端子１１６０は、共にＶ_CCに接続されている。
【００４６】
ノード１１２８はインバータ１１８０の入力端子に接続され、インバータ１１８０の出力端子はバス６８と、２入力ＮＯＲゲート１１８８の入力端子とに接続されている。同様に、ノード１０６８はインバータ１１９２の入力端子に接続され、インバータ１１９２の出力端子はバス６８と、２入力ＮＯＲゲート１２００の入力端子とに接続されている。ＮＯＲゲート１１８８の出力端子はＮＯＲゲート１２００の別の入力端子に接続され、ＮＯＲゲート１２００の出力端子はＮＯＲゲート１１８８の別の入力端子に接続されている。従って、ＮＯＲゲート１１８８及び１２００はラッチとして機能し、インバータ１１８０及び１１９２の出力端子上の信号を次の比較機能まで維持する。
ＮＯＲゲート１２００の出力端子は、２入力ＮＯＲゲート１２０４の入力端子に接続されている。ＮＯＲゲート１２０４の別の入力端子は「高」が活動状態の DRAM RAS 信号を受信するように接続されている。ＮＯＲゲート１２０４の出力端子は、SPUMP （低速ポンプ）信号ライン７０と、インバータ１２０８の入力端子とに接続されている。インバータ１２０８の出力端子は NSPUMP 信号ライン７２に接続されている。
【００４７】
前述したように、図１３の論理電圧レベル変換器４０のノード６５０は、ノード“Ｗ”が０ボルトのＶ_SSと＋1.5 ボルトとの間でスイッチすると、それぞれＶ_CC−1.5 ボルトとＶ_CCとの間でスイッチする。再度、図１４のコンパレータ５６を参照する。感知サイクルの間、ノード“Ｗ”は「低」であり、ＮＭＯＳトランジスタ１００４はオフである。この時点に、信号６５０も「低」であり、ＰＭＯＳトランジスタ１０７６及び１１４４はオンであって、ノード１０６８及び１１２８をＶ_CCまで充電する。Ｖ_SSへの導電経路は存在しないから、この時点に電流は流れない。
信号“Ｗ”が「高」（＋1.5 ボルト）に移行すると、ノード６５０も「高」（Ｖ_CC）に移行する。ＮＭＯＳトランジスタ１０７６及び１１４４がターンオフする。ＮＭＯＳトランジスタ１００４がターンオンするので、ノード１０１６が「低」に移行する。もしバス５８上の変換された基板電圧（Ｖ_BB＋Ｖ_CC）がＶ_REF より高ければ、トランジスタ１０３２はトランジスタ１０２４より前に導通し始める（それらのソース端子が一緒に接続されているから）。トランジスタ１０３２が導通するとそのドレイン１１０４は、トランジスタ１０２４のドレインが接地に向かって放電するよりも早く、接地に向かって放電する。それより前には、ノード１０６８及び１１２８（トランジスタ１１１２及び１０５２のゲートが接続されている）は各々同一の電圧、Ｖ_CCになっている。従って、トランジスタ１０３２のドレインノード１１０４がＶ_SSに向かって放電すると、トランジスタ１１１２が導通してノード１１２８を接地に引下げる。これにより、ＮＭＯＳトランジスタ１０５２がターンオフしてノード１０６８を接地に引下げることを阻止し、一方ＰＭＯＳトランジスタ１０４８がターンオンしてノード１０６８をＶ_CCに維持する。以上のように、バス５８上の変換された基板電圧（Ｖ_BB＋Ｖ_CC）が参照電圧より高いような上記条件の下では、ノード１１２８は接地に移行し、インバータ１１８０の出力は「高」（Ｖ_CC）に移行する。この初期スイッチングトランジェントの後ではあるが、ノード“Ｗ”及び６５０が未だ「高」である時も電流経路が存在しないことに注目されたい。ＰＭＯＳトランジスタ１１３６及び１１４４が共にオフであるので回路の右側に電流は存在せず、またＮＭＯＳトランジスタ１０５２がオフであるので左側にも電流は存在しない。ノード“Ｗ”及び６５０が「高」に留まっている限り、ノード１１２８は「低」に留まり、ノード６８は「高」に留まる。
【００４８】
以上のように、ノード５８がＶ_REF より高い時に“Ｗ”上の（そしてバス６５０上の）正のパルスは、ノード６８上に正のパルスをもたらし、一方インバータ１１９２の出力は接地に留められる。この正のパルスはポンピングが必要であることを表している。（変換された基板電圧も正である。）このパルスは、２つのことを行う。第１に、このパルスは、ノード６８上に単一のポンプサイクルを供給する（後述するように、これはチャージポンプ自体に引渡される）。第２に、このパルスは、ＮＯＲゲート１１８８及び１２００からなるフリップフロップを適切な状態にセットして発振器を高周波数で動作させる。
ノード６８上の正のパルスは、ＮＯＲゲート１１８８を「低」に移行させる。この「低」はインバータ１１９２の「低」出力と組合って、ＮＯＲゲート１２００の出力を「高」に移行させる。この「高」は、ノード６８上の正のパルスが終了した後でもＮＯＲゲート１１８８の出力を「低」に維持する。従って、ＮＯＲゲート１２００の出力は「高」に留まる（インバータ１１９２が「高」出力を供給するまで）。
【００４９】
一方、もし変換された基板電圧（Ｖ_BB＋Ｖ_CC）が参照電圧より低ければポンピングは要求されない。この場合、ノード１０６８は接地され、ノード１１２８が「高」に留まる。ノード１１２８が「高」に留まると、ノード６８上の低電圧に変化は生ぜず、インバータ１１９２の出力上の正のパルスがＮＯＲゲート１２００か「低」出力を発生させることもない。この「低」出力はノード６８上の「低」と組合ってＮＯＲゲート１１８８に「高」出力を発生させる。ＮＯＲゲート１１８８の「高」出力は、インバータ１１９２の出力上の正のパルスが終了しても、ＮＯＲゲート１２００の出力を「低」に維持する。
以上のように、もし基板が正であり過ぎる（即ち、ポンピングが要求されている）ことをコンパレータが最も新しく決定すれば、ＮＯＲゲート１２００の出力は「高」になる。一方、もし基板が十分に負である（即ち、ポンピングは不要である）ことをコンパレータが最も新しく決定すれば、ＮＯＲゲート１２００の出力は「低」になる。信号 RASD は、回路がその活動状態にあれば常に「高」である。ＤＲＡＭの場合、この信号は、活動サイクル中は「高」であり、サイクル間のプリチャージ中は「低」である。ポンピングが要求されていることをコンパレータが最も新しく決定するか、または回路が活動（ RASD が「高」）である場合には、ＮＯＲゲート１２０４の出力 ( SPUMP )が「低」になる。この SPUMP（低速ポンプ）上の「低」出力は、発振器を低周波数で発振させず、高周波数で発振させる。即ち、SPUMP 上の「低」は図８のＰＭＯＳトランジスタ２１０をターンオンさせ、NSPUMP上のインバータ１２０８（図１４）の「高」出力は図８のＮＭＯＳトランジスタ２２２をターンオンさせる。
【００５０】
前述したように、図８の発振器段のトランジスタ２１０及び２２２がターンオンすると発振器は高周波数で動作し、それによって高いポンピング電流が得られる。これらのトランジスタがオフになると、図１３の論理電圧レベル変換器４０、図１４のサイクル電圧変換器４４、及び図１４のコンパレータ５６と共に、発振器は遙かに低い周波数で動作する。1.5 ボルトの電源によって動作している回路の多くと共に、約 200ｋＨｚの低周波数で動作させることによって、ポンピングが要求されない時のポンプの合計電流消費は１マイクロアンペアより少なくなる。しかも、ポンピングが要求された時には回路は自動的に高周波数にスイッチし、この高周波数において基板から１ミリアンペアより多くの電流をポンピングすることができる。
【００５１】
ポンプ信号発生器
図１５は、ポンプ信号発生器６４の特定の実施例の回路図である。バス６８から受信するポンプ信号はインバータ１３００の入力端子に印加される。インバータ１３００の出力端子は、インバータ１３０４の入力端子に接続されている。インバータ１３０４の出力端子は、インバータ１３０８の入力と、インバータ１３１２の入力端子と、インバータ１３１６の入力端子とに接続されている。インバータ１３０８の出力端子は、インバータ１３２０の入力端子に接続されている。インバータ１３２０の出力端子は、インバータ１３２８の入力端子と、インバータ１３３２の入力端子と、インバータ１３３６の入力端子とに接続されている。インバータ１３２８の出力端子は、インバータ１３４０の入力端子に接続されている。インバータ１３４０の出力端子は、インバータ１３４４の入力端子と、インバータ１３４８の入力端子と、インバータ１３５２の入力端子とに接続されている。インバータ１３４８の出力はインバータ１３５６の入力端子に接続され、インバータ１３５６の出力端子はインバータ１３６０の入力端子に接続されている。インバータ１３４４の出力端子はインバータ１３６４の入力端子に接続されている。インバータ１３６４の出力端子は、インバータ１３６８の入力端子と、インバータ１３７２の入力端子とに接続されている。インバータ１３６８の出力端子はインバータ１３７６の入力端子に接続され、インバータ１３７６の出力端子はインバータ１３８０の入力端子に接続されている。
【００５２】
インバータ１３８０の出力端子は、２入力ＮＡＮＤゲート１３８４の一方の入力に接続されている。ＮＡＮＤゲート１３８４の別の入力端子は、インバータ１３１２の出力端子に接続されている。ＮＡＮＤゲート１３８４の出力端子はインバータ１３８８の入力端子に接続され、インバータ１３８８の出力端子は“Ｄ”信号ライン１３９２に接続されている。
インバータ１３１６の出力端子は、２入力ＮＡＮＤゲート１３９６の一方の入力に接続されている。ＮＡＮＤゲート１３９６の別の入力端子は、インバータ１３７２の出力端子に接続されている。ＮＡＮＤゲート１３９６の出力端子はインバータ１４００の入力端子に接続され、インバータ１４００の出力端子は“Ａ”信号ライン１４０８に接続されている。
【００５３】
インバータ１３６０の出力端子は、２入力ＮＡＮＤゲート１４１２の一方の入力に接続されている。ＮＡＮＤゲート１４１２の別の入力端子は、インバータ１３３２の出力端子に接続されている。ＮＡＮＤゲート１４１２の出力端子はインバータ１４１６の入力端子に接続され、インバータ１４１６の出力端子は“Ｂ”信号ライン１４２０に接続されている。
インバータ１３５２の出力端子は、２入力ＮＡＮＤゲート１４２４の一方の入力に接続されている。ＮＡＮＤゲート１４２４の別の入力端子は、インバータ１３３６の出力端子に接続されている。ＮＡＮＤゲート１４２４の出力端子はインバータ１４２８の入力端子に接続され、インバータ１４２８の出力端子はインバータ１４３２の入力端子に接続されている。インバータ１４３２の出力端子は“Ｃ”信号ライン１４３６に接続されている。
【００５４】
図から明らかなように、ノード６８と各ＮＡＮＤゲート１３８４、１３９６、１４１２、及び１４２４の各入力との間には奇数のインバータが存在している。従って、これらの各ＮＡＮＤゲートの出力は、ノード６８と同一の極性を有している。即ちもしノード６８が「高」であれば、これらのＮＡＮＤゲートの出力は全て「高」である。各々がその関連するＮＡＮＤゲートの後に１つのインバータを有しているノード“Ｂ”及び“Ｄ”は、ノード６８とは逆極性である。各々がその関連するＮＡＮＤゲートの後に２つのインバータを有しているノード“Ａ”及び“Ｃ”は、ノード６８と同一極性である。
ノード６８が「高」に移行すると、ノード“Ｏ”は５論理分遅れた後に「低」に移行する。即ち、順次に、インバータ１３００の出力が「低」に移行し、インバータ１３００の出力が「低」に移行し、１３０４の出力が「高」に移行し、１３１２の出力が「低」に移行し、ＮＡＮＤ １３８４の出力が「高」に移行し、そしてインバータ１３８８の出力が「低」に移行するのである。しかし、ノード６８が「低」に移行すると、ノード“Ｏ”は 13 論理分遅れた後に「高」に移行する。即ち、インバータ１３００の出力が「高」に移行し、１３０４の出力が「低」に移行し、１３０８の出力が「高」に移行し、１３２０の出力が「低」に移行し、１３２８の出力が「高」に移行し、１３４０の出力が「低」に移行し、１３４４の出力が「高」に移行し、１３６４の出力が「低」に移行し、１３６８の出力が「高」に移行し、１３７６の出力が「低」に移行し、１３８０の出力が「高」に移行し、ＮＡＮＤ １３８４の出力が「低」に移行し、そして最後にインバータ１３８８の出力が「高」に移行する。
【００５５】
ノード６８が「高」に移行した時に、ノード“Ｃ”が「高」に移行する前にノード“Ｄ”が「低」に移行し、またノード６８が「低」に移行した時に、ノード“Ｄ”が「高」に移行する前にノード“Ｃ”が「低」に移行するように、各信号“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”を生成する各論理経路内のインバータの数はさまざまに選択されている。図１５及び１６を参照されたい。更に、ノード“Ｂ”が「低」に移行する前にノード“Ａ”は「高」に移行し、ノード“Ａ”が「低」に移行する前にノード“Ｂ”は「高」に移行する。またノード“Ｂ”が「低」に移行する前にノード“Ｄ”は「低」に移行し、ノード“Ｄ”が「高」に移行する前にノード“Ｂ”は「高」に移行する。
ポンピングが要求されない時には、ノード６８は前述したように「低」に留まり、ノード“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”は移行しない。ポンプサイクルが要求されていることをコンパレータ５６が決定すると、ノード６８、“Ａ”、“Ｂ”、“Ｃ”、及び“Ｄ”は図１６に示す相対タイミングで単一のポンプサイクルを実行する。
【００５６】
チャージポンプ
図１７は、チャージポンプ８０の特定実施例の回路図である。“Ａ”信号ライン１４０８はキャパシタンス１４５４の端子１４５０に接続され、“Ｂ”信号ライン１４２０はキャパシタンス１４６２の端子１４５８に接続されている。キャパシタンス１４５４及び１４６２は各々、ソース及びドレイン端子が一緒に接続されているＰＭＯＳトランジスタからなっている。キャパシタンス１４５４のゲート端子１５５０は、ＰＭＯＳトランジスタ１５５８のゲート端子１５５４に接続されている。ＰＭＯＳトランジスタ１５５８のソース端子１５６２はＶ_SSに接続され、ドレイン端子１５６６は、ＰＭＯＳトランジスタ１５７４のゲート端子１５７０と、キャパシタンス１４６２のゲート端子１５７８とに接続されている。ＰＭＯＳトランジスタ１５７４のソース端子１５８２はＶ_SSに接続され、ドレイン端子１５８６はトランジスタ１５５８のゲート端子１５５４に接続されている。“Ａ”信号ライン１４０８上の信号及び“Ｂ”信号ライン１４２０が０ボルトから＋５ボルトへスウィングすると、端子１５５０上の信号及び１５７８上の信号はそれぞれ−５ボルトから０ボルトへスウィングする。
【００５７】
“Ｄ”信号ライン１３９２はキャパシタンス１４７８の端子１４７４に接続され、“Ｃ”信号ライン１４３６はキャパシタンス１４９４の端子１４９０に接続されている。キャパシタンス１４７８及び１４９４は各々、ソース及びドレイン端子が一緒に接続されているＰＭＯＳトランジスタからなっている。キャパシタンス１４７８のゲート端子１６２８は、ＮＭＯＳトランジスタ１６３６のゲート端子１６３２に接続されている。ＮＭＯＳトランジスタ１６３６のソース端子１６６８はＶ_BBに接続され、ドレイン端子１６６４は、ＮＭＯＳトランジスタ１６４４のゲート端子１６５２と、キャパシタンス１４９４のゲート端子１６６０とに接続されている。ＮＭＯＳトランジスタ１６４４のソース端子１６４８はＶ_BBに接続され、ドレイン端子１６４０はキャパシタンス１４７８のゲート端子１６２８に接続されている。“Ｄ”信号ライン１３９２上の信号及び“Ｃ”信号ライン１４３６が０ボルトから＋５ボルトへスウィングすると、端子１６２８上の信号及び１６６０上の信号はそれぞれＶ_BBボルトからＶ_BB＋５ボルトへスウィングする。
【００５８】
キャパシタンス１５２４の一方の端子１５２０はノード１５０８に接続され、ゲート端子１６０４はノード１６１０に接続されている。キャパシタンス１５２４は、そのソース及びドレイン端子が一緒に結合されたＰＭＯＳトランジスタからなり、図１のキャパシタンスＣ１として機能する。
ＰＭＯＳトランジスタ１４７０のソース端子１５００はＶ_CCに接続され、ゲート端子１４６６は“Ｂ”信号ライン１４２０に接続され、そしてドレイン端子１５０４はノード１５０８に接続されている。ＰＭＯＳトランジスタ１４７０は図１のスイッチ４として機能する。トランジスタ１４７０は、“Ｂ”信号ライン１４２０が０ボルトであるとターンオンし、“Ｂ”信号ライン１４２０が＋５ボルトであるとターンオフする。
【００５９】
ＰＭＯＳトランジスタ１５９４のソース端子１５９８はＶ_SSに接続され、ゲート端子１５９０はキャパシタンス１４６２のゲート端子に接続され、そしてドレイン端子１６０２はノード１６１０に接続されている。ＰＭＯＳトランジスタ１５９４は図１のスイッチ８として機能する。トランジスタ１５９４は、ゲート端子１５９０が−５ボルトであるとターンオンし、ゲート端子１５９０が０ボルトであるとターンオフする。
50ミクロン幅のＮＭＯＳトランジスタ１４８６のドレイン端子１５１２はノード１５０８に接続され、ゲート端子１４８２は“Ｄ”信号ライン１３９２に接続され、そしてソース端子１５１６はＶ_SSに接続されている。ＮＭＯＳトランジスタ１４８６は図１のスイッチ１２として機能する。トランジスタ１４８６は、“Ｄ”信号ライン１３９２が＋５ボルトであるとターンオンし、“Ｄ”信号ライン１３９２が０ボルトであるとターンオフする。
【００６０】
350 ミクロン幅のＮＭＯＳトランジスタ１６１２のドレイン端子１６０８はノード１６１０に接続され、ゲート端子１６２０はキャパシタンス１４７８の端子１６２８に接続され、そしてソース端子１６１６はＶ_BBに接続されている。ＮＭＯＳトランジスタ１６１２は図１のスイッチ１４として機能する。トランジスタ１６１２は、ゲート端子１６２０が（Ｖ_BB＋５）ボルトであるとターンオンし、ゲート端子１６２０がＶ_BBボルトであるとターンオフする。
“Ａ”信号ライン１４０８、“Ｂ”信号ライン１４２０、“Ｃ”信号ライン１４３６、及び“Ｄ”信号ライン１３９２上の信号は、図１に関して説明したように、トランジスタスイッチを開閉させ、必要に応じて基板から正の電荷を除去する。
【００６１】
（Ｖ _BB ）スイッチ
チャージポンプ８０の独特な特色は、キャパシタンス１５２４の端子１６０４から基板へ電荷を転送できるようにするスイッチとしてＮＭＯＳトランジスタ１６１２を使用していることである。上述したようにＮＭＯＳトランジスタ１６１２を使用する本発明の面を完全に理解するために、基板へ電荷を転送するための公知のスイッチを復習する。各場合に、Ｖ_CCが＋5.0 ボルトであり、Ｖ_SSが 0.0ボルトであるものとしている。従って、キャパシタンス１５２４が充電された後にキャパシタンス１５２４の端子１５２０がＶ_SSに接続されると、端子１６０４は−5.0 ボルトに向かって駆動される。またＶ_BBは 0.0ボルトと−5.0 ボルトとの間のある電圧であるものとする。
【００６２】
図１８は、スイッチ１４の公知の実施例の回路図である。この実施例では、スイッチ１４はダイオード接続されたＮＭＯＳトランジスタ１７００からなり、そのソース端子１７０４はキャパシタンスＣ１の端子１６０４に接続され、ドレイン端子１７０８は基板Ｖ_BBに接続され、そしてゲート端子１７１２はドレイン端子１７０８に接続されている。ＮＭＯＳトランジスタは、端子１６０４上の電圧がＶ_BBより低いＶ_tnであると導通する。しかしながら、ＮＭＯＳトランジスタ１７００のソース領域が、Ｐ型基板内に配置されたＮ型領域であることに注目されたい。従って、Ｎ型ソース及びＰ型基板はＰＮ接合を形成する。従って、端子１６０４がＶ_BBより負になると、ＰＮ接合は順方向バイアスになる。ＮＭＯＳしきい値電圧Ｖ_tnが極めて低くない限り、このＰＮ接合の順方向バイアスは、実質的にＰ型基板内へ電子を注入させるのに十分に高い。これはＣＭＯＳデバイスをラッチアップさせる可能性を増加させ、ＤＲＡＭ内のメモリノードから電荷を漏洩させる。従って、スイッチ１４としてＮＭＯＳトランジスタを使用することは、概して成功しなかった。
【００６３】
図１９は、上述した問題を解消するようなスイッチ１４の考え得る実施例の回路図である。スイッチ１４はダイオード接続されたＰＭＯＳトランジスタ１７５０からなり、このトランジスタのドレイン端子１７５４はキャパシタンス１５２４の端子１６０４に接続され、ゲート端子１７５８はドレイン端子１７５４に接続され、そしてソース端子１７６２はＶ_BBに接続されている。ＰＭＯＳトランジスタ１７５０は、端子１６０４上の電圧がＶ_BBより低い１｜Ｖ_tp｜である場合に導通する。しかしながら、導通を確立するために端子１６０４をＶ_BBより低い１｜Ｖ_tp｜に駆動しなければならないということは、もし｜Ｖ_tp｜＝0.8 ボルトであるとすれば、コンパレータ１５２４がノード１６０４を−５ボルトに駆動した時、基板、Ｖ_BBは−4.2 ボルトにしか駆動されない。従って、ポンプは極めて効率的ではない。それでも、この構成は広く使用されている。
【００６４】
図２０は、上述した問題を解消するスイッチ１４の特定の実施例の回路図である。この実施例では、スイッチ１４はＰＭＯＳトランジスタ１７８０からなり、このトランジスタはキャパシタンス１５２４の端子１６０４に接続されている第１の通電端子１７８４と、Ｖ_BBに接続されている第２の通電端子１７８８と、トランジスタの動作を制御するゲート端子１７９２とを有している。Ｖ_BBが−4.9 ボルトであるものとする。端子１６０４が−5.0 ボルトである場合、第１の通電端子１７８４はドレイン端子として機能し、第２の通電端子１７８８はソース端子として機能する（ＰＭＯＳトランジスタにおいてはソースがドレインに対して正であると定義されている）。｜Ｖ_tp｜＝0.8 ボルトであるとする。ＰＭＯＳトランジスタ１７８０をターンオンさせるためには、（Ｖ_BB−0.8 ）ボルト（より負）をゲート端子１７９２に印加しなければならない。Ｖ_BBが−4.9 ボルトであるから、−5.7 ボルト（より負）信号をゲート端子１７９２に印加しなければならない。キャパシタンスが再充電され、端子１６０４が 0.0ボルトである場合は、第１の通電端子１７８４はソース端子として機能し、第２の通電他に１７８８はドレイン端子として機能する。ＰＭＯＳトランジスタ１７８０をターンオフさせるためには、−0.8 ボルトの信号をゲート端子１７９２に印加しなければならない。従って、ゲート端子１７９２のための信号発生器はほぼ５ボルトまたはそれ以上まで変化しなければならない信号を発生しなければならないが、これは５ボルト電源からでは困難である。従って、この回路は広く使用されていない。
【００６５】
図１７に関して説明したように、ＮＭＯＳトランジスタ１６１２のドレイン端子１６０８はキャパシタンス１５２４の端子１６０４に接続され、ソース端子１６１６はＶ_BBに接続され、そしてゲート端子１６２０はキャパシタンス１４７８の端子１６２８に接続されている。キャパシタンス１４７８の端子１６２８は、Ｖ_BBと（Ｖ_BB＋Ｖ_CC）との間でスウィングする信号を供給し、ＮＭＯＳトランジスタ１６１２をターンオン及びターンオンさせる。ＮＭＯＳトランジスタ１６１２は、ＮＭＯＳトランジスタ１４８６よりも実質的に広い（例えば、350 ミクロン対 50 ミクロン) 。
ノード１３９２上の“Ｄ”信号が０ボルトからＶ_CCボルトへ移行すると、ＮＭＯＳトランジスタ１４８６がターンオンする。同時にキャパシタ１４７８が、ＮＭＯＳトランジスタ１６１２のゲート端子１６２０を基板電圧Ｖ_BBより高く駆動して、トランジスタ１６１２をターンオンさせる。キャパシタ１４７８のキャパシタンスはトランジスタ１６１２のゲートキャパシタンスよりも遙かに大きい。従って、ノード“Ｄ”の正のスイッチング移行中の任意の時点には、トランジスタ１６１２のゲートは殆ど、Ｖ_BB（トランジスタ１６１２のソース）より高い（ノード“Ｄ”（トランジスタ１４８６のゲート）がＶ_SS（トランジスタ１４８６のソース）より高いのと同程度）。トランジスタ１４８６のしきい値電圧はそのボディ効果によって、即ち、そのソース電圧（０ボルト）がその基板電圧Ｖ_BBより高いという事実によって増加する。トランジスタ１６１２のしきい値電圧は、そのソースが全てのＮＭＯＳトランジスタの共通基板Ｖ_BBに接続されているから、ボディ効果によって増加しない。従って、トランジスタ１４８６のしきい値電圧は、トランジスタ１６１２のしきい値電圧よりも大きい。ノード“Ｄ”が上昇すると、トランジスタ１４８６がターンオンし始める前に、しきい値電圧が低いトランジスタ１６１２がターンオンし始める（キャパシタ１４７８が十分に大きいものとする）。
【００６６】
ノード“Ｄ”の上昇中（最終のＶ_CC電圧を含む）の任意の時点には、トランジスタ１４８６はそのゲート電圧におけるその飽和電流よりも大きくない電流を流す。トランジスタ１４８６の飽和電流はノード１５０８を０ボルトに向かって引下げ、キャパシタ１６１２を通る変位電流を供給しての１６１０を基板Ｖ_BBより低く駆動しようとする。この時点に、トランジスタ１６２は、トランジスタ１４８６と同じように同一のゲート・ソース電圧に対して閉じている。そして最も重要なことは、トランジスタ１６１２が、トランジスタ１４８６よりも例えば７倍広いことである（例えば、350 ミクロン対 50 ミクロン）。
トランジスタ１６１２は、それを極めて広くすることによって低抵抗を有するように設計されている。その抵抗は、トランジスタ１４８６を通る（そしてキャパシタ１５２４を通る）飽和電流がトランジスタ１６１２にまたがって約 0.3ボルトの電圧しか発生できないようにするのに十分低い。従って、ノード１６１０が基板電圧Ｖ_BBより 0.3ボルト以上低くなるように駆動されることはない。ＮＭＯＳトランジスタ１６１２の第１の通電端子１６０８は基板に対して負に駆動されるが、Ｐ−Ｎダイオードが順方向にバイアスされるので注入電流は全く無視できる。シリコンＰ−Ｎダイオードに実質的な電流を流すのに必要な順方向バイアスは約 0.7ボルトである。順方向バイアスを 60 ミリボルト減少させる毎に、電流は 1/10 ずつ減少する。0.7 ボルトより 400ミリボルト低い 0.3ボルトの順方向バイアスにおける電流は、順方向バイアスが 0.7ボルトの場合の電流の百万分の一以下である。
【００６７】
以上のように、トランジスタ１６１２の幅を、トランジスタ１４８６の幅よりも遙かに大きく設計することによって、及びキャパシタ１４７８のキャパシタンスをトランジスタ１６１２のゲートのキャパシタンスよりも遙かに大きく設計することによって、順方向バイアス注入電流を完全に無視することができる。しかもこれはトランジスタ１６１２のゲート端子１６２０をＶ_BBから（Ｖ_BB＋Ｖ_CC）までだけスイッチングさせることによって、またトランジスタ１６１２にまたがるしきい値電圧を降下させることなく達成される。しきい値効果がないことから、ポンプ８０は、従来技術のポンプよりも実質的に効率的であり、所与の基板ポンプ電流を得るために少ないＶ_CC電流を使用し、そして所与のキャパシタ１５２４サイズに対してより大きいポンプ電流を達成する。
【００６８】
ボディ効果がないことから、ＮＭＯＳトランジスタ１６１２はそのゲート電圧が、Ｖ_BBであるそのソース電圧に等しくても完全にターンオフにはならない。従って、スタンバイ中、ポンピングが行われない時にはノード“Ｄ”が「高」になってトランジスタ１６１２がオンになる。この時点に、ノード“Ｂ”は「高」であり、ＰＭＯＳトランジスタ１５９４は、ＰＭＯＳトランジスタ１４７０と同様に、オフとなって漏洩電流は無視することができる。即ち、スタンバイ状態は、図１６の開始時または終了時に示してあるようになる。基板はノード“Ｄ”（図１６）が上昇した後に負に実際にポンプされる。トランジスタ１６１２を通る漏洩電流は、ポンプサイクルパルス中（この時間中にはキャパシタが充電され、ノード“Ｄ”（図１６）が「低」である）だけに留まる。この漏洩は小さく、パルス幅も短い（多分 20 ナノ秒）ので、サイクル当たりの漏洩電荷は極めて少なく、サイクル当たりのポンプチャージに比して無視することができる。これに対して、もしノード“Ｄ”が「低」の時にポンプを停止させ、トランジスタ１６１２を恐らくオフにし（しかし、多分僅かにオン）、そしてＰＭＯＳトランジスタ１５９４を限定的にオンにすれば、基板から接地まで実質的な漏洩経路が形成されることになる。
【００６９】
最後に、端子１６０４がＶ_BBより低く駆動された時、第１の通電端子１６０８はソース端子として機能し、第２の通電端子１６１６はドレイン端子として機能する（ＮＭＯＳトランジスタでは、ドレインはソースに対して正であると定義されている）。Ｖ_tn＝0.8 ボルトとし、Ｖ_BB＝−4.9 ボルトとする。ＮＭＯＳトランジスタ１６１２をターンオンさせるには、ゲート端子１６２０に−4.1 ボルト（または、より正）の信号を印加しなければならない。端子１６０４が 0.0ボルトである時には、第１の通電端子１６０８はドレイン端子として機能し、第２の通電端子１６０８はソース端子として機能する。ＮＭＯＳトランジスタ１６１２をターンオフさせるには、ゲート端子１６２０に（Ｖ_BB＋0.8 ）ボルト（または、より負）の信号を印加しなければならない。即ち、−4.1 ボルトより正の電圧がトランジスタ１６１２をターンオンさせ、一方−4.1 ボルトより負の電圧がトランジスタ１６１２をターンオンさせる。従って、ＮＭＯＳトランジスタ１６１２のジョブを行うＰＭＯＳトランジスタスイッチに必要な電圧より高いある電圧に近い量まで電圧をスイッチさせる必要はない。その代わりに、Ｖ_CCより低い電圧電荷で十分以上である。
【００７０】
結論として、多くの独立した新機軸を一緒にして上述した全ての便益が提供されている。各々はそれ自体に貢献し、単独でも従来技術を進歩させている。一緒に使用すると、極めて少ないスタンバイ電力しか消費しない、しかも大きい電流をポンプすることができ、また１段のポンプを使用して、正の供給Ｖ_CCが接地より高いにも拘わらず殆ど接地より低い基板電圧を達成することができるポンプを提供するようになる。以上に説明した種々の新規回路技術は、電力を節約するために低い供給電圧でポンプ発振器を動作させ、もし基板が適度に負でなければこの低下した供給電圧レベルを高め、ポンピングが不要である場合には電力を節約するために低周波数で、またポンピングが必要である場合には高ポンプ電流を達成するために高周波数でポンプ発振器を動作させ、電力を消費するような直接電流経路を用いずに低電圧スウィング論理ノードを高電圧スウィング論理ノードに変換し、ポンピングが必要か否かを決定するために参照電圧との比較を容易ならしめるようにキャパシタ及びスイッチを使用してＶ_BB電圧を（Ｖ_BB＋Ｖ_CC）までに変換し、図１のスイッチ１４の代わりに図１７のＮＭＯＳトランジスタ１６１２を使用し、このトランジスタにまたがって発生する電圧をＰ−Ｎダイオード注入電流が無視できるような受入れ可能なレベルに制限し、存在する恐れのあるオフ漏洩電流（基板を高く引上げる）を極めて短い時間に制限するようにポンプサイクル間の潜在的に長い期間中に図１７のトランジスタ１６１２をオンに維持することを含む。
【００７１】
以上に、本発明の特定の実施例を完全に説明したが、種々の変更を使用することが可能である。例えば、想定した電圧及び種々のトランジスタのサイズは動作原理から逸脱することなく変更することができる。従って、本発明の範囲は特許請求の範囲に記載されている場合を除いて制限されるべきではない。
【図面の簡単な説明】
【図１】従来のチャージポンプの概念図である。
【図２】本発明によるチャージポンピングシステムの実施例のブロック線図である。
【図３】図２に示す可変周波数発振器の実施例のブロック線図である。
【図４】従来の発振器段の回路図である。
【図５】図２に示す低電圧発生器の実施例の回路図である。
【図６】図５に示す低電圧発生器の代替実施例の回路図である。
【図７】図３に示す２周波数発振器の動作を示す波形である。
【図８】図３に示す可変周波数発振器段の実施例の回路図である。
【図９】図２に示すタイミング信号発生器の回路図である。
【図１０】図９に示すタイミング信号発生器によって生成される信号のタイミングを示すタイミング図である。
【図１１】従来の基板電圧コンパレータの回路図である。
【図１２】本発明による基板電圧検出器の実施例の概念図である。
【図１３】図２に示す論理電圧レベル変換器の実施例の回路図である。
【図１４】図２に示す基板電圧変換器及びコンパレータの実施例の回路図である。
【図１５】図２に示すポンプ信号発生器の実施例の回路図である。
【図１６】入力信号及び図１５に示すポンプ信号発生器によって生成される信号のタイミングを示すタイミング図である。
【図１７】図２に示すチャージポンプの実施例の回路図である。
【図１８】ダイオード接続されたＮＭＯＳトランジスタからなる従来の基板電荷スイッチの回路図である。
【図１９】ダイオード接続されたＰＭＯＳトランジスタからなる従来の基板電荷スイッチの回路図である。
【図２０】直列に接続されたＰＭＯＳトランジスタからなる基板電荷スイッチの実施例の回路図である。
【符号の説明】
２ チャージポンプ
４ 第１のスイッチ
６ キャパシタンスＣ１の第１の端子
８ 第２のスイッチ
１０ キャパシタンスＣ１の第２の端子
１２ 第３のスイッチ
１４ 第４のスイッチ
２０ 基板チャージポンピングシステム
２４ 低電圧発生器
２８ 可変周波数発振器
３４ タイミング信号発生器
４０ 論理電圧レベル変換器
４４ 基板電圧変換器
６４ ポンプ信号発生器
７０ SPUMP 信号ライン
７２ NSPUMP信号ライン
８０ チャージポンプ
８４ 発振器段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to electronic circuits, and more particularly to a charge pump for generating a negative substrate bias in a complementary metal oxide semiconductor (CMOS).
[0002]
[Prior art]
MOS transistors are widely used in electronic circuits such as dynamic random access memories (DRAMs). In an NMOS transistor, an N-type source region is separated from an N-type drain region by a P-type channel region. All these three regions are formed in a P-type semiconductor substrate. Electrons collected in the channel region between the source region and the drain region can flow from the drain region to the source region by applying a positive voltage to the gate electrode arranged on the channel region. PMOS transistors are identical except that the conductivity types of these regions are reversed and that a negative gate voltage is required to allow current to flow from the source region to the drain region. It has the structure of.
[0003]
It has been found that NMOS transistors operate better when the P-type substrate of NMOS (or NMOS transistor in a CMOS circuit) is driven negatively with respect to circuit ground, in other words, when a negative substrate bias is present. Yes. Such negative substrate bias offers many advantages for the overall performance of the circuit. More specifically, negative substrate bias reduces the source-drain capacitance of the NMOS transistor, reduces the possibility of latch-up, reduces PN diode injection when the node is driven below ground, and reduces the effective body. All of these are desirable for CMOS circuits, although reducing the effect.
A charge pump circuit is typically used to create a negative substrate bias. However, once a negative substrate bias is achieved, it is not permanent. For example, when an NMOS transistor is turned on with a relatively high drain-source voltage, some of the electrons traveling from the source region to the drain region collide with atoms in the channel region with sufficient energy to form electron / hole pairs. Since the electrons generated are attracted to the surface of the channel by a positive gate voltage, while electrons are attracted to the drain by a positive drain voltage, the electrons are simply added to the normal flow of electrons from source to drain. In contrast, positively charged holes are repelled by the positively charged gate and are moved away from the channel region into the substrate. The substrate current generated by the excess holes charges the substrate more positively, which counteracts the negative substrate bias. In DRAM, a significant amount of substrate current is generated because many transistors switch on and off when the memory is read or written. This component of the substrate current can be larger than the background (ie standby) leakage current of all reverse-biased PN diodes in the entire circuit. Thus, the charge pump must remove the low substrate current during standby and the high substrate current during high activity to maintain a negative substrate bias.
[0004]
FIG. 1 shows a positive power supply voltage (V_CC) And the first terminal 4 of the capacitance C1 is a conceptual diagram of the charge pump 2 including a first switch 4 coupled. The second switch 8 is connected to the ground potential (V_SS) And the second terminal 10 of the capacitance C1. The third switch 12 is (V_SS) And the terminal 6 of the capacitance C1, the fourth switch 14 is connected to the substrate (voltage (V_BB) And the terminal 10 of the capacitance C1. In operation, when switches 4 and 8 are both closed (become conductive), capacitance C1 is (V_CC) And (V_SSTo a voltage equal to the difference between In FIG._CC) = 5 volts, (V_SS) = 0 volts, capacitance C1 is charged to node 6 by 5 volts more positively than node 10. Switches 4 and 8 are then opened and switches 12 and 14 are both closed. This couples the positive terminal 6 of the capacitance C1 to the ground potential, so that the negative terminal 10 of the capacitance C1 is connected to V through the switch 14._BBTo drive negative 5 volts. The switches 12 and 14 are then opened and the sequence itself is repeated. An oscillator (not shown) typically controls this repetitive switching sequence, and a detector (not shown) monitors the substrate voltage to control the pumping action and bring the substrate to an appropriate negative voltage level. maintain.
[0005]
As described in detail below, known charge pumps consume a significant amount of power (often 1 milliwatt or more, even if no further pumping is required) and they operate. Often times they adversely affect themselves to add positive substrate current, and operation is generally inefficient.
[0006]
SUMMARY OF THE INVENTION
The present invention is directed to a charge pump that consumes very little power (in the illustrated embodiment, about 50 microwatts or less if no additional pumping is required). The charge pump according to the present invention operates more efficiently than known charge pumps without adding substrate current when it operates. In one embodiment of the present invention, a low voltage regulator on the integrated circuit provides a low voltage source on the integrated circuit for powering the variable frequency oscillator, where the oscillator node is connected to ground and a regulated low voltage of, for example, about 1.5 volts. Vibrates with the source. The low voltage regulator provides a slightly higher voltage until some negative substrate bias is achieved and the oscillator operation is properly started. A low voltage source dramatically reduces the power consumption of this oscillator compared to known oscillators. The oscillator is low frequency for low power consumption when a charge pump is not required (ie, the substrate voltage is at or below the desired negative bias voltage level and the circuit is in standby). Operating at a much higher frequency if a charge pump is needed or appears to be necessary. For example, a charge pump may be necessary if the substrate voltage is more positive than the desired negative bias voltage level, and if the integrated circuit is typically operating in a mode that generates high substrate current. A charge pump may be necessary. The variable frequency oscillator controls a timing signal generator that generates a timing signal that is used to control the overall operation of the charge pump.
[0007]
The voltage conversion circuit converts a negative substrate voltage into a positive voltage signal (for example, 0 to +5 volts). This makes it possible to compare the (converted) substrate voltage with a positive reference voltage in operation (without adding substrate current) using a normal comparator. If the substrate is more positive than desired, the comparator generates a pump actuation signal and supplies it to the pump signal generator, turning on the charge pump.
In one embodiment, the charge pump itself uses NMOS transistors to perform the switching function of switch 14 of FIG. This NMOS transistor ensures that no threshold voltage is lost when conducting, and that no PN diode injection occurs in the substrate when node 6 of capacitor C1 is driven "low" by switch 12. It is configured as follows. Similarly, all other switches 4, 8, and 14 do not exhibit a threshold voltage drop. In an exemplary embodiment, the single stage pump of the present invention is capable of pumping the substrate to -4.9 volts when operated with a +5.0 volt power supply (the regulator is disabled).
[0008]
The nature and advantages of the charge pump circuit of the present invention will become more apparent from the following description based on the accompanying drawings.
[0009]
【Example】
Overview
FIG. 2 is a block diagram of an embodiment of a substrate charge pumping system 20 according to the present invention. The low voltage generator 24 supplies a reduced potential source (for power savings) through the bus 32 and powers the variable (eg, 2 frequency) frequency oscillator 28 and timing signal generator 34. The variable frequency oscillator 28 supplies a high or low frequency vibration signal to the timing signal generator 34 through the bus 36. The high frequency is for high speed pumping and the low frequency is for lower power. In response, timing signal generator 34 provides a timing signal that controls the operation of the remainder of the circuit. That is, the generator 34 provides timing signals to the logic voltage level converter 40, the comparator 56, and the substrate voltage converter 44 through the bus 48.
[0010]
The logic voltage level converter 40 converts the low voltage signal of, for example, 0 to +1.5 volts generated by the oscillator 28 and the timing signal generator 34 into a voltage signal of, for example, 0 to +5 volts higher. The higher voltage signal is supplied to the comparator 56 through the bus 50. Substrate voltage converter 44 converts the substrate voltage from a level below ground to a level above ground and supplies it to comparator 56 through bus 58. Comparator 56 compares the converted voltage on bus 58 with the reference voltage on bus 60 and provides a pump actuation signal to pump signal generator 64 through bus 68 when necessary. Comparator 56 also generates complementary SPUMP / NSPUMP (slow pump / non-slow pump = low frequency / non-low frequency) signals on SPUMP signal line 70 and NSPUMP signal line 72 and provides them to oscillator 28. The SPUMP and NSPUMP signals are used to control the oscillator frequency. The pump signal generator 64 generates a timing signal on the bus 76 for controlling the operation of the charge pump 80. The charge pump 80 uses a special circuit that does not exhibit undesirable threshold drops in diode-connected transistors.
[0011]
Oscillator
FIG. 3 is a block diagram of a specific embodiment of a 2 (dual) frequency free-running oscillator 28. The oscillator 28 consists of an odd number of oscillator stages 84A-E in the form of an inverter. The output terminal of each oscillator stage is connected to the input terminal of the next oscillator stage, and the output terminal of the oscillator stage 84E is connected to the input terminal of the oscillator stage 84A to form a ring oscillator. The ring oscillator generates a free-running oscillation signal as each node in the ring alternates between logic “1” and logic “0”. Each oscillator stage 84A-E is connected to bus 32 for receiving power from source 24 (not shown).
FIG. 4 is a circuit diagram of a known oscillator stage suitable for use as oscillator stage 84A-E. The oscillator stage consists of a PMOS transistor 88 and an NMOS transistor 92 coupled thereto. The source terminal 94 of the transistor 88 is V_CCThe drain terminal 96 is connected to the output node 98 and the gate terminal is connected to the input node 104. Node 104 receives a signal from the previous output node (ie, from stage 84B if this stage is 84C). The NMOS transistor 92 has a drain terminal 106 connected to the output node 98 and a source terminal 108 connected to V_SSAnd the gate terminal 110 is connected to the input node.
[0012]
V below_CCIs +5 volts and V_SSThe operation of this stage will be described with reference to ground (0 volts). PMOS transistor 88 has a threshold voltage | V approximately 0.7 volts below its source voltage._tp, And NMOS transistor 92 has a threshold voltage V approximately 0.8 volts higher than its source voltage._tnIt shall have. When input node 104 is set to 0 volts, PMOS transistor 88 is on, NMOS transistor 92 is off, and output node 98 is at +5 volts. When the potential at input node 104 rises above +0.8 volts, NMOS transistor 98 is turned on. When the potential at input node 104 reaches or exceeds +4.3 volts, PMOS transistor 88 is turned off. Thereafter, only NMOS transistor 92 is turned on and output node 98 is at 0 volts. Inversion occurs when the voltage at input node 104 swings from +5 volts to 0 volts.
[0013]
The problem with this stage is that when the input node 104 is between +0.8 volts and +4.3 volts, the PMOS transistor 88 and NMOS transistor 92 are conducting simultaneously and a significant amount of current (perhaps about 100 microamperes). ).
In accordance with the present invention, low voltage generator 24 provides a low voltage signal on bus 32 and powers oscillator 28. This low voltage is the threshold voltage V_tnAnd V_tpEqual to the sum of absolute values of V mentioned above_tpAnd V_tn, The source terminal 94 of the PMOS transistor 88 is coupled to a +1.5 volt potential instead of being coupled to +5 volts in accordance with the present invention. Thus, when input node 104 is at 0 volts, PMOS transistor 88 is conducting, NMOS transistor 92 is turned off and output node 98 is at +1.5 volts. As the potential at input node 104 continues to rise to +1.5 volts, only NMOS transistor 98 conducts. Even if the voltage at the input node 104 swings between 0 and +1.5 volts, the PMOS transistor 88 and the NMOS transistor 92 do not conduct at the same time, thus eliminating the excessive power consumption of the known inverter stage. It becomes like this. Furthermore, operating these transistors at a low voltage means that power consumption is further reduced because less charge may be required to charge and discharge the gate. The logic of the timing signal generator 34 also operates at a low voltage to save power.
[0014]
Low voltage generator
FIG. 5 is a circuit diagram of a specific embodiment of the low voltage generator 24. The source terminal 102 of the very narrow and very long channel and therefore weak PMOS transistor 100 is (V_CC), The drain terminal 104 is connected to the node 108, and the gate terminal 112 is (V_SS)It is connected to the. The gate terminal 118 and drain terminal 122 of the medium width, short channel NMOS transistor 114 are connected together to the node 108 and the source terminal 126 is connected to the node 130. The gate terminal 138 and drain terminal 142 of another similar NMOS transistor 134 are connected together to node 130 and the source terminal 144 is connected to node 148. The source terminal 164 of the medium-width, short-channel PMOS transistor 152 is connected to node 148 and its N-well (shown schematically by line 168). The gate terminal 154 and the drain terminal 158 of the PMOS transistor 152 are connected to the node 162, and the node 162 itself is (V_SS)It is connected to the.
[0015]
The operation will be described. Transistors 100, 114, 134, and 152 form a voltage divider. Transistor 100 provides a very small current through diode-connected transistors 114, 134, and 152, with each transistor supporting this small current at a voltage slightly above its threshold voltage. Thus, the voltage at node 162 is 0 volts and the voltage at node 148 is | V_tp| Voltage, node 130 voltage is | V_tp| + V_tnVolts and the voltage at node 108 is | V_tp| + V_tn+ V_tnBecome a bolt.
The gate terminal 174 of the wide and short channel NMOS transistor 170 is connected to the node 108 and the drain terminal 178 is (V_CCThe source terminal 180 is connected to the bus 32. Since transistor 170 is connected as a source follower, the voltage on bus 32 is one NMOS threshold voltage lower than the voltage on node 108. That is, for the values described above, the voltage on bus 32 is | V_tp| + (V_tn), Ie +1.5 volts.
[0016]
In the preferred embodiment, a low voltage signal is used to power the oscillator 28, so if the NMOS transistor 92 has a negative threshold voltage, for example, the oscillator 28 may malfunction. is there. This can only occur if a negative substrate voltage is absent, i.e. before the pump establishes a negative substrate bias. Thus, to ensure proper operation of the oscillator 28, an alternative embodiment of the low voltage generator 24 shown in FIG. 6 can be used. The only difference between the circuit shown in FIG. 6 and the circuit shown in FIG._SS) With an additional medium wide and short channel PMOS transistor 200 inserted. As shown in FIG. 6, the gate terminal 204 of the PMOS transistor 200 has a substrate (substrate voltage (V_BBSource terminal 208 is connected to node 162 and its N-well (represented by line 212), and drain 216 is (V_SS)It is connected to the.
[0017]
Before the substrate is negatively biased, the gate of PMOS transistor 200 is equal to 0 volts, and the current through transistor 200 causes node 162 to V_SSHigher by 1 PMOS threshold. The voltage at node 108 is | V_tp| + | V_tp| + (V_tn) + (V_tn) And | V on bus 32_tp| + | V_tp| + (V_tn) Voltage. This higher voltage is sufficient to ensure proper operation of each oscillator stage, even if the NMOS transistor has a slightly negative threshold voltage. This higher voltage on bus 32 is no longer needed once the charge pump starts pumping and a negative substrate bias is established. V_BBBecomes negative, the source follower PMOS transistor 200 makes the node 162 (V_SS). As a result, the node 108 has | V_tp| + (V_tn) + (V_tn) And low on bus 32 | V_tp| + (V_tn) Voltage is generated and power consumption after initial start-up is minimized.
[0018]
2 (dual) frequency oscillator
In known systems, charge pumping is often accomplished using two separate charge pumps. A small charge pump with low power consumption is activated during the low substrate current period, and both a small charge pump and a large charge pump are activated during the high substrate current period. For example, when using DRAM, a smaller charge pump is used when the memory is in standby mode, and both pumps are used whenever the memory is in an active cycle (ie, read or write). The present invention uses a single charge pump instead of using two separate oscillator circuits and controls both the pump current into the substrate and the current consumed by the pump by changing the frequency of the oscillator 28. I can do it.
[0019]
During standby, oscillator 28 generates an oscillator signal (see FIG. 7) of a relatively low frequency (eg, ≈200 kHz), so that all components in the system consume less power. Once per cycle (eg, at the leading edge of each cycle as shown), the substrate voltage is compared to the reference voltage. As long as the substrate voltage is equal to or less than the desired substrate bias voltage, the oscillator 28 continues to operate at this low frequency. When the voltage comparison determines that pumping is required (ie, when the substrate voltage is more positive than the desired negative substrate bias voltage), the SPUMP line 70 and the NSPUMP line are described below. Via the signal on 72, the oscillator 28 switches to a higher frequency (eg, ≈20 MHz). Further, since the comparator 56 generates a single pump actuation positive pulse on the bus 68, the charge pump 80 can perform a single pumping cycle as described with respect to FIG. A comparison function is subsequently performed at the leading edge of each oscillator signal, and a corresponding pump actuation signal is generated each time the comparator 56 determines that pumping is required. If comparator 56 determines that pumping is no longer needed, comparator 56 generates the appropriate signal on SPUMP line 70 and NSPUMP line 72 to return oscillator 28 to the low frequency, low power mode. In this embodiment, whether or not pumping is actually needed, whether or not the associated circuit is typically operating in a mode that conducts high substrate current (eg, when the DRAM is in an active cycle), oscillator 28 Operates at higher frequencies. As described above, pumping occurs as needed, and the high frequency mode of the oscillator 28 allows the charge pump 80 to accept high substrate current conditions.
[0020]
Dual frequency operation of oscillator 28 is achieved by adding transistors 210, 214, 218 and 222 to the basic oscillator structure shown in FIG. 4 as shown in FIG. Each transistor 210 and 214 is a medium narrow, short channel PMOS transistor, and 218 and 222 are NMOS transistors. The source terminal 228 of the PMOS transistor 210 is connected to the source terminal 94 of the PMOS transistor 88 (which in this embodiment is a very narrow and long channel transistor), the gate terminal 230 is connected to the SPUMP (slow pump) line 70, The drain terminal 232 is connected to the node 234. The source terminal 236 of the PMOS transistor 214 is connected to the node 234, the gate terminal 240 is connected to the gate terminal 102 of the PMOS transistor 88, and the drain terminal 244 is connected to the node 106. The drain terminal 250 of the NMOS transistor 218 is connected to the node 106, the gate terminal 254 is connected to the gate terminal 110 of the NMOS transistor 92 (which is a very narrow and long channel transistor in this embodiment), and the source terminal 258 is Connected to node 260. Finally, drain terminal 264 of NMOS transistor 222 is connected to node 260, gate terminal 268 is connected to NSPUMP (non-slow pump) line 72, and source terminal 272 is (V_SS)It is connected to the.
[0021]
The signals on lines 70 and 72 are complementary signals and are generated to turn on and off transistors 210 and 222 simultaneously. Oscillator 28 operates at a lower frequency determined by the very high resistance of transistors 88 and 92 when transistors 210 and 222 are off, and transistors 88, 92, 214, 218 when transistors 210 and 222 are on. , 210 and 222 operate at a much higher frequency as determined by the much lower combined resistance. High frequency operation is relatively wide, with short channel (low resistance) transconductance transistors 214 and 218 providing large currents and relatively narrower than very long channel (high resistance) transconductance transistors 88 and 92. It occurs to pull the node 106 "high" and "low" at a very high speed. The high frequency is probably 20 MHz and the low frequency is probably 200 kHz.
[0022]
As described above with reference to FIG. 8, the oscillator 28 initially operates in a low frequency mode. When comparator 56 detects that the substrate voltage is higher than the desired negative bias voltage level, a signal is provided on SPUMP line 70 and NSPUMP line 72 to turn on transistors 210 and 222. As a result, the oscillator signal is generated at a much higher frequency (different in scale) as shown in the central portion of the waveform in FIG. 7, and the transition from the low frequency mode to the high frequency mode is performed smoothly. When pumping is not required and the associated circuitry is not typically operating in a mode that conducts high substrate current, a signal is provided on SPUMP line 70 and NSPUMP line 72 to turn off transistors 210 and 222. The oscillator 28 returns to its low frequency mode, and in this case, the transition between the modes is performed smoothly.
[0023]
Timing signal generator
FIG. 9 is a circuit diagram showing the structure of the timing signal generator 34, and also shows how it is connected to the two-frequency oscillator 28. In order to save power, all of the circuits shown in FIG. 9 preferably operate with a lower power supply voltage supplied from the low voltage generator 24. The timing signal generator 34 includes an inverter 300, the input terminal of the inverter 300 is connected to the output terminal of the inverter 84 </ b> A in the oscillator 28, and the output terminal of the inverter 300 is connected to the input terminal of the inverter 304. The output terminal of the inverter 304 is connected to one input terminal of the two-input NAND gate 308. The other input terminal of the NAND gate 308 is connected to the output terminal of the inverter 312, and the input terminal of the inverter 312 is connected to the output terminal of the inverter 84 </ b> C in the oscillator 28.
[0024]
Similarly, the input terminal of the inverter 316 is connected to the output terminal of the inverter 84B, and the output terminal is connected to the input terminal of the inverter 320. The output terminal of the inverter 320 is connected to one input terminal of the two-input NAND gate 324. The other input terminal of the NAND gate 324 is connected to the output terminal of the inverter 328, and the input terminal of the inverter 328 is connected to the output terminal of the inverter 84 </ b> D in the oscillator 28.
The output of the NAND gate 308 is connected to the input terminal of the inverter 332, one input terminal of the 2-input NAND gate 310, and one input terminal of the 2-input NAND gate 356. The output terminal of the inverter 332 is connected to the input terminal of the inverter 336, and the output terminal of the inverter 336 is connected to the input terminal of the inverter 340. The output terminal of the inverter 340 is connected to the input terminal of the inverter 344, and the output terminal of the inverter 344 is connected to the input terminal of the inverter 348. The output terminal of the inverter 348 is connected to the input terminal of the inverter 352, and the output terminal of the inverter 352 is connected to the other input terminal of the NAND gate 356 and the “X” signal line 354.
[0025]
The output terminal of the NAND gate 356 is connected to the input terminal of the inverter 360, and the output terminal of the inverter 360 is connected to the input terminal of the inverter 364. The output terminal of the inverter 364 is connected to the “Y” signal line 368.
The output terminal of the NAND gate 310 is connected to one input terminal of the 2-input NAND gate 370 and the input terminal of the inverter 374. The other input terminal of the NAND gate 370 is connected to the output terminal of the NAND gate 324. The output terminal of the inverter 374 is connected to the input terminal of the inverter 378, and the output terminal of the inverter 378 is connected to the “Z” signal line 382.
The output terminal of the NAND gate 370 is connected to the other input terminal of the NAND gate 310 and the input terminal of the inverter 390. The output terminal of the inverter 390 is connected to the input terminal of the inverter 394, and the output terminal of the inverter 394 is connected to the “W” signal line 398. The “X” signal line 354, the “Y” signal line 368, the “Z” signal line 382, and the “W” signal line 398 together constitute the bus 48 (FIG. 2).
[0026]
FIG. 10 is a timing diagram illustrating the sequence of signals on the “X” signal line 354, the “Y” signal line 368, the “Z” signal line 382, and the “W” signal line 398. In summary, the signals on the “X” signal line 354 and the “Y” signal line 368 are complementary, but the “X” signal line 354 before the signal on the “Y” signal line 368 goes “low”. The timing is such that the upper signal goes “high” and vice versa. The same is true for the signal on the “Z” signal line 382 and the signal on the “W” signal line 398. That is, each signal on these lines has a “high” portion (+1.5 volts) and a “low” portion (0 volts), and the “low” portions of the signal are mutually exclusive.
[0027]
Logic voltage level converter
FIG. 13 is a circuit diagram of a specific embodiment of the logic voltage level converter 40. An “X” signal line 354, a “Y” signal line 368, a “W” signal line 398, and a “Z” signal line 382 from the timing signal generator 34 are connected. The logic voltage level converter receives logic input signals “X”, “Y”, “W”, and “Z”. "Low" logic level is V_SS(0 volts) and the “high” logic level is about 1.5 volts. Its purpose is V_SSAnd V_CCTo provide an output signal that switches between and.
Both the source and drain terminals of the NMOS transistor 450 functioning as a capacitor are connected to the “X” signal line 354, and the gate terminal 461 is connected to the node 488. The source and drain terminals of the NMOS transistor 452 that also functions as a capacitor are connected to the “Y” signal line 368, and the gate terminal 463 is connected to the node 490. The source and drain terminals of the NMOS transistor 454 that also functions as a capacitor are connected to the “W” signal line 398, and the gate terminal is connected to the node 650. The source and drain terminals of the NMOS transistor 456 that also functions as a capacitor are connected to the “Z” signal line 382, and the gate terminal 560 is connected to the node 652. The source terminal 464 of the PMOS transistor 460 is (V_CC), The drain terminal 468 is connected to another terminal 461 of the capacitor 450, and the gate terminal 472 is connected to the node 490. The source terminal 480 of the PMOS transistor 476 is (V_CC), The drain terminal 484 is connected to the node 490, and the gate terminal 482 is connected to the node 488. The drain terminal 504 of the NMOS transistor 500 is (V_CC), Source terminal 508 is connected to node 488, and gate terminal 512 has (V_CC− | V_tp|) A volt signal is applied. Similarly, the drain terminal 524 of the NMOS transistor 520 is (V_CC), Source terminal 528 is connected to node 490, and gate terminal 532 has (V_CC− | V_tp|) A volt signal is applied.
[0028]
The source terminal 554 of the PMOS transistor 550 is (V_CC), The gate terminal 558 is connected to the node 652, and the drain terminal 564 is connected to the node 650. The source terminal 574 of the PMOS transistor 572 is (V_CC), The drain terminal 576 is connected to the node 652, and the gate terminal 580 is connected to the node 650. The drain terminal 604 of the NMOS transistor 600 is (V_CC), Source terminal 608 is connected to node 650, and gate terminal 612 has (V_CC− | V_tp|) A volt signal is applied. The drain terminal 634 of the NMOS transistor 630 has (V_CC), Source terminal 638 is connected to node 652, and gate terminal 642 has (V_CC− | V_tp|) A volt signal is applied.
[0029]
The source terminal 664 of the PMOS transistor 660 is (V_CC), The drain terminal 668 is connected to the node 672, and the gate terminal 676 is connected to the node 488. The drain terminal 684 of the NMOS transistor 680 is connected to the node 672 and the source terminal 688 is (V_SSAnd the gate terminal 692 is connected to the “X” signal line 354. Node 672 is coupled to the input terminal of inverter 700, and the output terminal of inverter 700 is connected to the input terminal of inverter 704. The output terminal of the inverter 704 is connected to a line 706 that supplies a signal to the substrate voltage converter 44.
Similarly, the source terminal 714 of the PMOS transistor 710 is (V_CC), The drain terminal 718 is connected to the node 720, and the gate terminal 724 is connected to the node 490. The drain terminal 734 of the NMOS transistor 730 is connected to the node 720 and the source terminal 738 is (V_SSAnd the gate terminal 742 is connected to the “Y” signal line 368. Node 720 is connected to the input terminal of inverter 750, and the output terminal of inverter 750 is connected to the input terminal of inverter 754. The output terminal of the inverter 754 is connected to a line 760 that supplies a signal to the substrate voltage converter 44. Lines 650, 706, and 760 together constitute bus 50 (FIG. 2).
[0030]
The function of the portion of the logical voltage level converter 40 shown on the left side of FIG. 13 is that the low voltage signal “X” on the signal line 354 and the low voltage signal “Y” on the signal line 368 are_SSTo V_CCTo generate signals on nodes 706 and 760. The function of the remaining part of the logic voltage level converter 40 is from the low voltage signals “W” and “Z” to V_CC-1.5 volts and V_CCGenerating a signal on node 650 that transitions between. Both the left and right parts of the circuit of FIG. 13 operate in the same way. Node “X” on signal line 354 and node “Y” on signal line 368 are V_SSTransitions between (0 volts) and 1.5 volts and is generally complementary to each other. That is, when one is “low”, the other is “high” and vice versa. However, the output of the timing signal generator 34 of FIG. 2 shown in detail in FIG. 9 is such that the node “X” is “high” before the node “Y” transitions to “low” as shown in FIG. , And before the node “X” shifts to “low”, the node “Y” shifts to “high”.
[0031]
Still referring to FIG. When node “Y” goes “low”, capacitor (NMOS transistor) 452 drives node 490 “low” and turns on PMOS transistor 460 to bring node 488 to V_CCPull up. Throughout this time, node “X” is “high” +1.5 volts and capacitor 450 is charged to 3.5 volts. When node “Y” next transitions to “high” at +1.5 volts, capacitor 452 drives node 490 “high” to turn off PMOS transistor 460, but node 488 is at V_CCStay on. Node “X” then goes from 1.5 volts to “low”, 0 volts, and capacitor 450 pulls node 488 down by 1.5 volts, V_CCLower PMOS transistor 476 to turn on. This causes node 490 to be at V when node “Y” goes high at +1.5 volts._CCAnd capacitor 452 is charged to 3.5 volts. Then, when node “X” transitions to “high”, node 488 again becomes V_CCAnd PMOS transistor 476 is turned off, but node 490 is V_CCStay on. This completes one cycle.
[0032]
As described above, when node “X” is “high” of +1.5 volts,_CCWhen node "X" is at a "low" level of 0 volts, node 488 has V_CCThere is a “low” level of −1.5 volts. When node “X” is “high” at +1.5 volts, NMOS transistor 680 is turned on and pulls the input of inverter 700 down to 0 volts. At this point, node 488 has V_CCSince PMOS transistor 660 is off, there is no current flowing through transistors 660 and 680. When node “X” is at a “low” level of 0 volts, node 488 is V_CCThe PMOS transistor 660 is turned on at a low level of −1.5 volts, and the input of the inverter 700 is set to V_CCPull up. At this point, NMOS transistor 680 is off and again there is no current flowing through transistors 660 and 680.
[0033]
As described above, this circuit applies V to the input of the inverter 700 from the “low” level input on the nodes “X” and “Y”._SSAnd V_CCGenerates a logic level that swings completely between and_CCTo V_SSThis is done without establishing a current path up to. Logically speaking, the output 706 of the logic voltage level converter of FIG. 13 is the “high” level of the complement of the “low” level signal on node “X”. If the node “X” is connected directly to a normal inverter whose PMOS source voltage is +5 volts without such an arrangement, the inverter will be quite large when node “X” is +1.5 volts. Will consume a lot of power. Similarly, a “low” level signal on node “Y” causes its complement, a “high” level signal, to be generated on node 760.
[0034]
NMOS transistors 500 and 520 are used to start the circuit when power is first applied, and are not needed or function after that. Each transistor has at least V sufficient to establish a channel for each NMOS transistor (capacitor) 450 and 452._CC− | V_tp| -V_tn= V_CCA voltage of -1.5 volts is established on its associated node 488 or 490, thereby allowing the circuit to function as described above.
The circuit portion on the right side of FIG. 13 applies a logic level from 0 volts to +1.5 volts on node “W” and V on node 650._CC-1.5 volts to V_CCConvert to the logical level of the bolt. These levels on node 650 indicate that the source is V_CCUsed to turn on or off a PMOS transistor at volts. This circuit functions in the same way as the corresponding part of the left circuit of FIG.
[0035]
Overview of substrate voltage comparison
The following description of known substrate voltage detectors will be helpful in understanding the inventive aspects of some remaining portions of the charge pumping system of the present invention.
FIG. 11 is a circuit diagram of a known substrate voltage comparator 300. The voltage comparator 300 includes a very narrow, very long channel PMOS transistor 304 whose source terminal 308 is (V_CC) And the gate terminal 312 is (V_SSAnd drain terminal 316 is connected to node 320. Transistor 304 functions as a very high resistance or very low current source. The drain terminal 328 of the NMOS transistor 324 is connected to the node 320, and the gate terminal 332 is the reference voltage V_REF(Typically ground) and source terminal 336 is connected to node 340. The drain terminal 348 and the gate terminal 352 of the NMOS transistor 344 are connected together to the node 340, and the source terminal 356 is connected to the node 360. Finally, the drain terminal 368 and the gate terminal 372 of the NMOS transistor 364 are connected together to the node 360 and the source terminal 376 is connected to the substrate V_BBIt is connected to the. All NMOS transistors 324, 344, and 364 are relatively wide and short channel transistors.
[0036]
If the substrate voltage is V_REFIf it is negative by 3 NMOS threshold voltage from (ground), then positive power supply V_CCAnd negative substrate V_BBCurrent flows through transistors 304, 324, 344, and 364. In this case, transistor 364 has node 360 at V_BBPrevents the transistor 344 from rising above the +1 NMOS threshold voltage, and the transistor 344 causes the node 340 to be one NMOS threshold voltage higher than that, ie, V_BB+2 (V_tn) It prevents the rise. Source voltage is (V_BB+2 (V_tn)) And the gate voltage is V_REFNMOS transistor 324 is turned on, and node 320 essentially becomes the voltage at node 340, ie, V_BB+2 (V_tn). This voltage below ground is the output of a logic “1” state on node 320 indicating that pumping is required.
[0037]
On the other hand, if V_BBIs V_REFIf it is 3 NMOS threshold voltages below (ground) (more positive), diode-connected transistors 364 and 344 cannot conduct transistor 324 and pull node 340 low enough. This V on node 320_CCThe level is the output of another logic state on node 320 that indicates that pumping is not required. The signal on node 320 is communicated to the charge pump. Node 320 is (V_CC) When at volt, the charge pump turns on and transfers charge to the substrate, and node 320 is at V_BB+2 (V_tn), The charge pump turns off. Unfortunately, V_BBIs low enough to turn off the charge pump, current flows through the comparator 300 to the substrate. Thus, the comparator 300 itself provides a substrate current that must be removed by a pump. The substrate voltage comparison circuit according to the present invention avoids this problem.
[0038]
FIG. 12 is a conceptual diagram of a specific embodiment of a substrate voltage comparison circuit according to the present invention. Switch 400 is connected to ground (V_SS) And the terminal 404 of the capacitance C2. The switch 408 is connected to the substrate voltage V_BBAnd the terminal 412 of the capacitance C2. The switch 414 is connected to the power supply voltage (V_CC) And the terminal 404 of the capacitance C2, and one input terminal 418 of the comparator 56 is connected to the terminal 412 of the capacitance C2 via the bus 58. As described above, the other input terminal of the comparator 56 is connected to the reference voltage (V_REF)It is connected to the.
The purpose of the switch and capacitance circuit shown in FIG._BBIs converted to a level that can be compared by the comparator 56. Initially, switches 400 and 408 are closed to change capacitance C2 to (V_SS− | V_BBClose to charge until |). The switches 400 and 408 are then opened. Switch 414 then closes and terminal 404 of capacitance C2 is connected to V_SSTo V_CCTo rise. As a result, the voltage at the terminal 412 becomes V._BBTo V_BB+ V_CC(V_SSIs equal to 0 volts). If V_CCIs equal to +5 volts and V_BBIs more positive than -5 volts, the voltage on bus 58 is a positive voltage that can be conveniently compared by comparator 56. After the voltage on bus 58 is compared by comparator 56, switch 414 opens and switch 400 closes. The terminal 404 of the capacitance C2 is V_SSAnd terminal 412 is at V_BBTo descend. The switch 408 can then be closed and no charge is transferred to or from the substrate. As described above, this circuit operates without the defects described with respect to known comparators.
[0039]
Substrate voltage converter
FIG. 14 is a circuit diagram of a specific embodiment of the substrate voltage converter 44 and the comparator 56. Voltage level converter 44 corresponds to the switch and capacitor of FIG. 12, while comparator 56 of FIG. 14 corresponds to the comparator of FIG. Reference is made to the substrate voltage converter 44 of FIG. Line 760 is connected to the source and drain of a PMOS transistor that functions as capacitances 804 and 812. Similarly, line 706 is connected to the source and drain of a PMOS transistor that functions as capacitance 820. The drain terminal 834 of the NMOS transistor 830 is connected to the gate terminal 838 of the capacitance 812, and the source terminal 842 is the substrate V._BBAnd the gate terminal 846 is connected to the gate terminal 850 of the capacitance 820. The drain terminal 858 of the NMOS transistor 854 is connected to the gate terminal 850 of the capacitance 820 and the source terminal 862 is V_BBAnd the gate terminal 866 is connected to the gate terminal 838 of the capacitance 812. The circuit described above operates in the same manner as the circuit shown in FIG. 13 except that all polarities are inverted. Nodes 760 and 706 are V_SS(0 volts) and V_CCWhen swinging between, the voltage on gate terminals 838 and 850 is V_BBAnd V_BB+ V_CCSwing between. That is, when terminal 838 goes “high” as a result of a “high” (eg, +5 volts) signal on line 760, transistor 854 turns on and gate terminal 850 is turned on during the time that the signal on line 706 is “low”. V_BBPull it down. The signal on line 760 then goes "low" to turn off transistor 854. When the signal on line 706 then transitions to “high” (eg, +5 volts), the voltage on gate terminal 850 is V_BBRaises to +5 volts, turns on transistor 830 and connects gate terminal 838 to V_BBPull it down.
[0040]
The drain terminal of NMOS transistor 880 is connected to gate terminal 888 of capacitance 804 and node 885, source terminal 892 is connected to node 896, and gate terminal 900 is connected to gate terminal 850 of capacitance 820. The drain terminal 908 of another NMOS transistor 904 is connected to the node 896 and the source terminal 912 is V_BBAnd the gate terminal 916 is connected to the gate terminal 850 of the capacitance 820. Finally, the drain terminal 934 of the NMOS transistor 930 is at V_CC, Source terminal 938 is connected to node 896, and gate terminal 942 is connected to node 885.
The switches and capacitors in FIG. 12 correspond to the following transistors in FIGS. The switches 400 and 414 in FIG. 12 correspond to the NMOS transistor and the PMOS transistor of the inverter 754 in FIG. 13 forming the node 760, respectively. The capacitor C2 in FIG. 12 corresponds to the capacitor (PMOS transistor) 804 in FIG. The switch 408 in FIG. 12 corresponds to the series combination of the NMOS transistors 880 and 904 of the substrate voltage converter 44 in FIG. The converted substrate voltage on bus 58 of FIG. 12 corresponds to converted substrate voltage bus 58 of FIG.
[0041]
As described above, the voltage on the gate terminals of the capacitors (PMOS transistors) 812 and 820 is V_BBAnd (V_BB+ V_CC) Alternately. When node 706 is “high”, node 760 is “low”. At this time, the gate terminal 850 of the capacitor 850 is (V_BB+ V_CC) To turn on transistors 880 and 904 and connect node 885 to V_BBPull down. When node 706 goes low, the gate terminal 850 of capacitor 820 is V_BBReturning, transistors 880 and 904 are turned off as desired. Finally, node 760 is V_CCAs a converted substrate voltage on bus 58 to comparator 56, node 885 is (V_BB+ V_CC) Is driven. From the time when node 885 rises to the time when comparator 56 senses this (V_BB+ V_CCIn order to maintain the integrity of), it is important that the voltage on node 885 does not leak. However, the source of NMOS transistor 904 is V_BBAt potential and source is V_BBV sufficiently higher than the potential_SSNo reverse bias or body effect that raises the threshold voltage like the NMOS transistor in FIG. Since it does not have a body effect, the transistor 904 is not completely shut off. That is, the gate terminal of the transistor 904 is V_BBEven if it exists, a small leakage current can be sent. Transistors 880 and 930 are included to prevent the problem of charge leakage from node 885. Node 885 is (V_BB+ V_CC) To the node 896 [(V_BB+ V_CC-V_tn] To the voltage of]. Its source 892 is V_BBMuch higher, its gate 900 is V_BBThe transistor 880 is completely off and the leakage current is completely negligible. Therefore, node 885 is (V_BB+ V_CC), The level is not lost, and the substrate voltage converter 44 is (V_BB+ V_CC) Is supplied to the comparator 56.
[0042]
The reference voltage on the bus 60 to the comparator 56 of FIG. 14 can be generated by a simple capacitive voltage divider (not shown). For example, if ground and ground to V_CCIf two capacitors are connected in series with a node that switches to the middle (between the capacitors), the node between V and V depends on the capacitance ratio._CCSwitch in minutes. When the node to be switched to the ground potential, it is discharged (by the NMOS transistor) to the intermediate node ground. In this way, the intermediate node depends on the capacitance ratio and V_CCSwitch to a fraction of. This reference voltage is supplied from the substrate voltage converter 44 (V_BB+ V_CC) Compared with voltage. If these capacitors have the same value, the voltage at this intermediate node is V_CC/ 2. In this case, V_BBIs-(V_CC/ 2) If it becomes more positive, the regulator turns on the charge pump, otherwise it turns off the charge pump. That is, the regulator has a voltage on the bus 58 of (V_BB+ V_CC) = (V_CC/ 2) = V_REFOr (V_BB) =-1/2 (V_CC) To maintain the substrate voltage.
[0043]
comparator
The converted substrate voltage signal on bus 58 is communicated to comparator 56, which compares the reference voltage V received from bus 60._REFCompare with This comparison is triggered by a signal on the “W” signal line 398 from the timing signal generator 34. In this embodiment, as described above, the “W” signal is generated once every oscillator cycle, and the comparison is performed once every cycle. If the cycle voltage is more positive than the reference voltage, a pump activation signal in the form of a positive pulse appears on line 68. Further, for each comparison, a differential SPUMP / NSPUM signal is generated on SPUMP signal line 70 and NSPUM signal line 72 and remains valid until the next cycle. As described above, the SPUMP / NSPUM signal controls the PMOS transistor 210 and NMOS transistor 222 (FIG. 8) in each oscillator stage to set the oscillator frequency.
[0044]
FIG. 14 shows details of the comparator 56. The “W” signal on the “W” signal line 398 is applied to the gate terminal 1000 of the NMOS transistor 1004 that performs the comparison function. The source terminal 1008 of the NMOS transistor 1004 is V_SSThe drain terminal 1012 is connected to the node 1016. The node 1016 is connected to the source terminal 1020 of the NMOS transistor 1024 and the source terminal 1028 of the NMOS transistor 1032. The gate terminal 1036 of the NMOS transistor 1024 is connected to the reference voltage on the bus 60 (as described above, V_CCAnd V_SSAnd the gate terminal 1040 of the NMOS transistor 1032 receives the converted substrate voltage on the bus 58, which can be generated via a capacitive voltage divider connected between To be connected. The drain terminal 1044 of the NMOS transistor 1024 is connected to the source terminal 1048 of the NMOS transistor 1052. The gate terminal 1056 of the NMOS transistor 1052 is connected to the node 1060, and the drain terminal 1064 is connected to the node 1068. The node 1068 is connected to the drain terminal 1072 of the PMOS transistor 1076 and the drain terminal 1080 of the PMOS transistor 1084. The gate terminal 1088 of the PMOS transistor 1076 is connected to the line 650, and the gate terminal 1092 of the transistor 1084 is connected to the node 1060. The source terminal 1096 of the transistor 1076 and the source terminal 1100 of the transistor 1084 are both V_CCIt is connected to the.
[0045]
The drain terminal 1104 of the transistor 1032 is connected to the source terminal 1108 of the NMOS transistor 1112. The gate terminal 1116 of the NMOS transistor 1112 is connected to the node 1120 (connected to the node 1068), and the drain terminal 1124 is connected to the node 1128 (connected to the node 1060). The node 1128 is connected to the drain terminal 1132 of the PMOS transistor 1136 and the drain terminal 1140 of the PMOS transistor 1144. The gate terminal 1148 of the PMOS transistor 1136 is connected to the node 1120, and the gate terminal 1152 of the PMOS transistor 1144 is connected to the line 650. The source terminal 1156 of the transistor 1136 and the source terminal 1160 of the transistor 1144 are both V_CCIt is connected to the.
[0046]
Node 1128 is connected to the input terminal of inverter 1180, and the output terminal of inverter 1180 is connected to bus 68 and the input terminal of 2-input NOR gate 1188. Similarly, node 1068 is connected to the input terminal of inverter 1192, and the output terminal of inverter 1192 is connected to bus 68 and the input terminal of 2-input NOR gate 1200. The output terminal of the NOR gate 1188 is connected to another input terminal of the NOR gate 1200, and the output terminal of the NOR gate 1200 is connected to another input terminal of the NOR gate 1188. Accordingly, NOR gates 1188 and 1200 function as latches and maintain the signals on the output terminals of inverters 1180 and 1192 until the next comparison function.
The output terminal of the NOR gate 1200 is connected to the input terminal of the 2-input NOR gate 1204. Another input terminal of NOR gate 1204 is connected to receive a DRAM HIGH RAS signal that is active high. The output terminal of the NOR gate 1204 is connected to the SPUMP (low speed pump) signal line 70 and the input terminal of the inverter 1208. The output terminal of the inverter 1208 is connected to the NSPUMP signal line 72.
[0047]
As described above, the node 650 of the logic voltage level converter 40 of FIG._SSAnd between +1.5 volts and V_CC-1.5 volts and V_CCSwitch between and. Again, reference is made to the comparator 56 of FIG. During the sensing cycle, node “W” is “low” and NMOS transistor 1004 is off. At this point, signal 650 is also “low”, PMOS transistors 1076 and 1144 are on, and nodes 1068 and 1128 are set to V_CCCharge until. V_SSSince there is no conductive path to, no current flows at this point.
When signal “W” goes “high” (+1.5 volts), node 650 also goes “high” (V_CC). NMOS transistors 1076 and 1144 are turned off. Since the NMOS transistor 1004 is turned on, the node 1016 shifts to “low”. If the converted substrate voltage on bus 58 (V_BB+ V_CC) Is V_REFIf higher, transistor 1032 begins to conduct before transistor 1024 (since their source terminals are connected together). When transistor 1032 conducts, its drain 1104 discharges toward ground faster than the drain of transistor 1024 discharges toward ground. Prior to that, nodes 1068 and 1128 (to which the gates of transistors 1112 and 1052 are connected) are each at the same voltage, V_CCIt has become. Therefore, the drain node 1104 of the transistor 1032 is V_SSWhen discharging toward, transistor 1112 conducts and pulls node 1128 to ground. This prevents NMOS transistor 1052 from turning off and pulling node 1068 to ground, while PMOS transistor 1048 is turned on to bring node 1068 to V_CCTo maintain. As described above, the converted substrate voltage (V_BB+ V_CC) Is higher than the reference voltage, node 1128 goes to ground and the output of inverter 1180 is “high” (V_CC). Note that after this initial switching transient, there is no current path when nodes "W" and 650 are still "high". Since both PMOS transistors 1136 and 1144 are off, there is no current on the right side of the circuit, and since NMOS transistor 1052 is off, there is no current on the left side. As long as nodes “W” and 650 remain “high”, node 1128 remains “low” and node 68 remains “high”.
[0048]
As described above, the node 58 is V_REFAt higher times, a positive pulse on “W” (and on bus 650) results in a positive pulse on node 68, while the output of inverter 1192 remains at ground. This positive pulse indicates that pumping is necessary. (The converted substrate voltage is also positive.) This pulse does two things. First, this pulse provides a single pump cycle on node 68 (which is delivered to the charge pump itself, as described below). Second, this pulse sets the flip-flop consisting of NOR gates 1188 and 1200 to the proper state, causing the oscillator to operate at a high frequency.
A positive pulse on node 68 causes NOR gate 1188 to transition low. This “low” is combined with the “low” output of inverter 1192 to cause the output of NOR gate 1200 to transition to “high”. This “high” maintains the output of NOR gate 1188 at “low” even after the positive pulse on node 68 has ended. Therefore, the output of NOR gate 1200 remains “high” (until inverter 1192 provides a “high” output).
[0049]
On the other hand, if the converted substrate voltage (V_BB+ V_CC) Is lower than the reference voltage, pumping is not required. In this case, node 1068 is grounded and node 1128 remains “high”. If node 1128 remains “high”, there will be no change in the low voltage on node 68 and a positive pulse on the output of inverter 1192 will not cause NOR gate 1200 to generate a “low” output. This “low” output in combination with “low” on node 68 generates a “high” output at NOR gate 1188. The “high” output of NOR gate 1188 maintains the output of NOR gate 1200 “low” even after the positive pulse on the output of inverter 1192 ends.
As described above, if the comparator most recently determines that the substrate is too positive (ie, pumping is required), the output of NOR gate 1200 will be “high”. On the other hand, if the comparator most recently determines that the substrate is sufficiently negative (ie, no pumping is required), the output of NOR gate 1200 will be “low”. Signal RASD is always high when the circuit is in its active state. For DRAM, this signal is “high” during an active cycle and “low” during precharge between cycles. If the comparator most recently determines that pumping is required, or if the circuit is active (RASD is high), the output of NOR gate 1204 (SPUMP) goes low. This “low” output on the SPUMP (low speed pump) causes the oscillator to oscillate at a high frequency, not at a low frequency. That is, a “low” on SPUMP turns on PMOS transistor 210 of FIG. 8, and a “high” output of inverter 1208 (FIG. 14) on NSPUMP turns on NMOS transistor 222 of FIG.
[0050]
As described above, when transistors 210 and 222 of the oscillator stage of FIG. 8 are turned on, the oscillator operates at a high frequency, thereby providing a high pumping current. When these transistors are turned off, the oscillator operates at a much lower frequency along with the logic voltage level converter 40 of FIG. 13, the cycle voltage converter 44 of FIG. 14, and the comparator 56 of FIG. By operating at a low frequency of about 200 kHz with many of the circuits operating with a 1.5 volt power supply, the total current consumption of the pump when pumping is not required is less than 1 microamp. Moreover, the circuit automatically switches to a high frequency when pumping is required, and can pump more than 1 milliamp from the substrate at this high frequency.
[0051]
Pump signal generator
FIG. 15 is a circuit diagram of a specific embodiment of the pump signal generator 64. The pump signal received from bus 68 is applied to the input terminal of inverter 1300. The output terminal of the inverter 1300 is connected to the input terminal of the inverter 1304. The output terminal of the inverter 1304 is connected to the input of the inverter 1308, the input terminal of the inverter 1312, and the input terminal of the inverter 1316. The output terminal of the inverter 1308 is connected to the input terminal of the inverter 1320. An output terminal of the inverter 1320 is connected to an input terminal of the inverter 1328, an input terminal of the inverter 1332, and an input terminal of the inverter 1336. The output terminal of the inverter 1328 is connected to the input terminal of the inverter 1340. The output terminal of the inverter 1340 is connected to the input terminal of the inverter 1344, the input terminal of the inverter 1348, and the input terminal of the inverter 1352. The output of inverter 1348 is connected to the input terminal of inverter 1356, and the output terminal of inverter 1356 is connected to the input terminal of inverter 1360. The output terminal of the inverter 1344 is connected to the input terminal of the inverter 1364. The output terminal of the inverter 1364 is connected to the input terminal of the inverter 1368 and the input terminal of the inverter 1372. The output terminal of the inverter 1368 is connected to the input terminal of the inverter 1376, and the output terminal of the inverter 1376 is connected to the input terminal of the inverter 1380.
[0052]
The output terminal of the inverter 1380 is connected to one input of the two-input NAND gate 1384. Another input terminal of the NAND gate 1384 is connected to the output terminal of the inverter 1312. The output terminal of the NAND gate 1384 is connected to the input terminal of the inverter 1388, and the output terminal of the inverter 1388 is connected to the “D” signal line 1392.
The output terminal of the inverter 1316 is connected to one input of the two-input NAND gate 1396. Another input terminal of the NAND gate 1396 is connected to the output terminal of the inverter 1372. The output terminal of the NAND gate 1396 is connected to the input terminal of the inverter 1400, and the output terminal of the inverter 1400 is connected to the “A” signal line 1408.
[0053]
The output terminal of the inverter 1360 is connected to one input of the 2-input NAND gate 1412. Another input terminal of the NAND gate 1412 is connected to the output terminal of the inverter 1332. The output terminal of the NAND gate 1412 is connected to the input terminal of the inverter 1416, and the output terminal of the inverter 1416 is connected to the “B” signal line 1420.
The output terminal of the inverter 1352 is connected to one input of the two-input NAND gate 1424. Another input terminal of the NAND gate 1424 is connected to the output terminal of the inverter 1336. The output terminal of the NAND gate 1424 is connected to the input terminal of the inverter 1428, and the output terminal of the inverter 1428 is connected to the input terminal of the inverter 1432. The output terminal of the inverter 1432 is connected to the “C” signal line 1436.
[0054]
As can be seen, there are an odd number of inverters between the node 68 and each input of each NAND gate 1384, 1396, 1412, and 1424. Therefore, the output of each of these NAND gates has the same polarity as node 68. That is, if node 68 is "high", the outputs of these NAND gates are all "high". Nodes “B” and “D”, each having one inverter after its associated NAND gate, are of opposite polarity to node 68. Nodes “A” and “C”, each having two inverters after its associated NAND gate, are of the same polarity as node 68.
When the node 68 shifts to “high”, the node “O” shifts to “low” after being delayed by 5 logics. That is, the output of the inverter 1300 shifts to “low”, the output of the inverter 1300 shifts to “low”, the output of 1304 shifts to “high”, and the output of 1312 shifts to “low”. , The output of NAND 1384 goes high and the output of inverter 1388 goes low. However, when node 68 transitions to “low”, node “O” transitions to “high” after 13 logical delays. That is, the output of the inverter 1300 shifts to “high”, the output of 1304 shifts to “low”, the output of 1308 shifts to “high”, the output of 1320 shifts to “low”, and the output of 1328 Goes “high”, 1340 output goes “low”, 1344 output goes “high”, 1364 output goes “low”, 1368 output goes “high” The output of 1376 transitions to “low”, the output of 1380 transitions to “high”, the output of NAND 1384 transitions to “low”, and finally the output of inverter 1388 transitions to “high”. .
[0055]
When node 68 transitions to “high”, node “D” transitions to “low” before node “C” transitions to “high”, and when node 68 transitions to “low”, node “C” In each logical path that generates each signal “A”, “B”, “C”, and “D” so that node “C” transitions to “low” before “D” transitions to “high” The number of inverters is variously selected. See FIGS. 15 and 16. In addition, node “A” transitions to “high” before node “B” transitions to “low”, and node “B” transitions to “high” before node “A” transitions to “low”. To do. The node “D” shifts to “low” before the node “B” shifts to “low”, and the node “B” shifts to “high” before the node “D” shifts to “high”. .
When pumping is not required, node 68 remains “low” as described above, and nodes “A”, “B”, “C”, and “D” do not transition. When comparator 56 determines that a pump cycle is required, nodes 68, “A”, “B”, “C”, and “D” perform a single pump cycle at the relative timing shown in FIG. .
[0056]
Charge pump
FIG. 17 is a circuit diagram of a specific embodiment of the charge pump 80. “A” signal line 1408 is connected to terminal 1450 of capacitance 1454, and “B” signal line 1420 is connected to terminal 1458 of capacitance 1462. Capacitances 1454 and 1462 each comprise a PMOS transistor with its source and drain terminals connected together. The gate terminal 1550 of the capacitance 1454 is connected to the gate terminal 1554 of the PMOS transistor 1558. The source terminal 1562 of the PMOS transistor 1558 is V_SSThe drain terminal 1566 is connected to the gate terminal 1570 of the PMOS transistor 1574 and the gate terminal 1578 of the capacitance 1462. The source terminal 1582 of the PMOS transistor 1574 is V_SSThe drain terminal 1586 is connected to the gate terminal 1554 of the transistor 1558. As the signal on “A” signal line 1408 and “B” signal line 1420 swing from 0 volts to +5 volts, the signal on terminal 1550 and the signal on 1578 swing from -5 volts to 0 volts, respectively.
[0057]
The “D” signal line 1392 is connected to the terminal 1474 of the capacitance 1478 and the “C” signal line 1436 is connected to the terminal 1490 of the capacitance 1494. Capacitances 1478 and 1494 each comprise a PMOS transistor with its source and drain terminals connected together. The gate terminal 1628 of the capacitance 1478 is connected to the gate terminal 1632 of the NMOS transistor 1636. The source terminal 1668 of the NMOS transistor 1636 is V_BBThe drain terminal 1664 is connected to the gate terminal 1652 of the NMOS transistor 1644 and the gate terminal 1660 of the capacitance 1494. The source terminal 1648 of the NMOS transistor 1644 is V_BBThe drain terminal 1640 is connected to the gate terminal 1628 of the capacitance 1478. When the signal on “D” signal line 1392 and “C” signal line 1436 swing from 0 volts to +5 volts, the signal on terminal 1628 and the signal on 1660 are respectively V_BBBolt to V_BBSwing to +5 volts.
[0058]
One terminal 1520 of the capacitance 1524 is connected to the node 1508, and the gate terminal 1604 is connected to the node 1610. Capacitance 1524 consists of a PMOS transistor whose source and drain terminals are coupled together and functions as capacitance C1 in FIG.
The source terminal 1500 of the PMOS transistor 1470 is V_CC, Gate terminal 1466 is connected to “B” signal line 1420, and drain terminal 1504 is connected to node 1508. The PMOS transistor 1470 functions as the switch 4 in FIG. Transistor 1470 is turned on when “B” signal line 1420 is at 0 volts and turned off when “B” signal line 1420 is at +5 volts.
[0059]
The source terminal 1598 of the PMOS transistor 1594 is V_SS, Gate terminal 1590 is connected to the gate terminal of capacitance 1462, and drain terminal 1602 is connected to node 1610. The PMOS transistor 1594 functions as the switch 8 in FIG. Transistor 1594 turns on when gate terminal 1590 is -5 volts and turns off when gate terminal 1590 is 0 volts.
The drain terminal 1512 of the 50 micron wide NMOS transistor 1486 is connected to the node 1508, the gate terminal 1482 is connected to the “D” signal line 1392, and the source terminal 1516 is V_SSIt is connected to the. The NMOS transistor 1486 functions as the switch 12 in FIG. Transistor 1486 is turned on when "D" signal line 1392 is +5 volts and turned off when "D" signal line 1392 is 0 volts.
[0060]
The drain terminal 1608 of the 350 micron wide NMOS transistor 1612 is connected to the node 1610, the gate terminal 1620 is connected to the terminal 1628 of the capacitance 1478, and the source terminal 1616 is V_BBIt is connected to the. The NMOS transistor 1612 functions as the switch 14 in FIG. The transistor 1612 has a gate terminal 1620 (V_BB+5) It turns on when it is volt, and the gate terminal 1620 is V_BBTurn off if bolt.
The signals on the “A” signal line 1408, the “B” signal line 1420, the “C” signal line 1436, and the “D” signal line 1392 open and close the transistor switch as described with reference to FIG. To remove positive charges from the substrate.
[0061]
(V _BB )switch
A unique feature of charge pump 80 is the use of NMOS transistor 1612 as a switch that allows charge to be transferred from terminal 1604 of capacitance 1524 to the substrate. In order to fully understand the aspects of the present invention that use NMOS transistor 1612 as described above, we review the known switches for transferring charge to the substrate. In each case, V_CCIs +5.0 volts and V_SSIs assumed to be 0.0 volts. Thus, after the capacitance 1524 is charged, the terminal 1520 of the capacitance 1524 becomes V_SSTerminal 1604 is driven towards -5.0 volts. V_BBIs a voltage between 0.0 and –5.0 volts.
[0062]
FIG. 18 is a circuit diagram of a known embodiment of the switch 14. In this embodiment, the switch 14 comprises a diode-connected NMOS transistor 1700 whose source terminal 1704 is connected to the terminal 1604 of the capacitance C1 and whose drain terminal 1708 is the substrate V1._BBAnd the gate terminal 1712 is connected to the drain terminal 1708. An NMOS transistor has a voltage on terminal 1604 of V_BBLower V_tnWhen it is, it becomes conductive. Note, however, that the source region of NMOS transistor 1700 is an N-type region disposed within a P-type substrate. Therefore, the N-type source and the P-type substrate form a PN junction. Therefore, the terminal 1604 is V_BBAs it becomes more negative, the PN junction becomes forward biased. NMOS threshold voltage V_tnUnless is very low, the forward bias of this PN junction is substantially high enough to inject electrons into the P-type substrate. This increases the possibility of latching up the CMOS device and leaks charge from the memory nodes in the DRAM. Therefore, using an NMOS transistor as the switch 14 has generally not been successful.
[0063]
FIG. 19 is a circuit diagram of a possible embodiment of the switch 14 that eliminates the above-mentioned problems. The switch 14 comprises a diode-connected PMOS transistor 1750, the drain terminal 1754 of which is connected to the terminal 1604 of the capacitance 1524, the gate terminal 1758 is connected to the drain terminal 1754, and the source terminal 1762 is V._BBIt is connected to the. The PMOS transistor 1750 has a voltage on the terminal 1604 of V_BBLower 1 | V_tpConducts when |. However, terminal 1604 is connected to V to establish continuity._BBLower 1 | V_tpMust be driven to | if | V_tpIf | = 0.8 volts, when comparator 1524 drives node 1604 to -5 volts,_BBCan only be driven to -4.2 volts. Therefore, the pump is not very efficient. Nevertheless, this configuration is widely used.
[0064]
FIG. 20 is a circuit diagram of a specific embodiment of the switch 14 that eliminates the problems described above. In this embodiment, the switch 14 comprises a PMOS transistor 1780, which has a first energization terminal 1784 connected to the terminal 1604 of the capacitance 1524, and V_BBAnd a gate terminal 1792 for controlling the operation of the transistor. V_BBIs -4.9 volts. When the terminal 1604 is −5.0 volts, the first energization terminal 1784 functions as a drain terminal, and the second energization terminal 1788 functions as a source terminal (in a PMOS transistor, the source is positive with respect to the drain). Defined). ｜ V_tpSuppose that | = 0.8 volts. To turn on the PMOS transistor 1780, (V_BB-0.8) Volts (more negative) must be applied to the gate terminal 1792. V_BBIs −4.9 volts, a −5.7 volt (more negative) signal must be applied to the gate terminal 1792. When the capacitance is recharged and terminal 1604 is 0.0 volts, the first energization terminal 1784 functions as a source terminal, and the second energization and others 1788 functions as a drain terminal. In order to turn off the PMOS transistor 1780, a signal of -0.8 volts must be applied to the gate terminal 1792. Thus, the signal generator for gate terminal 1792 must generate a signal that must change to approximately 5 volts or more, which is difficult from a 5 volt power supply. Therefore, this circuit is not widely used.
[0065]
As described with respect to FIG. 17, the drain terminal 1608 of the NMOS transistor 1612 is connected to the terminal 1604 of the capacitance 1524 and the source terminal 1616 is V_BBAnd the gate terminal 1620 is connected to the terminal 1628 of the capacitance 1478. Terminal 1628 of capacitance 1478 is V_BBAnd (V_BB+ V_CC) To turn on and turn on the NMOS transistor 1612. NMOS transistor 1612 is substantially wider (eg, 350 microns vs. 50 microns) than NMOS transistor 1486.
“D” signal on node 1392 goes from 0 volts to V_CCWhen transitioning to volts, NMOS transistor 1486 is turned on. At the same time, the capacitor 1478 connects the gate terminal 1620 of the NMOS transistor 1612 to the substrate voltage V_BBDrive higher to turn on transistor 1612. The capacitance of capacitor 1478 is much larger than the gate capacitance of transistor 1612. Thus, at any point during the positive switching transition of node “D”, the gate of transistor 1612 is almost at V_BB(Node “D” (gate of transistor 1486) higher than (source of transistor 1612) is V_SS(Same as higher than the source of transistor 1486). The threshold voltage of transistor 1486 is due to its body effect, ie its source voltage (0 volts) is its substrate voltage V._BBIncreased by the fact that it is higher. The threshold voltage of the transistor 1612 is such that its source is the common substrate V of all NMOS transistors._BBIs not increased by the body effect. Accordingly, the threshold voltage of the transistor 1486 is larger than the threshold voltage of the transistor 1612. As node “D” rises, transistor 1612 with a lower threshold voltage begins to turn on (assuming capacitor 1478 is sufficiently large) before transistor 1486 begins to turn on.
[0066]
While node “D” is rising (final V_CCAt any point in time (including voltage), transistor 1486 conducts current that is not greater than its saturation current at its gate voltage. The saturation current of transistor 1486 pulls node 1508 down to 0 volts and provides a displacement current through capacitor 1612 to make substrate 1010 V_BBTry to drive lower. At this point, transistor 162 is closed to the same gate-source voltage, similar to transistor 1486. And most importantly, transistor 1612 is, for example, seven times wider than transistor 1486 (eg, 350 microns vs. 50 microns).
Transistor 1612 is designed to have a low resistance by making it very wide. Its resistance is low enough so that the saturation current through transistor 1486 (and through capacitor 1524) can only generate a voltage of about 0.3 volts across transistor 1612. Therefore, the node 1610 has a substrate voltage V_BBIt is not driven to be more than 0.3 volts lower. The first energization terminal 1608 of the NMOS transistor 1612 is driven negative with respect to the substrate, but since the PN diode is biased in the forward direction, the injection current can be completely ignored. The forward bias required to pass a substantial current through the silicon PN diode is about 0.7 volts. Each time the forward bias is reduced by 60 millivolts, the current decreases by 1/10. The current at a forward bias of 0.3 volts, 400 millivolts below 0.7 volts, is less than one millionth of the current when the forward bias is 0.7 volts.
[0067]
As described above, by designing the width of transistor 1612 to be much larger than the width of transistor 1486 and by designing the capacitance of capacitor 1478 to be much larger than the capacitance of the gate of transistor 1612, The directional bias injection current can be completely ignored. Moreover, this means that the gate terminal 1620 of the transistor 1612 is V_BBTo (V_BB+ V_CC) And only without switching down the threshold voltage across transistor 1612. Because there is no threshold effect, the pump 80 is substantially more efficient than prior art pumps and requires less V to obtain a given substrate pump current._CCCurrent is used and a larger pump current is achieved for a given capacitor 1524 size.
[0068]
Since there is no body effect, the NMOS transistor 1612 has a gate voltage of V_BBEven if it is equal to its source voltage, it is not completely turned off. Therefore, during standby, when pumping is not performed, the node “D” becomes “high” and the transistor 1612 is turned on. At this time, the node “B” is “high”, and the PMOS transistor 1594 is turned off, and the leakage current can be ignored, similar to the PMOS transistor 1470. That is, the standby state is as shown at the start or end of FIG. The substrate is actually pumped negative after node “D” (FIG. 16) rises. The leakage current through transistor 1612 remains only during the pump cycle pulse (during this time the capacitor is charged and node “D” (FIG. 16) is “low”). Because this leakage is small and the pulse width is short (maybe 20 nanoseconds), the leakage charge per cycle is very small and can be ignored compared to the pump charge per cycle. In contrast, if node “D” is “low”, the pump is stopped, transistor 1612 is probably turned off (but maybe slightly on), and PMOS transistor 1594 is turned on in a limited manner. A substantial leakage path is formed from the ground to the ground.
[0069]
Finally, terminal 1604 is V_BBWhen driven lower, the first energization terminal 1608 functions as a source terminal and the second energization terminal 1616 functions as a drain terminal (in an NMOS transistor, the drain is defined to be positive with respect to the source. ) V_tn= 0.8 volts, V_BB= -4.9 volts. In order to turn on the NMOS transistor 1612, a -4.1 volt (or more positive) signal must be applied to the gate terminal 1620. When the terminal 1604 is 0.0 volts, the first energizing terminal 1608 functions as a drain terminal, and the second energizing terminal 1608 functions as a source terminal. To turn off the NMOS transistor 1612, the gate terminal 1620 has (V_BB+0.8) Volt (or more negative) signal must be applied. That is, a positive voltage above -4.1 volts turns on transistor 1612, while a negative voltage above -4.1 volts turns on transistor 1612. Thus, it is not necessary to switch the voltage to an amount close to a certain voltage that is higher than the voltage required for the PMOS transistor switch that performs the job of the NMOS transistor 1612. Instead, V_CCA lower voltage charge is more than sufficient.
[0070]
In conclusion, all the benefits described above are provided together with many independent innovations. Each contributes to itself and advances the prior art alone. When used together, it consumes very little standby power and can pump large currents, and using a single stage pump, positive supply V_CCProvides a pump that can achieve a substrate voltage almost lower than ground despite being higher than ground. The various novel circuit technologies described above operate the pump oscillator with a low supply voltage to save power, and if the substrate is not reasonably negative, this reduced supply voltage level is increased and no pumping is required. Use a direct current path that consumes power by operating the pump oscillator at a low frequency to save power in some cases and, if pumping is required, at a high frequency to achieve a high pump current Without using a capacitor and switch to convert the low voltage swing logic node to a high voltage swing logic node and to facilitate comparison with a reference voltage to determine if pumping is necessary._BBVoltage (V_BB+ V_CC1) and use the NMOS transistor 1612 of FIG. 17 instead of the switch 14 of FIG. 1 to limit the voltage generated across this transistor to an acceptable level such that the PN diode injection current can be ignored. And keeping transistor 1612 of FIG. 17 on during a potentially long period between pump cycles to limit any off-leakage current that may be present (pull the substrate high) to a very short time. .
[0071]
Although specific embodiments of the present invention have been fully described above, various modifications can be used. For example, the envisioned voltage and various transistor sizes can be changed without departing from the operating principles. Accordingly, the scope of the invention should not be limited except as set forth in the claims.
[Brief description of the drawings]
FIG. 1 is a conceptual diagram of a conventional charge pump.
FIG. 2 is a block diagram of an embodiment of a charge pumping system according to the present invention.
3 is a block diagram of an embodiment of the variable frequency oscillator shown in FIG.
FIG. 4 is a circuit diagram of a conventional oscillator stage.
FIG. 5 is a circuit diagram of an embodiment of the low voltage generator shown in FIG. 2;
FIG. 6 is a circuit diagram of an alternative embodiment of the low voltage generator shown in FIG.
7 is a waveform showing the operation of the two-frequency oscillator shown in FIG.
FIG. 8 is a circuit diagram of an embodiment of the variable frequency oscillator stage shown in FIG.
FIG. 9 is a circuit diagram of the timing signal generator shown in FIG. 2;
FIG. 10 is a timing diagram showing timing of signals generated by the timing signal generator shown in FIG. 9;
FIG. 11 is a circuit diagram of a conventional substrate voltage comparator.
FIG. 12 is a conceptual diagram of an embodiment of a substrate voltage detector according to the present invention.
FIG. 13 is a circuit diagram of an embodiment of the logic voltage level converter shown in FIG. 2;
14 is a circuit diagram of an embodiment of the substrate voltage converter and the comparator shown in FIG. 2. FIG.
FIG. 15 is a circuit diagram of an embodiment of the pump signal generator shown in FIG. 2;
16 is a timing diagram showing the timing of input signals and signals generated by the pump signal generator shown in FIG.
FIG. 17 is a circuit diagram of an embodiment of the charge pump shown in FIG.
FIG. 18 is a circuit diagram of a conventional substrate charge switch composed of a diode-connected NMOS transistor.
FIG. 19 is a circuit diagram of a conventional substrate charge switch including a diode-connected PMOS transistor.
FIG. 20 is a circuit diagram of an embodiment of a substrate charge switch composed of PMOS transistors connected in series.
[Explanation of symbols]
2 Charge pump
4 First switch
6 First terminal of capacitance C1
8 Second switch
10 Second terminal of capacitance C1
12 Third switch
14 Fourth switch
20 Substrate charge pumping system
24 Low voltage generator
28 Variable frequency oscillator
34 Timing signal generator
40 logic voltage level converter
44 Substrate voltage converter
64 Pump signal generator
70 SPUMP signal line
72 NSPUMP signal line
80 charge pump
84 Oscillator stage

Claims (21)

チャージポンプであって、
第１の端子及び第２の端子を有するキャパシタンスを備え、
上記キャパシタンスに接続されたスイッチング回路であって、第１の時間において、上記キャパシタンスの第１の端子を高電圧に接続すると共に上記キャパシタンスの第２の端子を低電圧に接続し、第２の時間において、上記キャパシタンスの第１の端子を低電圧に接続すると共に上記キャパシタンスの第２の端子を基板の基板電圧に接続するように構成されたスイッチング回路を備え、
上記スイッチング回路は、上記キャパシタンスの第２の端子を基板電圧に接続するＮＭＯＳトランジスタを含み、
実質的に前記第１の時間において、上記ＮＭＯＳトランジスタのゲート端子が上記基板電圧へ駆動され、実質的に前記第２の時間において、上記ＮＭＯＳトランジスタのゲート端子が上記基板電圧とは異なる第１の電圧へ駆動される、
ことを特徴とするチャージポンプ。A charge pump,
A capacitance having a first terminal and a second terminal;
A switching circuit connected to the capacitance, wherein a first terminal of the capacitance is connected to a high voltage and a second terminal of the capacitance is connected to a low voltage at a first time; A switching circuit configured to connect the first terminal of the capacitance to a low voltage and to connect the second terminal of the capacitance to a substrate voltage of the substrate;
The switching circuit includes an NMOS transistor that connects a second terminal of the capacitance to a substrate voltage;
At substantially the first time, the gate terminal of the NMOS transistor is driven to the substrate voltage, and at substantially the second time, the gate terminal of the NMOS transistor is different from the substrate voltage. Driven to voltage,
A charge pump characterized by that. 上記第１の電圧は、電圧Ｖ１の量だけ上記基板電圧よりも大きい電圧である請求項１に記載のチャージポンプ。2. The charge pump according to claim 1, wherein the first voltage is higher than the substrate voltage by an amount of a voltage V <b> 1 . 上記電圧Ｖ１の量は、上記高電圧と上記低電圧の差に実質的に等しい請求項２に記載のチャージポンプ。The charge pump of claim 2 , wherein the amount of the voltage V1 is substantially equal to the difference between the high voltage and the low voltage. 上記高電圧は、チャージポンプ回路に印加される正の電源電圧に実質的に等しく、上記低電圧は、接地電位に実質的に等しい請求項３に記載のチャージポンプ。4. The charge pump of claim 3 , wherein the high voltage is substantially equal to a positive power supply voltage applied to a charge pump circuit, and the low voltage is substantially equal to a ground potential. 上記スイッチング回路は、上記キャパシタンスの第２の端子を上記低電圧に接続するＰＭＯＳトランジスタを更に含む請求項１に記載のチャージポンプ。2. The charge pump of claim 1 , wherein the switching circuit further includes a PMOS transistor that connects a second terminal of the capacitance to the low voltage. 上記ＰＭＯＳトランジスタのゲート端子は、該ＰＭＯＳトランジスタがターンオフするように実質的に上記低電圧へ駆動され、該ＰＭＯＳトランジスタがターンオンするように上記低電圧よりも低い第２の電圧へ駆動される請求項５に記載のチャージポンプ。The gate terminal of the PMOS transistor is driven to the low voltage substantially so that the PMOS transistor is turned off, and is driven to a second voltage lower than the low voltage so that the PMOS transistor is turned on. 5. The charge pump according to 5 . 上記第２の電圧は、上記高電圧と上記低電圧の差に実質的に等しい量だけ上記低電圧から減少された電圧に実質的に等しい請求項６に記載のチャージポンプ。The charge pump of claim 6 , wherein the second voltage is substantially equal to a voltage reduced from the low voltage by an amount substantially equal to a difference between the high voltage and the low voltage. 上記スイッチング回路は、上記キャパシタンスの第１の端子を上記低電圧に接続する第２のＮＭＯＳトランジスタを更に含む請求項１に記載のチャージポンプ。The charge pump of claim 1 , wherein the switching circuit further includes a second NMOS transistor that connects a first terminal of the capacitance to the low voltage. 上記キャパシタンスの第２の端子と接続するＮＭＯＳトランジスタのチャンネル幅の長さに対する比は、上記キャパシタンスの第１の端子と接続する第２のＮＭＯＳトランジスタのチャンネル幅の長さに対する比よりも大きい請求項８に記載のチャージポンプ。The ratio of the capacitance to the length of the channel width of the NMOS transistor connected to the second terminal is larger than the ratio of the capacitance of the second NMOS transistor connected to the first terminal of the capacitance to the length of the channel width. 9. The charge pump according to 8 . 上記キャパシタンスの第２の端子と接続するＮＭＯＳトランジスタのチャンネル幅は、上記キャパシタンスの第１の端子と接続する第２のＮＭＯＳトランジスタのチャンネル幅よりも大きい請求項９に記載のチャージポンプ。The charge pump according to claim 9 , wherein a channel width of the NMOS transistor connected to the second terminal of the capacitance is larger than a channel width of the second NMOS transistor connected to the first terminal of the capacitance. 上記キャパシタンスの第２の端子と接続するＮＭＯＳトランジスタは、上記第２のＮＭＯＳトランジスタがターンオンする前に又は実質的に同時にターンオンする請求項８に記載のチャージポンプ。9. The charge pump of claim 8 , wherein the NMOS transistor connected to the second terminal of the capacitance is turned on before or substantially simultaneously with the turning on of the second NMOS transistor. 上記スイッチング回路は、上記ＮＭＯＳトランジスタのゲート端子と上記第２のＮＭＯＳトランジスタのゲート端子との間に接続された第２のキャパシタンスを更に含む請求項８に記載のチャージポンプ。9. The charge pump according to claim 8 , wherein the switching circuit further includes a second capacitance connected between a gate terminal of the NMOS transistor and a gate terminal of the second NMOS transistor. 上記スイッチング回路は、上記ＮＭＯＳトランジスタのゲート端子を上記基板電圧に接続する第３のＮＭＯＳトランジスタを更に含む請求項１２に記載のチャージポンプ。The charge pump according to claim 12 , wherein the switching circuit further includes a third NMOS transistor for connecting a gate terminal of the NMOS transistor to the substrate voltage. 上記スイッチング回路は、上記第２のＮＭＯＳトランジスタがオフの時に上記第３のＮＭＯＳトランジスタをターンオンするように動作する請求項１３に記載のチャージポンプ。14. The charge pump according to claim 13 , wherein the switching circuit operates to turn on the third NMOS transistor when the second NMOS transistor is off. 上記スイッチング回路は、上記第２のＮＭＯＳトランジスタをターンオンする前に上記第３のＮＭＯＳトランジスタをターンオフするように動作する請求項１４に記載のチャージポンプ。15. The charge pump of claim 14 , wherein the switching circuit operates to turn off the third NMOS transistor before turning on the second NMOS transistor. 上記第２のキャパシタンスの値は、上記ＮＭＯＳトランジスタのゲートキャパシタンスの値よりも実質的に大きい請求項１５に記載のチャージポンプ。 16. The charge pump according to claim 15 , wherein the value of the second capacitance is substantially larger than the value of the gate capacitance of the NMOS transistor. 上記スイッチング回路は、上記キャパシタンスの第１の端子と上記高電圧との間に接続された第１のＰＭＯＳトランジスタを更に含む請求項１３に記載のチャージポンプ。14. The charge pump according to claim 13 , wherein the switching circuit further includes a first PMOS transistor connected between the first terminal of the capacitance and the high voltage. 上記スイッチング回路は、上記キャパシタンスの第２の端子と上記低電圧との間に接続された第２のＰＭＯＳトランジスタを更に含む請求項１７に記載のチャージポンプ。The charge pump of claim 17 , wherein the switching circuit further includes a second PMOS transistor connected between the second terminal of the capacitance and the low voltage. 上記スイッチング回路は、上記第１及び第２のＰＭＯＳトランジスタのゲート端子の間に接続された第３のキャパシタンスを更に含む請求項１８に記載のチャージポンプ。The charge pump according to claim 18 , wherein the switching circuit further includes a third capacitance connected between gate terminals of the first and second PMOS transistors. 上記スイッチング回路は、上記第２のＰＭＯＳトランジスタのゲート端子と上記低電圧との間に接続された第３のＰＭＯＳトランジスタを更に含む請求項１９に記載のチャージポンプ。20. The charge pump according to claim 19 , wherein the switching circuit further includes a third PMOS transistor connected between a gate terminal of the second PMOS transistor and the low voltage. 上記スイッチング回路は、上記第２のＰＭＯＳトランジスタがオフの時に上記第３のＰＭＯＳトランジスタをターンオンし、上記第２のＰＭＯＳトランジスタをターンオンする前に上記第３のＮＭＯＳトランジスタをターンオフするように動作する請求項２０に記載のチャージポンプ。The switching circuit operates to turn on the third PMOS transistor when the second PMOS transistor is off, and to turn off the third NMOS transistor before turning on the second PMOS transistor. Item 20. The charge pump according to Item 20 .

Images