JPH11353879A - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH11353879A
JPH11353879A JP11126167A JP12616799A JPH11353879A JP H11353879 A JPH11353879 A JP H11353879A JP 11126167 A JP11126167 A JP 11126167A JP 12616799 A JP12616799 A JP 12616799A JP H11353879 A JPH11353879 A JP H11353879A
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transistor
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drain
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利一 鈴木
Toru Iwata
徹 岩田
Toshiaki Tsuji
敏明 辻
Hironori Akamatsu
寛範 赤松
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Abstract

PROBLEM TO BE SOLVED: To provide a boosting potential detection circuit which detects a boosting potential, without forming a leak path of a current or by limiting the leak current amount to be small. SOLUTION: A p-channel transistor 501 is arranged between an external power supply and a ground in such a way that its well is connected to a chip internal generation boosting power supply and that its drain is connected in series with a resistance 504. The drain of the p-channel transistor 501 is connected to an internal boosting power-supply generator via an inverter 502. The threshold voltage of the p-channel transistor 501 is changed according to the change in an internal boosting potential, and it becomes large when a substrate potential is raised. Consequently, the potential of the drain of the p-channel transistor 501 is lowered when the internal boosting potential is raised, and it is raised when the internal boosting potential is lowered. Consequently, the internal boosting power-supply generator can be operated without forming the leak path of a current and according to the change in the internal boosting potential.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はメモリＩＣ等の半導体集
積回路において、低消費電力且つ安定に動作する昇圧電
源等の電源発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power generation circuit such as a step-up power supply which operates stably with low power consumption in a semiconductor integrated circuit such as a memory IC.

【０００２】[0002]

【従来の技術】近年、携帯機器の普及に伴い、また、省
エネルギーという観点から、電池駆動を可能とした低電
圧動作、低消費電力のＬＳＩに対する需要が高まってき
ている。ダイナミックメモリ（ＤＲＡＭ）においては、
高速に低電圧動作を実現する技術として常時昇圧方式と
いう技術が開発されている（例えば特開平3 −273594号
公報参照）。そして、本出願人は、前記常時昇圧方式に
おいて、待機時の消費電力を低減するため、動作時と待
機時とで独立２系統の昇圧電源回路を設け、電流供給能
力は低いが消費電力が少ない昇圧電源回路で待機時の昇
圧電源を供給する方式を特願平5 −280918に提案してい
る。2. Description of the Related Art In recent years, with the spread of portable devices and from the viewpoint of energy saving, there is an increasing demand for low voltage operation and low power consumption LSIs which can be driven by batteries. In dynamic memory (DRAM),
As a technique for realizing low-speed operation at high speed, a technique called a constant boosting method has been developed (for example, see Japanese Patent Application Laid-Open No. 3-273594). In order to reduce power consumption during standby in the constant boosting method, the present applicant provides two independent boosting power supply circuits for operation and standby, and has low current supply capability but low power consumption. Japanese Patent Application No. 5-280918 proposes a method of supplying a boosted power supply during standby by a boosted power supply circuit.

【０００３】前記提案のもの、即ち動作時と待機時とで
独立２系統の昇圧電源回路を設け、電流供給能力は低い
が消費電力が少ない昇圧電源回路で待機時の昇圧電源を
供給する方式について、図面を参照しながら説明する。
図２は前記提案例の昇圧電源回路の構成を示すものであ
る。図２において、４０１は動作時用チャージポンプ回
路、４０２は動作時用チャージポンプ制御回路、４０３
は待機時用チャージポンプ回路、４０５は昇圧電位検知
回路、４０４は発振回路である。The above-mentioned proposal, that is, a system in which two independent booster power supply circuits are provided for operation and standby, and a booster power supply circuit having a low current supply capability and low power consumption, supplies boosted power during standby. This will be described with reference to the drawings.
FIG. 2 shows the configuration of the booster power supply circuit of the proposed example. 2, reference numeral 401 denotes an operation-time charge pump circuit; 402, an operation-time charge pump control circuit;
Denotes a standby charge pump circuit, 405 denotes a boosted potential detection circuit, and 404 denotes an oscillation circuit.

【０００４】動作時において、昇圧電源は、ワード線の
昇圧等、ロウアドレスストローブ信号（ＲＡＳ）のレベ
ル遷移に同期して消費されるので、動作時用チャージポ
ンプ制御回路４０２はＲＡＳのレベル遷移に応じて動作
時用チャージポンプ回路４０１を駆動している。In operation, the boosted power supply is consumed in synchronization with the level transition of the row address strobe signal (RAS) such as boosting of a word line. The operation-time charge pump circuit 401 is driven accordingly.

【０００５】待機時（ＲＡＳがハイである期間）の昇圧
電源の消費は、リーク成分のみであるから、待機時の昇
圧電源供給能力はリーク量を補充する程度でよい。ま
た、昇圧電位が検知レベルを越えてからも、検知時間遅
れにより、チャージポンプ回路はむだに動作してしま
う。したがって、動作時と待機時で２系統のチャージポ
ンプ回路を備え、動作時チャージポンプ回路と比べて待
機時チャージポンプ回路の供給能力、すなわち消費電流
を低く抑え、待機時は待機時用チャージポンプ回路のみ
が動く構成とした方が、待機時の低消費電力化には得策
である。待機時の昇圧電位を昇圧電位検知回路４０５で
検知し、昇圧電位が検知レベル以下になると発振回路４
０４が発振して、待機時用チャージポンプ回路４０３を
駆動する。Since the consumption of the boosted power during standby (while RAS is high) is only a leakage component, the boosted power supply capability during standby only needs to supplement the leakage amount. Further, even after the boosted potential exceeds the detection level, the charge pump circuit operates unnecessarily due to the detection time delay. Accordingly, two charge pump circuits are provided for operation and standby, and the supply capacity of the standby charge pump circuit, that is, the current consumption is suppressed lower than that of the active charge pump circuit, and the standby charge pump circuit is used for standby. It is better to reduce the power consumption during standby by using a configuration that only operates. The boosted potential during standby is detected by the boosted potential detection circuit 405, and when the boosted potential falls below the detection level, the oscillation circuit 4
04 oscillates and drives the standby charge pump circuit 403.

【０００６】また、近年の半導体集積回路は、それを搭
載する機器の低消費電力化を図るために低電圧の外部単
一電源を使用する傾向にあるが、内部回路の一部に於い
て、複数の信号電位を必要とする場合が生じる。例え
ば、ダイナミックランダムアクセスメモリに於いては、
メモリセルの容量に蓄積される電位をＮチャネルＭＯＳ
トランジスタを介してビット線に読み出すが、電位低下
無しに読み出しを行なうためには、ＮチャネルＭＯＳト
ランジスタのゲートを容量に蓄積する電位に対してＮチ
ャネルＭＯＳトランジスタのしきい値以上高い電位で駆
動しなければならない。容量に蓄積される電位は、通
常、外部電源電位が使用されるので、ＮチャネルＭＯＳ
トランジスタのゲート駆動電位は、電源電位より高い電
位に昇圧しなければならず、この高電位を集積回路内部
で発生する必要がある。また、半導体集積回路はそれ自
身の低消費電力化、高速化の要求が厳しく、動作電流が
少なく、且つ高速で動作する昇圧回路が必要とされてい
る。Further, recent semiconductor integrated circuits tend to use a low-voltage external single power supply in order to reduce the power consumption of equipment on which the semiconductor integrated circuit is mounted. In some cases, a plurality of signal potentials are required. For example, in a dynamic random access memory,
The potential stored in the capacity of the memory cell is changed to an N-channel MOS
Data is read to the bit line via the transistor. In order to perform reading without lowering the potential, the gate of the N-channel MOS transistor is driven at a potential higher than the potential of the N-channel MOS transistor with respect to the potential stored in the capacitor. There must be. Normally, an external power supply potential is used as the potential stored in the capacitor, so that the N-channel MOS
The gate drive potential of the transistor must be boosted to a potential higher than the power supply potential, and this high potential needs to be generated inside the integrated circuit. In addition, the semiconductor integrated circuit itself has strict requirements for low power consumption and high speed, and requires a boosting circuit which operates at a low speed and operates at high speed.

【０００７】以下、図面を参照しながら、上記した従来
の昇圧回路、即ち前記図２に示す動作時用又は待機時用
のチャージポンプ回路の一例について説明する。Hereinafter, an example of the above-described conventional booster circuit, that is, an example of the charge pump circuit for operation or standby shown in FIG. 2 will be described with reference to the drawings.

【０００８】図１４に従来の昇圧回路の構成の一例を示
す。図１５に、図１４に示す従来の昇圧回路に於ける動
作タイミングチャートを示す。FIG. 14 shows an example of the configuration of a conventional booster circuit. FIG. 15 shows an operation timing chart in the conventional booster circuit shown in FIG.

【０００９】図１４に於いて、各トランジスタはＭＯＳ
トランジスタであり、２００〜２０２はそれぞれ異なる
クロックφ１〜φ３を供給するクロック供給手段であ
る。２０３はクロック供給手段２００の出力クロックφ
１を入力しノードａに接続される電荷供給手段であっ
て、昇圧用電荷を蓄積するキャパシタ２１０と、クロッ
クφ１を入力して大容量キャパシタ２１０を駆動するド
ライバ２１１を備える。In FIG. 14, each transistor is a MOS.
Transistors 200 to 202 are clock supply means for supplying different clocks φ1 to φ3. 203 is an output clock φ of the clock supply means 200
1 is a charge supply means connected to the node a, which is provided with a capacitor 210 for accumulating charge for boosting, and a driver 211 for receiving the clock φ1 and driving the large-capacity capacitor 210.

【００１０】２０４は大容量キャパシタ２１０をプリチ
ャージするプリチャージ手段であって、ゲート及びドレ
インが外部電源もしくは図１４に示されない内部電源発
生回路で生成した電源であるＶＣＣ電源に接続され、ソ
ースがノードａに接続されるＮチャネルＭＯＳトランジ
スタで構成される。Reference numeral 204 denotes precharge means for precharging the large-capacitance capacitor 210. The gate and the drain are connected to an external power supply or a VCC power supply which is a power supply generated by an internal power supply circuit not shown in FIG. It is composed of an N-channel MOS transistor connected to node a.

【００１１】２０５は整流スイッチであって、ドレイン
がノードａに接続され、ゲートがノードｃに接続され、
ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳ
トランジスタで構成される。A rectifying switch 205 has a drain connected to the node a, a gate connected to the node c,
N-channel MOS whose source is connected to boosted power supply VPP
It is composed of transistors.

【００１２】２０６は整流スイッチ制御手段であって、
ドレインがノードａに接続され、ソースがノードｂに接
続され、ゲートがノードｃに接続されたＮチャネルＭＯ
Ｓトランジスタ２１２と、ノードｂとノードｃのそれぞ
れに異なる電極を接続したキャパシタ２１３を備える。Reference numeral 206 denotes rectifying switch control means,
An N-channel MO having a drain connected to node a, a source connected to node b, and a gate connected to node c
An S-transistor 212 and a capacitor 213 having different electrodes connected to nodes b and c, respectively, are provided.

【００１３】２０７はリセット手段であって、ソースが
接地電源に接続され、ゲートがクロック供給手段２０２
の出力であるクロックφ３を入力するＮチャネルＭＯＳ
トランジスタ２１４と、ソースがＮチャネルＭＯＳトラ
ンジスタ２１４のドレインに接続され、ゲートがＶＣＣ
電源に接続され、ドレインがノードｂに接続されるＮチ
ャネルＭＯＳトランジスタ２１５を備える。A reset means 207 has a source connected to the ground power supply and a gate connected to the clock supply means 202.
N-channel MOS for inputting clock φ3 output from
Transistor 214 has a source connected to the drain of N-channel MOS transistor 214, and has a gate connected to VCC.
An N-channel MOS transistor 215 connected to a power supply and having a drain connected to the node b is provided.

【００１４】クロックφ１〜φ３の信号レベルは論理的
なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗ
レベルが接地電源レベルである。ノードｃは後述する様
にＶＣＣ電源レベルより高いレベルに昇圧されるため、
ノードｃがＶＣＣ電源レベルより高いレベルに昇圧され
た時に、ノードｃからＶＣＣ電源への逆流を避けるため
クロック供給手段２０１の出力であるクロックφ２はハ
イインピーダンスにする必要がある。As for the signal levels of the clocks φ1 to φ3, a logical High level is a VCC power supply level, and a logical Low level.
The level is the ground power supply level. Since the node c is boosted to a level higher than the VCC power supply level as described later,
When the node c is boosted to a level higher than the VCC power supply level, the clock φ2, which is the output of the clock supply means 201, needs to have a high impedance in order to avoid a backflow from the node c to the VCC power supply.

【００１５】図１４に示す従来の昇圧回路は、初期状態
で、図１５の（ａ）〜（ｃ）に示す如く、クロックφ１
及びφ３はＶＣＣレベルであり、クロックφ２は接地レ
ベルである。図１５の（ｄ）に示す如く、ノードａはプ
リチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベ
ル。ここでＶｔｎとはＮチャネルＭＯＳトランジスタの
しきい値である。図１５の（ｅ）、（ｆ）に示す如く、
ノードｂ及びノードｃは接地レベルである。The conventional booster circuit shown in FIG. 14 initially has a clock φ1 as shown in FIGS.
And φ3 are at the VCC level, and clock φ2 is at the ground level. As shown in FIG. 15D, the node a is at the (VCC-Vtn) level by the precharge means 204. Here, Vtn is the threshold value of the N-channel MOS transistor. As shown in FIGS. 15 (e) and (f),
Node b and node c are at the ground level.

【００１６】図１４に示す従来の昇圧回路が動作する
と、先ず、図１５の（ｂ）に示す如く、クロックφ２が
ＶＣＣレベルに遷移すると、図１５の（ｆ）に示す如
く、ノードｃがＶＣＣレベルに遷移し、ＮチャネルＭＯ
Ｓトランジスタ２１２をオンする。これによりプリチャ
ージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトラ
ンジスタ２１２及びＮチャネルＭＯＳトランジスタ２１
５、２１４を通じて接地電源に貫通電流が生じるが、、
図１５の（ｅ）に示す如く、ノードｂは接地電位に保た
れる様に、ＮチャネルＭＯＳトランジスタ２１２の駆動
能力は十分小さく設定されている。When the conventional booster circuit shown in FIG. 14 operates, first, as shown in FIG. 15B, when the clock φ2 transitions to the VCC level, as shown in FIG. Level to the N-channel MO
The S transistor 212 is turned on. As a result, the N-channel MOS transistor 212 and the N-channel MOS transistor 21
5, 214, a through current is generated in the ground power supply.
As shown in FIG. 15E, the driving capability of N-channel MOS transistor 212 is set sufficiently small so that node b is kept at the ground potential.

【００１７】続いて、図１５の（ｃ）に示す如く、クロ
ックφ３が接地レベルに遷移し、ＮチャネルＭＯＳトラ
ンジスタ２１４がオフして、図１５の（ｅ）に示す如
く、ノードｂはプリチャージ手段２０４により（ＶＣＣ
−Ｖｔｎ）レベルに充電される、この際、キャパシタ２
１３の両電極間にはＶＣＣレベルだけ電位差があり、図
１５の（ｆ）に示す如く、ノードｃはキャパシタ２１３
により（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。同
時に、ノードｃからクロック供給手段２０１を構成する
回路のＶＣＣ電源への電流の逆流を避けるため、図１５
の（ｂ）に示す如く、クロック供給手段２０１の出力で
あるφ２はハイインピーダンスに設定される。Subsequently, as shown in FIG. 15C, the clock φ3 transitions to the ground level, the N-channel MOS transistor 214 is turned off, and the node b is precharged as shown in FIG. By means 204 (VCC
-Vtn) level. At this time, the capacitor 2
13 has a potential difference of the VCC level between the two electrodes, and the node c is connected to the capacitor 213 as shown in FIG.
To (2VCC-Vtn) level. At the same time, in order to avoid a reverse flow of current from the node c to the VCC power supply of the circuit constituting the clock supply means 201, FIG.
As shown in (b), the output φ2 of the clock supply means 201 is set to high impedance.

【００１８】続いて、図１５の（ａ）に示す如く、クロ
ックφ１が接地レベルに遷移し、電荷供給手段２０３を
構成するドライバ２１１が、キャパシタ２１０のノード
ａとは反対側の電極を接地レベルからＶＣＣレベルまで
昇圧して、図１５の（ｄ）に示す如く、ノードａは（Ｖ
ＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベル
まで昇圧される。これにより、図１５の（ｅ）に示す如
く、ノードｂは、ＮチャネルＭＯＳトランジスタ２１２
を介して、（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧され、
図１５の（ｆ）に示す如く、ノードｃがキャパシタ２１
３により（３ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。
この時、ノードｃのレベルはノードａの（２ＶＣＣ−Ｖ
ｔｎ）レベルよりＮチャネルＭＯＳトランジスタ２０５
のしきい値以上高くなり、ノードａに蓄積された電荷は
ＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源
ＶＰＰに供給される。その結果、図１５の（ｄ）、
（ｅ）に示す如く、ノードａ及びノードｂのレベルは、
昇圧電源ＶＰＰと同レベルとなる。Subsequently, as shown in FIG. 15A, the clock φ1 transitions to the ground level, and the driver 211 constituting the charge supply means 203 sets the electrode of the capacitor 210 on the side opposite to the node a to the ground level. 15 to the VCC level, and as shown in FIG.
The voltage is boosted from the (CC-Vtn) level to the (2VCC-Vtn) level. As a result, as shown in FIG. 15E, the node b is connected to the N-channel MOS transistor 212.
Is boosted to (2VCC-Vtn) level through
As shown in FIG. 15F, the node c is connected to the capacitor 21.
3 boosts the voltage to (3VCC-Vtn) level.
At this time, the level of the node c is (2VCC-V
tn) N-channel MOS transistor 205 from level
, And the charge stored in the node a is supplied to the boosted power supply VPP via the N-channel MOS transistor 205. As a result, (d) of FIG.
As shown in (e), the levels of the nodes a and b are:
It is at the same level as the boosted power supply VPP.

【００１９】次に、前記レベル検知回路３１４の従来に
おける具体的構成の一例を図２２に示す。Next, an example of a conventional concrete configuration of the level detection circuit 314 is shown in FIG.

【００２０】図２２において、ソース電位とウエル電位
が昇圧電位であるｐチャンネルトランジスタ５２４は抵
抗５２７と直列に接続し昇圧電源とグランド間に配置さ
れ、ドレインは、しきい値電圧を所望の値に設定したイ
ンバーター５２５を介して内部昇圧電位ジェネレータに
接続し、ゲートは、抵抗５２６と直列に接続し電源電圧
とグランド間に配置した、ゲートとドレインを短絡した
ｐチャンネルトランジスタ５２３のドレインに接続され
ている。In FIG. 22, a p-channel transistor 524 in which the source potential and the well potential are boosted potentials is connected in series with a resistor 527 and arranged between a boosted power supply and ground, and the drain has a threshold voltage of a desired value. The gate is connected to the internal boosted potential generator via the set inverter 525, and the gate is connected to the drain of the p-channel transistor 523 which is connected in series with the resistor 526 and arranged between the power supply voltage and the ground, and whose gate and drain are short-circuited. I have.

【００２１】以上のように構成された従来の半導体集積
回路について、以下、その動作について説明する。The operation of the conventional semiconductor integrated circuit configured as described above will be described below.

【００２２】ｐチャンネルトランジスタ５２３のしきい
値電圧をＶｔ１とすると、ｐチャンネルトランジスタ５
２３のドレイン電位はＶＣＣ−Ｖｔ１となる。ｐチャン
ネルトランジスタ５２４のしきい値電圧をＶｔ２とする
と、昇圧電位がＶＣＣ−Ｖｔ１＋Ｖｔ２に達した時、ト
ランジスタ５２４はオン状態になりトランジスタ５２４
のドレイン電圧は上昇する。しきい値電圧Ｖｔ１、Ｖｔ
２及び抵抗５２６、５２７の抵抗値を調整することによ
り、ｐチャンネルトランジスタ５２４のドレイン電位を
ソース電圧の昇圧電位の変動に連動させることができ
る。Assuming that the threshold voltage of p-channel transistor 523 is Vt1, p-channel transistor 5
The drain potential of 23 becomes VCC-Vt1. Assuming that the threshold voltage of the p-channel transistor 524 is Vt2, when the boosted potential reaches VCC-Vt1 + Vt2, the transistor 524 is turned on and the transistor 524 is turned on.
Drain voltage rises. Threshold voltage Vt1, Vt
2 and the resistance values of the resistors 526 and 527 can be adjusted so that the drain potential of the p-channel transistor 524 can be linked to the fluctuation of the boosted potential of the source voltage.

【００２３】昇圧電位が所望の設定値より高くなった時
には、ｐチャンネルトランジスタ５２４のドレイン電位
は上昇し、インバータ５１４のしきい値電圧以上になる
と、内部昇圧電位ジェネレータを停止させ、昇圧電位が
所望の電位より高くなることを防止することが可能であ
る。When the boosted potential becomes higher than a desired set value, the drain potential of p-channel transistor 524 rises, and when the boosted potential exceeds the threshold voltage of inverter 514, the internal boosted potential generator is stopped, and the boosted potential becomes the desired level. It is possible to prevent the potential from becoming higher than.

【００２４】同様にして、昇圧電位が低下した場合も、
内部昇圧電位ジェネレータを動作させ、昇圧電位が所望
の電位より低くなることを防止することが可能である。Similarly, when the boosted potential decreases,
By operating the internal boosted potential generator, it is possible to prevent the boosted potential from becoming lower than a desired potential.

【００２５】[0025]

【発明が解決しようとする課題】ところで、本発明者等
は、ＲＡＳがロウである期間の昇圧電源リーク電流が、
ＲＡＳがハイである期間（待機時）の昇圧電源リーク電
流よりも増大することを見出した。By the way, the present inventors have found that the boosted power supply leakage current during the period when RAS is low is:
It has been found that the boosted power supply leakage current increases during a period when RAS is high (during standby).

【００２６】このことを図６を用いて説明する。図６は
ワード線ドライバ回路を示したものである。ノード３４
４に昇圧電源が印可されている。ＲＡＳがハイの場合、
ノード３４６、３４７はＧＮＤレベルでＮチャンネルト
ランジスタ３４９がオフ、ノード３４８はハイレベルで
Ｎチャンネルトランジスタ３４３がオンで、ワード線３
４１はＧＮＤレベルに固定されており、昇圧電源のリー
クパスは存在しないので、問題はない。これに対し、Ｒ
ＡＳがロウの場合、ロウアドレスに応じて選択されたワ
ード線ドライバ回路では、ノード３４８がＧＮＤレベル
に遷移してＮチャンネルトランジスタ３４３がオフし、
ノード３４７が昇圧レベルまで立ち上がり、ノード３４
５の電位は昇圧レベルからＮチャンネルトランジスタ３
４９のしきい値Ｖｔを引いた値となる。更に、ロウアド
レスに対応したワード線ドライバ回路では、ノード３４
６に昇圧電源が印可される。ノード３４６と３４５のカ
ップリングによってノード３４５の電位が上昇し、Ｎチ
ャンネルトランジスタ３４２を通じてワード線３４１に
昇圧電源が印可される。ここで、昇圧電源はＮチャンネ
ルトランジスタ３４３を通じてＧＮＤにリークするた
め、待機時よりも昇圧電源リーク電流が増加する。This will be described with reference to FIG. FIG. 6 shows a word line driver circuit. Node 34
4, a step-up power supply is applied. If RAS is high,
Nodes 346 and 347 are at GND level and N-channel transistor 349 is off, node 348 is at high level and N-channel transistor 343 is on and word line 3
Reference numeral 41 is fixed to the GND level, and there is no leak path for the boosted power supply, so there is no problem. In contrast, R
When AS is low, in the word line driver circuit selected according to the row address, the node 348 transitions to the GND level and the N-channel transistor 343 turns off,
Node 347 rises to the boosted level and node 34
The potential of the reference numeral 5 changes from the boosted level to the N-channel transistor 3
This is a value obtained by subtracting the threshold value Vt of 49. Further, in the word line driver circuit corresponding to the row address,
A boost power supply is applied to 6. The potential of the node 345 increases due to the coupling between the nodes 346 and 345, and a boosted power is applied to the word line 341 through the N-channel transistor 342. Here, since the boosted power supply leaks to GND through the N-channel transistor 343, the boosted power supply leak current increases compared to the standby state.

【００２７】しかしながら、前記提案のような昇圧電源
回路の構成では、ＲＡＳのレベル遷移に応じて動作時用
電源電圧発生回路が昇圧電源を発生するため、ファース
トページモードのようにＲＡＳがロウである期間が長い
場合には、待機時用電源電圧発生回路で昇圧電源を供給
しなければならず、従って、ＲＡＳがロウである期間
の、増大した昇圧電源リーク電流を考慮して待機時の昇
圧電源供給能力を高く設定しなければならず、その結
果、待機時での消費電流が増大してしまうという問題を
有していた。However, in the configuration of the boosted power supply circuit as proposed above, the operating power supply voltage generating circuit generates the boosted power supply in response to the RAS level transition, so that RAS is low as in the first page mode. If the period is long, the boosted power supply must be supplied by the standby power supply voltage generation circuit. Therefore, the boosted power supply in the standby state is considered in consideration of the increased boosted power supply leakage current during the period when RAS is low. The supply capacity must be set high, and as a result, there is a problem that current consumption during standby increases.

【００２８】また、上記の様な構成の半導体集積回路に
備えるチャージポンプ回路では、図１４に示す如く、異
なるクロックを供給するクロック供給手段が３つも必要
であり、特に、クロックφ２を供給するクロック供給手
段２０１は、ＶＣＣレベル及び、接地レベルの他に、ハ
イインピーダンス状態を供給する必要があり、複雑な回
路構成が必要であるという問題点を有していた。In the charge pump circuit provided in the semiconductor integrated circuit having the above configuration, as shown in FIG. 14, three clock supply means for supplying different clocks are necessary. In particular, a clock for supplying clock φ2 is required. The supply unit 201 needs to supply a high impedance state in addition to the VCC level and the ground level, and has a problem that a complicated circuit configuration is required.

【００２９】更に、ノードｃが（３ＶＣＣ−Ｖｔｎ）レ
ベルに達するまでに、３段階の昇圧を行なわねばなら
ず、図１５に示す期間ｔ１、ｔ２、ｔ３の如く、各々の
昇圧が十分に行なわれる様に、昇圧を制御する各々のク
ロック間のタイミングにマージンをとらなければならな
い。このため、図１５に示す如く、最初に供給されるク
ロックであるクロックφ２から、ノードｃが（３ＶＣＣ
−Ｖｔｎ）レベルに達し、ノードａに蓄積された電荷が
ＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源
ＶＰＰに供給されるまでに要する期間ｔ４が長く、高周
波数動作が困難であるという問題点を有していた。Further, three stages of boosting must be performed before the node c reaches the (3VCC-Vtn) level, and each boosting is sufficiently performed as in periods t1, t2, and t3 shown in FIG. As described above, a margin must be provided for the timing between the clocks for controlling the boosting. For this reason, as shown in FIG. 15, the node c is set to (3VCC) from the clock φ2 which is the first supplied clock.
−Vtn) level, and the period t4 required for the charge accumulated at the node a to be supplied to the boosted power supply VPP via the N-channel MOS transistor 205 is long, which makes it difficult to operate at a high frequency. Was.

【００３０】加えて、広範囲の電源電圧で動作を行なう
場合、例えば、ＶＣＣ電圧が５．５Ｖから１．８Ｖとい
う範囲である場合には、高電圧５．５Ｖ時に比べて、低
電圧１．８Ｖ時ではトランジスタの駆動能力が著しく小
さくなる。特に、上述した様に、ＮチャネルＭＯＳトラ
ンジスタ２１２の駆動能力は小さく設定されているた
め、図１５に示す如く、ノードａが昇圧されてから、Ｎ
チャネルＭＯＳトランジスタ２１２によってノードｂが
ノードａと同じレベルにイコライズされるのに要する期
間ｔ２、ｔ３が低電圧時には非常に長くなり、高周波数
動作が困難であり、高周波数動作時には、ノードｃの３
段階の昇圧時に、ノードｂがノードａと同じレベルにイ
コライズされる前に次の昇圧が始まり、ノードｂのレベ
ルが十分上がらず、その結果、ノードｃのレベルが十分
上がらず、ノードａに蓄積された電荷がＮチャネルＭＯ
Ｓトランジスタ２０５を介して昇圧電源ＶＰＰに十分供
給されないという問題点を有していた。In addition, when operating with a wide range of power supply voltages, for example, when the VCC voltage is in the range of 5.5V to 1.8V, the low voltage is 1.8V compared to the high voltage 5.5V. In some cases, the driving capability of the transistor is significantly reduced. In particular, as described above, since the driving capability of N-channel MOS transistor 212 is set small, as shown in FIG.
The periods t2 and t3 required for the node b to be equalized to the same level as the node a by the channel MOS transistor 212 become very long at a low voltage, making high-frequency operation difficult.
At the stage of boosting, the next boosting starts before the node b is equalized to the same level as the node a, the level of the node b does not rise sufficiently, and as a result, the level of the node c does not rise sufficiently and the accumulation at the node a occurs. Charge is N-channel MO
There is a problem that the boosted power supply VPP is not sufficiently supplied through the S transistor 205.

【００３１】また、回路動作開始時に、図１５に示す期
間ｔ５の間、ＮチャネルＭＯＳトランジスタ２１２、２
１４はオンしており、プリチャージ手段２０４のＶＣＣ
電源からＮチャネルＭＯＳトランジスタ２１２及びＮチ
ャネルＭＯＳトランジスタ２１５、２１４を通じて接地
電源に貫通電流が生じるという問題点を有していた。At the start of the circuit operation, during the period t5 shown in FIG.
14 is on, and the VCC of the precharge means 204
There is a problem that a through current is generated from the power supply to the ground power supply through the N-channel MOS transistor 212 and the N-channel MOS transistors 215 and 214.

【００３２】更に、前記の従来の半導体集積回路に備え
るレベル検知回路（昇圧電位検知回路）では、その検知
回路自体に、常時、内部昇圧電源からグランドへのリー
クパスが存在していて、内部発生電源ジェネレーターの
動作効率を低下させており、チップ全体の消費電流を増
加させている欠点があった。Further, in the above-described level detecting circuit (boosted potential detecting circuit) provided in the conventional semiconductor integrated circuit, the detecting circuit itself always has a leak path from the internal boosted power supply to the ground. There is a drawback that the operating efficiency of the generator is reduced and the current consumption of the entire chip is increased.

【００３３】即ち、図２２において、ｐチャンネルトラ
ンジスタ５２４のゲート、ソース間電圧は、ｐチャンネ
ルトランジスタ５２４のしきい値電圧Ｖｔ２近傍の値を
とるように設定しているため、ｐチャンネルトランジス
タ５２４は常に微小な電流を流す状態にあり、ｐチャン
ネルトランジスタ５２４のソース電源である内部昇圧電
位ジェネレーターとグランド間にはリーク電流が流れて
る。すなわち、昇圧電位を検知するために、昇圧電位の
レベルが低下し内部昇圧電位ジェネレーターが動作しな
ければならず、消費電流を増加させるいう課題を有して
いた。That is, in FIG. 22, since the voltage between the gate and the source of the p-channel transistor 524 is set to take a value near the threshold voltage Vt2 of the p-channel transistor 524, the p-channel transistor 524 is always A minute current is flowing, and a leak current flows between the internal boosted potential generator, which is the source power supply of the p-channel transistor 524, and the ground. That is, in order to detect the boosted potential, the level of the boosted potential has to be reduced and the internal boosted potential generator has to operate, which has the problem of increasing the current consumption.

【００３４】本発明は前記問題点に鑑み、その目的は、
待機時の消費電流を増加させることなく、昇圧電源や降
圧電源等を安定供給する電源電圧発生回路を提供する点
にある。In view of the above problems, the present invention has
It is another object of the present invention to provide a power supply voltage generating circuit that stably supplies a boosted power supply or a step-down power supply without increasing current consumption during standby.

【００３５】また、本発明の他の目的は、１つのクロッ
ク供給手段でもって高電圧に昇圧できると共に、回路動
作時の消費電力を低減し、低電源電圧時に於いても効率
良く電荷供給を行ない、且つ、高速に動作する昇圧回路
を提供することにある。Another object of the present invention is to increase the voltage to a high voltage by one clock supply means, to reduce power consumption during circuit operation, and to efficiently supply electric charges even at a low power supply voltage. Another object of the present invention is to provide a booster circuit that operates at high speed.

【００３６】更に、本発明の別の目的は、内部発生電源
電位ジェネレータの動作効率を低下させることなく、す
なわち、内部発生電源電位の電位変化なしに内部発生電
源電位を検知し、チップの消費電流低減が可能な半導体
集積回路を提供することにある。Still another object of the present invention is to detect the internally generated power supply potential without lowering the operation efficiency of the internally generated power supply potential generator, that is, without changing the potential of the internally generated power supply potential, and to reduce the current consumption of the chip. It is to provide a semiconductor integrated circuit that can be reduced.

【００３７】[0037]

【課題を解決するための手段】前記問題点を解決するた
めに、請求項１及び請求項２記載の発明の半導体集積回
路では、電源電圧発生回路として、昇圧電源のリーク電
流が流れる経路中に存在するＮチャネルトランジスタ
を、リーク電流を少なく制限できる特性のもので構成す
ることとする。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit, comprising: a power supply voltage generating circuit provided in a path through which a leakage current of a boosted power supply flows; It is assumed that the existing N-channel transistor has a characteristic capable of limiting the leak current to a small value.

【００３８】また、前記問題点を解決するために、請求
項３〜請求項１７記載の発明の半導体集積回路では、昇
圧回路として、前記図１４におけるノードａ及びｃを所
定電位（例えばＶｃｃ）にプリチャージしておき、この
状態で、１個のクロックにより電荷供給手段の出力（即
ち、ノードａ）を前記所定電位の２倍のレベルに昇圧
し、この昇圧した電圧を用いて整流スイッチ制御手段の
出力（即ち、前記ノードｃ）を所定電位の３倍の電位に
昇圧できる構成を採用することとする。In order to solve the above problem, in the semiconductor integrated circuit according to the present invention, the nodes a and c in FIG. 14 are set to a predetermined potential (for example, Vcc) as a booster circuit. In this state, the output (ie, node a) of the charge supply means is boosted to a level twice the predetermined potential by one clock in this state, and the rectified switch control means is used by using the boosted voltage. (That is, the node c) can be boosted to a potential three times as high as a predetermined potential.

【００３９】更に、前記問題点を解決するために、請求
項１８〜請求項２５記載の発明の半導体集積回路では、
昇圧電位検知回路として、検知するチップ内部発生電源
を、ドレインを検知信号とするトランジスタの基板又は
ゲートに接続する構成を採用することにより、電流のリ
ークパスを内部昇圧電源以外の電源，即ち外部電源やそ
の電圧を降圧した電源からグランドへのパスとして、そ
のリーク電流を、従来の昇圧電源からグランドへリーク
する電流に比して、小値に制限することとする。Further, in order to solve the above problem, the semiconductor integrated circuit of the invention according to claims 18 to 25,
As the boosted potential detection circuit, a configuration is used in which a power supply inside the chip to be detected is connected to a substrate or a gate of a transistor whose drain is a detection signal. As a path from the power supply whose voltage is stepped down to the ground, the leak current is limited to a smaller value than the current leaked from the conventional boosted power supply to the ground.

【００４０】即ち、請求項１記載の発明の半導体集積回
路は、動作時に昇圧電源電圧又は昇圧電源から作られる
電圧が印可されるワード線と、待機時に前記ワード線を
接地電位にする制御トランジスタとを備えた半導体集積
回路において、前記制御トランジスタは、そのドレイン
に前記ワード線が接続されると共に、そのゲート及びソ
ースに接地電位レベル又は電源電圧レベルよりも低い電
圧が印可されるＮチャンネルＭＯＳトランジスタより成
り、前記ＮチャンネルＭＯＳトランジスタは、そのゲー
ト長が、半導体集積回路に備える他のＮチャンネルＭＯ
Ｓトランジスタの最小ゲート長よりも長いことを特徴と
する。That is, the semiconductor integrated circuit according to the first aspect of the present invention has a word line to which a boosted power supply voltage or a voltage generated from the boosted power supply is applied during operation, and a control transistor for setting the word line to a ground potential during standby. In the semiconductor integrated circuit, the control transistor has a drain connected to the word line and an N-channel MOS transistor having a gate and a source to which a voltage lower than a ground potential level or a power supply voltage level is applied. The gate length of the N-channel MOS transistor is different from that of another N-channel MOS transistor provided in the semiconductor integrated circuit.
It is longer than the minimum gate length of the S transistor.

【００４１】また、請求項２記載の発明の半導体集積回
路は、動作時に昇圧電源電圧又は昇圧電源から作られる
電圧が印可されるワード線と、待機時に前記ワード線を
接地電位にする制御トランジスタとを備えた半導体集積
回路において、前記制御トランジスタは、そのソースに
前記ワード線が接続されると共に、そのゲートに昇圧電
源電圧又は昇圧電源から作られる電圧が印可され、その
ドレインに接地電位レベル又は電源電圧レベルよりも低
い電圧が印可されるＰチャンネルＭＯＳトランジスタよ
り成り、前記ＰチャンネルＭＯＳトランジスタは、その
ゲート長が、半導体集積回路に備える他のＰチャンネル
ＭＯＳトランジスタの最小ゲート長よりも長いことを特
徴とする。According to a second aspect of the present invention, there is provided a semiconductor integrated circuit, comprising: a word line to which a boosted power supply voltage or a voltage generated from the boosted power supply is applied during operation; and a control transistor for setting the word line to a ground potential during standby. In the semiconductor integrated circuit, the control transistor has the source connected to the word line, the gate applied with a boosted power supply voltage or a voltage generated from the boosted power supply, and the drain connected to the ground potential level or the power supply. A P-channel MOS transistor to which a voltage lower than a voltage level is applied, wherein the P-channel MOS transistor has a gate length longer than a minimum gate length of another P-channel MOS transistor provided in the semiconductor integrated circuit. And

【００４２】請求項３記載の半導体集積回路の構成は、
昇圧端子に接続される整流スイッチと、前記整流スイッ
チに電荷を供給する電荷供給手段と、前記整流スイッチ
を制御する整流スイッチ制御手段と、クロックを供給す
るクロック供給手段と、前記電荷供給手段及び整流スイ
ッチ制御手段の各出力を所定電圧にプリチャージするプ
リチャージ手段とを備え、前記電荷供給手段は、前記ク
ロック供給手段のクロックの入力により、出力の電位が
昇圧される構成であり、前記整流スイッチ制御手段は、
前記電荷供給手段の出力により、出力の電位が前記電荷
供給手段の出力電位を越える電位に昇圧されて、前記整
流スイッチをＯＮさせる構成であることを特徴とする。According to a third aspect of the present invention, there is provided a semiconductor integrated circuit comprising:
A rectifying switch connected to a boosting terminal, a charge supply unit for supplying charge to the rectification switch, a rectification switch control unit for controlling the rectification switch, a clock supply unit for supplying a clock, the charge supply unit, and rectification A precharge unit for precharging each output of the switch control unit to a predetermined voltage, wherein the charge supply unit is configured to increase an output potential by inputting a clock of the clock supply unit; The control means
The output of the charge supply means raises the potential of the output to a potential exceeding the output potential of the charge supply means and turns on the rectifying switch.

【００４３】また、請求項４記載の半導体集積回路の構
成は、第１の電源と、前記第１の電源よりも電圧の低い
第２の電源と、クロックを供給するクロック供給手段
と、前記第１の電源に接続されるプリチャージ手段と、
出力に前記プリチャージ手段のプリチャージ電荷が蓄積
されると共に、前記クロック供給手段のクロックの入力
により前記出力の電位が昇圧される電荷供給手段と、出
力に前記プリチャージ手段が接続され、前記電荷供給手
段の出力により前記出力の電位が昇圧される整流スイッ
チ制御手段と、前記第２の電源に接続され、前記クロッ
ク供給手段のクロックの入力により前記整流スイッチ手
段を初期状態にリセットするリセット手段と、前記電荷
供給手段の出力に接続され、前記整流スイッチ手段の出
力により制御される整流スイッチとを備え、前記整流ス
イッチの出力は、前記第１の電源の電位よりも高い昇圧
電位であることを特徴とする。Also, in the configuration of the semiconductor integrated circuit according to the present invention, the first power supply, a second power supply lower in voltage than the first power supply, clock supply means for supplying a clock, A precharge means connected to one power supply;
A charge supply means for accumulating a precharge charge of the precharge means at an output, a charge supply means for increasing a potential of the output by a clock input of the clock supply means, and an output connected to the precharge means; Rectifier switch control means for increasing the potential of the output by the output of the supply means, and reset means connected to the second power supply and resetting the rectification switch means to an initial state by input of a clock of the clock supply means; A rectifier switch connected to the output of the charge supply means and controlled by the output of the rectifier switch means, wherein the output of the rectifier switch is a boosted potential higher than the potential of the first power supply. Features.

【００４４】更に、請求項５記載の発明は、前記請求項
４記載の半導体集積回路において、電荷供給手段は、キ
ャパシタと、クロック供給手段のクロックを入力して前
記キャパシタを駆動するドライバとを備えることを特徴
とする。According to a fifth aspect of the present invention, in the semiconductor integrated circuit according to the fourth aspect, the charge supply means includes a capacitor, and a driver for inputting a clock of the clock supply means and driving the capacitor. It is characterized by the following.

【００４５】加えて、請求項６記載の発明は、前記請求
項４記載の半導体集積回路において、整流スイッチ制御
手段は、ＰチャネルＭＯＳトランジスタと、キャパシタ
と、ダイオードとを備え、前記ＰチャネルＭＯＳトラン
ジスタのソース及び基板端子は電荷供給手段に接続さ
れ、前記ＰチャネルＭＯＳトランジスタのドレインは前
記キャパシタの第１の電極及びリセット手段に接続さ
れ、前記ＰチャネルＭＯＳトランジスタのゲートは、所
定の電位に接続され、前記キャパシタの第２の電極は整
流スイッチに接続され、前記ダイオードの入力は電荷供
給手段の出力に接続され、前記ダイオードの出力は前記
キャパシタの第２の電極に接続されることを特徴とす
る。According to a sixth aspect of the present invention, in the semiconductor integrated circuit of the fourth aspect, the rectification switch control means includes a P-channel MOS transistor, a capacitor, and a diode, and the P-channel MOS transistor Are connected to the charge supply means, the drain of the P-channel MOS transistor is connected to the first electrode of the capacitor and the reset means, and the gate of the P-channel MOS transistor is connected to a predetermined potential. , A second electrode of the capacitor is connected to a rectifying switch, an input of the diode is connected to an output of a charge supply unit, and an output of the diode is connected to a second electrode of the capacitor. .

【００４６】更に加えて、請求項７記載の発明は、前記
請求項６記載の半導体集積回路において、リセット手段
は、ソースが第２の電源に接続され、ゲートがクロック
供給手段の出力に接続された第１のＮチャネルＭＯＳト
ランジスタと、ソースが前記第１のＮチャネルＭＯＳト
ランジスタのドレインに接続され、ゲートが第１の電源
に接続され、ドレインが整流スイッチ制御手段のキャパ
シタの第１の電極に接続された第２のＮチャネルＭＯＳ
トランジスタとを備えることを特徴とする。According to a seventh aspect of the present invention, in the semiconductor integrated circuit of the sixth aspect, the reset means has a source connected to the second power supply and a gate connected to the output of the clock supply means. A first N-channel MOS transistor, a source connected to a drain of the first N-channel MOS transistor, a gate connected to a first power supply, and a drain connected to a first electrode of a capacitor of the rectifying switch control means. Connected second N-channel MOS
And a transistor.

【００４７】請求項８記載の発明は、前記請求項７記載
の半導体集積回路において、ダイオードは、ゲート及び
ドレインが電荷供給手段の出力に接続され、ソースはキ
ャパシタの第２の電極に接続された第３のＮチャネルＭ
ＯＳトランジスタより成ることを特徴とする。According to an eighth aspect of the present invention, in the semiconductor integrated circuit according to the seventh aspect, the diode has a gate and a drain connected to an output of the charge supply means, and a source connected to the second electrode of the capacitor. Third N channel M
It is characterized by comprising an OS transistor.

【００４８】また、請求項９記載の発明は、前記請求項
４記載の半導体集積回路において、プリチャージ手段
は、ドレイン及びゲートが第１の電源に接続され、ソー
スが電荷供給手段の出力に接続された第４のＮチャネル
ＭＯＳトランジスタより成ることを特徴とする。According to a ninth aspect of the present invention, in the semiconductor integrated circuit of the fourth aspect, the precharge means has a drain and a gate connected to the first power supply, and a source connected to the output of the charge supply means. And a fourth N-channel MOS transistor.

【００４９】更に、請求項１０記載の発明は、前記請求
項６記載の半導体集積回路において、整流スイッチは、
ドレインが電荷供給手段の出力に接続され、ゲートが整
流スイッチ手段のキャパシタの第２の電極に接続された
第５のＮチャネルＭＯＳトランジスタより成ることを特
徴とする。Further, according to a tenth aspect of the present invention, in the semiconductor integrated circuit according to the sixth aspect, the rectifying switch comprises:
A fifth N-channel MOS transistor having a drain connected to the output of the charge supply means and a gate connected to the second electrode of the capacitor of the rectifying switch means.

【００５０】加えて、請求項１１記載の半導体集積回路
は、前記請求項４記載の半導体集積回路を２組備えると
共に、前記２組の半導体集積回路に各々備えるプリチャ
ージ手段のプリチャージ電位を昇圧する昇圧手段を備
え、前記２組の半導体集積回路に備える各々の整流スイ
ッチの出力同志が接続されることを特徴とする。In addition, the semiconductor integrated circuit according to the eleventh aspect includes two sets of the semiconductor integrated circuits according to the fourth aspect, and boosts a precharge potential of precharge means provided in each of the two sets of the semiconductor integrated circuits. The output of each rectifier switch provided in the two sets of semiconductor integrated circuits is connected.

【００５１】更に加えて、請求項１２記載の発明は、前
記請求項１１記載の半導体集積回路において、昇圧手段
を特定し、その昇圧手段は、第６のＮチャネルＭＯＳト
ランジスタと、第７のＮチャネルＭＯＳトランジスタと
を備え、前記第６のＮチャネルＭＯＳトランジスタと前
記第７のＮチャネルＭＯＳトランジスタとの両ドレイン
は、第１の電源に接続され、前記第６のＮチャネルＭＯ
Ｓトランジスタのソースは、前記２組の半導体集積回路
のうち一方の半導体集積回路に備える電荷供給手段の出
力に接続され、前記第７のＮチャネルＭＯＳトランジス
タのソースは、前記２組の半導体集積回路のうち他方の
半導体集積回路に備える電荷供給手段の出力に接続さ
れ、前記第６のＮチャネルＭＯＳトランジスタのゲート
は、前記第２の半導体集積回路に備える電荷供給手段の
出力に接続され、前記第７のＮチャネルＭＯＳトランジ
スタのゲートは、前記第１の半導体集積回路に備える電
荷供給手段の出力に接続されることを特徴とする。According to a twelfth aspect of the present invention, in the semiconductor integrated circuit according to the eleventh aspect, the boosting means is specified, and the boosting means comprises a sixth N-channel MOS transistor and a seventh N-channel MOS transistor. A drain of the sixth N-channel MOS transistor and a drain of the seventh N-channel MOS transistor are connected to a first power supply;
The source of the S transistor is connected to the output of the charge supply means provided in one of the two sets of semiconductor integrated circuits, and the source of the seventh N-channel MOS transistor is connected to the two sets of semiconductor integrated circuits. And the gate of the sixth N-channel MOS transistor is connected to the output of the charge supply means provided in the second semiconductor integrated circuit, and the gate of the sixth N-channel MOS transistor is connected to the output of the charge supply means provided in the second semiconductor integrated circuit. The gate of the N-channel MOS transistor of No. 7 is connected to the output of the charge supply means provided in the first semiconductor integrated circuit.

【００５２】請求項１３記載の発明は、前記請求項１２
記載の半導体集積回路において、２組の昇圧回路に備え
るクロック供給手段は、各々、その出力するクロック
が、互いに、前記２組の半導体集積回路に各々備える電
荷供給手段の出力の電位を同時に昇圧しないように設定
されていることを特徴とする。The invention according to claim 13 is the invention according to claim 12.
In the semiconductor integrated circuit described above, the clock supply means provided in the two sets of booster circuits do not simultaneously boost the potentials of the outputs of the charge supply means provided in the two sets of semiconductor integrated circuits. Is set as follows.

【００５３】請求項１４記載の発明は、前記請求項１２
記載の半導体集積回路において、２組の半導体集積回路
に備える整流スイッチ制御手段は、各々、更にキャパシ
タと、第８のＮチャネルＭＯＳトランジスタとを備え、
前記キャパシタは、電荷供給手段とＰチャネルＭＯＳト
ランジスタのソースとの間に配置され、前記第８のＮチ
ャネルＭＯＳトランジスタは、ドレインが第１の電源に
接続され、ソースがＰチャネルＭＯＳトランジスタのソ
ースに接続され、ゲートが他方の半導体集積回路の電荷
供給手段の出力に接続されることを特徴とする。According to a fourteenth aspect, in the twelfth aspect,
In the semiconductor integrated circuit described above, the rectification switch control means provided in the two sets of semiconductor integrated circuits each further includes a capacitor and an eighth N-channel MOS transistor,
The capacitor is disposed between a charge supply unit and a source of a P-channel MOS transistor. The eighth N-channel MOS transistor has a drain connected to a first power supply and a source connected to a source of the P-channel MOS transistor. And the gate is connected to the output of the charge supply means of the other semiconductor integrated circuit.

【００５４】また、請求項１５記載の発明は、前記請求
項６記載の半導体集積回路において、所定の電位は、第
１の電源の電位であることを特徴とする。According to a fifteenth aspect of the present invention, in the semiconductor integrated circuit according to the sixth aspect, the predetermined potential is a potential of the first power supply.

【００５５】更に、請求項１６記載の発明は、前記請求
項８、請求項９、請求項１０、請求項１２又は請求項１
４記載の半導体集積回路において、第３〜第８のＮチャ
ネルＭＯＳトランジスタのしきい値は、第１及び第２の
ＮチャネルＭＯＳトランジスタのしきい値よりも低い値
に設定されることを特徴とする。Further, the invention according to claim 16 is the invention according to claim 8, claim 9, claim 10, claim 12, or claim 1.
5. The semiconductor integrated circuit according to 4, wherein the threshold values of the third to eighth N-channel MOS transistors are set to values lower than the threshold values of the first and second N-channel MOS transistors. I do.

【００５６】加えて、請求項１７記載の発明は、前記請
求項４、請求項７、請求項１２、請求項１４又は請求項
１５記載の半導体集積回路において、第１の電源は、外
部電源、又は、内部電源発生回路により生成した前記外
部電源より高い電位を持つ電源であり、第２の電源の電
位は、接地電位であることを特徴とする。In addition, the invention according to claim 17 is the semiconductor integrated circuit according to claim 4, claim 7, claim 12, claim 14, or claim 15, wherein the first power supply is an external power supply, Alternatively, the power supply has a higher potential than the external power supply generated by the internal power supply generation circuit, and the potential of the second power supply is a ground potential.

【００５７】また、請求項１８記載の発明の半導体集積
回路の昇圧電位検知回路は、ソースが第１の電源に接続
され、ドレインが抵抗又はトランジスタを介してグラン
ドに接続され、ウエル電位がチップ内部で発生する昇圧
電源電位であり、ゲート電位が自身のしきい値電圧分だ
け前記第１の電源の電位より低い第１のｐチャンネルト
ランジスタを備え、前記第１のｐチャンネルトランジス
タのドレインの電位を昇圧電位検知信号とすることを特
徴とする。Further, in the boosted potential detecting circuit of the semiconductor integrated circuit according to the present invention, the source is connected to the first power supply, the drain is connected to the ground via a resistor or a transistor, and the well potential is set inside the chip. A first p-channel transistor whose gate potential is lower than the potential of the first power supply by its own threshold voltage, and the potential of the drain of the first p-channel transistor is It is a boosted potential detection signal.

【００５８】更に、請求項１９記載の発明では、前記請
求項１８記載の半導体集積回路において、別途、ソース
が第１の電源に接続され、ドレインが抵抗又はトランジ
スタを介してグランドに接続され、ゲートとドレインと
を短絡した第２のｐチャンネルトランジスタを備え、第
１のｐチャンネルトランジスタのゲートは、前記第２の
ｐチャンネルトランジスタのドレインに接続されること
を特徴とする。According to a nineteenth aspect of the present invention, in the semiconductor integrated circuit according to the eighteenth aspect, the source is separately connected to the first power supply, the drain is connected to the ground via a resistor or a transistor, and the gate is connected separately. And a second p-channel transistor having a drain and a drain short-circuited, wherein the gate of the first p-channel transistor is connected to the drain of the second p-channel transistor.

【００５９】加えて、請求項２０記載の発明では、前記
請求項１８記載の半導体集積回路において、第１のｐチ
ャンネルトランジスタに直列に接続されて電源電圧とグ
ランド間に配置されたトランジスタはｎチャンネルトラ
ンジスタであり、前記ｎチャンネルトランジスタのゲー
ト電位は、昇圧電源電位であることを特徴とする。According to a twentieth aspect of the present invention, in the semiconductor integrated circuit according to the eighteenth aspect, the transistor connected in series with the first p-channel transistor and disposed between the power supply voltage and the ground is an n-channel transistor. And a gate potential of the n-channel transistor is a boosted power supply potential.

【００６０】更に加えて、請求項２１記載の発明の半導
体集積回路では、ソースが第１の電源に接続され、ドレ
インが抵抗又はトランジスタを介してグランドに接続さ
れ、ウエル電位がチップ内部で発生する昇圧電源電位で
ある第３のｐチャンネルトランジスタと、ソースが第１
の電源に接続され、ドレインが抵抗又はトランジスタを
介してグランドに接続され、ゲートとドレインとを短絡
した第４のｐチャンネルトランジスタと、前記第３のｐ
チャンネルトランジスタのドレイン及び前記第４のｐチ
ャンネルトランジスタのドレインを入力し、出力を昇圧
電位検知信号とする電圧比較器とを備えたことを特徴と
する。In addition, in the semiconductor integrated circuit according to the present invention, the source is connected to the first power supply, the drain is connected to the ground via a resistor or a transistor, and a well potential is generated inside the chip. A third p-channel transistor of a boosted power supply potential and a source of the first p-channel transistor
A fourth p-channel transistor whose drain is connected to ground via a resistor or a transistor, and whose gate and drain are short-circuited;
A voltage comparator to which the drain of the channel transistor and the drain of the fourth p-channel transistor are input and whose output is a boosted potential detection signal.

【００６１】また、請求項２２記載の発明では、前記請
求項２１記載の半導体集積回路において、第３のｐチャ
ンネルトランジスタに直列に接続されて第１の電源電圧
とグランド間に配置されたトランジスタは、ｎチャンネ
ルトランジスタであり、前記ｎチャンネルトランジスタ
のゲート電位は、昇圧電源電位であることを特徴とす
る。According to a twenty-second aspect of the present invention, in the semiconductor integrated circuit of the twenty-first aspect, the transistor connected in series with the third p-channel transistor and arranged between the first power supply voltage and the ground is , N-channel transistors, and the gate potential of the n-channel transistors is a boosted power supply potential.

【００６２】更に、請求項２３記載の発明の半導体集積
回路では、ソースが第１の電源に接続され、ドレインが
抵抗又はトランジスタを介してグランドに接続され、ゲ
ート電位がチップ内部で発生する昇圧電源電位である第
１のｎチャンネルトランジスタと、抵抗又はトランジス
タを介してグランドに接続した第５のｐチャンネルトラ
ンジスタと、ソースが第１の電源に接続され、ドレイン
が抵抗又はトランジスタを介してグランドに接続され、
ゲートとドレインとを短絡した第６のｐチャンネルトラ
ンジスタとを備え、前記第１のｎチャンネルトランジス
タのドレインは、前記第５のｐチャンネルトランジスタ
のソースに接続され、前記第５のｐチャンネルトランジ
スタのゲートは、前記第６のｐチャンネルトランジスタ
のドレインに接続され、前記第５のｐチャンネルトラン
ジスタのドレインの電位を昇圧電位検知信号とすること
を特徴とする。Further, in the semiconductor integrated circuit according to the twenty-third aspect, the source is connected to the first power source, the drain is connected to the ground via a resistor or a transistor, and the gate potential is generated inside the chip. A first n-channel transistor at a potential, a fifth p-channel transistor connected to ground via a resistor or transistor, a source connected to the first power supply, and a drain connected to ground via a resistor or transistor And
A sixth p-channel transistor having a gate and a drain short-circuited, a drain of the first n-channel transistor being connected to a source of the fifth p-channel transistor, and a gate of the fifth p-channel transistor Is connected to the drain of the sixth p-channel transistor, and uses the potential of the drain of the fifth p-channel transistor as a boosted potential detection signal.

【００６３】加えて、請求項２４記載の発明の半導体集
積回路では、前記ソースがグランドに接続され、ドレイ
ンが抵抗又はトランジスタを介して第１の電源に接続さ
れ、ウエル電位がチップ内部で発生する基板電源電位で
あり、ゲート電位が自身のしきい値近傍の電位である第
２のｎチャンネルトランジスタを備え、前記第２のｎチ
ャンネルトランジスタのドレインの電位を基板電位検知
信号とすることを特徴とする。In addition, in the semiconductor integrated circuit according to claim 24, the source is connected to the ground, the drain is connected to the first power supply via a resistor or a transistor, and a well potential is generated inside the chip. A second n-channel transistor having a substrate power supply potential and a gate potential close to its own threshold voltage, wherein a potential of a drain of the second n-channel transistor is used as a substrate potential detection signal. I do.

【００６４】更に加えて、請求項２５記載の発明では、
前記請求項２４記載の半導体集積回路において、別途、
ソースがグランドに接続され、ドレインが抵抗又はトラ
ンジスタを介して第１の電源に接続され、ゲートとソー
スとが短絡され、ウエル電位が接地電位である第３のｎ
チャンネルトランジスタを備え、前記第２のｎチャンネ
ルトランジスタのゲートは、前記第３のｎチャンネルト
ランジスタのドレインに接続されることを特徴とする。Further, in the invention according to claim 25,
25. The semiconductor integrated circuit according to claim 24, wherein
The source is connected to the ground, the drain is connected to the first power supply via a resistor or a transistor, the gate and the source are short-circuited, and the third n whose well potential is the ground potential
A channel transistor, wherein a gate of the second n-channel transistor is connected to a drain of the third n-channel transistor.

【００６５】[0065]

【作用】前記の構成により、請求項１及び請求項２記載
の発明では、動作時にワード線からトランジスタを通じ
て電流がリークする場合でも、そのトランジスタのゲー
ト長が他のトランジスタよりも長く設定されていて、そ
のトランジスタを通じるリーク電流量が少なく制限され
るので、半導体集積回路全体の動作にはほとんど影響を
与えずに、昇圧電源リーク電流のみを削減できる。According to the above construction, even when a current leaks from a word line through a transistor during operation, the gate length of the transistor is set longer than the other transistors. Since the amount of leakage current flowing through the transistor is limited to a small amount, only the boosted power supply leakage current can be reduced without substantially affecting the operation of the entire semiconductor integrated circuit.

【００６６】また、請求項３〜請求項１０、請求項１５
及び請求項１７記載の発明では、予め、電荷供給手段の
出力及び整流スイッチ制御手段の出力がプリチャージ手
段により所定電圧にプリチャージされる。Further, claims 3 to 10 and claim 15
The output of the charge supply means and the output of the rectification switch control means are precharged to a predetermined voltage by the precharge means in advance.

【００６７】その後、クロック供給手段からクロックが
前記電荷供給手段に供給されると、電荷供給手段の出力
が前記所定電圧の所定倍のレベルに昇圧され、これに続
いて、整流スイッチ制御手段の出力が前記昇圧された電
荷供給手段の出力により更に所定電圧の所定倍のレベル
に昇圧されて、この昇圧された電圧により整流スイッチ
がＯＮ動作する。従って、１つのクロック制御手段のみ
によって昇圧回路を構成することができる。Thereafter, when a clock is supplied from the clock supply means to the charge supply means, the output of the charge supply means is boosted to a level which is a predetermined multiple of the predetermined voltage. Is further boosted to a predetermined multiple of the predetermined voltage by the output of the boosted charge supply means, and the rectified switch is turned ON by the boosted voltage. Therefore, a booster circuit can be constituted by only one clock control means.

【００６８】また、請求項１１〜請求項１４記載の発明
では、第１のクロックと第２のクロックからは互いに論
理的なＬｏｗレベルがオーバラップしないクロックが供
給される。論理的なＬｏｗレベルは第２の電源レベルで
あり、論理的なＨｉｇｈレベルは第１の電源レベルであ
る。According to the present invention, clocks whose logical Low levels do not overlap with each other are supplied from the first clock and the second clock. The logical Low level is the second power supply level, and the logical High level is the first power supply level.

【００６９】第１のクロックが第１の電源レベルから、
第２の電源レベルに遷移すると、２組の昇圧回路の内、
第１の昇圧回路に備わる第１のＮチャネルＭＯＳトラン
ジスタがオフし、第１の昇圧回路に備わる第１の電荷供
給手段に備わるドライバが、第１の電荷供給手段に備わ
る第１のキャパシタの第１の電極を第２の電源レベルか
ら第１の電源レベルに遷移させる。When the first clock changes from the first power supply level,
When transitioning to the second power supply level, of the two booster circuits,
The first N-channel MOS transistor provided in the first booster circuit is turned off, and the driver provided in the first charge supply means provided in the first booster circuit uses the driver of the first capacitor provided in the first charge supply means. One electrode transitions from the second power supply level to the first power supply level.

【００７０】これにより、予め、第６のＮチャネルＭＯ
Ｓトランジスタによって第１の電源レベルにプリチャー
ジされていた第１の電荷供給手段の出力が第１の電源レ
ベルの２倍のレベルに昇圧され、また、予め、第８のＮ
チャネルＭＯＳトランジスタによって第１の電源レベル
にプリチャージされていた第１の昇圧回路の第１の整流
スイッチ制御手段に備わる第３のキャパシタの第２の電
極も第１の電源レベルの２倍のレベルに昇圧される。As a result, the sixth N-channel MO
The output of the first charge supply means, which has been precharged to the first power supply level by the S transistor, is boosted to a level twice as high as the first power supply level.
The second electrode of the third capacitor provided in the first rectifying switch control means of the first booster circuit, which has been precharged to the first power supply level by the channel MOS transistor, is also at a level twice the first power supply level. Is boosted.

【００７１】これにより、第１の昇圧回路の第１の整流
スイッチ制御手段に備わるＰチャネルＭＯＳトランジス
タがオンし、第１の昇圧回路の第１の整流スイッチ制御
手段に備わる第２のキャパシタの第１の電極が、第２の
電源レベルから第１の電源レベルの２倍のレベルに遷移
する。As a result, the P-channel MOS transistor provided in the first rectifier switch control means of the first booster circuit is turned on, and the second capacitor of the second capacitor provided in the first rectifier switch control means of the first booster circuit is turned on. One electrode transitions from the second power supply level to twice the level of the first power supply level.

【００７２】これにより、予め、第１の昇圧回路の第１
の整流スイッチ制御手段に備わるダイオードによって第
１の電源レベルよりＮチャネルＭＯＳトランジスタのし
きい値だけ低いレベルにプリチャージされていた第１の
昇圧回路の第１の整流スイッチ制御手段に備わる第２の
キャパシタの第２の電極が、第１の電源レベルの３倍の
レベルよりＮチャネルＭＯＳトランジスタのしきい値だ
け低いレベルに昇圧される。As a result, the first booster circuit first
The second rectifying switch control means of the first booster circuit, which has been precharged to a level lower than the first power supply level by the threshold value of the N-channel MOS transistor by the diode provided in the rectifying switch control means. The second electrode of the capacitor is boosted to a level lower than three times the first power supply level by the threshold value of the N-channel MOS transistor.

【００７３】これにより、第１の昇圧回路に備わる整流
スイッチがオンし、第１の電源レベルの２倍のレベルに
昇圧された第１の電荷供給手段の出力が、第１の昇圧回
路に備わる第１の整流スイッチを通じて昇圧電源に出力
される。As a result, the rectifier switch provided in the first booster circuit is turned on, and the output of the first charge supply means boosted to twice the first power supply level is provided in the first booster circuit. Output to the boost power supply through the first rectifier switch.

【００７４】ここで、特に請求項１６記載の発明では、
第３から第８のＮチャネルＭＯＳトランジスタのしきい
値が、他の第１及び第２のＮチャネルＭＯＳトランジス
タのしきい値よりも低く製造されるので、第１の電源レ
ベルの３倍のレベルよりＮチャネルＭＯＳトランジスタ
のしきい値だけ低いレベルに昇圧される第１の昇圧回路
に備わる第１の整流スイッチのゲートレベルをより高い
レベルにすることが可能であると共に、第１の整流スイ
ッチの出力レベルをより高いレベルにすることが可能で
ある。Here, in particular, in the invention of claim 16,
Since the threshold values of the third to eighth N-channel MOS transistors are manufactured lower than the threshold values of the other first and second N-channel MOS transistors, the level is three times the first power supply level. The gate level of the first rectifier switch provided in the first booster circuit, which is boosted to a level lower by the threshold value of the N-channel MOS transistor, can be set to a higher level, and the gate voltage of the first rectifier switch can be increased. It is possible to make the output level higher.

【００７５】以上の動作の間、第２のクロックは第１の
電源レベルを保ち、第２の昇圧回路に備わる第２の電荷
供給手段の出力は、第７のＮチャネルＭＯＳトランジス
タによって第１の電源レベルにプリチャージされ、第２
の昇圧回路に備わる第２の整流スイッチのゲートは、第
２の昇圧回路の第２の整流スイッチ制御手段に備わるダ
イオードによって第１の電源レベルよりＮチャネルＭＯ
Ｓトランジスタのしきい値だけ低いレベルにプリチャー
ジされ、第２の整流スイッチはオフしている。During the above operation, the second clock maintains the first power supply level, and the output of the second charge supply means provided in the second booster circuit is supplied to the first N-channel MOS transistor by the first N-channel MOS transistor. Precharged to power supply level,
The gate of the second rectifier switch provided in the booster circuit is connected to the N-channel MOSFET from the first power supply level by a diode provided in the second rectifier switch control means of the second booster circuit.
The transistor is precharged to a level lower by the threshold value of the S transistor, and the second rectifying switch is off.

【００７６】第２のクロックが第１の電源レベルから、
第２の電源レベルに遷移する時も以上と同様である。よ
って、プリチャージ手段によりプリチャージされた電位
を更に高く昇圧して、昇圧効率を高めることができる。When the second clock changes from the first power supply level,
The same applies to the transition to the second power supply level. Therefore, the potential precharged by the precharge means can be further boosted to increase the boosting efficiency.

【００７７】ここで、特に、請求項１４記載の発明で
は、別途付加したキャパシタ及び第８のＮチャネルＭＯ
Ｓトランジスタにより、電荷供給手段の出力側と整流ス
イッチ制御手段の出力側とを別系統にできるので、整流
スイッチがＯＮ動作しても、整流スイッチ制御手段の出
力側の昇圧電位が電荷供給手段の出力側の電位により低
下することが確実に防止され、昇圧電源への電荷供給を
効率良く行うことが可能である。Here, in particular, in the invention according to claim 14, a separately added capacitor and an eighth N-channel MO are provided.
Since the output side of the charge supply means and the output side of the rectification switch control means can be separated by the S transistor, the boosted potential on the output side of the rectification switch control means can be maintained even if the rectification switch is turned ON. It is reliably prevented from being lowered by the potential on the output side, and it is possible to efficiently supply charges to the boosted power supply.

【００７８】また、請求項１８〜請求項２５記載の発明
では、チップ内部発生の昇圧電源と他電源との間にリー
クパスを作ることなく、内部発生昇圧電源の電位の検知
を可能にするので、リーク電流が従来に比して少なく制
限され、よってチップ内部発生電源ジェネレータの動作
効率を高めながら内部発生昇圧電源の電位を所望の設定
電圧範囲内に制御することが可能である。According to the inventions of claims 18 to 25, the potential of the internally generated boosted power supply can be detected without forming a leak path between the boosted power supply generated inside the chip and another power supply. Leakage current is limited less than in the prior art, so that it is possible to control the potential of the internally generated boosted power supply within a desired set voltage range while increasing the operating efficiency of the internally generated power supply generator.

【００７９】特に、請求項２０及び請求項２２記載の発
明では、昇圧電位検知信号となるｐチャンネルトランジ
スタのドレインの電位が、昇圧電源の電位の変化に敏感
に反応するので、内部発生昇圧電源の電位の検知感度が
高くなる。In particular, in the present invention, the potential of the drain of the p-channel transistor serving as the boosted potential detection signal is sensitive to a change in the potential of the boosted power supply. The potential detection sensitivity is increased.

【００８０】[0080]

【実施例】以下、実施例により本発明を具体的に説明す
ると共に、本発明に関連する技術を提案例により具体的
に説明する。先ず、本発明に関連する技術の提案例を説
明する。 （第１の提案例）図１は本発明に関連する技術の第１の
提案例における電源電圧発生回路の構成を示すものであ
る。EXAMPLES Hereinafter, the present invention will be described in detail with reference to examples, and the technology related to the present invention will be specifically described with reference to proposed examples. First, a proposal example of a technique related to the present invention will be described. (First Proposed Example) FIG. 1 shows a configuration of a power supply voltage generating circuit in a first proposed example of a technique related to the present invention.

【００８１】図１（ｂ）に示すように、昇圧電源消費電
流（ＩＰＰ）は、ロウアドレスストローブ信号（以下、
ＲＡＳという）がハイからロウへ遷移することによって
開始されるワード線の充電と、ＲＡＳがロウからハイへ
遷移することによって開始されるレベルシフタのリセッ
ト等で主に消費される。このように、ＩＰＰはＲＡＳの
周期ＴＲＣに同期している。As shown in FIG. 1B, the boosted power consumption current (IPP) is determined by a row address strobe signal (hereinafter, referred to as IPP).
RAS) changes from high to low, and is mainly consumed by resetting of a level shifter started by RAS changing from low to high, and the like. Thus, the IPP is synchronized with the RAS cycle TRC.

【００８２】０．５ｎｍルールで設計した１６Ｍｂｉｔ
ＤＲＡＭにおけるＲＡＳの状態に関するＩＰＰを図１
（ｃ）に示す。ＲＡＳの周期ＴＲＣが１５０ｎｓの場合
は、ＶＣＣ＝３．３ＶでＩＰＰ＝１０ｍＡを消費する。
ＲＡＳがロウレベルの期間はＩＰＰ＝５０ｕＡ、ＲＡＳ
がハイレベルの期間はＩＰＰ＝２ｕＡ程度の電流を消費
する。16 Mbit designed according to the 0.5 nm rule
FIG. 1 shows an IPP relating to the state of RAS in a DRAM.
It is shown in (c). When the RAS cycle TRC is 150 ns, IPP = 10 mA is consumed at VCC = 3.3 V.
When RAS is at low level, IPP = 50 uA, RAS
Consumes a current of about IPA = 2 uA during the high level period.

【００８３】そこで、ＩＰＰを最も消費するＲＡＳのレ
ベル遷移時に同期して、昇圧電源電圧を供給するための
電源電圧発生回路と、ＲＡＳがロウの期間のみ動作する
電源電圧発生回路と、ＲＡＳがハイの期間のみ動作する
電源電圧発生回路との３系統の電源電圧発生回路で昇圧
電源回路を構成すれば、待機時（ＲＡＳがハイレベルの
期間）の昇圧電源リーク電流に対して最小限の供給能力
を有する昇圧電源発生回路、すなわち、待機時の電流消
費量が最小の昇圧電源発生回路が実現できる。この昇圧
電源発生回路を図１（ａ）示す。Therefore, a power supply voltage generating circuit for supplying a boosted power supply voltage, a power supply voltage generating circuit that operates only when RAS is low, and a RAS high If the boosted power supply circuit is composed of a power supply voltage generating circuit and a power supply voltage generating circuit that operates only during the period, the minimum supply capability for the boosted power supply leakage current during standby (when RAS is at a high level) , That is, a boosted power generation circuit that consumes the least amount of current during standby. FIG. 1A shows this boosted power generation circuit.

【００８４】図１（ａ）において、３０１は動作時用電
源電圧発生回路（第１の電源電圧発生回路）、３０２は
補助電源電圧発生回路（第３の電源電圧発生回路）、３
０３は待機時用電源電圧発生回路（第２の電源電圧発生
回路）、３０４はレベル検知回路（電圧検知部）、３０
５は発振回路である。前記レベル検知回路３０４及び発
振回路３０５は、補助及び待機時用の各電源電圧発生回
路３０２、３０３で共用される。In FIG. 1A, reference numeral 301 denotes an operating power supply voltage generating circuit (first power supply voltage generating circuit); 302, an auxiliary power supply voltage generating circuit (third power supply voltage generating circuit);
03 is a standby power supply voltage generation circuit (second power supply voltage generation circuit), 304 is a level detection circuit (voltage detection unit), 30
Reference numeral 5 denotes an oscillation circuit. The level detection circuit 304 and the oscillation circuit 305 are shared by the auxiliary and standby power supply voltage generation circuits 302 and 303.

【００８５】以上のように構成された電源電圧発生回路
について、その動作を説明する。動作時用電源電圧発生
回路３０１はロウアドレスストローブ信号（ＲＡＳ）に
よって制御されており、ＲＡＳのレベル遷移に応じて動
作時用電源電圧発生回路３０１内部のチャージポンプ回
路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期
間は、動作時用電源電圧発生回路３０１は昇圧電源を供
給しない。The operation of the power supply voltage generating circuit configured as described above will be described. The operating power supply voltage generating circuit 301 is controlled by a row address strobe signal (RAS), and a charge pump circuit in the operating power supply voltage generating circuit 301 generates a boosted power supply in accordance with the RAS level transition. During a period in which there is no RAS level transition, the operating power supply voltage generation circuit 301 does not supply boosted power.

【００８６】レベル検知回路３０４は昇圧電源電位に応
じて信号を発生し、この信号が発生している期間、発振
回路３０５が発振信号を出力して、待機時用電源電圧発
生回路３０３と補助電源電圧発生回路３０２を駆動す
る。昇圧電源電位が検知回路３０４の検知レベルよりも
下がると、ＲＡＳのレベルに関係なく、待機時用電源電
圧発生回路３０３は発振回路３０５によって駆動され
る。補助電源電圧発生回路３０２は、昇圧電源電位が検
知回路３０４の検知レベルよりも下がっていても，ＲＡ
Ｓがハイレベルの場合には駆動されず、ＲＡＳがロウレ
ベルの場合のみ駆動される。The level detection circuit 304 generates a signal in accordance with the boosted power supply potential. During the generation of the signal, the oscillation circuit 305 outputs an oscillation signal, and the standby power supply voltage generation circuit 303 and the auxiliary power supply The voltage generating circuit 302 is driven. When the boosted power supply potential falls below the detection level of the detection circuit 304, the standby power supply voltage generation circuit 303 is driven by the oscillation circuit 305 irrespective of the level of RAS. Even if the boosted power supply potential is lower than the detection level of detection circuit 304, auxiliary power supply voltage generation circuit 302
It is not driven when S is at a high level, but is driven only when RAS is at a low level.

【００８７】このように、ＲＡＳがハイレベルの期間
は、待機時用電源電圧発生回路３０３のみで昇圧電源を
供給し、ＲＡＳがロウレベルの期間の昇圧電源リーク電
流に対しては、待機時用電源電圧発生回路３０３と補助
電源電圧発生回路３０２の両方で昇圧電源を供給する。
すなわち、待機時用電源電圧発生回路３０３に関して
は、ＲＡＳがロウレベルの期間の昇圧電源リーク電流を
考慮する必要がなく、ＲＡＳがハイレベルの期間の昇圧
電源リーク電流に対して、昇圧電源電位を保持する必要
最小限の電流供給能力を持たせればよい。したがって、
ＲＡＳがロウレベルの期間の昇圧電源リークの増大を補
償しても、待機時（ＲＡＳがハイレベルの期間）におけ
る、昇圧電位発生に係る消費電流を増加させることはな
い。As described above, during the period when RAS is at the high level, the boosted power supply is supplied only by the standby power supply voltage generation circuit 303, and the boosted power supply leakage current during the period when RAS is at the low level is supplied with the standby power supply. Both the voltage generation circuit 303 and the auxiliary power supply voltage generation circuit 302 supply boosted power.
That is, with respect to the standby power supply voltage generation circuit 303, it is not necessary to consider the boosted power supply leak current during the period when RAS is at the low level, and the boosted power supply potential is maintained with respect to the boosted power supply leakage current during the period when RAS is at the high level. What is necessary is just to have the minimum necessary current supply capability. Therefore,
Even if RAS compensates for the increase in boosted power supply leakage during the low level period, the current consumption associated with the generation of the boosted potential during standby (while RAS is at the high level) does not increase.

【００８８】尚、待機時用電源電圧発生回路と補助電源
電圧発生回路は、それぞれ独立にレベル検知回路、発振
回路で制御してもよい。また、待機時用電源電圧発生回
路３０３はＲＡＳがハイレベルの期間のみ昇圧電源を発
生する構成としてもよい。 （第２の提案例）図３（ａ）は本発明に関連する技術の
第２の提案例を示す。同図の電源電圧発生回路は、動作
時用電源電圧発生回路により補助電源電圧発生回路を兼
用したものである。図３（ａ）において、３１１はチャ
ージポンプ回路、３１２は発振回路（第１の発振回
路）、３１３は遅延回路である。図３（ｂ）は、遅延回
路３１３で生じる遅延時間よりも制御信号のパルス幅が
短い場合の電位変化、図３（ｃ）は、遅延回路３１３で
生じる遅延時間よりも制御信号のパルス幅が長い場合の
電位変化を示している。Note that the standby power supply voltage generating circuit and the auxiliary power supply voltage generating circuit may be independently controlled by a level detection circuit and an oscillation circuit. Further, the standby power supply voltage generation circuit 303 may be configured to generate a boosted power supply only during a period when RAS is at a high level. (Second Proposed Example) FIG. 3A shows a second proposed example of the technology related to the present invention. The power supply voltage generating circuit in FIG. 1 is a circuit in which the auxiliary power supply voltage generating circuit is also used as the operating power supply voltage generating circuit. In FIG. 3A, 311 is a charge pump circuit, 312 is an oscillation circuit (first oscillation circuit), and 313 is a delay circuit. FIG. 3B shows a potential change when the pulse width of the control signal is shorter than the delay time generated by the delay circuit 313. FIG. 3C shows that the pulse width of the control signal is longer than the delay time generated by the delay circuit 313. It shows a potential change in a long case.

【００８９】図３（ａ）のレベル検知信号がハイレベル
の場合における、電源電圧発生回路の動作について図３
（ｂ）、（ｃ）を用いて説明する。制御信号がロウであ
る場合は、ノード３１４はハイ、ノード３１５はロウ、
ノード３１６はハイである。制御信号がロウからハイに
遷移すると、ただちにノード３１４はロウに遷移する。
ノード３１４の電位変化から遅延回路３１３で生ずる遅
延時間だけ遅れて、ノード３１５はロウからハイに遷移
する。ここまでは、制御信号の長短にかかわらず各ノー
ドの電位変化は同じである。The operation of the power supply voltage generation circuit when the level detection signal of FIG.
This will be described with reference to (b) and (c). When the control signal is low, node 314 is high, node 315 is low,
Node 316 is high. As soon as the control signal transitions from low to high, node 314 transitions to low.
The node 315 changes from low to high with a delay of a delay time generated in the delay circuit 313 from the potential change of the node 314. Up to this point, the potential change of each node is the same regardless of the length of the control signal.

【００９０】図３（ｂ）に示すように、遅延回路３１３
の遅延時間よりも早く制御信号が再びハイからロウに遷
移すると、ノード３１６はハイのまま変化せず、ノード
３１４はハイに遷移し、発振回路３１２は制御信号に同
期したパルスを１回だけ発生する。As shown in FIG. 3B, the delay circuit 313
When the control signal again transitions from high to low earlier than the delay time of, the node 316 remains high and the node 314 transitions to high, and the oscillation circuit 312 generates a single pulse synchronized with the control signal. I do.

【００９１】図３（ｃ）に示すように、制御信号がハイ
のままであれば、ノード３１５がロウからハイへ遷移す
ることによりノード３１６はハイからロウに遷移し、続
いてノード３１４がハイに遷移する。制御信号がハイを
保ち続けると、ノード３１５には遅延回路３１３で生じ
た遅延時間を持って、ノード３１４と反転したレベル遷
移が現れ、続いてノード３１６のレベルが反転し、さら
にノード３１４のレベルも反転する。このように、制御
信号がハイの期間は、発振回路３１２は遅延回路３１３
で生じる遅延時間を半周期として発振する。As shown in FIG. 3C, if the control signal remains high, the node 315 changes from low to high, causing the node 316 to change from high to low, and then the node 314 changes to high. Transitions to. When the control signal keeps high, the node 315 has an inverted level transition with the node 314 with the delay time generated by the delay circuit 313, the level of the node 316 is inverted, and the level of the node 314 is further inverted. Is also inverted. As described above, while the control signal is high, the oscillation circuit 312 operates as the delay circuit 313.
Oscillates with the delay time generated by the half cycle.

【００９２】レベル検知信号がロウの場合は、ノード３
１６がハイに固定されるので、制御信号に同期した信号
を発振回路３１２は出力する。When the level detection signal is low, node 3
Since 16 is fixed to high, the oscillation circuit 312 outputs a signal synchronized with the control signal.

【００９３】制御信号にロウアドレスストローブ（ＲＡ
Ｓ）に同期した信号を用いれば、ＲＡＳがハイからロウ
に遷移する時に、発振回路３１２がチャージポンプ回路
３１１を駆動して電源電圧を発生する。さらに、レベル
検知信号がハイであり、ＲＡＳがロウレベルである期間
が発振周期よりも長い場合は、ＲＡＳがハイからロウに
遷移する時と、ＲＡＳがハイからロウに遷移する時から
発振周期毎に発振回路３１２がチャージポンプ回路３１
１を駆動して電源電圧を発生する。The control signal includes a row address strobe (RA
If a signal synchronized with S) is used, the oscillation circuit 312 drives the charge pump circuit 311 to generate a power supply voltage when RAS transitions from high to low. Further, when the level detection signal is high and the period during which RAS is low is longer than the oscillation cycle, the RAS transitions from high to low and the RAS transitions from high to low every oscillation cycle. The oscillation circuit 312 is the charge pump circuit 31
1 to generate a power supply voltage.

【００９４】したがって、図３（ａ）に示す電源電圧発
生回路を動作時の昇圧電源発生回路として用いれば、Ｒ
ＡＳがロウレベルの期間の昇圧電源リークも補償でき
る。待機時の昇圧電源発生回路は、待機時の昇圧電源リ
ークを補償する必要最小限の電流供給能力でよいので、
待機時の消費電流を増大させることなくＲＡＳがロウレ
ベルの期間の昇圧電源リークも補償できる。 （第３の提案例）図４は本発明に関連する技術の第３の
提案例を示す。同図の電源電圧発生回路は、待機時用電
源電圧発生回路により補助電源電圧発生回路を兼用した
ものである。図４において、３２０はチャージポンプ回
路、３２１は発振回路（第２の発振回路）、３２４、３
２８はＰチャンネルＭＯＳトランジスタ、３２５、３２
９はＮチャンネルＭＯＳトランジスタ、３２６、３２７
は抵抗である。Therefore, if the power supply voltage generating circuit shown in FIG.
Boosted power supply leakage during the period when AS is at a low level can also be compensated. Since the boosted power supply generation circuit during standby needs only the minimum necessary current supply capacity to compensate for boosted power supply leakage during standby,
It is also possible to compensate for boosted power supply leakage during a period when RAS is at a low level without increasing current consumption during standby. (Third Proposed Example) FIG. 4 shows a third proposed example of the technology related to the present invention. The power supply voltage generation circuit in FIG. 1 is a circuit in which a standby power supply voltage generation circuit is also used as an auxiliary power supply voltage generation circuit. In FIG. 4, 320 is a charge pump circuit, 321 is an oscillation circuit (second oscillation circuit), 324, 3
28 is a P-channel MOS transistor, 325, 32
9 is an N-channel MOS transistor, 326, 327
Is resistance.

【００９５】図４に示す電源電圧発生回路の動作を説明
する。レベル検知信号がハイである期間、発振回路３２
１が発振信号を出力し、チャージポンプ回路３２０を駆
動して電源電圧を発生する。発振回路３２１の発振周期
は遅延回路３２２の信号遅延によって作られる。この
際、制御信号がハイであれば、ＰチャンネルＭＯＳトラ
ンジスタ３２４とＮチャンネルＭＯＳトランジスタ３２
５はオフしており、遅延回路３２２で生じる信号遅延
は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジ
スタ３２８のオン抵抗をたした値、又は、抵抗３２７の
抵抗値とＮチャンネルＭＯＳトランジスタ３２９のオン
抵抗をたした値と、ノード３３３の容量を掛けた時定数
できまる。制御信号がロウであれば、ＰチャンネルＭＯ
Ｓトランジスタ３２４とＮチャンネルＭＯＳトランジス
タ３２５はオンし、遅延回路３２２の時定数は、抵抗３
２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２４
のオン抵抗を並列に合成した値に、ＰチャンネルＭＯＳ
トランジスタ３２８のオン抵抗をたした値にノード３３
３の容量を掛け合わせた値、又は、抵抗３２７の抵抗値
とＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を
並列に合成した値に、ＮチャンネルＭＯＳトランジスタ
３２９のオン抵抗をたした値と、ノード３３３の容量を
掛け合わせた値になる。The operation of the power supply voltage generation circuit shown in FIG. 4 will be described. While the level detection signal is high, the oscillation circuit 32
1 outputs an oscillation signal and drives the charge pump circuit 320 to generate a power supply voltage. The oscillation cycle of the oscillation circuit 321 is created by the signal delay of the delay circuit 322. At this time, if the control signal is high, the P-channel MOS transistor 324 and the N-channel MOS transistor 32
5 is off, and the signal delay generated in the delay circuit 322 is a value obtained by adding the resistance value of the resistor 326 and the on-resistance of the P-channel MOS transistor 328, or the resistance value of the resistor 327 and the on-state of the N-channel MOS transistor 329. The time constant is determined by multiplying the value obtained by multiplying the resistance by the capacitance of the node 333. If the control signal is low, the P-channel MO
The S transistor 324 and the N-channel MOS transistor 325 are turned on, and the time constant of the delay circuit 322 is
26 and P-channel MOS transistor 324
P-channel MOS to the value obtained by combining the on-resistances of
The value obtained by adding the ON resistance of transistor 328 to node 33
3 or the value obtained by adding the on-resistance of the N-channel MOS transistor 329 to the value obtained by combining the resistance of the resistor 327 and the on-resistance of the N-channel MOS transistor 325 in parallel, and the value of the node 333. It becomes a value obtained by multiplying the capacity.

【００９６】したがって、抵抗３２６、３２７の抵抗値
と、ＰチャンネルＭＯＳトランジスタ３２４のオン抵
抗、ＮチャンネルＭＯＳトランジスタ３２５のオン抵抗
を適当に選べば、制御信号のハイ、ロウに応じて、発振
回路３２１の発振周波数を設定できる。制御信号として
ＲＡＳに同期した信号を選べば、ＲＡＳがハイの期間よ
りもＲＡＳがロウの期間に発振回路３２１の発振周波数
は高くなる。発振回路３２１の発振周波数が高くなれば
チャージポンプ回路３２０で発生する電流が増加する。
ＲＡＳがロウの期間の昇圧電源リークを補償するよう
に、ＲＡＳがロウの期間の発振回路３２１の発振周期を
高くし、ＲＡＳがハイの期間の昇圧電源リークを補償す
る必要最小限の電流が供給できるように、ＲＡＳがハイ
の期間の発振回路３２１の発振周期を設定すれば、ＲＡ
Ｓがハイの期間の消費電流を増やすことなく、ＲＡＳが
ロウの期間の昇圧電源リークを補償できる。 （第４の提案例）図５は本発明に関連する技術の第４の
提案例における電源電圧発生回路の構成を示すものであ
る。図５において、３４０は動作時用電源電圧発生回
路、３４１は補助電源電圧発生回路、３４２は待機時用
電源電圧発生回路、３４３はレベル検知回路、３４４は
発振回路である。Therefore, if the resistance values of the resistors 326 and 327, the on-resistance of the P-channel MOS transistor 324, and the on-resistance of the N-channel MOS transistor 325 are appropriately selected, the oscillation circuit 321 can respond to the high and low levels of the control signal. Oscillation frequency can be set. If a signal synchronized with RAS is selected as the control signal, the oscillation frequency of the oscillation circuit 321 becomes higher during the period when RAS is low than during the period when RAS is high. As the oscillation frequency of the oscillation circuit 321 increases, the current generated in the charge pump circuit 320 increases.
The oscillating cycle of the oscillation circuit 321 during the period when RAS is low is increased so that the minimum necessary current for compensating the boosted power supply leakage during the period when RAS is high is supplied so that RAS compensates for the boosted power supply leakage during the period of low. By setting the oscillation cycle of the oscillation circuit 321 during the period when RAS is high,
The boosted power supply leakage during the period when RAS is low can be compensated without increasing the current consumption during the period when S is high. (Fourth Proposed Example) FIG. 5 shows a configuration of a power supply voltage generating circuit in a fourth proposed example of the technology related to the present invention. In FIG. 5, reference numeral 340 denotes an operating power supply voltage generating circuit, 341 denotes an auxiliary power supply voltage generating circuit, 342 denotes a standby power supply voltage generating circuit, 343 denotes a level detection circuit, and 344 denotes an oscillation circuit.

【００９７】以上のように構成された電源電圧発生回路
について、その動作を説明する。動作時用電源電圧発生
回路３４０はロウアドレスストローブ信号（ＲＡＳ）に
よって制御されており、ＲＡＳのレベル遷移に応じて動
作時用電源電圧発生回路３４０内部のチャージポンプ回
路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期
間は、動作時用電源電圧発生回路３４０は昇圧電源を供
給しない。The operation of the power supply voltage generating circuit configured as described above will be described. The operating power supply voltage generating circuit 340 is controlled by a row address strobe signal (RAS), and a charge pump circuit in the operating power supply voltage generating circuit 340 generates a boosted power supply in accordance with the RAS level transition. During a period in which there is no RAS level transition, the operating power supply voltage generating circuit 340 does not supply boosted power.

【００９８】レベル検知回路３４３は昇圧電源電位応じ
て信号を発生し、この信号が発生している期間、発振回
路３４４が発振信号を出力して、待機時用電源電圧発生
回路３４２を駆動する。昇圧電源電位が検知回路３４３
の検知レベルよりも下がると、ＲＡＳのレベルに関係な
く、待機時用電源電圧発生回路３４２は発振回路３４４
によって駆動される。The level detection circuit 343 generates a signal in accordance with the boosted power supply potential. During the generation of this signal, the oscillation circuit 344 outputs an oscillation signal to drive the standby power supply voltage generation circuit 342. The step-up power supply potential is detected by the detection circuit 343.
, The standby power supply voltage generation circuit 342 is turned on by the oscillation circuit 344 regardless of the level of RAS.
Driven by

【００９９】補助電源電圧発生回路３４１は、動作時用
電源電圧発生回路３４０と同様の構成であるが、制御信
号として、ＲＡＳではなくコラムアドレスストローブ信
号（ＣＡＳ）を使用する。ＣＡＳのレベル遷移に応じて
補助電源電圧発生回路３４１内部のチャージポンプ回路
が駆動されて昇圧電源を発生するが、ＣＡＳのレベル遷
移がない場合は昇圧電源を供給しない。Auxiliary power supply voltage generation circuit 341 has the same configuration as power supply voltage generation circuit for operation 340, but uses a column address strobe signal (CAS) instead of RAS as a control signal. The charge pump circuit inside the auxiliary power supply voltage generation circuit 341 is driven according to the CAS level transition to generate boosted power, but does not supply boosted power if there is no CAS level transition.

【０１００】ＤＲＡＭのファーストページモードでは、
ロウアドレスを一定にしてコラムアドレスだけを変化さ
せる期間が存在し、ＲＡＳがロウに保持されている期間
にＣＡＳがハイ、ロウの遷移を繰り返す。図５に示した
構成の電源電圧発生回路を用いれば、ファーストページ
モードでは、補助電源電圧発生回路３４１によって、Ｃ
ＡＳの周期に同期して昇圧電源を発生できるので、ＲＡ
Ｓがロウの期間の昇圧電源リークを補助電源電圧発生回
路３４１で補償できる。ファーストページモード以外で
は、ＲＡＳがロウである期間の昇圧電源リークによって
昇圧電源レベルが下がらない程度に、ＲＡＳがロウであ
る期間を短く規定すれば、待機時電源電圧発生回路３４
２の電流供給能力は、ＲＡＳがハイの期間の昇圧電源リ
ークを補償する必要最小限でよく、待機時の消費電流は
増加しない。In the first page mode of the DRAM,
There is a period in which only the column address is changed while the row address is kept constant, and CAS repeatedly changes between high and low while RAS is held low. When the power supply voltage generation circuit having the configuration shown in FIG. 5 is used, in the first page mode, the auxiliary power supply voltage generation circuit
Since the boost power supply can be generated in synchronization with the AS cycle,
The auxiliary power supply voltage generation circuit 341 can compensate for boosted power supply leakage during the period when S is low. In a mode other than the first page mode, if the period during which RAS is low is specified as short as possible so that the boosted power supply level does not decrease due to the boosted power supply leak while RAS is low, the standby power supply voltage generation circuit 34
The current supply capability of No. 2 may be the minimum necessary to compensate for the boosted power supply leakage during the period when RAS is high, and the current consumption during standby does not increase.

【０１０１】尚、以上の説明では、昇圧回路を例に上げ
て説明したが、本発明は、その他、降圧回路にも同様に
適用できるのは勿論である。In the above description, the booster circuit has been described as an example. However, the present invention can, of course, be similarly applied to a step-down circuit.

【０１０２】以下、本発明の実施例を詳細に説明する。 （第１の実施例）図６は本発明の第１の実施例を示す。
図６はワード線ドライバ回路を示している。図中３４１
はワード線、３４２、３４９はＮチャンネルＭＯＳトラ
ンジスタ、３４３はＮチャンネルＭＯＳトランジスタ
（制御トランジスタ）、３４４は昇圧電源であり、ノー
ド３４４には昇圧電源が印可されている。Hereinafter, embodiments of the present invention will be described in detail. (First Embodiment) FIG. 6 shows a first embodiment of the present invention.
FIG. 6 shows a word line driver circuit. 341 in the figure
Is a word line, 342 and 349 are N-channel MOS transistors, 343 is an N-channel MOS transistor (control transistor), 344 is a boosted power source, and a boosted power source is applied to the node 344.

【０１０３】ＲＡＳがハイの場合、ノード３４６、３４
７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３
４９がオフ、ノード３４８はハイレベルでＮチャンネル
ＭＯＳトランジスタ３４３がオンであり、ワード線３４
１はＧＮＤレベルに固定されており、昇圧電源のリーク
パスは存在しない。When RAS is high, nodes 346, 34
7 is a GND level and an N-channel MOS transistor 3
49 is off, the node 348 is at a high level, the N-channel MOS transistor 343 is on, and the word line 34
1 is fixed to the GND level, and there is no leak path for the boosted power supply.

【０１０４】ＲＡＳがロウの場合、ロウアドレスに応じ
て選択されたワード線ドライバ回路では、ノード３４８
がＧＮＤレベルに遷移してＮチャンネルＭＯＳトランジ
スタ３４３がオフし、ノード３４７が昇圧レベルまで立
ち上がり、ノード３４５の電位は昇圧レベルからＮチャ
ンネルＭＯＳトランジスタ３４４のしきい値Ｖｔを引い
た値となる。ノード３４６に昇圧電源が印可され、ノー
ド３４６とノード３４５のカップリングによってノード
３４５の電位が上昇し、ＮチャンネルＭＯＳトランジス
タ３４２を通じてワード線３４１に昇圧電源が印可され
る。ＮチャンネルＭＯＳトランジスタ３４３のソース・
ドレイン間に昇圧電圧がかかり、昇圧電源のリークパス
となる。When RAS is low, the node 348 is selected in the word line driver circuit selected according to the row address.
Transitions to the GND level, the N-channel MOS transistor 343 turns off, the node 347 rises to the boosted level, and the potential of the node 345 becomes a value obtained by subtracting the threshold value Vt of the N-channel MOS transistor 344 from the boosted level. The boosted power is applied to the node 346, the potential of the node 345 is increased by the coupling between the node 346 and the node 345, and the boosted power is applied to the word line 341 through the N-channel MOS transistor 342. The source of the N-channel MOS transistor 343
A boosted voltage is applied between the drains, and serves as a leak path for the boosted power supply.

【０１０５】選択されなかったワード線ドライバ回路で
は、ノード３４７はＧＮＤレベルでＮチャンネルＭＯＳ
トランジスタ３４９がオフ、ノード３４８はハイレベル
でＮチャンネルＭＯＳトランジスタ３４３がオンのまま
であるが、ロウアドレスに応じてノード３４６に昇圧電
源が印可される場合もある。この場合、ＮチャンネルＭ
ＯＳトランジスタ３４２のソース・ドレイン間に昇圧電
圧がかかり、昇圧電源のリークパスとなる。In the word line driver circuit which is not selected, the node 347 is at the GND level and has an N-channel MOS.
Although the transistor 349 is off and the node 348 is at high level and the N-channel MOS transistor 343 remains on, boosted power may be applied to the node 346 in accordance with the row address. In this case, N channel M
A boosted voltage is applied between the source and the drain of the OS transistor 342, and serves as a leak path for the boosted power supply.

【０１０６】図７はＮチャンネルＭＯＳトランジスタに
おける、ゲート長に対する単位ゲート幅当りのオフリー
ク電流を示すグラフである。ＮチャンネルＭＯＳトラン
ジスタのゲートは、加工精度のばらつきによって、１０
％程度小さくなることもある。例えば、設計時のゲート
長を０．５ｕｍとすると、仕上がり寸法のばらつきによ
ってＮチャンネルＭＯＳトランジスタのオフリーク電流
は２桁ほど増大してしまう。FIG. 7 is a graph showing an off-leak current per unit gate width with respect to a gate length in an N-channel MOS transistor. The gate of the N-channel MOS transistor has a resistance of 10
%. For example, if the gate length at the time of design is 0.5 μm, the off-leak current of the N-channel MOS transistor increases by about two digits due to variations in finished dimensions.

【０１０７】昇圧電源は電源を安定させるために大きな
容量を有しており、一旦レベルがさがってしまうと所定
昇圧電位まで容易には回復せず、動作不良を引き起こ
す。このように、昇圧電源リークは消費電流を増加させ
るのみならず動作不良も引き起こすので、昇圧電源レベ
ルが下がらないように昇圧電源リークを補償しなければ
ならない。The boosted power supply has a large capacity for stabilizing the power supply. Once the level drops, the boosted power supply does not easily recover to a predetermined boosted potential, causing an operation failure. As described above, since the boosted power supply leakage not only increases the current consumption but also causes an operation failure, it is necessary to compensate for the boosted power supply leak so that the boosted power supply level does not decrease.

【０１０８】図６におけるＮチャンネルＭＯＳトランジ
スタ３４２、３４３は、レイアウト面積を最小にして動
作速度を速くするため一般に、デバイスで使用できる最
小のゲート長（いわゆる最小ルール）で構成されてい
る。ＮチャンネルＭＯＳトランジスタ３４２、３４３の
ゲート長、ゲート幅をそれぞれ０．５ｕｍ、１０ｕｍと
設計する。加工ばらつきを１０％と見積ればワード線ド
ライバ回路１組あたりの昇圧電源リーク電流は、０．１
ｎＡ程度から１ｕＡ程度までの幅を持つと予想される。The N-channel MOS transistors 342 and 343 in FIG. 6 are generally formed with a minimum gate length (so-called minimum rule) usable in the device in order to minimize the layout area and increase the operation speed. The gate lengths and gate widths of the N-channel MOS transistors 342 and 343 are designed to be 0.5 μm and 10 μm, respectively. If the processing variation is estimated to be 10%, the step-up power supply leakage current per set of word line driver circuits is 0.1%.
It is expected to have a width from about nA to about 1 uA.

【０１０９】上述のように、０．５ｕｍ程度のゲート長
では、加工ばらつき１０％当り２桁ほどのＮチャンネル
ＭＯＳトランジスタのオフリーク電流の増大があるの
で、昇圧電源供給能力は、予想される昇圧電源オフリー
ク電流より１桁以上高いことを要求される。そこで、ワ
ード線の立ち上げ立ち下げ速度は若干犠牲にして、Ｎチ
ャンネルＭＯＳトランジスタ３４２、３４３のゲート長
を０．５５ｕｍで設計すると、ワードドライバ回路１組
当りの昇圧電源リーク電流は１ｎＡ以下と予想される。
このように、動作時のみ昇圧電源のリークパスとなるＭ
ＯＳトランジスタ３４３のゲート長をその他のＭＯＳト
ランジスタの最小ゲート長より大きく設計し、リーク電
流が無視できるレベルまで小さくなれば、動作時の昇圧
電源リークを考慮せずに待機時電源電圧発生回路を設計
できる。As described above, when the gate length is about 0.5 μm, the off-leak current of the N-channel MOS transistor increases by about two digits per 10% of the processing variation. It is required to be at least one digit higher than the off-leak current. Therefore, if the gate lengths of the N-channel MOS transistors 342 and 343 are designed to be 0.55 μm while slightly sacrificing the rising and falling speeds of the word lines, the boosted power supply leakage current per word driver circuit is expected to be 1 nA or less. Is done.
As described above, M which is a leak path of the boost power supply only during the operation is used.
If the gate length of the OS transistor 343 is designed to be longer than the minimum gate length of the other MOS transistors, and the leakage current is reduced to a negligible level, the standby power supply voltage generation circuit is designed without considering the boosted power supply leakage during operation. it can.

【０１１０】尚、本実施例では、制御トランジスタをＮ
チャンネルＭＯＳトランジスタ３４３で構成したが、Ｐ
チャンネルＭＯＳトランジスタで構成してもよいのは勿
論である。In this embodiment, the control transistor is N
Although the channel MOS transistor 343 is used,
Of course, it may be constituted by a channel MOS transistor.

【０１１１】次に、本発明の実施例の半導体集積回路
（昇圧回路）について、図面を参照しながら、説明す
る。 （第２の実施例）図８に本発明の第２の実施例に於ける
昇圧回路の回路構成の一例を示し、図９に、図８に示す
本発明の第２の実施例の昇圧回路の動作タイミングチャ
ートを示す。Next, a semiconductor integrated circuit (boost circuit) according to an embodiment of the present invention will be described with reference to the drawings. (Second Embodiment) FIG. 8 shows an example of a circuit configuration of a booster circuit according to a second embodiment of the present invention. FIG. 9 shows a booster circuit according to a second embodiment of the present invention shown in FIG. 2 shows an operation timing chart.

【０１１２】図８に於いて、各トランジスタは半導体Ｍ
ＯＳトランジスタで構成される。Ｖｐｐは昇圧電源（昇
圧端子）、１００はクロックφ１を供給するクロック供
給手段、１０１はクロック供給手段１００の出力クロッ
クφ１を入力しノードａに接続される電荷供給手段であ
って、昇圧用電荷を蓄積する大容量のキャパシタ１０６
と、クロックφ１を入力して前記キャパシタ１０６を駆
動するドライバ１０７を備える。In FIG. 8, each transistor is a semiconductor M
It is composed of an OS transistor. Vpp is a step-up power supply (step-up terminal), 100 is a clock supply unit for supplying a clock φ1, and 101 is a charge supply unit which receives the output clock φ1 of the clock supply unit 100 and is connected to the node a. Large capacity capacitor 106 to store
And a driver 107 for inputting a clock φ1 to drive the capacitor 106.

【０１１３】１０２は大容量キャパシタ１０６をプリチ
ャージするプリチャージ手段であって、ゲート及びドレ
インが外部電源もしくは図８に示されない内部電源発生
回路で生成した電源であるＶＣＣ電源に接続され、ソー
スがノードａに接続されるＮチャネルＭＯＳトランジス
タ（第４のトランジスタ）で構成される。Reference numeral 102 denotes precharge means for precharging the large-capacitance capacitor 106. The gate and the drain are connected to an external power supply or a VCC power supply which is a power supply generated by an internal power supply circuit not shown in FIG. It is composed of an N-channel MOS transistor (fourth transistor) connected to node a.

【０１１４】１０３は整流スイッチであって、ドレイン
がノードａに接続され、ゲートがノードｃに接続され、
ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳ
トランジスタ（第５のトランジスタ）で構成される。A rectifying switch 103 has a drain connected to the node a, a gate connected to the node c,
N-channel MOS whose source is connected to boosted power supply VPP
It is composed of a transistor (fifth transistor).

【０１１５】１０４は整流スイッチ制御手段であって、
ソース及びウェル電位がノードａに接続され、ドレイン
がノードｂに接続され、ゲートがＶＣＣ電源に接続され
たＰチャネルＭＯＳトランジスタ１０８と、ノードｂと
ノードｃのそれぞれに異なる電極を接続したキャパシタ
１０９と、ソースがノードｃに接続され、ゲート及びド
レインがノードａに接続されたＮチャネルＭＯＳトラン
ジスタ１１０（第３のトランジスタ）を備える。Reference numeral 104 denotes rectifying switch control means.
A P-channel MOS transistor 108 having a source and well potential connected to the node a, a drain connected to the node b, and a gate connected to the VCC power supply, and a capacitor 109 having different electrodes connected to the nodes b and c, respectively. , An N-channel MOS transistor 110 (third transistor) having a source connected to the node c and a gate and a drain connected to the node a.

【０１１６】１０５はリセット手段であって、ソースが
接地電源に接続され、ゲートがクロック供給手段１００
の出力であるクロックφ１を入力するＮチャネルＭＯＳ
トランジスタ１１２（第１のトランジスタ）と、ソース
がＮチャネルＭＯＳトランジスタ１１２のドレインに接
続され、ゲートがＶＣＣ電源に接続され、ドレインがノ
ードｂに接続されるＮチャネルＭＯＳトランジスタ１１
１（第２のトランジスタ）を備える。A reset means 105 has a source connected to the ground power supply and a gate connected to the clock supply means 100.
N-channel MOS for inputting clock φ1 output from
Transistor 112 (first transistor) and N-channel MOS transistor 11 having a source connected to the drain of N-channel MOS transistor 112, a gate connected to the VCC power supply, and a drain connected to node b
1 (second transistor).

【０１１７】クロックφ１の信号レベルは論理的なＨｉ
ｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベル
が接地電源レベルである。The signal level of clock φ1 is logically Hi.
The gh level is the VCC power supply level, and the logical Low level is the ground power supply level.

【０１１８】以上の様に構成された本発明の第２の実施
例の昇圧回路に於いて、以下、その動作を、図９を参照
して説明する。The operation of the above-structured booster circuit according to the second embodiment of the present invention will be described below with reference to FIG.

【０１１９】図８に示す本実施例の昇圧回路は、初期状
態で、図９の（ａ）に示す如く、クロックφ１はＶＣＣ
レベルである。図９の（ｂ）に示す如く、ノードａはプ
リチャージ手段１０２により（ＶＣＣ−Ｖｔｎ）レベ
ル。図９の（ｃ）、（ｄ）に示す如く、ノードｂは接地
レベル、ノードｃは（ＶＣＣ−２Ｖｔｎ）レベル。In the booster circuit of the present embodiment shown in FIG. 8, in the initial state, as shown in FIG.
Level. As shown in FIG. 9B, the node a is at the (VCC-Vtn) level by the precharge means 102. As shown in FIGS. 9C and 9D, the node b is at the ground level, and the node c is at the (VCC-2Vtn) level.

【０１２０】先ず、図９の（ａ）に示す如く、クロック
φ１がＶＣＣレベルに遷移すると、ＮチャネルＭＯＳト
ランジスタ１１２がオフし、電荷供給手段１０１を構成
するドライバ１０７が、キャパシタ１０６のノードａと
は反対側の電極を接地レベルからＶＣＣレベルまで昇圧
して、図９の（ｂ）に示す如く、ノードａは（ＶＣＣ−
Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇
圧される。ノードａの電位が（ＶＣＣ＋Ｖｔｐ）レベル
以上になると、ＰチャネルＭＯＳトランジスタ１０８が
オンし、図９の（ｃ）に示す如く、ノードｂの電位は接
地レベルから（ＶＣＣ−Ｖｔｎ）レベルまで昇圧され
る。ここでＶｔｐとは、ＰチャネルＭＯＳトランジスタ
のしきい値である。この際、キャパシタ１０９の両電極
間には（ＶＣＣ−２Ｖｔｎ）レベルだけ電位差があるの
で、図９の（ｄ）に示す如く、ノードｃはキャパシタ１
０９により（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧され
る。この時、ノードｃのレベルは、ノードａの（２ＶＣ
Ｃ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジスタ
１０３のしきい値以上高くなり、ノードａに蓄積された
電荷はＮチャネルＭＯＳトランジスタ１０３を介して昇
圧電源ＶＰＰに供給される。その結果、図９の（ｂ）、
（ｃ）に示す如く、ノードａ及びノードｂのレベルは、
昇圧電源ＶＰＰと同レベルとなる。First, as shown in FIG. 9A, when the clock φ1 transitions to the VCC level, the N-channel MOS transistor 112 is turned off, and the driver 107 forming the charge supply means 101 is connected to the node a of the capacitor 106. Raises the voltage on the opposite electrode from the ground level to the VCC level, and as shown in FIG.
(Vtn) level to (2VCC-Vtn) level. When the potential of the node a becomes equal to or higher than the (VCC + Vtp) level, the P-channel MOS transistor 108 is turned on, and as shown in FIG. 9C, the potential of the node b is boosted from the ground level to the (VCC-Vtn) level. . Here, Vtp is the threshold value of the P-channel MOS transistor. At this time, since there is a potential difference between the two electrodes of the capacitor 109 by the level of (VCC-2Vtn), the node c is connected to the capacitor 1 as shown in FIG.
09 to (3VCC-3Vtn) level. At this time, the level of the node c is (2VC
The charge higher than the (C−Vtn) level by the threshold value of the N-channel MOS transistor 103 is supplied to the boosted power supply VPP via the N-channel MOS transistor 103. As a result, FIG.
As shown in (c), the level of the nodes a and b is
It is at the same level as the boosted power supply VPP.

【０１２１】以上の様に、本発明の第２の実施例によれ
ば、単一のクロック供給手段１００のみでノードａ及び
ノードｃを昇圧することが可能であり、従来回路に必要
であった複雑なクロック供給回路が不要である。As described above, according to the second embodiment of the present invention, nodes a and c can be boosted only by a single clock supply means 100, which is necessary for a conventional circuit. No complicated clock supply circuit is required.

【０１２２】また、クロックφ１を供給してから、ノー
ドａ、ノードｂ及び、ノードｃの昇圧がスタティックに
行なわれ、特に、ノードｂ、ノードｃが一度に（２ＶＣ
Ｃ−Ｖｔｎ）レベル分だけ昇圧されるので、従来回路の
様に数段階の昇圧過程を経ず、複数クロック間のタイミ
ングマージンが不要であるので、図９のｔ５に示す如
く、クロックを供給してからノードｃが（３ＶＣＣ−３
Ｖｔｎ）レベルまで昇圧される時間が短いため、高周波
の動作が可能である。After the clock φ1 is supplied, the boosting of the nodes a, b and c is performed statically. In particular, the nodes b and c are simultaneously boosted (2VC).
Since the voltage is boosted by the level of C-Vtn), there is no need for a timing margin between a plurality of clocks because the voltage does not go through several stages of boosting processes as in the conventional circuit, so that the clock is supplied as shown at t5 in FIG. And then node c becomes (3VCC-3
(Vtn), the time required to boost the voltage is short, so that high-frequency operation is possible.

【０１２３】更に、従来回路の動作開始時に生じていた
貫通電流がなく、消費電力を低減することが可能であ
る。 （第３の実施例）次に、図１０に本発明の第３の実施例
に於ける昇圧回路の回路構成の一例を示し、図１１に、
図１０に示す本発明の第３の実施例の昇圧回路の動作タ
イミングチャートを示す。Furthermore, there is no through current generated at the start of operation of the conventional circuit, and power consumption can be reduced. (Third Embodiment) Next, FIG. 10 shows an example of a circuit configuration of a booster circuit according to a third embodiment of the present invention, and FIG.
11 is an operation timing chart of the booster circuit according to the third embodiment of the present invention shown in FIG.

【０１２４】図１０に於いて、１２０は互いに論理的な
Ｌｏｗレベルがオーバラップしない相補的なクロックφ
１、φ１を供給するクロック供給手段である。１２１、
１２２はそれぞれ、図８に示す本発明の第２の実施例に
於ける昇圧回路の内、電荷供給手段１０１、プリチャー
ジ手段１０２、整流スイッチ制御手段１０４、及び、リ
セット手段１０５と同じ回路を含む回路部分であり、そ
れぞれ、クロック供給手段１２０の出力であるクロック
φ１、φ１を入力する。１２３、１２４はそれぞれ、図
８に示す本発明の第２の実施例に於ける昇圧回路の整流
スイッチ１０３と同じＮチャネルＭＯＳトランジスタで
あり、互いのソースは昇圧電源ＶＰＰに接続されてい
る。In FIG. 10, reference numeral 120 denotes a complementary clock φ whose logical Low levels do not overlap each other.
1. Clock supply means for supplying φ1. 121,
Each of the circuits 122 includes the same circuits as the charge supply unit 101, the precharge unit 102, the rectifying switch control unit 104, and the reset unit 105 in the booster circuit according to the second embodiment of the present invention shown in FIG. The circuit portions receive clocks φ1 and φ1 output from the clock supply means 120, respectively. Numerals 123 and 124 are the same N-channel MOS transistors as the rectifier switch 103 of the booster circuit in the second embodiment of the present invention shown in FIG. 8, and their sources are connected to the boosted power supply VPP.

【０１２５】そして、１２５、１２６は、各々、ソース
が回路部分１２１、１２２のそれぞれの電荷供給手段の
出力であるノードｄ、ノードｇに接続され、ドレインが
ＶＣＣ電源に接続され、一方のゲートが他方のソースに
接続されたＮチャネルＭＯＳトランジスタ（第６及び第
７のトランジスタ）である。The sources 125 and 126 have their sources connected to the nodes d and g, respectively, which are the outputs of the charge supply means of the circuit portions 121 and 122, the drains connected to the VCC power supply, and one gate. An N-channel MOS transistor (sixth and seventh transistors) connected to the other source.

【０１２６】以上の様に構成された本発明の第３の実施
例の昇圧回路に於いて、以下、その動作を、図１１を参
照して説明する。The operation of the above-structured booster circuit according to the third embodiment of the present invention will be described below with reference to FIG.

【０１２７】回路部分１２１、１２２は、それぞれ、図
８に示す本発明の第２の実施例の回路と同様に動作す
る。図１１の（ａ）、（ｂ）に示す如く、クロックφ
１、φ１は互いに論理的なＬｏｗレベルがオーバラップ
しないので、整流スイッチであるＮチャネルＭＯＳトラ
ンジスタ１２３、１２４は同時にオンすることはなく、
交互にオン、オフし、回路部分１２１、１２２それぞれ
が有する電荷供給手段の出力電荷を交互に昇圧電源ＶＰ
Ｐに供給する。The circuit portions 121 and 122 operate similarly to the circuit of the second embodiment of the present invention shown in FIG. As shown in FIGS. 11A and 11B, the clock φ
Since the logical low levels of 1 and φ1 do not overlap each other, the N-channel MOS transistors 123 and 124, which are rectifying switches, do not turn on at the same time.
It turns on and off alternately, and alternately outputs the output charge of the charge supply means of each of the circuit portions 121 and 122 to the boosted power supply VP
Supply to P.

【０１２８】クロックφ１、φ１が動作しない初期状態
では、ノードｄ、ノードｆはそれぞれ、回路部分１２
１、１２２が有するプリチャージ手段であるＮチャネル
ＭＯＳトランジスタ１２７、１２８によって（ＶＣＣ−
Ｖｔｎ）レベルにプリチャージされるが、クロックφ
１、φ１が動作すると、ノードｄが昇圧されている期間
はＮチャネルＭＯＳトランジスタ１２６のゲート電位が
ＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのし
きい値以上高くなり、ノードｆはＮチャネルＭＯＳトラ
ンジスタ１２６によって、図１１（ｅ）に示す如く、Ｖ
ＣＣ電源電位にプリチャージされ、ノードｇは図１１
（ｆ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチ
ャージされる。同様に、ノードｆが昇圧されている期間
はＮチャネルＭＯＳトランジスタ１２５のゲート電位が
ＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのし
きい値以上高くなり、ノードｄはＮチャネルＭＯＳトラ
ンジスタ１２５によって、図１１（ｃ）に示す如く、Ｖ
ＣＣ電源電位にプリチャージされ、ノードｅは図１１
（ｄ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチ
ャージされる。In the initial state in which the clocks φ1 and φ1 do not operate, the nodes d and f are connected to the circuit portion 12 respectively.
N-channel MOS transistors 127 and 128, which are precharge means of the power supply circuits 1 and 122 (VCC-
Vtn) level, but the clock φ
1, when φ1 operates, the gate potential of the N-channel MOS transistor 126 becomes higher than the VCC power supply potential by the threshold value of the N-channel MOS transistor during the period in which the node d is boosted, and the node f is set by the N-channel MOS transistor 126. , As shown in FIG.
Precharged to the CC power supply potential, the node g
As shown in (f), it is precharged to (VCC-Vtn) level. Similarly, while the node f is being boosted, the gate potential of the N-channel MOS transistor 125 is higher than the VCC power supply potential by the threshold value of the N-channel MOS transistor, and the node d is controlled by the N-channel MOS transistor 125 as shown in FIG. As shown in c), V
The node e is precharged to the CC power supply potential,
As shown in (d), it is precharged to (VCC-Vtn) level.

【０１２９】図８に示す本発明の第２の実施例では、ノ
ードａはＶＣＣ電源電位よりＮチャネルＭＯＳトランジ
スタのしきい値だけ低いレベルにしかプリチャージされ
ず、また、ノードｃはＶＣＣ電源電位よりＮチャネルＭ
ＯＳトランジスタのしきい値の２倍だけ低いレベルにし
かプリチャージされないが、図１０に示す本発明の第３
の実施例の回路構成をとることによって、図８に示す本
発明の第２の実施例のノードａに相当するノードｄ、ノ
ードｆは、図１１（ｃ）、（ｅ）に示す如く、ＶＣＣ電
源電位にプリチャージされる。即ち、図８に示す本発明
の第２の実施例よりＮチャネルＭＯＳトランジスタのし
きい値分だけ高いレベルにプリチャージでき、最終的
に、図１１（ｃ）、（ｅ）に示す如く、２ＶＣＣレベル
に昇圧できる。また、図８に示す本発明の第２の実施例
のノードｃに相当するノードｅ、ノードｇも、図８に示
す本発明の第２の実施例よりＮチャネルＭＯＳトランジ
スタのしきい値分だけ高いレベルにプリチャージでき、
最終的に、図１１（ｄ）、（ｆ）に示す如く、３ＶＣＣ
よりＮチャネルＭＯＳトランジスタのしきい値分だけ低
いレベルに昇圧できる。 （第４の実施例）次に、図１２に本発明の第４の実施例
に於ける昇圧回路の回路構成の一例を示し、図１３に、
図１２に示す本発明の第４の実施例の昇圧回路の動作タ
イミングチャートを示す。In the second embodiment of the present invention shown in FIG. 8, node a is precharged only to a level lower than the VCC power supply potential by the threshold value of the N-channel MOS transistor, and node c is set at the VCC power supply potential. More N channel M
Although it is precharged only to a level lower than twice the threshold value of the OS transistor, the third embodiment of the present invention shown in FIG.
By adopting the circuit configuration of this embodiment, the nodes d and f corresponding to the node a of the second embodiment of the present invention shown in FIG. 8 are connected to the VCC as shown in FIGS. 11 (c) and 11 (e). It is precharged to the power supply potential. That is, it can be precharged to a level higher by the threshold value of the N-channel MOS transistor than the second embodiment of the present invention shown in FIG. 8, and finally, as shown in FIGS. Can boost to the level. Also, the nodes e and g corresponding to the node c of the second embodiment of the present invention shown in FIG. 8 are different from the second embodiment of the present invention shown in FIG. Precharge to a higher level,
Finally, as shown in FIGS. 11D and 11F, 3VCC
The voltage can be boosted to a lower level by the threshold value of the N-channel MOS transistor. (Fourth Embodiment) Next, FIG. 12 shows an example of a circuit configuration of a booster circuit according to a fourth embodiment of the present invention, and FIG.
13 is an operation timing chart of the booster circuit according to the fourth embodiment of the present invention shown in FIG.

【０１３０】図１２に示す本発明の第４の実施例は、図
１０に示す本発明の第３の実施例の昇圧回路に昇圧用キ
ャパシタ１４０、１４１及び、ＮチャネルＭＯＳトラン
ジスタ（第８のトランジスタ）１５０、１５１を付加し
た回路構成となっている。The fourth embodiment of the present invention shown in FIG. 12 differs from the booster circuit of the third embodiment of the present invention shown in FIG. 10 in that boosting capacitors 140 and 141 and an N-channel MOS transistor (eighth transistor) are used. ) 150 and 151 are added.

【０１３１】図１２に示す本発明の第４の実施例の昇圧
回路に於いて、以下、その動作を、図１３を参照して説
明する。The operation of the booster circuit according to the fourth embodiment of the present invention shown in FIG. 12 will be described below with reference to FIG.

【０１３２】図１３に示す如く、本発明の第４の実施例
は、図１１に示す本発明の第３の実施例の昇圧回路の動
作タイミングチャートと同様に動作するが、異なる点
は、図１１（ｃ）、（ｅ）に示す本発明の第３の実施例
の昇圧回路のノードｄ、ノードｆのレベルは２ＶＣＣに
昇圧された後、整流スイッチであるＮチャネルＭＯＳト
ランジスタ１２３、１２４がオンすると、昇圧電源ＶＰ
Ｐレベルと同一レベルに低下し、これに追従して、図１
０（ｄ）、（ｆ）に示す如く、ノードｅ、ノードｇが
（３ＶＣＣーＶｔｎ）レベルから、（ＶＰＰ＋ＶＣＣー
Ｖｔｎ）レベルまで低下するのに対し、本発明の第４の
実施例に於ける昇圧回路では、図１３（ｃ）、（ｅ）に
示す如く、レベル低下が起こるノードｈ、ノードｊと整
流スイッチ１４８、１４９のゲートを昇圧するノード
ｉ、ノードｋの昇圧パスを別系統にすることにより、図
１３（ｄ）、（ｆ）に示す如く、ノードｉ、ノードｋが
（３ＶＣＣーＶｔｎ）レベルに昇圧された後のレベル低
下が生じない。As shown in FIG. 13, the fourth embodiment of the present invention operates similarly to the operation timing chart of the booster circuit of the third embodiment of the present invention shown in FIG. After the levels of the nodes d and f of the booster circuit of the third embodiment of the present invention shown in FIGS. 11 (c) and 11 (e) are boosted to 2 VCC, the N-channel MOS transistors 123 and 124 which are rectifying switches are turned on. Then, the boost power supply VP
The level drops to the same level as the P level.
As shown in FIGS. 0 (d) and (f), the nodes e and g decrease from the (3VCC-Vtn) level to the (VPP + VCC-Vtn) level, but in the fourth embodiment of the present invention. In the booster circuit, as shown in FIGS. 13 (c) and 13 (e), the boost paths of the nodes h and j at which the level drops and the nodes i and k for boosting the gates of the rectifying switches 148 and 149 are separated. As a result, as shown in FIGS. 13D and 13F, the level does not decrease after the nodes i and k are boosted to the (3VCC-Vtn) level.

【０１３３】即ち、図１０に示す本発明の第３の実施例
に比べて、整流スイッチ１４８、１４９のゲートレベル
をドレインであるノードｈ、ノードｉのレベルに対して
より高く保つことが可能で、昇圧電源ＶＰＰへの電荷供
給を効率よく行なうことができる。That is, as compared with the third embodiment of the present invention shown in FIG. 10, the gate levels of the rectifying switches 148 and 149 can be kept higher than the levels of the drain nodes h and i. In addition, charge can be efficiently supplied to boosted power supply VPP.

【０１３４】尚、本発明の第２、第３及び第４の実施例
に於いて、プリチャージ用ＮチャネルＭＯＳトランジス
タ１０２、１１０、１２５〜１３０、１４２〜１４７、
１５０、１５１及び、整流スイッチ用ＮチャネルＭＯＳ
トランジスタ１０３、１２３、１２４、１４８、１４９
のしきい値を、他の通常プロセスのＮチャネルＭＯＳト
ランジスタのしきい値より低いしきい値に設定して製造
することにより、ノードａ、ｂ、ｃ、ｅ、ｇ、ｄ、ｆ、
ｉ、ｋの昇圧時のしきい値に起因するレベル低下を少な
くすることが可能で、整流スイッチの出力をより高いレ
ベルにすることが可能である。In the second, third and fourth embodiments of the present invention, the precharge N-channel MOS transistors 102, 110, 125 to 130, 142 to 147,
150, 151 and N-channel MOS for rectifying switch
Transistors 103, 123, 124, 148, 149
Are set to a threshold lower than the threshold of the N-channel MOS transistor of the other normal process, the nodes a, b, c, e, g, d, f,
It is possible to reduce the level decrease caused by the threshold value at the time of boosting i and k, and it is possible to make the output of the rectifier switch a higher level.

【０１３５】また、本発明の各実施例のＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタ、及
び、ＶＣＣ電源と接地電源を置き換えて、降圧回路を構
成することも可能である。 （第５の実施例）図１６は本発明の第５の実施例におけ
る半導体集積回路の構成を示す。The N-channel MO of each embodiment of the present invention
It is also possible to configure a step-down circuit by replacing the S transistor and the P-channel MOS transistor, and the VCC power supply and the ground power supply. (Fifth Embodiment) FIG. 16 shows a configuration of a semiconductor integrated circuit according to a fifth embodiment of the present invention.

【０１３６】図１６において、チップ内部発生昇圧電源
にウエルが接続されているｐチャンネルトランジスタ
（第１のｐチャンネルトランジスタ）５０１は、抵抗５
０４と直列に接続され、外部電源（昇圧電源の出力電位
よりも低い出力電位を有する第１の電源）とグランドと
の間に配置されている。ｐチャンネルトランジスタ５０
１のドレインは、しきい値を所望の値に設定したインバ
ーター５０２を介して内部昇圧電源ジェネレーターに接
続され、ｐチャンネルトランジスタ５０１のゲートは、
抵抗５０３と直列に接続し電源電圧とグランド間に配置
した、ゲートとドレインを短絡したｐチャンネルトラン
ジスタ（第２のｐチャンネルトランジスタ）５００のド
レインに接続されている。In FIG. 16, a p-channel transistor (first p-channel transistor) 501 whose well is connected to a boosted power supply generated inside the chip is provided with a resistor 5
04, and is disposed between an external power supply (a first power supply having an output potential lower than the output potential of the boosted power supply) and the ground. p-channel transistor 50
The drain of the p-channel transistor 501 is connected to an internal boosted power supply generator via an inverter 502 whose threshold is set to a desired value.
It is connected to the drain of a p-channel transistor (second p-channel transistor) 500 that is connected in series with the resistor 503 and arranged between the power supply voltage and the ground, and whose gate and drain are short-circuited.

【０１３７】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。The operation of detecting the internally generated boosted power supply potential in the semiconductor integrated circuit configured as described above will be described.

【０１３８】図１６において内部昇圧電位が変動した
時、ウエルを内部昇圧電位に接続したｐチャンネルトラ
ンジスタ５０１のドレインの電位は内部昇圧電位の変動
に連動して変化する。図２３にｐチャンネルトランジス
タのしきい値電圧の基板電位依存性を示す。基板電位が
上昇すると、しきい値電圧も大きくなる。昇圧電位が上
昇した時は、ｐチャンネルトランジスタ５０１のしきい
値電圧の上昇によりｐチャンネルトランジスタ５０１の
ドレインの電位は低下し、一方、昇圧電位が低下した時
は、ｐチャンネルトランジスタ５０１のドレインの電位
は上昇する。この時、シミュレーション等により内部昇
圧電源電位が所望の電圧範囲に納まるようにインバータ
ー５０２のしきい値の設定を行うことによりｐチャンネ
ルトランジスタ５０１のドレインの電位変化から、昇圧
電位が所望の電圧範囲より上昇した時には内部昇圧電源
ジェネレーターを停止させ、昇圧電位が所望の電圧範囲
より低下した時には内部昇圧電源ジェネレーターを動作
させることが、内部昇圧電源と他電源間にリークパスを
作らずに可能である。つまり、内部昇圧電源の動作効率
を低下させることなく、昇圧電位を検知することが可能
になる。 （第５の実施例の変形例）前記の構成において、図１７
に示すように、ｐチャンネルトランジスタ５０１に直列
に接続された抵抗５０４をゲートを、昇圧電源に接続し
たｎチャンネルトランジスタで構成することにより、昇
圧電位の検知感度を向上させることができる。In FIG. 16, when the internal boosted potential changes, the potential of the drain of the p-channel transistor 501 whose well is connected to the internal boosted potential changes in conjunction with the change in the internal boosted potential. FIG. 23 shows the dependence of the threshold voltage of the p-channel transistor on the substrate potential. As the substrate potential increases, the threshold voltage also increases. When the boosted potential increases, the drain potential of the p-channel transistor 501 decreases due to an increase in the threshold voltage of the p-channel transistor 501. On the other hand, when the boosted potential decreases, the drain potential of the p-channel transistor 501 decreases. Rises. At this time, the threshold value of the inverter 502 is set so that the internal boosted power supply potential falls within a desired voltage range by a simulation or the like. It is possible to stop the internal boosted power supply generator when the voltage rises, and to operate the internal boosted power supply generator when the boosted potential falls below a desired voltage range without forming a leak path between the internal boosted power supply and another power supply. That is, the boosted potential can be detected without lowering the operation efficiency of the internal boosted power supply. (Modification of Fifth Embodiment) In the above configuration, FIG.
As shown in (1), by forming the resistor 504 connected in series to the p-channel transistor 501 with an n-channel transistor connected to a boosted power supply, the detection sensitivity of the boosted potential can be improved.

【０１３９】図１７において、昇圧電位が上昇した時、
ウエル電位が上昇したｐチャンネルトランジスタ５０１
は、そのしきい値電圧が上昇し、ｐチャンネルトランジ
スタ５０１のオン抵抗は増大する。さらに、ｎチャンネ
ルトランジスタ５０４のオン抵抗がゲート電圧の上昇に
より減少し、この相乗効果によりｐチャンネルトランジ
スタ５０１のドレインの電位はいっそう敏感に昇圧電源
の上昇に反応し低下する。In FIG. 17, when the boosted potential rises,
P-channel transistor 501 with increased well potential
Increases the threshold voltage, and the on-resistance of p-channel transistor 501 increases. Further, the on-resistance of the n-channel transistor 504 decreases due to the increase of the gate voltage, and the synergistic effect causes the drain potential of the p-channel transistor 501 to decrease more sensitively in response to the rise of the boost power supply.

【０１４０】尚、トランジスタ５０１のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。 （第６の実施例）図１８は本発明の第６の実施例におけ
る半導体集積回路の構成を示す。By increasing the gate length of the transistor 501 and increasing the impurity concentration of the well, a detection circuit more sensitive to fluctuations in the well potential, in other words, fluctuations in the internal boosted potential can be formed. (Sixth Embodiment) FIG. 18 shows the configuration of a semiconductor integrated circuit according to a sixth embodiment of the present invention.

【０１４１】図１８において、抵抗５０８と直列に接続
され電源電圧とグランド間に配置されたｐチャンネルト
ランジスタ（第３のｐチャンネルトランジスタ）５０６
は、そのウエルがチップ内部発生昇圧電源に接続され、
ゲートとドレインを短絡し、ドレインが電位比較器５０
９に接続されている。電位比較器５０９は、出力がイン
バータ５１０を介して内部昇圧電源ジェネレーターに接
続され、更に入力として、抵抗５０７と直列に接続し電
源電圧とグランド間に配置された、ゲートとドレインを
短絡したｐチャンネルトランジスタ（第４のｐチャンネ
ルトランジスタ）５０５のドレインと接続されている。In FIG. 18, a p-channel transistor (third p-channel transistor) 506 connected in series with a resistor 508 and arranged between a power supply voltage and the ground
, The well is connected to the boost power supply generated inside the chip,
The gate and the drain are short-circuited, and the drain is connected to the potential comparator 50.
9 is connected. The output of the potential comparator 509 is connected to the internal boosted power generator via the inverter 510, and the p-channel whose gate and drain are short-circuited is connected between the power supply voltage and the ground and connected in series with the resistor 507 as an input. It is connected to the drain of a transistor (fourth p-channel transistor) 505.

【０１４２】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。The operation of detecting the internally generated boosted power supply potential in the semiconductor integrated circuit configured as described above will be described.

【０１４３】図１８において内部昇圧電位が変動した
時、ウエルを内部昇圧電位に接続したｐチャンネルトラ
ンジスタ５０６のドレインの電位は内部昇圧電位の変動
に連動して変化する。図２３にｐチャンネルトランジス
タのしきい値電圧の基板電位依存性を示す。基板電位が
上昇すると、しきい値電圧も大きくなる。昇圧電位が上
昇した時は、ウエル電位が上昇したｐチャンネルトラン
ジスタ５０６のしきい値電圧は上昇して、ｐチャンネル
トランジスタ５０６のドレインの電位は低下し、一方、
昇圧電位が低下した時は、ウエル電位が低下したｐチャ
ンネルトランジスタ５０６のしきい値電圧は低下し、ｐ
チャンネルトランジスタ５０６のドレインの電位は上昇
する。In FIG. 18, when the internal boosted potential changes, the drain potential of the p-channel transistor 506 having the well connected to the internal boosted potential changes in conjunction with the change in the internal boosted potential. FIG. 23 shows the dependence of the threshold voltage of the p-channel transistor on the substrate potential. As the substrate potential increases, the threshold voltage also increases. When the boosted potential rises, the threshold voltage of the p-channel transistor 506 whose well potential has risen rises, and the potential of the drain of the p-channel transistor 506 falls.
When the boosted potential decreases, the threshold voltage of the p-channel transistor 506 whose well potential has decreased decreases, and
The potential of the drain of the channel transistor 506 increases.

【０１４４】昇圧電位検知回路を昇圧電源電位の上昇防
止のために用いる時は、昇圧電位がある上限の電位に上
昇した時、ｐチャンネルトランジスタ５０６のドレイン
の電位が、ｐチェンネルトランジスタ５０５のドレイン
の電位より低くなるようにｐチャンネルトランジスタ５
０５、５０６のしきい値、及び、抵抗５０７、５０８の
抵抗値を設定することにより、電圧比較器５０９で両ｐ
チャンネルトランジスタのドレインの電位を比較後、内
部昇圧電源ジェネレーターを停止させることが、内部昇
圧電源と他電源間にリークパスを作ることなく可能にな
る。When the boosted potential detecting circuit is used to prevent the boosted power supply potential from rising, when the boosted potential rises to a certain upper limit potential, the potential of the drain of the p-channel transistor 506 becomes lower than that of the drain of the p-channel transistor 505. P-channel transistor 5 so as to be lower than the potential.
By setting the threshold values of the resistors 507 and 508 and the resistance values of the resistors 507 and 508,
After comparing the potentials of the drains of the channel transistors, it is possible to stop the internal boosted power supply generator without creating a leak path between the internal boosted power supply and another power supply.

【０１４５】同様にして、検知回路を昇圧電源電位の低
下防止に用いる時にも、内部昇圧電源と他電源間にリー
クパスを作ることなく昇圧電位を検知することが可能に
なる。つまり、内部昇圧電源の動作効率を低下させるこ
となく、昇圧電位を検知することが可能になる。Similarly, when the detection circuit is used to prevent a drop in the boosted power supply potential, the boosted potential can be detected without creating a leak path between the internal boosted power supply and another power supply. That is, the boosted potential can be detected without lowering the operation efficiency of the internal boosted power supply.

【０１４６】前記の構成において、ｐチャンネルトラン
ジスタ５０６に直列に接続された抵抗５０８を、ゲート
を昇圧電源に接続したｎチャンネルトランジスタで構成
することにより、昇圧電位の検知感度を向上させること
ができる。 （第６の実施例の変形例）前記の構成において、図１９
に示すようにｐチャンネルトランジスタ５０６に直列に
接続された抵抗成分５０８をゲートを昇圧電源に接続し
たｎチャンネルトランジスタで構成することにより、昇
圧電位の検知感度を向上させることができる。In the above configuration, by forming the resistor 508 connected in series with the p-channel transistor 506 by an n-channel transistor having a gate connected to a boosted power supply, the sensitivity of detecting the boosted potential can be improved. (Modification of Sixth Embodiment) In the above configuration, FIG.
As shown in (2), by forming the resistance component 508 connected in series with the p-channel transistor 506 by an n-channel transistor whose gate is connected to a boosted power supply, the detection sensitivity of the boosted potential can be improved.

【０１４７】図１９において昇圧電位が上昇した時、ウ
エル電位が上昇したｐチャンネルトランジスタ５０６
は、そのしきい値電圧が上昇し、ｐチャンネルトランジ
スタ５０６のオン抵抗は増大する。さらに、ｎチャンネ
ルトランジスタ５０８のオン抵抗がゲート電圧の上昇に
より減少し、この相乗効果によりｐチャンネルトランジ
スタ５０６のドレインの電位はいっそう敏感に昇圧電源
の上昇に反応し低下する。In FIG. 19, when the boosted potential rises, the p-channel transistor 506 whose well potential has risen
Increases the threshold voltage, and the on-resistance of p-channel transistor 506 increases. Further, the on-resistance of the n-channel transistor 508 decreases due to the increase in the gate voltage, and the synergistic effect causes the potential of the drain of the p-channel transistor 506 to decrease more sensitively in response to the increase in the boost power supply.

【０１４８】尚、トランジスタ５０６のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。 （第７の実施例）図２０は本発明の第７の実施例におけ
る半導体集積回路の構成を示すものである。By increasing the gate length of the transistor 506 and increasing the impurity concentration of the well, a detection circuit more sensitive to fluctuations in the well potential, in other words, fluctuations in the internal boosted potential can be formed. (Seventh Embodiment) FIG. 20 shows the configuration of a semiconductor integrated circuit according to a seventh embodiment of the present invention.

【０１４９】図２０において、抵抗５１５と直列に接続
し電源電圧とグランド間に配置され、チップ内部発生昇
圧電源にゲートが接続されているｎチャンネルトランジ
スタ（第１のｎチャンネルトランジスタ）５１１のソー
スは、抵抗５１７を介してグランドに接続されたｐチャ
ンネルトランジスタ（第５のｐチャンネルトランジス
タ）５１３のソースに接続されている。ｐチャンネルト
ランジスタ５１３のゲートは、抵抗５１６と直列に接続
し電源電圧とグランド間に配置されたゲートとドレイン
を短絡したｐチャンネルトランジスタ（第６のｐチャン
ネルトランジスタ）５１２のドレインに接続され、ｐチ
ャンネルトランジスタ５１３のドレインは、しきい値を
所望の値に設定したインバーター５１４を介して内部昇
圧電源ジェネレーターに接続されている。In FIG. 20, the source of an n-channel transistor (first n-channel transistor) 511 connected in series with a resistor 515, disposed between a power supply voltage and the ground, and having a gate connected to a boosted power supply generated inside the chip is connected. , And a source of a p-channel transistor (fifth p-channel transistor) 513 connected to ground via a resistor 517. The gate of the p-channel transistor 513 is connected in series with the resistor 516, and is connected to the drain of a p-channel transistor (sixth p-channel transistor) 512 whose gate and drain are short-circuited and arranged between the power supply voltage and the ground. The drain of the transistor 513 is connected to the internal boosted power generator via the inverter 514 whose threshold is set to a desired value.

【０１５０】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。The operation of detecting the internally generated boosted power supply potential in the semiconductor integrated circuit configured as described above will be described.

【０１５１】図２０において、内部昇圧電位が変動した
時、ゲートを内部昇圧電位に接続したｎチャンネルトラ
ンジスタ５１１のソース電位は内部昇圧電位の変動に連
動して変化する。即ち、昇圧電位が上昇した時は、ｎチ
ャンネルトランジスタ５１１のソース電位は上昇し、ｐ
チャンネルトランジスタ５１３のソース電位も上昇す
る。一方、昇圧電位が低下した時は、ｎチャンネルトラ
ンジスタ５１１のソース電位は低下し、ｐチャンネルト
ランジスタ５１３のソース電位は低下する。この時、シ
ミュレーション等により内部昇圧電源電位が所望の電圧
範囲に納まるようにインバーター５１４のしきい値の設
定を行うことによりｐチャンネルトランジスタ５１１の
ソース電位変化から、昇圧電位が所望の電圧範囲より上
昇した時には内部昇圧電源ジェネレーターを停止させ、
昇圧電位が所望の電圧範囲より低下した時には内部昇圧
電源ジェネレーターを動作させることが、内部昇圧電源
と他電源間にリークパスを作らずに可能である。つま
り、内部昇圧電源の動作効率を低下させることなく、昇
圧電位を検知することが可能になる。 （第８の実施例）図２１は本発明の第８の実施例におけ
る半導体集積回路の構成を示す。Referring to FIG. 20, when the internal boosted potential changes, the source potential of n-channel transistor 511 whose gate is connected to the internal boosted potential changes in conjunction with the change in the internal boosted potential. That is, when the boosted potential rises, the source potential of the n-channel transistor 511 rises and p
The source potential of the channel transistor 513 also increases. On the other hand, when the boosted potential decreases, the source potential of the n-channel transistor 511 decreases, and the source potential of the p-channel transistor 513 decreases. At this time, the threshold value of the inverter 514 is set so that the internal boosted power supply potential falls within a desired voltage range by a simulation or the like, so that the boosted potential rises from the desired voltage range due to a change in the source potential of the p-channel transistor 511. When the internal boost power generator is stopped,
When the boosted potential falls below a desired voltage range, it is possible to operate the internal boosted power supply generator without forming a leak path between the internal boosted power supply and another power supply. That is, the boosted potential can be detected without lowering the operation efficiency of the internal boosted power supply. (Eighth Embodiment) FIG. 21 shows the configuration of a semiconductor integrated circuit according to an eighth embodiment of the present invention.

【０１５２】図２１において、チップ内部発生基板電源
にウエルが接続されているｎチャンネルトランジスタ
（第２のｎチャンネルトランジスタ）５１９は、抵抗５
２２と直列に接続し電源電圧とグランド間に配置されて
いる。ｎチャンネルトランジスタ５１９のドレインはし
きい値を所望の値に設定したインバーター５２０を介し
て内部基板電源ジェネレーターに接続され、ｎチャンネ
ルトランジスタ５１９のゲートは、抵抗５２１と直列に
接続し電源電圧とグランド間に配置した、ゲートとドレ
インを短絡した，ウエル電位が接地電位であるｎチャン
ネルトランジスタ（第３のｎチャンネルトランジスタ）
５１８のドレインに接続されている。ここで、ｎチャン
ネルトランジスタ５１８、５１９のウエル電位が異なっ
ているが、図２５に示す様に、トリプルウエル構造を採
用することにより異なる電位に設定することが可能であ
る。In FIG. 21, an n-channel transistor (second n-channel transistor) 519 whose well is connected to a substrate power supply inside the chip is provided with a resistor 5
22 and connected between the power supply voltage and the ground. The drain of n-channel transistor 519 is connected to the internal substrate power generator via an inverter 520 having a threshold set to a desired value. The gate of n-channel transistor 519 is connected in series with resistor 521 to connect the power supply voltage to ground. An n-channel transistor (third n-channel transistor) having a well potential of the ground potential and a gate and a drain short-circuited
518 is connected to the drain. Here, the well potentials of the n-channel transistors 518 and 519 are different, but different potentials can be set by employing a triple well structure as shown in FIG.

【０１５３】以上のように構成された半導体集積回路に
ついて、内部発生基板電源電位の検知動作について説明
する。The operation of detecting the internally generated substrate power supply potential in the semiconductor integrated circuit configured as described above will be described.

【０１５４】図２１において、内部基板電位が変動した
時、ウエルを内部基板電位に接続したｎチャンネルトラ
ンジスタ５１９のドレインの電位は内部昇基板電位の変
動に連動して変化する。図２４にｎチャンネルトランジ
スタのしきい値電圧の基板電位依存性を示す。基板電位
が上昇すると、しきい値電圧は小さくなる。従って、基
板電位が上昇した時は、ウエル電位が上昇したｎチャン
ネルトランジスタ５１９のしきい値電位は低下し、ｎチ
ャンネルトランジスタ５１９のドレインの電位は低下
し、一方、基板電位が低下した時は、ウエル電位が低下
したｎチャンネルトランジスタ５１９のしきい値電圧は
上昇し、ｎチャンネルトランジスタ５１９のドレインの
電位は上昇する。この時、シミュレーション等により内
部基板電源電位が所望の電圧範囲に納まるようにインバ
ーター５２０のしきい値の設定を行うことによりｎチャ
ンネルトランジスタ５１９のドレインの電位変化から、
基板電位が所望の電圧範囲より上昇した時には内部基板
電源ジェネレーターを動作させ、基板電位が所望の電圧
範囲より低下した時には内部基板電源ジェネレーターを
停止させることが、内部基板電源と他電源間にリークパ
スを作らずに可能である。つまり、内部基板電源の動作
効率を低下させることなく、基板電位を検知することが
可能になる。In FIG. 21, when the internal substrate potential changes, the potential of the drain of the n-channel transistor 519 having the well connected to the internal substrate potential changes in conjunction with the change in the internal substrate potential. FIG. 24 shows the substrate potential dependence of the threshold voltage of the n-channel transistor. As the substrate potential increases, the threshold voltage decreases. Therefore, when the substrate potential rises, the threshold potential of the n-channel transistor 519 whose well potential has risen decreases, and the drain potential of the n-channel transistor 519 drops. On the other hand, when the substrate potential falls, The threshold voltage of the n-channel transistor 519 whose well potential has decreased increases, and the potential of the drain of the n-channel transistor 519 increases. At this time, by setting the threshold value of the inverter 520 so that the internal substrate power supply potential falls within a desired voltage range by a simulation or the like, a change in the potential of the drain of the n-channel transistor 519 is obtained.
When the substrate potential rises above a desired voltage range, the internal substrate power generator is operated, and when the substrate potential falls below the desired voltage range, the internal substrate power generator is stopped. It is possible without making. That is, the substrate potential can be detected without lowering the operation efficiency of the internal substrate power supply.

【０１５５】尚、トランジスタ５１９のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。By increasing the gate length of the transistor 519 and increasing the impurity concentration of the well, a detection circuit more sensitive to fluctuations in the well potential, in other words, fluctuations in the internal boosted potential can be formed.

【０１５６】以上の説明において、図１６の抵抗５０
３、図１８の抵抗５０７、図２０の抵抗５１５〜５１
７、及び図２１の抵抗５２１、５２２は、何れもトラン
ジスタにより構成してもよい。In the above description, the resistance 50 shown in FIG.
3, the resistor 507 in FIG. 18, and the resistors 515 to 51 in FIG.
7 and the resistors 521 and 522 in FIG. 21 may be configured by transistors.

【０１５７】[0157]

【発明の効果】以上説明したように、請求項１及び請求
項２記載の発明によれば、動作時にワード線から電流が
リークする系路に存在するトランジスタのゲート長を他
のトランジスタよりも長く設定したので、リーク電流量
を少なく制限でき、半導体集積回路全体の動作にはほと
んど影響を与えずに、昇圧電源リーク電流のみを削減で
きる。As described above, according to the first and second aspects of the present invention, the gate length of a transistor existing in a path where current leaks from a word line during operation is longer than that of other transistors. Since the setting is made, the amount of leakage current can be limited to a small amount, and only the boosted power supply leakage current can be reduced without substantially affecting the operation of the entire semiconductor integrated circuit.

【０１５８】請求項３〜請求項１０、請求項１５及び請
求項１７記載の昇圧回路によれば、電荷供給ノードと、
整流スイッチのゲートに接続されたノードとを、異なる
キャパシタで昇圧するので、１つのクロック供給回路の
みでもって、効率良く電荷供給ノードの電荷を昇圧電源
に供給することが可能である。また、ＰチャネルＭＯＳ
トランジスタを用いたＣＭＯＳ型の簡易な整流スイッチ
制御手段を備えて、電荷供給ノード及び、整流スイッチ
のゲートに接続されたノードの昇圧が高速に行なわれる
ので、高周波の昇圧動作が可能である。According to the booster circuit of any one of claims 3 to 10, 15 and 17, the charge supply node,
Since the voltage of the node connected to the gate of the rectifier switch is boosted by a different capacitor, the charge of the charge supply node can be efficiently supplied to the boosted power supply with only one clock supply circuit. Also, P-channel MOS
Since a simple rectification switch control unit of a CMOS type using a transistor is provided and the charge supply node and the node connected to the gate of the rectification switch are boosted at high speed, a high-frequency boosting operation is possible.

【０１５９】更に、請求項１１〜請求項１４記載の発明
によれば、プリチャージ手段によりプリチャージされた
電位を更に高く昇圧するので、昇圧効率を高めることが
できる。Further, according to the present invention, since the potential precharged by the precharge means is further boosted, the boosting efficiency can be increased.

【０１６０】ここで、特に、請求項１４記載の発明によ
れば、電荷供給手段の出力側と整流スイッチ制御手段の
出力側とを別系統にしたので、整流スイッチがＯＮ動作
に伴い整流スイッチ制御手段の出力側の昇圧電位が電荷
供給手段の出力側の電位により低下することを確実に防
止できて、昇圧電源への電荷供給を効率良く行うことが
可能である。According to the invention, the output side of the charge supply means and the output side of the rectification switch control means are provided in separate systems. It is possible to reliably prevent the boosted potential on the output side of the means from being lowered by the potential on the output side of the charge supply means, and it is possible to efficiently supply the charge to the boosted power supply.

【０１６１】また、特に、請求項１６記載の発明では、
プリチャージ用及び、整流スイッチ用のＮチャネルＭＯ
Ｓトランジスタのしきい値を他のＮチャネルＭＯＳトラ
ンジスタのしきい値より小さく製造されるので、各昇圧
ノードのしきい値に起因するレベル低下を少なくするこ
とが可能であり、その実用的効果は大きい。In the invention according to claim 16,
N-channel MO for precharge and rectifier switch
Since the threshold value of the S transistor is made smaller than the threshold values of the other N-channel MOS transistors, it is possible to reduce the level drop caused by the threshold value of each boosting node. large.

【０１６２】更に、請求項１８〜請求項２５記載の発明
によれば、ドレインが検知信号となるトランジスタの基
板又はゲートにチップ内部発生昇圧電源を接続して、チ
ップ内部発生昇圧電源と他電源間にリークパスを作るこ
となく内部発生昇圧電源の電位の検知を可能にしたの
で、内部リーク電流を少なく制限して、チップ内部発生
昇圧電源ジェネレータの動作効率を低下させることなく
内部発生昇圧電源の電位を所望の設定電圧範囲内に制御
することができる。Further, according to the inventions described in claims 18 to 25, the boosted power supply generated inside the chip is connected to the substrate or the gate of the transistor whose drain is the detection signal, so that the boosted power supply generated inside the chip is connected to another power supply. The internal potential of the internally generated boosted power supply can be detected without limiting the internal leakage current, thereby reducing the operating efficiency of the internally generated boosted power supply generator. Control can be performed within a desired set voltage range.

【０１６３】特に、請求項２０及び請求項２２記載の発
明では、内部発生昇圧電源の電位の検知感度を高めるこ
とができる。In particular, in the inventions according to the twentieth and twenty-second aspects, the sensitivity of detecting the potential of the internally generated boosted power supply can be enhanced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に関連する技術の第１の提案例における
電源電圧発生回路の構成図である。FIG. 1 is a configuration diagram of a power supply voltage generation circuit in a first proposed example of a technology related to the present invention.

【図２】従来の電源電圧発生回路の構成図である。FIG. 2 is a configuration diagram of a conventional power supply voltage generation circuit.

【図３】本発明に関連する技術の第２の提案例における
電源電圧発生回路の回路図と内部電位のタイミングチャ
ートである。FIG. 3 is a circuit diagram of a power supply voltage generation circuit and a timing chart of an internal potential in a second proposed example of the technology related to the present invention.

【図４】本発明に関連する技術の第３の提案例における
電源電圧発生回路の回路図である。FIG. 4 is a circuit diagram of a power supply voltage generation circuit according to a third proposed example of the technology related to the present invention.

【図５】本発明に関連する技術の第４の提案例における
電源電圧発生回路の構成図である。FIG. 5 is a configuration diagram of a power supply voltage generation circuit in a fourth proposed example of the technology related to the present invention.

【図６】本発明の第１の実施例を説明するための回路図
である。FIG. 6 is a circuit diagram for explaining the first embodiment of the present invention.

【図７】本発明の第１の実施例を説明するためのＮチャ
ンネルＭＯＳトランジスタのオフリーク特性である。FIG. 7 is an off-leak characteristic of an N-channel MOS transistor for explaining the first embodiment of the present invention.

【図８】本発明の第２の実施例に於ける昇圧回路の回路
構成図である。FIG. 8 is a circuit configuration diagram of a booster circuit according to a second embodiment of the present invention.

【図９】同第２の実施例の動作タイミングチャートであ
る。FIG. 9 is an operation timing chart of the second embodiment.

【図１０】本発明の第３の実施例に於ける昇圧回路の回
路構成図である。FIG. 10 is a circuit configuration diagram of a booster circuit according to a third embodiment of the present invention.

【図１１】同第３の実施例の動作タイミングチャートで
ある。FIG. 11 is an operation timing chart of the third embodiment.

【図１２】本発明の第４の実施例に於ける昇圧回路の回
路構成図である。FIG. 12 is a circuit configuration diagram of a booster circuit according to a fourth embodiment of the present invention.

【図１３】同第４の実施例の動作タイミングチャート図
である。FIG. 13 is an operation timing chart of the fourth embodiment.

【図１４】従来の昇圧回路の回路構成図である。FIG. 14 is a circuit configuration diagram of a conventional booster circuit.

【図１５】同従来例の動作タイミングチャートである。FIG. 15 is an operation timing chart of the conventional example.

【図１６】本発明の第５の実施例における昇圧電位検知
回路の構成を示す図である。FIG. 16 is a diagram illustrating a configuration of a boosted potential detection circuit according to a fifth embodiment of the present invention.

【図１７】本発明の第５の実施例の変形例における昇圧
電位検知回路の構成を示す図である。FIG. 17 is a diagram showing a configuration of a boosted potential detection circuit according to a modification of the fifth embodiment of the present invention.

【図１８】本発明の第６の実施例における昇圧電位検知
回路の構成を示す図である。FIG. 18 is a diagram illustrating a configuration of a boosted potential detection circuit according to a sixth embodiment of the present invention.

【図１９】本発明の第６の実施例の変形例における昇圧
電位検知回路の構成を示す図である。FIG. 19 is a diagram showing a configuration of a boosted potential detection circuit according to a modification of the sixth embodiment of the present invention.

【図２０】本発明の第７の実施例における昇圧電位検知
回路の構成を示す図である。FIG. 20 is a diagram illustrating a configuration of a boosted potential detection circuit according to a seventh embodiment of the present invention.

【図２１】本発明の第８の実施例における基板電位検知
回路の構成を示す図である。FIG. 21 is a diagram showing a configuration of a substrate potential detection circuit according to an eighth embodiment of the present invention.

【図２２】従来例における昇圧電位検知回路の構成を示
す図である。FIG. 22 is a diagram showing a configuration of a boosted potential detection circuit in a conventional example.

【図２３】ｐチャンネルトランジスタしきい値の基板電
位依存性を示す図である。FIG. 23 is a diagram showing the substrate potential dependence of the threshold value of a p-channel transistor.

【図２４】ｎチャンネルトランジスタしきい値の基板電
位依存性を示す図である。FIG. 24 is a diagram showing the substrate potential dependence of the threshold value of an n-channel transistor.

【図２５】トリプルウエルの電位を示す図である。FIG. 25 is a diagram showing a potential of a triple well.

【符号の説明】[Explanation of symbols]

３０１、３４０ 動作時用電源電圧発生回路（第１の
電源電圧発生回路） ３０２、３４１ 補助電源電圧発生回路（第３の電源
電圧発生回路） ３０３、３４２ 待機時用電源電圧発生回路（第２の
電源電圧発生回路） ３０４、３４３ レベル検知回路（電圧検知部） ３１２ 発振回路（第１の発振回路） ３２１ 発振回路（第２の発振回路） ３１１、３２０ チャージポンプ回路 ３１３、３２２ 遅延回路 ３４３ ＮチャンネルＭＯＳトランジスタ
（制御トランジスタ） １０１ 電荷供給手段 １０２ プリチャージ手段 １０３ 整流スイッチ １０４ 整流スイッチ制御手段 １０５ リセット手段 １０６、１０９ １４０、１４１ キャパシタ １０８ ＰチャネルＭＯＳトランジスタ ５００ ｐチャンネルトランジスタ（第２の
ｐチャンネルトランジスタ） ５０１ ｐチャンネルトランジスタ（第１の
ｐチャンネルトランジスタ） ５０５ ｐチャンネルトランジスタ（第４の
ｐチャンネルトランジスタ） ５０６ ｐチャンネルトランジスタ（第３の
ｐチャンネルトランジスタ） ５０９ 電位比較器（比較器） ５１１ ｎチャンネルトランジスタ（第１の
ｎチャンネルトランジスタ） ５１２ ｐチャンネルトランジスタ（第６の
ｐチャンネルトランジスタ） ５１３ ｐチャンネルトランジスタ（第５の
ｐチャンネルトランジスタ） ５１８ ｎチャンネルトランジスタ（第３の
ｎチャンネルトランジスタ） ５１９ ｎチャンネルトランジスタ（第２の
ｎチャンネルトランジスタ）301, 340 Operating power supply voltage generating circuit (first power supply voltage generating circuit) 302, 341 Auxiliary power supply voltage generating circuit (third power supply voltage generating circuit) 303, 342 Standby power supply voltage generating circuit (second power supply voltage generating circuit) Power supply voltage generation circuit) 304, 343 Level detection circuit (voltage detection unit) 312 Oscillation circuit (first oscillation circuit) 321 Oscillation circuit (second oscillation circuit) 311, 320 Charge pump circuit 313, 322 Delay circuit 343 N channel MOS transistor (control transistor) 101 Charge supply means 102 Precharge means 103 Rectification switch 104 Rectification switch control means 105 Reset means 106, 109 140, 141 Capacitor 108 P-channel MOS transistor 500 P-channel transistor (second p-channel transistor) 01 p-channel transistor (first p-channel transistor) 505 p-channel transistor (fourth p-channel transistor) 506 p-channel transistor (third p-channel transistor) 509 potential comparator (comparator) 511 n-channel transistor (first p-channel transistor) 1 n-channel transistor) 512 p-channel transistor (sixth p-channel transistor) 513 p-channel transistor (fifth p-channel transistor) 518 n-channel transistor (third n-channel transistor) 519 n-channel transistor (second n-channel transistor)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤松 寛範 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hironori Akamatsu 1006 Oaza Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.

Claims (25)

【特許請求の範囲】[Claims] 【請求項１】 動作時に昇圧電源電圧又は昇圧電源から
作られる電圧が印可されるワード線と、 待機時に前記ワード線を接地電位にする制御トランジス
タとを備えた半導体集積回路において、 前記制御トランジスタは、そのドレインに前記ワード線
が接続されると共に、そのゲート及びソースに接地電位
レベル又は電源電圧レベルよりも低い電圧が印可される
ＮチャンネルＭＯＳトランジスタより成り、 前記ＮチャンネルＭＯＳトランジスタは、そのゲート長
が、半導体集積回路に備える他のＮチャンネルＭＯＳト
ランジスタの最小ゲート長よりも長いことを特徴とする
半導体集積回路。1. A semiconductor integrated circuit comprising: a word line to which a boosted power supply voltage or a voltage generated from a boosted power supply is applied during operation; and a control transistor for setting the word line to a ground potential during standby. An N-channel MOS transistor whose drain is connected to the word line and whose gate and source are applied with a voltage lower than a ground potential level or a power supply voltage level. The N-channel MOS transistor has a gate length of Is longer than the minimum gate length of another N-channel MOS transistor provided in the semiconductor integrated circuit. 【請求項２】 動作時に昇圧電源電圧又は昇圧電源から
作られる電圧が印可されるワード線と、 待機時に前記ワード線を接地電位にする制御トランジス
タとを備えた半導体集積回路において、 前記制御トランジスタは、そのソースに前記ワード線が
接続されると共に、そのゲートに昇圧電源電圧又は昇圧
電源から作られる電圧が印可され、そのドレインに接地
電位レベル又は電源電圧レベルよりも低い電圧が印可さ
れるＰチャンネルＭＯＳトランジスタより成り、 前記ＰチャンネルＭＯＳトランジスタは、そのゲート長
が、半導体集積回路に備える他のＰチャンネルＭＯＳト
ランジスタの最小ゲート長よりも長いことを特徴とする
半導体集積回路。2. A semiconductor integrated circuit comprising: a word line to which a boosted power supply voltage or a voltage generated from a boosted power supply is applied during operation; and a control transistor for setting the word line to a ground potential during standby. A P-channel whose source is connected to the word line, whose gate is supplied with a boosted power supply voltage or a voltage generated from the boosted power supply, and whose drain is applied with a ground potential level or a voltage lower than the power supply voltage level. A semiconductor integrated circuit comprising a MOS transistor, wherein a gate length of the P-channel MOS transistor is longer than a minimum gate length of another P-channel MOS transistor provided in the semiconductor integrated circuit. 【請求項３】 昇圧端子に接続される整流スイッチと、 前記整流スイッチに電荷を供給する電荷供給手段と、 前記整流スイッチを制御する整流スイッチ制御手段と、 クロックを供給するクロック供給手段と、 前記電荷供給手段及び整流スイッチ制御手段の各出力を
所定電圧にプリチャージするプリチャージ手段とを備
え、 前記電荷供給手段は、前記クロック供給手段のクロック
の入力により、出力の電位が昇圧される構成であり、 前記整流スイッチ制御手段は、前記電荷供給手段の出力
により、出力の電位が前記電荷供給手段の出力電位を越
える電位に昇圧されて、前記整流スイッチをＯＮさせる
構成であることを特徴とする半導体集積回路。A rectifier switch connected to a boosting terminal; a charge supply unit for supplying charge to the rectification switch; a rectification switch control unit for controlling the rectification switch; a clock supply unit for supplying a clock; A precharge unit for precharging each output of the charge supply unit and the rectification switch control unit to a predetermined voltage, wherein the charge supply unit is configured so that an output potential is boosted by a clock input of the clock supply unit. The rectifying switch control means is configured to turn on the rectifying switch by an output of the charge supply means raising an output potential to a potential exceeding an output potential of the charge supply means. Semiconductor integrated circuit. 【請求項４】 第１の電源と、 前記第１の電源よりも電圧の低い第２の電源と、 クロックを供給するクロック供給手段と、 前記第１の電源に接続されるプリチャージ手段と、 出力に前記プリチャージ手段のプリチャージ電荷が蓄積
されると共に、前記クロック供給手段のクロックの入力
により前記出力の電位が昇圧される電荷供給手段と、 出力に前記プリチャージ手段が接続され、前記電荷供給
手段の出力により前記出力の電位が昇圧される整流スイ
ッチ制御手段と、 前記第２の電源に接続され、前記クロック供給手段のク
ロックの入力により前記整流スイッチ手段を初期状態に
リセットするリセット手段と、 前記電荷供給手段の出力に接続され、前記整流スイッチ
手段の出力により制御される整流スイッチとを備え、 前記整流スイッチの出力は、前記第１の電源の電位より
も高い昇圧電位であることを特徴とする半導体集積回
路。A first power supply; a second power supply having a lower voltage than the first power supply; a clock supply means for supplying a clock; a precharge means connected to the first power supply; A precharge means for accumulating a precharge charge of the precharge means at an output, and a charge supply means for increasing a potential of the output by inputting a clock of the clock supply means; an output connected to the precharge means; Rectifier switch control means for increasing the potential of the output by the output of the supply means; reset means connected to the second power supply and resetting the rectification switch means to an initial state by input of a clock from the clock supply means; A rectifier switch connected to an output of the charge supply unit and controlled by an output of the rectifier switch unit. Output, a semiconductor integrated circuit, characterized in that said a first higher boost potential than the potential of the power supply. 【請求項５】 電荷供給手段は、 キャパシタと、クロック供給手段のクロックを入力して
前記キャパシタを駆動するドライバとを備えることを特
徴とする請求項４記載の半導体集積回路。5. The semiconductor integrated circuit according to claim 4, wherein said charge supply means includes a capacitor, and a driver for inputting a clock of said clock supply means and driving said capacitor. 【請求項６】 整流スイッチ制御手段は、 ＰチャネルＭＯＳトランジスタと、キャパシタと、ダイ
オードとを備え、 前記ＰチャネルＭＯＳトランジスタのソース及び基板端
子は電荷供給手段に接続され、前記ＰチャネルＭＯＳト
ランジスタのドレインは前記キャパシタの第１の電極及
びリセット手段に接続され、前記ＰチャネルＭＯＳトラ
ンジスタのゲートは、所定の電位に接続され、 前記キャパシタの第２の電極は整流スイッチに接続さ
れ、 前記ダイオードの入力は電荷供給手段の出力に接続さ
れ、前記ダイオードの出力は前記キャパシタの第２の電
極に接続されることを特徴とする請求項４記載の半導体
集積回路。6. The rectifying switch control means includes a P-channel MOS transistor, a capacitor, and a diode, a source and a substrate terminal of the P-channel MOS transistor are connected to a charge supply means, and a drain of the P-channel MOS transistor is provided. Is connected to a first electrode of the capacitor and reset means, a gate of the P-channel MOS transistor is connected to a predetermined potential, a second electrode of the capacitor is connected to a rectifying switch, and an input of the diode is 5. The semiconductor integrated circuit according to claim 4, wherein the output of the diode is connected to an output of the charge supply means, and an output of the diode is connected to a second electrode of the capacitor. 【請求項７】 リセット手段は、 ソースが第２の電源に接続され、ゲートがクロック供給
手段の出力に接続された第１のＮチャネルＭＯＳトラン
ジスタと、 ソースが前記第１のＮチャネルＭＯＳトランジスタのド
レインに接続され、ゲートが第１の電源に接続され、ド
レインが整流スイッチ制御手段のキャパシタの第１の電
極に接続された第２のＮチャネルＭＯＳトランジスタと
を備えることを特徴とする請求項６記載の半導体集積回
路。7. The reset means includes: a first N-channel MOS transistor having a source connected to the second power supply and a gate connected to an output of the clock supply means; and a source having a source connected to the first N-channel MOS transistor. A second N-channel MOS transistor connected to a drain, a gate connected to a first power supply, and a drain connected to a first electrode of a capacitor of the rectifying switch control means. A semiconductor integrated circuit as described in the above. 【請求項８】 ダイオードは、 ゲート及びドレインが電荷供給手段の出力に接続され、
ソースはキャパシタの第２の電極に接続された第３のＮ
チャネルＭＯＳトランジスタより成ることを特徴とする
請求項７記載の半導体集積回路。8. The diode has a gate and a drain connected to the output of the charge supply means,
The source is a third N connected to the second electrode of the capacitor.
8. The semiconductor integrated circuit according to claim 7, comprising a channel MOS transistor. 【請求項９】 プリチャージ手段は、 ドレイン及びゲートが第１の電源に接続され、ソースが
電荷供給手段の出力に接続された第４のＮチャネルＭＯ
Ｓトランジスタより成ることを特徴とする請求項４記載
の半導体集積回路。9. The precharge means includes a fourth N-channel transistor having a drain and a gate connected to a first power supply, and a source connected to an output of the charge supply means.
5. The semiconductor integrated circuit according to claim 4, comprising an S transistor. 【請求項１０】 整流スイッチは、 ドレインが電荷供給手段の出力に接続され、ゲートが整
流スイッチ手段のキャパシタの第２の電極に接続された
第５のＮチャネルＭＯＳトランジスタより成ることを特
徴とする請求項６記載の半導体集積回路。10. The rectifier switch is characterized by comprising a fifth N-channel MOS transistor having a drain connected to the output of the charge supply means and a gate connected to the second electrode of the capacitor of the rectification switch means. A semiconductor integrated circuit according to claim 6. 【請求項１１】 請求項４記載の半導体集積回路を２組
備えると共に、 前記２組の半導体集積回路に各々備えるプリチャージ手
段のプリチャージ電位を昇圧する昇圧手段を備え、 前記２組の半導体集積回路に備える各々の整流スイッチ
の出力同志が接続されることを特徴とする半導体集積回
路。11. A semiconductor integrated circuit comprising: two sets of the semiconductor integrated circuits according to claim 4; and boosting means for boosting a precharge potential of a precharge means provided in each of the two sets of semiconductor integrated circuits. A semiconductor integrated circuit to which outputs of respective rectifying switches provided in a circuit are connected. 【請求項１２】 昇圧手段は、 第６のＮチャネルＭＯＳトランジスタと、 第７のＮチャネルＭＯＳトランジスタとを備え、 前記第６のＮチャネルＭＯＳトランジスタと前記第７の
ＮチャネルＭＯＳトランジスタとの両ドレインは、第１
の電源に接続され、 前記第６のＮチャネルＭＯＳトランジスタのソースは、
前記２組の半導体集積回路のうち一方の半導体集積回路
に備える電荷供給手段の出力に接続され、 前記第７のＮチャネルＭＯＳトランジスタのソースは、
前記２組の半導体集積回路のうち他方の半導体集積回路
に備える電荷供給手段の出力に接続され、 前記第６のＮチャネルＭＯＳトランジスタのゲートは、
前記第２の半導体集積回路に備える電荷供給手段の出力
に接続され、 前記第７のＮチャネルＭＯＳトランジスタのゲートは、
前記第１の半導体集積回路に備える電荷供給手段の出力
に接続されることを特徴とする請求項１１記載の半導体
集積回路。12. The boosting means includes a sixth N-channel MOS transistor and a seventh N-channel MOS transistor, and both drains of the sixth N-channel MOS transistor and the seventh N-channel MOS transistor Is the first
The source of the sixth N-channel MOS transistor is:
The source of the seventh N-channel MOS transistor is connected to an output of a charge supply unit provided in one of the two sets of semiconductor integrated circuits,
The gate of the sixth N-channel MOS transistor is connected to an output of a charge supply unit provided in the other of the two sets of semiconductor integrated circuits,
The gate of the seventh N-channel MOS transistor is connected to an output of a charge supply unit provided in the second semiconductor integrated circuit,
12. The semiconductor integrated circuit according to claim 11, wherein the semiconductor integrated circuit is connected to an output of a charge supply unit provided in the first semiconductor integrated circuit. 【請求項１３】 ２組の半導体集積回路に備えるクロッ
ク供給手段は、各々、その出力するクロックが、互い
に、前記２組の半導体集積回路に各々備える電荷供給手
段の出力の電位を同時に昇圧しないように設定されてい
ることを特徴とする請求項１２記載の半導体集積回路。13. A clock supply means provided in two sets of semiconductor integrated circuits, so that clocks outputted therefrom do not simultaneously raise the potential of the output of the charge supply means provided in each of the two sets of semiconductor integrated circuits. 13. The semiconductor integrated circuit according to claim 12, wherein: 【請求項１４】 ２組の半導体集積回路に備える整流ス
イッチ制御手段は、各々、 更にキャパシタと、第８のＮチャネルＭＯＳトランジス
タとを備え、 前記キャパシタは、電荷供給手段とＰチャネルＭＯＳト
ランジスタのソースとの間に配置され、 前記第８のＮチャネルＭＯＳトランジスタは、ドレイン
が第１の電源に接続され、ソースがＰチャネルＭＯＳト
ランジスタのソースに接続され、ゲートが他方の半導体
集積回路の電荷供給手段の出力に接続されることを特徴
とする請求項１２記載の半導体集積回路。14. The rectification switch control means provided in the two sets of semiconductor integrated circuits each further includes a capacitor and an eighth N-channel MOS transistor, wherein the capacitor is a charge supply means and a source of a P-channel MOS transistor. The drain of the eighth N-channel MOS transistor is connected to the first power supply, the source is connected to the source of the P-channel MOS transistor, and the gate is the charge supply means of the other semiconductor integrated circuit. 13. The semiconductor integrated circuit according to claim 12, which is connected to an output of the semiconductor integrated circuit. 【請求項１５】 所定の電位は、第１の電源の電位であ
ることを特徴とする請求項６記載の半導体集積回路。15. The semiconductor integrated circuit according to claim 6, wherein the predetermined potential is a potential of a first power supply. 【請求項１６】 第３〜第８のＮチャネルＭＯＳトラン
ジスタのしきい値は、第１及び第２のＮチャネルＭＯＳ
トランジスタのしきい値よりも低い値に設定されること
を特徴とする請求項８、請求項９、請求項１０、請求項
１２又は請求項１４記載の半導体集積回路。16. The threshold value of each of the third to eighth N-channel MOS transistors is set to be equal to the first and second N-channel MOS transistors.
15. The semiconductor integrated circuit according to claim 8, wherein the value is set to be lower than a threshold value of the transistor. 【請求項１７】 第１の電源は、外部電源、又は、内部
電源発生回路により生成した前記外部電源より高い電位
を持つ電源であり、 第２の電源の電位は、接地電位であることを特徴とする
請求項４、請求項７、請求項１２、請求項１４又は請求
項１５記載の半導体集積回路。17. The first power supply is an external power supply or a power supply having a higher potential than the external power supply generated by an internal power supply generation circuit, and the potential of the second power supply is a ground potential. 17. The semiconductor integrated circuit according to claim 4, claim 7, claim 12, claim 14, or claim 15. 【請求項１８】 ソースが第１の電源に接続され、ドレ
インが抵抗又はトランジスタを介してグランドに接続さ
れ、ウエル電位がチップ内部で発生する昇圧電源電位で
あり、ゲート電位が自身のしきい値電圧分だけ前記第１
の電源の電位より低い第１のｐチャンネルトランジスタ
を備え、前記第１のｐチャンネルトランジスタのドレイ
ンの電位を昇圧電位検知信号とすることを特徴とする半
導体集積回路。18. A source is connected to the first power supply, a drain is connected to the ground via a resistor or a transistor, a well potential is a boosted power supply potential generated inside the chip, and a gate potential is a threshold voltage of its own. The first voltage
A first p-channel transistor which is lower than the potential of the power supply, and wherein the potential of the drain of the first p-channel transistor is used as a boosted potential detection signal. 【請求項１９】 別途、ソースが第１の電源に接続さ
れ、ドレインが抵抗又はトランジスタを介してグランド
に接続され、ゲートとドレインとを短絡した第２のｐチ
ャンネルトランジスタを備え、 第１のｐチャンネルトランジスタのゲートは、前記第２
のｐチャンネルトランジスタのドレインに接続されるこ
とを特徴とする請求項１８記載の半導体集積回路。19. A second p-channel transistor having a source connected to a first power supply, a drain connected to ground via a resistor or a transistor, and a gate and a drain short-circuited, The gate of the channel transistor is connected to the second
20. The semiconductor integrated circuit according to claim 18, wherein the semiconductor integrated circuit is connected to a drain of a p-channel transistor of claim 18. 【請求項２０】 第１のｐチャンネルトランジスタに直
列に接続されて電源電圧とグランド間に配置されたトラ
ンジスタは、ｎチャンネルトランジスタであり、前記ｎ
チャンネルトランジスタのゲート電位は、昇圧電源電位
であることを特徴とする請求項１８記載の半導体集積回
路。20. A transistor connected in series with the first p-channel transistor and arranged between the power supply voltage and the ground is an n-channel transistor, and
19. The semiconductor integrated circuit according to claim 18, wherein the gate potential of the channel transistor is a boosted power supply potential. 【請求項２１】 ソースが第１の電源に接続され、ドレ
インが抵抗又はトランジスタを介してグランドに接続さ
れ、ウエル電位がチップ内部で発生する昇圧電源電位で
ある第３のｐチャンネルトランジスタと、 ソースが第１の電源に接続され、ドレインが抵抗又はト
ランジスタを介してグランドに接続され、ゲートとドレ
インとを短絡した第４のｐチャンネルトランジスタと、 前記第３のｐチャンネルトランジスタのドレイン及び前
記第４のｐチャンネルトランジスタのドレインを入力
し、出力を昇圧電位検知信号とする電圧比較器とを備え
たことを特徴とする半導体集積回路。21. A third p-channel transistor whose source is connected to the first power supply, whose drain is connected to ground via a resistor or a transistor, and whose well potential is a boosted power supply potential generated inside the chip; Are connected to a first power supply, a drain is connected to ground via a resistor or a transistor, and a gate and a drain are short-circuited; a drain of the third p-channel transistor; And a voltage comparator that inputs the drain of the p-channel transistor and uses the output as a boosted potential detection signal. 【請求項２２】 第３のｐチャンネルトランジスタに直
列に接続されて第１の電源電圧とグランド間に配置され
たトランジスタは、ｎチャンネルトランジスタであり、 前記ｎチャンネルトランジスタのゲート電位は、昇圧電
源電位であることを特徴とする請求項２１記載の半導体
集積回路。22. A transistor connected in series with the third p-channel transistor and arranged between the first power supply voltage and the ground is an n-channel transistor, and the gate potential of the n-channel transistor is a boosted power supply potential. 22. The semiconductor integrated circuit according to claim 21, wherein 【請求項２３】 ソースが第１の電源に接続され、ドレ
インが抵抗又はトランジスタを介してグランドに接続さ
れ、ゲート電位がチップ内部で発生する昇圧電源電位で
ある第１のｎチャンネルトランジスタと、 抵抗又はトランジスタを介してグランドに接続した第５
のｐチャンネルトランジスタと、 ソースが第１の電源に接続され、ドレインが抵抗又はト
ランジスタを介してグランドに接続され、ゲートとドレ
インとを短絡した第６のｐチャンネルトランジスタとを
備え、 前記第１のｎチャンネルトランジスタのドレインは、前
記第５のｐチャンネルトランジスタのソースに接続さ
れ、 前記第５のｐチャンネルトランジスタのゲートは、前記
第６のｐチャンネルトランジスタのドレインに接続さ
れ、 前記第５のｐチャンネルトランジスタのドレインの電位
を昇圧電位検知信号とすることを特徴とする半導体集積
回路。23. A first n-channel transistor having a source connected to the first power supply, a drain connected to the ground via a resistor or a transistor, and a gate potential being a boosted power supply potential generated inside the chip; Or a fifth transistor connected to ground via a transistor.
A sixth p-channel transistor whose source is connected to a first power supply, whose drain is connected to ground via a resistor or a transistor, and whose gate and drain are short-circuited, a drain of the n-channel transistor is connected to a source of the fifth p-channel transistor; a gate of the fifth p-channel transistor is connected to a drain of the sixth p-channel transistor; A semiconductor integrated circuit, wherein a potential of a drain of a transistor is used as a boosted potential detection signal. 【請求項２４】 ソースがグランドに接続され、ドレイ
ンが抵抗又はトランジスタを介して第１の電源に接続さ
れ、ウエル電位がチップ内部で発生する基板電源電位で
あり、ゲート電位が自身のしきい値近傍の電位である第
２のｎチャンネルトランジスタを備え、 前記第２のｎチャンネルトランジスタのドレインの電位
を基板電位検知信号とすることを特徴とする半導体集積
回路。24. A source is connected to the ground, a drain is connected to a first power supply via a resistor or a transistor, a well potential is a substrate power supply potential generated inside the chip, and a gate potential is a threshold voltage of its own. A semiconductor integrated circuit, comprising: a second n-channel transistor having a nearby potential, wherein a potential of a drain of the second n-channel transistor is used as a substrate potential detection signal. 【請求項２５】 別途、ソースがグランドに接続され、
ドレインが抵抗又はトランジスタを介して第１の電源に
接続され、ゲートとソースとが短絡され、ウエル電位が
接地電位である第３のｎチャンネルトランジスタを備
え、 前記第２のｎチャンネルトランジスタのゲートは、前記
第３のｎチャンネルトランジスタのドレインに接続され
ることを特徴とする請求項２４記載の半導体集積回路。25. Separately, the source is connected to the ground,
A third n-channel transistor whose drain is connected to the first power supply via a resistor or a transistor, whose gate and source are short-circuited, and whose well potential is the ground potential; and the gate of the second n-channel transistor is 25. The semiconductor integrated circuit according to claim 24, wherein the semiconductor integrated circuit is connected to a drain of the third n-channel transistor.
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