JP4258411B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4258411B2
JP4258411B2 JP2004089165A JP2004089165A JP4258411B2 JP 4258411 B2 JP4258411 B2 JP 4258411B2 JP 2004089165 A JP2004089165 A JP 2004089165A JP 2004089165 A JP2004089165 A JP 2004089165A JP 4258411 B2 JP4258411 B2 JP 4258411B2
Authority
JP
Japan
Prior art keywords
gate oxide
oxide film
pads
igbt
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004089165A
Other languages
English (en)
Other versions
JP2005277150A (ja
Inventor
尚彦 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004089165A priority Critical patent/JP4258411B2/ja
Publication of JP2005277150A publication Critical patent/JP2005277150A/ja
Application granted granted Critical
Publication of JP4258411B2 publication Critical patent/JP4258411B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体素子の両側を一対の金属体で挟んでなり、装置のほぼ全体が樹脂でモールドされてなる半導体装置に関する。
従来より、この種の半導体装置としては、半導体素子と、半導体素子の一面側に設けられ電極と放熱体とを兼ねる第１の金属体と、半導体素子の他面側に設けられ電極と放熱体とを兼ねる第２の金属体と、半導体素子と外部とを電気的に接続するための端子と、半導体素子、第１の金属体、第２の金属体および端子の一部を包み込むように封止するモールド樹脂とを備えた半導体装置が提案されている（たとえば、特許文献１参照）。
このような半導体装置において、半導体素子としては、たとえば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ素子などのゲート酸化膜デバイス、あるいはＦＷＤ（フリーホイールダイオード）などの縦型パワー素子が採用される。
図６は、この種の半導体装置の一般的な概略構成を示す図であって（ａ）は各部の平面的な配置を示す図、（ｂ）は、（ａ）に示される半導体装置の概略断面構成を示す図である。
図６において、半導体素子としてのゲート酸化膜デバイス１０は、ＩＧＢＴ素子１０であり、また、もう一つの半導体素子１８はＦＷＤである。そして、これら半導体素子１０、１８のうち、図６において現れている面が素子形成面である主表面、これと反対側の面が主裏面である。
ここで、ＩＧＢＴ素子１０の主表面には、温度センスダイオード１１が設けられている。この温度センスダイオード１１は、一般的に設けられているもので、半導体製造技術を用いて形成されたポリシリコン等からなるダイオード素子である。
この温度センスダイオード１１は温度によって電圧が変化するので、ＩＧＢＴ素子１０の温度を検出するのに用いられている。
これら半導体素子１０、１８の主裏面側には、電極と放熱体とを兼ねる第１の金属体２０が、はんだなどの導電性接合部材を介して電気的・熱的に接合されている。また、半導体素子１０、１８の主表面側には、電極と放熱体とを兼ねる第２の金属体３０が、はんだなどの導電性接合部材を介して電気的・熱的に接合されている。
また、ゲート酸化膜デバイスであるＩＧＢＴ素子１０の周囲には、各種の信号端子６０が設けられており、ＩＧＢＴ素子１０の主表面と信号端子６０とは、ボンディングワイヤ７０を介して電気的に接続されている。そして、装置のほぼ全体が樹脂８０によりモールドされ封止されている。
ここにおいて、図６中の５本の信号端子６０のうち、下側から１番目と２番目の２本が温度センスダイオード１１用の端子すなわち温度センス用端子Ａ、Ｋである。これら温度センス用端子Ａ、Ｋは、アノード用端子Ａとカソード用端子Ｋであり、それぞれ、ＩＧＢＴ素子１０に設けられた素子の温度検出を行うための温度センス用パッドに接続されている。
また、図６中の５本の信号端子６０のうち、下側から３番目の端子は、ＩＧＢＴ素子１０の信号電極用パッドであるゲートセンス用パッドと接続されるゲートセンス用端子Ｇである。
また、図６中の５本の信号端子６０のうち、下側から４番目の端子は、ＩＧＢＴ素子１０に流れる電流を検出するための電流センス用パッドと接続される電流センス用端子ＳＥであり、一番上側の端子は、ＩＧＢＴ素子１０の基準電位用パッドであるケルビンセンス用パッドと接続される基準端子としてのケルビンセンス用端子ＫＥである。
ここで、図６に示されるように、ＩＧＢＴ素子１０は、その主表面に複数個のセルブロックＴｒが配列されたものであり、個々のセルブロックＴｒは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。
そして、多数のトランジスタセルのうちの１個のセルＴｒが、電流センス用セルとして用いられ、電流センス用端子ＳＥから出力される電流の異常を検出するようになっている。電流の異常が検出された場合には、ゲート電流を止めてＩＧＢＴ素子１０の作動を停止するようになっている。
特開２００３−１１００６４号公報
ところで、上記した従来の半導体装置においては、両金属体２０、３０に挟まれた半導体素子としてのゲート酸化膜デバイス１０は、比較的大型（たとえば１３ｍｍ□程度）のものであり、コストが高く、半導体装置につき１個しか設けられていなかった。
そこで、本発明は上記問題に鑑み、半導体素子の両側を一対の金属体で挟んでなり、装置のほぼ全体がモールド樹脂でモールドされてなる半導体装置において、より安価な構成を実現することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、半導体素子（１０）と、半導体素子（１０）の一面側に設けられ、電極と放熱体とを兼ねる第１の金属体（２０）と、半導体素子（１０）の他面側に設けられ、電極と放熱体とを兼ねる第２の金属体（３０）と、半導体素子（１０）と外部とを電気的に接続するための端子（６０）と、半導体素子（１０）、第１の金属体（２０）、第２の金属体（３０）および端子（６０）の一部を包み込むように封止するモールド樹脂（８０）とを備える半導体装置において、次のような点を特徴としている。
すなわち、本発明は、半導体素子（１０）としてゲート酸化膜デバイス（１０）が用いられており、ゲート酸化膜デバイス（１０）は、２個以上設けられており、個々のゲート酸化膜デバイス（１０）は、複数種類の信号用パッド（１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ）を有するとともに、１個のゲート酸化膜デバイス（１０）について同種の信号用パッド（１０ａ〜１０ｅ）が２個以上設けられており、ゲート酸化膜デバイス（１０）の間にて、同種の信号用パッド（１０ａ、１０ｃ）同士が電気的に接続されており、個々のゲート酸化膜デバイス（１０）は、信号用パッドとして２個以上のゲートセンス用パッド（１０ｃ）および２個以上のケルビンセンス用パッド（１０ａ）を備えており、ゲート酸化膜デバイス（１０）の間にて、ゲートセンス用パッド（１０ｃ）同士およびケルビンセンス用パッド（１０ａ）同士が電気的に接続されていることを特徴としている。
ＩＧＢＴ素子やＭＯＳＦＥＴ素子などのようなゲート酸化膜デバイス（１０）の素子性能は、通常その素子面積に比例する。本発明によれば、ゲート酸化膜デバイス（１０）を２個以上設けることにより、個々のゲート酸化膜デバイス（１０）の素子面積を従来よりも小さなものにできるため、コストダウンを実現することができる。
そして、素子面積の小さなゲート酸化膜デバイス（１０）を２個以上設けることにより、２個以上のゲート酸化膜デバイス（１０）を合わせた素子性能を、従来の比較的素子面積の大きなゲート酸化膜デバイスと同程度のものにできるため、素子性能については確保することができる。
また、本発明では、個々のゲート酸化膜デバイス（１０）は、複数種類の信号用パッド（１０ａ〜１０ｅ）を有するとともに、同種の信号用パッド（１０ａ〜１０ｅ）が２個以上設けられており、さらに、異なるゲート酸化膜デバイス（１０）の間にて、同種の信号用パッド（１０ａ、１０ｃ）同士が電気的に接続されている。
このことは、具体的には、次のようなことである。たとえば、２個のゲート酸化膜デバイスのそれぞれが、Ｐ１、Ｐ２、Ｐ３の３種類の信号用パッドを有し、１個のゲート酸化膜デバイスについて、Ｐ１のパッドが２個、Ｐ２のパッドが２個、Ｐ３のパッドが２個備えられているとする。
そして、たとえば、第１のゲート酸化膜デバイスにおけるＰ１のパッド、および、第２のゲート酸化膜デバイスにおけるＰ１のパッド同士が、電気的に接続されているということである。
それにより、２個以上のゲート酸化膜デバイス（１０）は、２個以上のものが合わさったもの全体として適切に機能することができるとともに、１個のゲート酸化膜デバイス（１０）について外部接続用の端子（６０）を用意すればよいため、当該端子（６０）の数を増加させることがなくなる。
したがって、本発明によれば、半導体素子（１０）の両側を一対の金属体（２０、３０）で挟んでなり、装置のほぼ全体がモールド樹脂（８０）でモールドされてなる半導体装置において、より安価な構成を適切に実現することができる。また、請求項１に記載の発明では、個々のゲート酸化膜デバイス（１０）は、信号用パッドとして２個以上のゲートセンス用パッド（１０ｃ）および２個以上のケルビンセンス用パッド（１０ａ）を備えており、ゲート酸化膜デバイス（１０）の間にて、ゲートセンス用パッド（１０ｃ）同士およびケルビンセンス用パッド（１０ａ）同士が電気的に接続されているため、半導体装置における２個以上のゲート酸化膜デバイス（１０）のそれぞれにおいて、基本的な作動を適切に確保できることから、それぞれの誤作動を極力防止することができ、好ましい。
また、請求項２に記載の発明では、請求項１に記載の半導体装置において、個々のゲート酸化膜デバイス（１０）は矩形板状をなすものであり、複数種類の信号用パッド（１０ａ〜１０ｅ）が配列されてなるパッドの配列ユニット（１２）が、個々のゲート酸化膜デバイス（１０）における少なくとも２辺以上に設けられていることを特徴としている。
このように、矩形板状をなす個々のゲート酸化膜デバイス（１０）の少なくとも２辺以上に、パッドの配列ユニット（１２）を設けることにより、個々のゲート酸化膜デバイス（１０）において、同種のものが２個以上である複数種類の信号用パッド（１０ａ〜１０ｅ）を適切に形成することができ、さらに、異なるゲート酸化膜デバイス（１０）の間にて、同種の信号用パッド（１０ａ、１０ｃ）同士の電気的な接続を適切に行うことができる。
また、請求項３に記載の発明では、請求項１に記載の半導体装置において、パッドの配列ユニット（１２）は、個々のゲート酸化膜デバイス（１０）における少なくとも３辺以上に設けられていることを特徴としている。
パッドの配列ユニット（１２）を、個々のゲート酸化膜デバイス（１０）における３辺以上に設ければ、２辺に設ける場合に比べて、異なるゲート酸化膜デバイス（１０）の間の信号用パッド（１０ａ〜１０ｅ）同士の電気的な接続を行うにあたって、ゲート酸化膜デバイス（１０）の配置位置や配置個数などの配置形態の自由度が大きくなる。
ここで、請求項４に記載の発明のように、請求項２または請求項３に記載の半導体装置においては、個々のゲート酸化膜デバイス（１０）において、パッドの配列ユニット（１２）が設けられる辺は、少なくとも互いに対向する２辺であることが好ましい。
また、請求項５に記載の発明のように、請求項１〜請求項４に記載の半導体装置においては、２個以上のゲート酸化膜デバイスとしては、隣り合って配置されている２個以上のＩＧＢＴ素子（１０）とすることができる。
また、請求項６に記載の発明では、請求項５に記載の半導体装置において、ＩＧＢＴ素子（１０）は２個であることを特徴としている。
また、請求項７に記載の発明のように、請求項１〜請求項６に記載の半導体装置においては、２個以上のゲート酸化膜デバイス（１０）のうちの１個のゲート酸化膜デバイス（１０）の信号用パッド（１０ａ〜１０ｅ）と、端子（６０）とがボンディングワイヤ（７０）により電気的に接続されているものにできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
（第１実施形態）
図１は本発明の第１実施形態に係る半導体装置Ｓ１の概略構成を示す図であって、モールド樹脂８０内の各部の平面的な配置を示す図、図２は図１の概略断面構成を示す図である。また、図３は、図１中の半導体素子としてのゲート酸化膜デバイス１０をその主表面側から見たときの構成を模式的に示す平面図である。
図１、図２に示されるように、本実施形態における半導体装置Ｓ１は、第１の半導体素子としての２個のゲート酸化膜デバイス１０、第２の半導体素子としてのＦＷＤ（フリーホイールダイオード）１８と、第１の金属体としての下側ヒートシンク２０と、第２の金属体としての上側ヒートシンク３０と、ヒートシンクブロック４０と、これらの間に介在する各導電性接合部材５１、５２、５３と、ゲート酸化膜デバイス１０と外部とを電気的に接続するための信号端子６０と、さらにモールド樹脂８０とを備えて構成されている。
この構成の場合、図２に示されるように、両半導体素子１０、１８の下面と下側ヒートシンク２０の上面との間は、第１の導電性接合部材５１によって接合されている。
また、両半導体素子１０、１８の上面とヒートシンクブロック４０の下面との間は、第２の導電性接合部材５２によって接合されている。
さらに、ヒートシンクブロック４０の上面と上側ヒートシンク３０の下面との間は、第３の導電性接合部材５３によって接合されている。
ここで、これら第１、第２、第３の導電性接合部材５１、５２、５３としては、はんだや導電性接着剤等を採用することができる。具体的に本例の半導体装置においては、これら第１、第２、第３の導電性接合部材５１、５２、５３として、Ｓｎ（すず）系はんだを用いている。
これにより、上記した構成においては、第１および第２の半導体素子１０、１８の上面では、第２の導電性接合部材５２、ヒートシンクブロック４０、第３の導電性接合部材５３および上側ヒートシンク３０を介して放熱が行われ、第１および第２の半導体素子１０、１８の下面では、第１の導電性接合部材５１から下側ヒートシンク２０を介して放熱が行われる構成となっている。
本実施形態では、半導体素子としてゲート酸化膜デバイス１０が用いられており、このゲート酸化膜デバイス１０は、２個以上設けられている。このゲート酸化膜デバイス１０としては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ素子などを採用することができる。
本例では、ゲート酸化膜デバイス１０は、ＩＧＢＴ素子１０であり、図１に示されるように、２個のＩＧＢＴ素子が隣り合って配置されている。具体的には、各ＩＧＢＴ素子１０の形状は、たとえば矩形状の薄板状とすることができる。そして、図２において、ＩＧＢＴ素子１０の上面側が素子形成面である主表面、下面側が主裏面である。
また、本実施形態のＩＧＢＴ素子１０の主表面には、図３に示されるように、複数個のセルブロックＴｒが配列された形となっている。図示例では７個のセルブロックＴｒが配列している。個々のセルブロックＴｒは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。
そして、図示しないが、各セルブロックＴｒの上には、主表面側における主電極が形成されている。また、図示しないが、ＩＧＢＴ素子１０の主裏面側にも主電極が形成されている。ここで、ＩＧＢＴ素子１０の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とすることができる。
また、図３に示されるように、各ＩＧＢＴ素子１０の主表面には、温度センスダイオード１１が設けられている。
この温度センスダイオード１１は、上述したように、一般的に設けられているもので、半導体製造技術を用いて形成されたポリシリコン等からなるダイオード素子であり、温度によって電圧が変化するので、各ＩＧＢＴ素子１０の温度を検出する目的で用いられている。
また、図３に示されるように、各ＩＧＢＴ素子１０の主表面の外周部には、複数種類の信号用パッド１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅが設けられている。これら各信号用パッド１０ａ〜１０ｅはアルミニウムなどをスパッタリングなどによって成膜してなるものである。
そして、１個のＩＧＢＴ素子１０について同種の信号用パッド１０ａ〜１０ｅが２個以上、本例では２個ずつ設けられている。また、本例では、矩形板状をなす個々のＩＧＢＴ素子１０の外周部において対向する２辺に、それぞれ、複数種類の信号用パッド１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅが配列されてなるパッドの配列ユニット１２が設けられている。
そして、図１に示されるように、２個のＩＧＢＴ素子１０は、上記したパッドの配列ユニット１２が設けられている辺１つのにおいて対向するように、互いに隣り合って配置されている。本例では、後述する各信号端子６０の配列方向とは直交する方向（つまり、信号端子６０の長手方向）に沿って２個のＩＧＢＴ素子１０が配列されている。
ここにおいて、図３中の５個の信号用パッド１０ａ〜１０ｅからなる１つのパッドの配列ユニット１２をみた場合、右側から１番目と２番目の２個のパッド１０ｄ、１０ｅが温度センスダイオード１１用の端子すなわち温度センス用パッド１０ｄ、１０ｅである。これら温度センス用パッド１０ｄ、１０ｅは、アノード用パッド１０ｄとカソード用パッド１０ｅである。
また、図３中の１つのパッドの配列ユニット１２における５個の信号用パッド１０ａ〜１０ｅのうち、右側から３番目のパッド１０ｃは、ＩＧＢＴ素子１０の信号電極用パッドであるゲートセンス用パッド１０ｃであり、右側から４番目のパッド１０ｂは、ＩＧＢＴ素子１０に流れる電流を検出するための電流センス用パッド１０ｂであり、一番左側のパッド１０ａは、ＩＧＢＴ素子１０の基準電位用パッドであるケルビンセンス用パッド１０ａである。
そして、本実施形態においては、図２に示されるように、ＩＧＢＴ素子１０の主裏面側の主電極は、第１の金属体である下側ヒートシンク２０に対して、第１の導電性接合部材５１を介して電気的に接続され、ＩＧＢＴ素子１０の主表面側の主電極およびＦＷＤ１８の上面は、第２の導電性接合部材５２を介してヒートシンクブロック４０に対して、電気的および熱的に接続されている。
ここで、ヒートシンクブロック４０は、２個のＩＧＢＴ素子１０およびＦＷＤ１８のそれぞれについて設けられている。なお、ＦＷＤ１８に対応して設けられているヒートシンクブロックは図示せずに省略してある。
さらに、図２に示されるように、ヒートシンクブロック４０における半導体素子１０、１８側の面とは反対側の面にて、第２の金属体である上側ヒートシンク３０とヒートシンクブロック４０とが、第３の導電性接合部材５３を介して電気的および熱的に接続されている。
ここで、下側ヒートシンク２０、上側ヒートシンク３０およびヒートシンクブロック４０は、たとえば、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性の良い金属で構成されている。また、ヒートシンクブロック４０としては、一般的な鉄合金を用いてもよい。
また、図１に示されるように、下側ヒートシンク２０は、たとえば、全体としてほぼ長方形状の板材とすることができる。また、この下側ヒートシンク２０には、端子部２１が突設されているが、この端子部２１は、ＩＧＢＴ素子１０の主裏面側の主電極であるたとえばコレクタ電極の取り出し電極となっている。
また、ヒートシンクブロック４０は、たとえば、ＩＧＢＴ素子１０よりも１回り小さい程度の大きさの矩形状の板材とすることができる。
このヒートシンクブロック４０は、半導体素子１０、１８と上側ヒートシンク３０との間に介在し、それぞれの半導体素子１０、１８と上側ヒートシンク３０とを熱的および電気的に接続するとともに、各ＩＧＢＴ素子１０から後述するボンディングワイヤ７０、７１を引き出す際の当該ワイヤの高さを確保する等のために、ＩＧＢＴ素子１０と上側ヒートシンク３０との間の高さを確保する役割を有している。
さらに、図１に示されるように、上側ヒートシンク３０も、たとえば、全体としてほぼ長方形状の板材で構成することができる。また、この上側ヒートシンク３０にも、端子部３１が突設されているが、この端子部３１は、ＩＧＢＴ素子１０の主表面側の主電極であるたとえばエミッタ電極の取り出し電極となっている。
ここで、下側ヒートシンク２０の端子部２１および上側ヒートシンク３０の端子部３１は、それぞれ上述したように、ＩＧＢＴ素子１０の主電極の取り出し電極であり、これら端子部２１、３１は、半導体装置Ｓ１において外部配線部材等との接続を行うために設けられているものである。
このように、下側ヒートシンク２０および上側ヒートシンク３０は、それぞれ、電極と放熱体とを兼ねる第１の金属体および第２の金属体として構成されており、半導体装置Ｓ１において半導体素子１０、１８からの放熱を行う機能を有するとともに半導体素子１０の電極としての機能も有する。
また、ＩＧＢＴ素子１０の周囲には、リードフレーム等からなる信号端子６０が設けられている。この信号端子６０は、ＩＧＢＴ素子１０の主表面に設けられている信号電極（たとえばゲート電極）や上記した温度センスダイオード１１などと導通する端子や基準端子となるものである。
図１、図２に示されるように、信号端子６０は、２個のＩＧＢＴ素子１０うちの図中の右側に位置する一方のＩＧＢＴ素子１０の外周部に設けられている各信号用パッド１０ａ〜１０ｅに対して、ボンディングワイヤ７０によって結線され、電気的に接続されている。このワイヤ７０はワイヤボンディング等により形成され、金やアルミニウム等からなるものである。
図１中の５本の信号端子６０のうち、下側から１番目と２番目の２本が温度センスダイオード１１用の端子すなわち温度センス用端子Ａ、Ｋである。
これら温度センス用端子Ａ、Ｋは、アノード用端子Ａとカソード用端子Ｋであり、それぞれ、ＩＧＢＴ素子１０に設けられた温度センス用パッドとしてのアノード用パッド１０ｄとカソード用パッド１０ｅ（図３参照）に接続されている。
また、図１中の５本の信号端子６０のうち、下側から３番目の端子はゲートセンス用端子Ｇであり、このゲートセンス用端子ＧはＩＧＢＴ素子１０の信号電極用パッドであるゲートセンス用パッド１０ｃと接続されている。
また、図１中の５本の信号端子６０のうち、下側から４番目の端子は電流センス用端子ＳＥであり、この電流センス用端子ＳＥは、ＩＧＢＴ素子１０の電流センス用パッド１０ｂと接続されている。また、一番上側の端子はケルビンセンス用端子ＫＥであり、このケルビンセンス用端子ＫＥは、ＩＧＢＴ素子１０ケルビンセンス用パッド１０ａと接続されている。
また、本半導体装置Ｓ１においては、２個のＩＧＢＴ素子１０の間にて、同種の信号用パッド１０ａ、１０ｃ同士が電気的に接続されている。
本例では、図１、図２に示されるように、２個のＩＧＢＴ素子１０の間にて、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士が、ボンディングワイヤ７１を介して結線され、電気的に接続されている。このワイヤ７１も、ワイヤボンディング等により形成され、金やアルミニウム等からなるものである。
なお、２個のＩＧＢＴ素子１０の間にて、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士だけでなく、すべての同種の信号用パッド１０ａ〜１０ｅ同士をボンディングワイヤを介して結線し、電気的に接続するようにしてもよい。
ただし、本例では、ボンディングワイヤ７１の本数を低減して構成を簡略化するために、ＩＧＢＴ素子１０の作動に必要な最低限のパッド同士、すなわち、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士を電気的に接続している。それにより、２個のＩＧＢＴ素子１０の基本的な作動を確保している。
さらに、本実施形態の半導体装置Ｓ１においては、装置Ｓ１のほぼ全体がモールド樹脂８０によりモールドされ封止されている。具体的には、図１、図２に示されるように、一対のヒートシンク２０、３０の隙間、並びに、半導体素子１０、１８およびヒートシンクブロック４０の周囲部分には、モールド樹脂８０が充填封止されている。
また、複数本の信号端子６０は、上述したように一方のＩＧＢＴ素子１０とボンディングワイヤ７０を介して結線されているが、各信号端子６０におけるボンディングワイヤ７０との接続部は、モールド樹脂８０にて封止されている。そして、各信号端子６０の先端部は、モールド樹脂８０から突出しており、外部の基板や配線部材などと接続可能となっている。
このモールド樹脂８０は、たとえばエポキシ樹脂等の通常のモールド材料を採用することができる。また、ヒートシンク２０、３０等を樹脂８０でモールドするにあたっては、上下型からなる成形型（図示しない）を使用し、トランスファーモールド法によって容易に行うことができる。
このように、本実施形態の半導体装置Ｓ１は、基本的には、縦型パワー素子であるゲート酸化膜デバイス１０の表裏の主面に金属体２０、３０、４０を導電性接着剤５１〜５３を介して電気的・熱的に接続してなる樹脂モールドタイプの半導体装置として構成されている。
次に、上記した構成の半導体装置Ｓ１の製造方法について、図１、図２を参照して、簡単に説明する。まず、下側ヒートシンク２０の上面に、両半導体素子１０、１８とヒートシンクブロック４０をはんだ付けする工程を実行する。
この場合、下側ヒートシンク２０の上面に、たとえばＳｎ系はんだからなるはんだ箔を介して両半導体素子１０、１８を積層するとともに、これら両半導体素子１０、１８の上に、同じはんだ箔を介して、それぞれヒートシンクブロック４０を積層する。
この後、加熱装置（リフロー装置）によって、はんだの融点以上に昇温することにより、上記はんだ箔を溶融させてから、硬化させる。
続いて、一方のＩＧＢＴ素子１０と信号端子６０とをワイヤボンディングする工程を実行する。これにより、ワイヤ７０によって一方のＩＧＢＴ素子１０と信号端子６０とが結線され電気的に接続される。
また、２個のＩＧＢＴ素子１０間において、同種の信号用パッド１０ａ、１０ｃ同士の間でワイヤボンディングを行う。本例では、２個のＩＧＢＴ素子１０間において、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士の間でワイヤボンディングを行う。これにより、２個のＩＧＢＴ素子１０の間にて、同種の信号用パッド１０ａ、１０ｃ同士がボンディングワイヤ７１を介して結線され、電気的に接続される。
次いで、各ヒートシンクブロック４０の上に上側ヒートシンク３０をはんだ付けする工程を実行する。この場合、ヒートシンクブロック４０の上にはんだ箔を介して上側ヒートシンク３０を載せる。そして、加熱装置によって上記はんだ箔を溶融させてから、硬化させる。
こうして、溶融した各々のはんだ箔が硬化すれば、硬化したはんだが、第１、第２、第３の導電性接合部材５１、５２、５３として構成されることになる。
そして、これら導電性接合部材５１〜５３を介して、下側ヒートシンク２０、両半導体素子１０、１８、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現することができる。
なお、第１、第２および第３の導電性接合部材５１、５２、５３として導電性接着剤を用いた場合にも、上記工程において、はんだを導電性接着剤に置き換え、導電性接着剤の塗布や硬化を行うことにより、下側ヒートシンク２０、両半導体素子１０、１８、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現することができる。
しかる後、図示しない成形型を使用して、ヒートシンク２０、３０の隙間および外周部等にモールド樹脂８０を充填する工程を実行する。これにより、図１、図２に示されるように、ヒートシンク２０、３０の隙間および外周部等に、モールド樹脂８０が充填封止される。
そして、モールド樹脂８０が硬化した後、成形型内から半導体装置Ｓ１を取り出せば、半導体装置Ｓ１が完成する。この半導体装置Ｓ１は、たとえば、プリント基板などの外部の実装基板に対して、モールド樹脂８０から突出する信号端子６０の部分を介して電気的に接続された状態で実装される。
なお、半導体装置Ｓ１においては、上記構成の場合、下側ヒートシンク２０の下面および上側ヒートシンク３０の上面が、それぞれ露出するように樹脂モールドされている。これにより、ヒートシンク２０、３０の放熱性が高められている。
ところで、本実施形態によれば、半導体素子１０と、半導体素子１０の一面側に設けられ電極と放熱体とを兼ねる第１の金属体としての下側ヒートシンク２０と、半導体素子１０の他面側に設けられ電極と放熱体とを兼ねる第２の金属体としての上側ヒートシンク３０と、半導体素子１０と外部とを電気的に接続するための信号端子６０と、半導体素子１０、両ヒートシンク２０、３０および信号端子６０の一部を包み込むように封止するモールド樹脂８０とを備える半導体装置Ｓ１において、次のような点を特徴としている。
１つ目の点として、半導体素子１０としてＩＧＢＴ素子やＭＯＳＦＥＴ素子などのゲート酸化膜デバイス１０が用いられており、ゲート酸化膜デバイス１０は２個以上設けられていること。本例では、ＩＧＢＴ素子１０が２個用いられている。
２つ目の点として、個々のゲート酸化膜デバイス１０は、複数種類の信号用パッド１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅを有するとともに、１個のゲート酸化膜デバイス１０について同種の信号用パッド１０ａ〜１０ｅが２個以上設けられており、異なるゲート酸化膜デバイス１０の間にて、同種の信号用パッド１０ａ、１０ｃ同士が電気的に接続されていること。本実施形態の半導体装置Ｓ１は、主としてこれらの２つの点を特徴としている。
上述したように、ＩＧＢＴ素子やＭＯＳＦＥＴ素子などのようなゲート酸化膜デバイス１０の素子性能は、通常その素子面積に比例する。つまり、通常、素子面積が大きいほど、素子性能は高くなる。
本実施形態によれば、ゲート酸化膜デバイス１０を２個以上設けることにより、個々のゲート酸化膜デバイス１０の素子面積を従来よりも小さなものにできるため、コストダウンを実現することができる。
そして、素子面積の小さなゲート酸化膜デバイス１０を２個以上設けることにより、２個以上のゲート酸化膜デバイス１０を合わせた素子性能を、従来の比較的素子面積の大きなゲート酸化膜デバイスと同程度のものにできるため、素子性能については確保することができる。
また、上記した２つ目の特徴点によれば、２個以上のゲート酸化膜デバイス１０は、２個以上のものが合わさったもの全体として適切に機能することができる。それとともに、２個以上のゲート酸化膜デバイス１０のすべてではなく、１個のゲート酸化膜デバイス１０について信号端子６０を用意すればよいため、信号端子６０の数を増加させることがなくなる。
具体的には、図１に示されるように、２個のＩＧＢＴ素子１０が設けられていても、一方のＩＧＢＴ素子１０について信号用パッド１０ａ〜１０ｅと各信号端子６０とをワイヤ７０を介して電気的に接続すればよい。
そして、他方のＩＧＢＴ素子１０については、一方のＩＧＢＴ素子１０に対して同種の信号用パッド１０ａ、１０ｃが、ワイヤ７１を介して電気的に接続されている。そのため、結果的に、他方のＩＧＢＴ素子１０も信号端子６０と導通し、素子として作動することができる。
したがって、本実施形態によれば、半導体素子１０の両側を一対の金属体２０、３０で挟んでなり、装置のほぼ全体がモールド樹脂８０でモールドされてなる半導体装置において、より安価な構成を適切に実現することができる。
また、本実施形態では、半導体装置Ｓ１において、個々のゲート酸化膜デバイスとしてのＩＧＢＴ素子１０は矩形板状をなすものであり、複数種類の信号用パッド１０ａ〜１０ｅが配列されてなるパッドの配列ユニット１２が、個々のＩＧＢＴ素子１０における外周部の２辺に設けられている。
特に、上記図１、図３に示される例では、個々のＩＧＢＴ素子１０において、パッドの配列ユニット１２が設けられる辺は、矩形状のＩＧＢＴ素子１０において互いに対向する２辺としている。
このように、矩形板状をなす個々のＩＧＢＴ素子１０の２辺に、パッドの配列ユニット１２を設けることにより、個々のＩＧＢＴ素子１０において、同種のものが２個ある複数種類の信号用パッド１０ａ〜１０ｅを適切に形成することができ、さらに、異なるＩＧＢＴ素子１０の間にて、同種の信号用パッド１０ａ、１０ｃ同士の電気的な接続を適切に行うことができる。
また、本実施形態では、半導体装置Ｓ１においては、２個のＩＧＢＴ素子１０のうちの一方のＩＧＢＴ素子１０の信号用パッド１０ａ〜１０ｅと、信号端子６０とがボンディングワイヤ７０により電気的に接続されているものとしている。ただし、信号用パッド１０ａ〜１０ｅと信号端子６０との電気的な接続はボンディングワイヤに限定されるものではなく、種々の形態が可能である。
また、本実施形態では、半導体装置Ｓ１において、個々のＩＧＢＴ素子１０は、信号用パッドとして２個のゲートセンス用パッド１０ｃおよび２個のケルビンセンス用パッド１０ａを備えており、異なるＩＧＢＴ素子１０の間にて、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士がボンディングワイヤ７１を介して電気的に接続されている。
それによれば、半導体装置における２個のＩＧＢＴ素子１０のそれぞれにおいて、基本的な作動を適切に確保できることから、それぞれの誤作動を極力防止することができ、好ましい。
また、異なるＩＧＢＴ素子１０の間にて、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士などの同種の信号用パッドを電気的に接続するにあたっても、ボンディングワイヤ７１に限定されるものではなく、種々の形態が可能である。
なお、本実施形態においては、主としてゲート酸化膜デバイス１０としてＩＧＢＴ素子１０を例にして述べてきたが、ゲート酸化膜デバイス１０であるならば、それ以外のたとえばＭＯＳＦＥＴ素子であっても同様のものとできることはもちろんである。
つまり、本実施形態でいうゲート酸化膜デバイスとは、ゲート酸化膜を有するデバイスであって、ＩＧＢＴ素子およびＭＯＳＦＥＴ素子を意味するものである。
（第２実施形態）
上記第１実施形態では、主として、ゲート酸化膜デバイス１０が２個である場合について説明したが、もちろんゲート酸化膜デバイスは２個以上であるならばよく、３個でも、あるいは４個以上でもよい。
また、上記第１実施形態では、主として、個々のゲート酸化膜デバイス１０は、複数種類の信号用パッド１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅを有するとともに、１個のゲート酸化膜デバイス１０について同種の信号用パッド１０ａ〜１０ｅが２個である場合を示しているが、１個のゲート酸化膜デバイス１０について同種の信号用パッド１０ａ〜１０ｅが３個以上であってもよいことはもちろんである。
図４は、本発明の第２実施形態に係る半導体装置Ｓ２の概略構成を示す図であって、モールド樹脂８０内の各部の平面的な配置を示す図である。また、図５は、図４中の半導体素子としてのゲート酸化膜デバイス１０をその主表面側から見たときの構成を模式的に示す平面図である。上記実施形態との相違点を中心に述べる。
図４に示される半導体装置Ｓ２では、ゲート酸化膜デバイスとしてのＩＧＢＴ素子１０が３個配列されており、１個のＩＧＢＴ素子１０について同種の信号用パッド１０ａ〜１０ｅが３個である場合が示されている。
また、図４、図５に示されるように、本半導体装置Ｓ２においては、５個の信号用パッド１０ａ〜１０ｅからなるパッドの配列ユニット１２は、矩形板状をなす個々のＩＧＢＴ素子１０における外周部の３辺に設けられている。
このようにパッドの配列ユニット１２をＩＧＢＴ素子１０における外周部の３辺に、それぞれ設けることにより、１個のＩＧＢＴ素子１０について同種の信号用パッド１０ａ〜１０ｅが３個設けられた形となっている。
そして、本半導体装置Ｓ２においても、配列された３個のＩＧＢＴ素子１０のうち隣り合うＩＧＢＴ素子１０の間にて、同種の信号用パッド１０ａ、１０ｃ同士が電気的に接続されている。
本例では、図４に示されるように、隣り合うＩＧＢＴ素子１０の間にて、ゲートセンス用パッド１０ｃ同士およびケルビンセンス用パッド１０ａ同士が、ボンディングワイヤ７１を介して結線され、電気的に接続されている。
また、本例では、信号端子６０は、配列された３個のＩＧＢＴ素子１０のうち中央の１個のＩＧＢＴ素子１０に設けられた各信号用パッド１０ａ〜１０ｅに対して、ボンディングワイヤ７０によって結線され、電気的に接続されている。
本実施形態のように、パッドの配列ユニット１２を、個々のＩＧＢＴ素子１０における３辺以上に設ければ、２辺に設ける場合に比べて、異なるＩＧＢＴ素子１０の間の信号用パッド１０ａ〜１０ｅ同士の電気的な接続を行うにあたって、ＩＧＢＴ素子１０の配置位置や配置個数などの配置形態の自由度が大きくなる。
たとえば、上記図１や図３に示されるようなＩＧＢＴ素子１０における対向する２辺のみに、パッドの配列ユニット１２を設けた場合、複数個のＩＧＢＴ素子１０は、１列に直線状に配置せざるを得ない。
それに対して、本実施形態のように、当該配列ユニット１２を、ＩＧＢＴ素子１０の３辺以上に設ければ、複数個のＩＧＢＴ素子１０を２列に配置したり、曲がった形で配列したりすることもできる。
たとえば、図４に示される例では、各信号端子６０の配列方向に沿って、３個のＩＧＢＴ素子１０が配列されているが、ＩＧＢＴ素子１０の上記３辺を用いれば、たとえば３個のＩＧＢＴ素子１０をＬ字形状に配列することも可能である。もちろん、本実施形態においても、各信号端子６０の配列方向とは直交する方向へ３個のＩＧＢＴ素子１０を直線状に配列することも可能である。
また、本例では、信号端子６０は、３個のうちの中央の１個のＩＧＢＴ素子１０に設けられた各信号用パッド１０ａ〜１０ｅに対してワイヤボンディングワイヤされているが、両外側の２個のどちらか一方のＩＧＢＴ素子１０にワイヤボンディングするようにしてもよい。
ここで、上記図４、図５に示される例では、パッドの配列ユニット１２は、矩形板状をなす個々のＩＧＢＴ素子１０における３辺に設けられていたが、４辺、つまりすべての辺にパッドの配列ユニット１２が設けられていてもよい。
（他の実施形態）
なお、上述したように、ヒートシンクブロック４０は、半導体素子１０、１８と上側ヒートシンク３０との間に介在し、第１の半導体素子１０と上側ヒートシンク３０との間の高さを確保する役割を有するものであるが、可能であるならば、上記各実施形態において、ヒートシンクブロック４０は存在しないものであってもよい。
要するに、本発明は、半導体素子と、半導体素子の一面側に設けられ電極と放熱体とを兼ねる第１の金属体と、半導体素子の他面側に設けられ電極と放熱体とを兼ねる第２の金属体と、半導体素子と外部とを電気的に接続するための信号端子と、半導体素子、第１の金属体、第２の金属体および信号端子の一部を包み込むように封止するモールド樹脂とを備える半導体装置において、半導体素子としてゲート酸化膜デバイスを用い、ゲート酸化膜デバイスを２個以上設けるとともに、個々のゲート酸化膜デバイスは、複数種類の信号用パッドを有し、１個のゲート酸化膜デバイスについて同種の信号用パッドを２個以上設け、異なるゲート酸化膜デバイスの間にて同種の信号用パッド同士を電気的に接続したことを要部とするものであり、その他の部分については適宜設計変更が可能である。
本発明の第１実施形態に係る半導体装置におけるモールド樹脂内の各部の平面的な配置構成を示す図である。 図１に示される半導体装置の概略断面構成を示す図である。 図１中の半導体素子としてのゲート酸化膜デバイスをその主表面側から見たときの構成を模式的に示す平面図である。 本発明の第２実施形態に係る半導体装置におけるモールド樹脂内の各部の平面的な配置構成を示す図である。 図４中の半導体素子としてのゲート酸化膜デバイスをその主表面側から見たときの構成を模式的に示す平面図である。 従来の半導体装置の一般的な概略構成を示す図であって（ａ）は各部の平面的な配置を示す図、（ｂ）は、（ａ）に示される半導体装置の概略断面構成を示す図である。
符号の説明
１０…半導体素子であるゲート酸化膜デバイスとしてのＩＧＢＴ素子、
１０ａ…ケルビンセンス用パッド、１０ｂ…電流センス用パッド、
１０ｃ…ゲートセンス用パッド、１０ｄ、１０ｅ…温度センス用パッド、
１２…パッドの配列ユニット、２０…第１の金属体としての下側ヒートシンク、
３０…第２の金属体としての上側ヒートシンク、６０…信号端子、
７０…ボンディングワイヤ、８０…モールド樹脂。

Claims (7)

  1. 半導体素子（１０）と、
    前記半導体素子（１０）の一面側に設けられ、電極と放熱体とを兼ねる第１の金属体（２０）と、
    前記半導体素子（１０）の他面側に設けられ、電極と放熱体とを兼ねる第２の金属体（３０）と、
    前記半導体素子（１０）と外部とを電気的に接続するための端子（６０）と、
    前記半導体素子（１０）、前記第１の金属体（２０）、前記第２の金属体（３０）および前記端子（６０）の一部を包み込むように封止するモールド樹脂（８０）とを備える半導体装置において、
    前記半導体素子（１０）としてゲート酸化膜デバイス（１０）が用いられており、
    前記ゲート酸化膜デバイス（１０）は、２個以上設けられており、
    個々の前記ゲート酸化膜デバイス（１０）は、複数種類の信号用パッド（１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ）を有するとともに、１個の前記ゲート酸化膜デバイス（１０）について同種の前記信号用パッド（１０ａ〜１０ｅ）が２個以上設けられており、
    前記ゲート酸化膜デバイス（１０）の間にて、同種の前記信号用パッド（１０ａ、１０ｃ）同士が電気的に接続されており、
    個々の前記ゲート酸化膜デバイス（１０）は、前記信号用パッドとして２個以上のゲートセンス用パッド（１０ｃ）および２個以上のケルビンセンス用パッド（１０ａ）を備えており、
    前記ゲート酸化膜デバイス（１０）の間にて、前記ゲートセンス用パッド（１０ｃ）同士および前記ケルビンセンス用パッド（１０ａ）同士が電気的に接続されていることを特徴とする半導体装置。
  2. 個々の前記ゲート酸化膜デバイス（１０）は矩形板状をなすものであり、
    前記複数種類の信号用パッド（１０ａ〜１０ｅ）が配列されてなるパッドの配列ユニット（１２）が、個々の前記ゲート酸化膜デバイス（１０）における少なくとも２辺以上に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記パッドの配列ユニット（１２）は、個々の前記ゲート酸化膜デバイス（１０）における少なくとも３辺以上に設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 個々の前記ゲート酸化膜デバイス（１０）において、前記パッドの配列ユニット（１２）が設けられる辺は、少なくとも互いに対向する２辺であることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記２個以上の前記ゲート酸化膜デバイスは、隣り合って配置されている２個以上のＩＧＢＴ素子（１０）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記ＩＧＢＴ素子（１０）は２個であることを特徴とする請求項５に記載の半導体装置。
  7. 前記２個以上のゲート酸化膜デバイス（１０）のうちの１個のゲート酸化膜デバイス（１０）の前記信号用パッド（１０ａ〜１０ｅ）と、前記端子（６０）とがボンディングワイヤ（７０）により電気的に接続されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
JP2004089165A 2004-03-25 2004-03-25 半導体装置 Expired - Fee Related JP4258411B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004089165A JP4258411B2 (ja) 2004-03-25 2004-03-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004089165A JP4258411B2 (ja) 2004-03-25 2004-03-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2005277150A JP2005277150A (ja) 2005-10-06
JP4258411B2 true JP4258411B2 (ja) 2009-04-30

Family

ID=35176468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004089165A Expired - Fee Related JP4258411B2 (ja) 2004-03-25 2004-03-25 半導体装置

Country Status (1)

Country Link
JP (1) JP4258411B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5232367B2 (ja) 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
JP6289287B2 (ja) * 2014-06-27 2018-03-07 三菱電機株式会社 半導体試験装置

Also Published As

Publication number Publication date
JP2005277150A (ja) 2005-10-06

Similar Documents

Publication Publication Date Title
JP4438489B2 (ja) 半導体装置
US9722509B2 (en) Hybrid circuit device
US10014280B2 (en) Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
JP5272191B2 (ja) 半導体装置および半導体装置の製造方法
JP5339800B2 (ja) 半導体装置の製造方法
JP3910383B2 (ja) パワーモジュールおよびインバータ
JP4459883B2 (ja) 半導体装置
US8203848B2 (en) Circuit device and method of manufacturing the same
JP4254527B2 (ja) 半導体装置
JP5017332B2 (ja) インバータ
CN102420217A (zh) 多芯片半导体封装体及其组装
JP2010034350A (ja) 半導体装置
CN111276447B (zh) 双侧冷却功率模块及其制造方法
JP2005167075A (ja) 半導体装置
JP5267021B2 (ja) 半導体装置およびそれを用いたインバータ回路
JP4356494B2 (ja) 半導体装置
CN102201402A (zh) 半导体装置
JP4403166B2 (ja) パワーモジュールおよび電力変換装置
JP5341339B2 (ja) 回路装置
JP4449724B2 (ja) 半導体モジュール
JP4258411B2 (ja) 半導体装置
CN111354709B (zh) 半导体装置及其制造方法
JP4055700B2 (ja) 半導体装置
JP2012238737A (ja) 半導体モジュール及びその製造方法
JP4258391B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071211

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees