JP4249724B2 - Level hold circuit - Google Patents

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Description

本発明は、入力信号の最大値又は最小値を保持するレベル・ホールド回路に関するものである。   The present invention relates to a level hold circuit that holds a maximum value or a minimum value of an input signal.

信号伝達を行う送信回路ならびに受信回路においては、温度等の各種要因によって信号レベルが変動し、伝送特性が劣化する。この信号レベルの変動を補償し安定した送信信号あるいは受信信号を得るために、信号レベルの変動量をモニタし、利得制御回路等のレベル補償回路により信号レベルを制御する。レベル・ホールド回路は、特に上記信号レベルのモニタに用いられるもので、入力信号の最大値あるいは最小値を検出して、その値を保持するものである（例えば、特許文献１参照）。   In a transmission circuit and a reception circuit that perform signal transmission, the signal level varies due to various factors such as temperature, and transmission characteristics deteriorate. In order to compensate for this signal level variation and obtain a stable transmission signal or reception signal, the signal level variation amount is monitored, and the signal level is controlled by a level compensation circuit such as a gain control circuit. The level hold circuit is used particularly for monitoring the signal level, and detects the maximum or minimum value of the input signal and holds the value (see, for example, Patent Document 1).

図１１に、特許文献１に開示された従来のレベル・ホールド回路の構成を示す。図１１に示すレベル・ホールド回路は、入力信号の最大値を保持するトップ・ホールド回路である。信号入力端子１００からバッファアンプ回路１０３の非反転入力端子１０１に入力された信号は、バッファアンプ回路１０３の持つ利得により反転入力端子１０２の電位を中心に増幅され、ダイオード１０４で整流され、ピーク保持用のホールド容量１０５に与えられる。レベル・ホールド回路をダイオード１０４とホールド容量１０５のみで構成すると、ダイオード１０４の閾値電圧により入出力のレベル差（電位差）が生じてしまう。そこで、入出力が同電位となるように、入力バッファとして差動バッファアンプ回路１０３を用いた構成が使われる。ダイオード１０４とホールド容量１０５により整流した出力信号をバッファアンプ回路１０３の反転入力端子に入力することにより、バッファアンプ回路１０３は、負帰還により入力電圧と出力電圧とが一致するように動作する。   FIG. 11 shows a configuration of a conventional level hold circuit disclosed in Patent Document 1. In FIG. The level hold circuit shown in FIG. 11 is a top hold circuit that holds the maximum value of the input signal. A signal input from the signal input terminal 100 to the non-inverting input terminal 101 of the buffer amplifier circuit 103 is amplified around the potential of the inverting input terminal 102 by the gain of the buffer amplifier circuit 103, rectified by the diode 104, and peak-maintained. Is provided to the hold capacitor 105. If the level hold circuit is composed of only the diode 104 and the hold capacitor 105, an input / output level difference (potential difference) is caused by the threshold voltage of the diode 104. Therefore, a configuration using the differential buffer amplifier circuit 103 as an input buffer is used so that the input and output have the same potential. By inputting the output signal rectified by the diode 104 and the hold capacitor 105 to the inverting input terminal of the buffer amplifier circuit 103, the buffer amplifier circuit 103 operates so that the input voltage and the output voltage match by negative feedback.

入力信号のレベルが上昇する場合、入力電圧が信号出力端子１０６の出力電圧（ホールド容量１０５によるホールド電位）とダイオード１０４の閾値電圧とを加えた電位を超えると、ダイオード１０４がオンし、ホールド容量１０５に電荷が蓄積され、入力電圧に対応した出力電圧が得られる。一方、ダイオード１０４がオンするまで入力信号レベルが上昇した後に信号レベルが低下する場合、入力電圧が出力電圧とダイオード１０４の閾値電圧とを加えた電位より低くなると、ダイオード１０４がオフになる。このため、ホールド容量１０５への充電が停止するが、ホールド容量１０５に電荷が蓄積されているため、入力信号の最大値に対応した出力電圧を維持することができる。   When the level of the input signal rises, when the input voltage exceeds the potential obtained by adding the output voltage of the signal output terminal 106 (hold potential by the hold capacitor 105) and the threshold voltage of the diode 104, the diode 104 is turned on, and the hold capacitor Charges are accumulated in 105, and an output voltage corresponding to the input voltage is obtained. On the other hand, when the signal level decreases after the input signal level increases until the diode 104 is turned on, the diode 104 is turned off when the input voltage becomes lower than the potential obtained by adding the output voltage and the threshold voltage of the diode 104. For this reason, charging to the hold capacitor 105 is stopped, but since the charge is accumulated in the hold capacitor 105, the output voltage corresponding to the maximum value of the input signal can be maintained.

なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
特開平１１−１２２１９６号公報 The applicant has not yet found prior art documents related to the present invention by the time of filing other than the prior art documents specified by the prior art document information described in this specification.
JP-A-11-122196

図１１に示した従来のレベル・ホールド回路では、バッファアンプ回路１０３へのフィードバックパスとレベル・ホールド回路の出力とが同一経路であった。このため、従来のレベル・ホールド回路では、バッファアンプ回路１０３の非反転入力端子１０１に漏洩してしまう入力信号のＡＣ成分が、信号出力端子１０６に漏洩して出力電圧に重畳されるため、本来ＤＣ成分のみとなることが理想的な出力電圧のリップルが大きくなってしまうという問題点があった。   In the conventional level and hold circuit shown in FIG. 11, the feedback path to the buffer amplifier circuit 103 and the output of the level and hold circuit are on the same path. Therefore, in the conventional level hold circuit, the AC component of the input signal that leaks to the non-inverting input terminal 101 of the buffer amplifier circuit 103 leaks to the signal output terminal 106 and is superimposed on the output voltage. There is a problem that the ripple of the ideal output voltage becomes large when only the DC component is present.

この従来のレベル・ホールド回路の問題点を図１２（Ａ）〜図１２（Ｅ）を用いて説明する。図１２（Ａ）は信号入力端子１００に入力される入力信号の波形図、図１２（Ｂ）はバッファアンプ回路１０３の出力信号の波形図、図１２（Ｃ）はダイオード１０４の出力信号の波形図、図１２（Ｄ）はバッファアンプ回路１０３の非反転入力端子１０１から反転入力端子１０２を経て信号出力端子１０６に漏洩するリップル成分の波形図、図１２（Ｅ）は信号出力端子１０６から出力される出力信号の波形図である。信号出力端子１０６に出現するリップル成分の経路としては、図１１の破線で示す１０７と１０８がある。経路１０８を伝わるリップル成分は図１２（Ｄ）に示す波形となる。このリップル成分が信号出力端子１０６に漏洩するために、出力電圧のリップルが大きくなってしまう。   Problems of this conventional level hold circuit will be described with reference to FIGS. 12 (A) to 12 (E). 12A is a waveform diagram of an input signal input to the signal input terminal 100, FIG. 12B is a waveform diagram of an output signal of the buffer amplifier circuit 103, and FIG. 12C is a waveform of an output signal of the diode 104. FIG. 12D is a waveform diagram of ripple components leaking from the non-inverting input terminal 101 of the buffer amplifier circuit 103 to the signal output terminal 106 via the inverting input terminal 102, and FIG. 12E is an output from the signal output terminal 106. It is a waveform diagram of the output signal to be performed. As paths of ripple components appearing at the signal output terminal 106, there are 107 and 108 indicated by broken lines in FIG. The ripple component transmitted through the path 108 has a waveform shown in FIG. Since the ripple component leaks to the signal output terminal 106, the output voltage ripple increases.

リップル経路１０８が形成される理由を図１３を用いて説明する。図１３は、バッファアンプ回路１０３の入力段の構成を示す回路図である。バッファアンプ回路１０３の入力段は差動増幅回路で構成され、この差動増幅回路は、増幅素子２０１，２０２と、負荷抵抗２０３，２０４と、定電流源２０５とから構成される。増幅素子２０１，２０２には、寄生容量２０６，２０７，２０８，２０９が必ず存在する。増幅素子２０１，２０２が電界効果トランジスタであっても、あるいはバイポーラトランジスタであっても、これらの寄生容量２０６〜２０９を零にすることはできない。このため、バッファアンプ回路１０３の非反転入力端子１０１から入力された信号のＡＣ成分の一部が寄生容量２０６，２０８を経由して、本来は入力端子である反転入力端子１０２に出現する。こうして、バッファアンプ回路１０３の入力段には、リップル経路１０８が形成される。   The reason why the ripple path 108 is formed will be described with reference to FIG. FIG. 13 is a circuit diagram showing the configuration of the input stage of the buffer amplifier circuit 103. The input stage of the buffer amplifier circuit 103 is configured by a differential amplifier circuit, and the differential amplifier circuit includes amplifier elements 201 and 202, load resistors 203 and 204, and a constant current source 205. The amplifying elements 201 and 202 always have parasitic capacitances 206, 207, 208, and 209. Even if the amplification elements 201 and 202 are field effect transistors or bipolar transistors, these parasitic capacitances 206 to 209 cannot be made zero. For this reason, a part of the AC component of the signal input from the non-inverting input terminal 101 of the buffer amplifier circuit 103 appears at the inverting input terminal 102 which is originally an input terminal via the parasitic capacitors 206 and 208. Thus, a ripple path 108 is formed at the input stage of the buffer amplifier circuit 103.

レベル・ホールド回路の信号出力端子１０６に現れるリップル成分を減少させるには、図１１のホールド容量１０５の容量値を、図１３の寄生容量２０６，２０８に比べて十分に大きくする手法が一般的である。しかしながら、ホールド容量１０５の容量値を大きくすると、ホールド容量１０５の充電に要する時間が長くなるため、ピーク保持の過渡的な動作時間（すなわち、ピーク電圧値を保持するのに必要な時間）が長くなり、レベル・ホールド回路の応答特性が悪化するという問題点があった。   In order to reduce the ripple component appearing at the signal output terminal 106 of the level hold circuit, it is common to make the capacitance value of the hold capacitor 105 in FIG. 11 sufficiently larger than the parasitic capacitors 206 and 208 in FIG. is there. However, when the capacitance value of the hold capacitor 105 is increased, the time required for charging the hold capacitor 105 becomes longer, so that the transient operation time for peak retention (that is, the time necessary for retaining the peak voltage value) becomes longer. Thus, there is a problem that the response characteristic of the level hold circuit deteriorates.

図１４は従来のレベル・ホールド回路の等価回路図である。図１４に示すように、等価回路上ではダイオード１０４は抵抗Ｒ１と容量Ｃとからなる。このレベル・ホールド回路の充電の時定数は、抵抗Ｒ１とホールド容量１０５とで決まる。ホールド容量１０５の容量値を大きくしたときのレベル・ホールド回路の応答特性の変化を図１５に示す。Ｖｉｎは信号入力端子１００に入力される入力信号、Ｖｏｕｔは信号出力端子１０６から出力される出力信号である。ホールド容量１０５の容量値を大きくすると、充電の時定数が大きくなるため、出力信号Ｖｏｕｔは図１５の破線の特性から実線の特性へと変化する。したがって、出力信号Ｖｏｕｔは、図１２（Ｅ）の場合に比べて図１６のように立ち上がり時間が長くなる。   FIG. 14 is an equivalent circuit diagram of a conventional level and hold circuit. As shown in FIG. 14, the diode 104 includes a resistor R1 and a capacitor C on the equivalent circuit. The time constant for charging the level hold circuit is determined by the resistor R1 and the hold capacitor 105. FIG. 15 shows changes in the response characteristics of the level hold circuit when the capacitance value of the hold capacitor 105 is increased. Vin is an input signal input to the signal input terminal 100, and Vout is an output signal output from the signal output terminal 106. When the capacitance value of the hold capacitor 105 is increased, the charging time constant is increased, so that the output signal Vout changes from the broken line characteristic in FIG. 15 to the solid line characteristic. Therefore, the rise time of the output signal Vout becomes longer as shown in FIG. 16 than in the case of FIG.

図１７に、図１１に示した従来のレベル・ホールド回路のシュミュレーション結果を示す。このシュミュレーション結果は、レベル・ホールド回路の応答特性を考慮してホールド容量１０５の値を定めたものである。図１７によれば、従来のレベル・ホールド回路では、入力信号Ｖｉｎに素早く追従する高速応答特性を求めようとすると、出力信号Ｖｏｕｔに非常に大きなリップルが重畳してしまうことが分かる。   FIG. 17 shows a simulation result of the conventional level and hold circuit shown in FIG. This simulation result determines the value of the hold capacitor 105 in consideration of the response characteristics of the level hold circuit. As can be seen from FIG. 17, in the conventional level and hold circuit, if an attempt is made to obtain a high-speed response characteristic that quickly follows the input signal Vin, a very large ripple is superimposed on the output signal Vout.

したがって、図２０に示したレベル・ホールド回路をディジタル伝送システムの受信回路に適用すると、レベル・ホールド回路の次段の増幅回路の閾値電圧に不要なリップル成分が重畳することになる。この増幅回路の閾値電圧は、変動せずに一定であることが望ましい。しかし、閾値電圧に意図しないリップルが発生すると、増幅後の信号に不要な歪みが発生することになり、出力信号のジッタ成分が増加し、アイパターンの開口面積が低下する。その結果、受信回路のエラーレートが悪化したり、伝送可能な光ファイバの距離が低下したりすることになる。なお、以上の説明ではレベル・ホールド回路の１例としてトップ・ホールド回路の場合を例に挙げて説明しているが、以上の問題点は、入力信号の最小値を保持するボトム・ホールド回路においても同様に発生する。   Therefore, when the level hold circuit shown in FIG. 20 is applied to the receiving circuit of the digital transmission system, an unnecessary ripple component is superimposed on the threshold voltage of the amplifier circuit at the next stage of the level hold circuit. It is desirable that the threshold voltage of the amplifier circuit is constant without fluctuation. However, when an unintended ripple occurs in the threshold voltage, unnecessary distortion occurs in the amplified signal, the jitter component of the output signal increases, and the opening area of the eye pattern decreases. As a result, the error rate of the receiving circuit deteriorates, or the distance of the optical fiber that can be transmitted decreases. In the above description, the case of the top hold circuit is described as an example of the level hold circuit. However, the above problem is related to the bottom hold circuit that holds the minimum value of the input signal. Will occur in the same way.

本発明は、上記課題を解決するためになされたもので、高速応答が可能で、かつ出力電圧のリップルが少ないレベル・ホールド回路を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a level-hold circuit capable of high-speed response and low output voltage ripple.

本発明のレベル・ホールド回路は、非反転入力端子に信号が入力されるバッファアンプ回路と、入力端子が前記バッファアンプ回路の出力端子に接続され、この出力端子から出力された信号の最大値又は最小値を保持する２つのホールド回路部とを有し、第１のホールド回路部の出力端子が前記バッファアンプ回路の基準電圧入力端子に接続され、第２のホールド回路部の出力端子が信号出力端子に接続されることを特徴とするものである。
また、本発明のレベル・ホールド回路の１構成例は、さらに、前記第１のホールド回路部及び前記第２のホールド回路部の保持レベルを初期化するリセット回路を有するものである。 The level hold circuit of the present invention includes a buffer amplifier circuit in which a signal is input to a non-inverting input terminal, and an input terminal connected to the output terminal of the buffer amplifier circuit, and the maximum value of the signal output from the output terminal or Two hold circuit units for holding the minimum value, the output terminal of the first hold circuit unit is connected to the reference voltage input terminal of the buffer amplifier circuit, and the output terminal of the second hold circuit unit is a signal output It is connected to a terminal.
In addition, one configuration example of the level hold circuit of the present invention further includes a reset circuit that initializes the hold levels of the first hold circuit unit and the second hold circuit unit.

また、本発明のレベル・ホールド回路の１構成例において、前記第１のホールド回路部は、アノードが前記バッファアンプ回路の出力端子に接続され、カソードが前記基準電圧入力端子に接続された第１のダイオードと、第１の端子が前記基準電圧入力端子及び前記第１のダイオードのカソードに接続され、第２の端子に第１の電位が与えられた第１のホールド容量とからなり、前記第２のホールド回路部は、アノードが前記バッファアンプ回路の出力端子に接続され、カソードが前記信号出力端子に接続された第２のダイオードと、第１の端子が前記信号出力端子及び前記第２のダイオードのカソードに接続され、第２の端子に第１の電位が与えられた第２のホールド容量とからなるものである。
また、本発明のレベル・ホールド回路の１構成例において、前記第１のホールド回路部は、カソードが前記バッファアンプ回路の出力端子に接続され、アノードが前記基準電圧入力端子に接続された第１のダイオードと、第１の端子が前記基準電圧入力端子及び前記第１のダイオードのアノードに接続され、第２の端子に第１の電位が与えられた第１のホールド容量とからなり、前記第２のホールド回路部は、カソードが前記バッファアンプ回路の出力端子に接続され、アノードが前記信号出力端子に接続された第２のダイオードと、第１の端子が前記信号出力端子及び前記第２のダイオードのアノードに接続され、第２の端子に第１の電位が与えられた第２のホールド容量とからなるものである。
また、本発明のレベル・ホールド回路の１構成例は、さらに、前記第１のダイオードと並列に接続された抵抗を有するものである。
また、本発明のレベル・ホールド回路の１構成例は、前記第１のダイオードと前記第２のダイオードの代わりに、それぞれトランジスタを設け、これらのトランジスタのベースとコレクタを接続した端子を前記アノードとし、エミッタを前記カソードとして用いるものである。 Further, in one configuration example of the level hold circuit of the present invention, the first hold circuit section includes a first having an anode connected to the output terminal of the buffer amplifier circuit and a cathode connected to the reference voltage input terminal. And a first hold capacitor in which a first terminal is connected to the reference voltage input terminal and a cathode of the first diode, and a first potential is applied to a second terminal. The second hold circuit unit includes a second diode having an anode connected to the output terminal of the buffer amplifier circuit and a cathode connected to the signal output terminal, and a first terminal connected to the signal output terminal and the second output terminal. The second hold capacitor is connected to the cathode of the diode and the second potential is applied to the second terminal.
In the configuration example of the level hold circuit of the present invention, the first hold circuit section includes a first terminal in which a cathode is connected to an output terminal of the buffer amplifier circuit and an anode is connected to the reference voltage input terminal. And a first hold capacitor in which a first terminal is connected to the reference voltage input terminal and an anode of the first diode, and a first potential is applied to a second terminal. A second diode having a cathode connected to the output terminal of the buffer amplifier circuit and an anode connected to the signal output terminal; and a first terminal connected to the signal output terminal and the second output terminal. The second hold capacitor is connected to the anode of the diode and the second potential is applied to the second terminal.
In addition, one configuration example of the level hold circuit of the present invention further includes a resistor connected in parallel with the first diode.
Also, in one configuration example of the level hold circuit of the present invention, transistors are provided in place of the first diode and the second diode, respectively, and a terminal connecting the base and collector of these transistors is the anode. The emitter is used as the cathode.

本発明によれば、従来のレベル・ホールド回路のようなバッファアンプ回路の非反転入力端子から反転入力端子を経て信号出力端子に漏洩するリップルの経路をなくすことができるので、レベル・ホールド回路の出力電圧のリップルを大幅に減少させることができる。また、出力電圧のリップルが小さいことから、ホールド回路部のホールド容量の容量値を大きくしてリップルを除去する必要がなくなる。これにより、本発明では、入力信号に対する応答特性を悪化させることなく、出力電圧のリップルを減少させることができる。したがって、本発明のレベル・ホールド回路をディジタル伝送システムの受信回路に適用すれば、受信回路において高感度、広ダイナミックレンジかつバーストデータに対応した高速応答が可能となる。また、複雑な調整や高価な受光素子を用いずに高感度な特性が得られるため、伝送装置の低コスト化が可能となる。   According to the present invention, it is possible to eliminate a ripple path leaking from a non-inverting input terminal of a buffer amplifier circuit such as a conventional level hold circuit to a signal output terminal through an inverting input terminal. The output voltage ripple can be greatly reduced. In addition, since the ripple of the output voltage is small, it is not necessary to remove the ripple by increasing the capacitance value of the hold capacitor of the hold circuit unit. Thereby, in the present invention, the ripple of the output voltage can be reduced without deteriorating the response characteristic with respect to the input signal. Therefore, when the level hold circuit of the present invention is applied to a receiving circuit of a digital transmission system, the receiving circuit can achieve high sensitivity, a wide dynamic range, and a high-speed response corresponding to burst data. In addition, since highly sensitive characteristics can be obtained without using complicated adjustments and expensive light receiving elements, the cost of the transmission apparatus can be reduced.

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態となるレベル・ホールド回路の構成を示す回路図である。本実施の形態のレベル・ホールド回路は、非反転入力端子５に信号が入力されるバッファアンプ回路１と、入力端子がバッファアンプ回路１の出力端子７に接続され、この出力端子７から出力された信号の最大値を保持する第１のホールド回路部２及び第２のホールド回路部３とから構成される。 [First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a level hold circuit according to a first embodiment of the present invention. In the level hold circuit of the present embodiment, a buffer amplifier circuit 1 in which a signal is input to a non-inverting input terminal 5 and an input terminal connected to an output terminal 7 of the buffer amplifier circuit 1 are output from the output terminal 7. The first hold circuit unit 2 and the second hold circuit unit 3 hold the maximum value of the received signal.

第１のホールド回路部２は、第１のダイオード１０と、第１のホールド容量１１とから構成され、第２のホールド回路部３は、第２のダイオード１２と、第２のホールド容量１３とから構成される。バッファアンプ回路１の非反転入力端子５は、レベル・ホールド回路の信号入力端子４に接続され、出力端子７は、第１のホールド回路部２の入力端子（ダイオード１０のアノード）と第２のホールド回路部３の入力端子（ダイオード１２のアノード）とに接続される。   The first hold circuit unit 2 includes a first diode 10 and a first hold capacitor 11, and the second hold circuit unit 3 includes a second diode 12, a second hold capacitor 13, and the like. Consists of The non-inverting input terminal 5 of the buffer amplifier circuit 1 is connected to the signal input terminal 4 of the level hold circuit, and the output terminal 7 is connected to the input terminal of the first hold circuit unit 2 (the anode of the diode 10) and the second input. It is connected to the input terminal of the hold circuit unit 3 (the anode of the diode 12).

ダイオード１０のカソードとホールド容量１１の第１の端子との接続点である、第１のホールド回路部２の出力端子８は、バッファアンプ回路１３の反転入力端子（基準電圧入力端子）６に接続される。ホールド容量１１の第２の端子には第１の電位（本実施の形態では接地電位）が与えられる。一方、ダイオード１２のカソードとホールド容量１３の第１の端子との接続点である、第２のホールド回路部３の出力端子は、レベル・ホールド回路の信号出力端子９に接続される。ホールド容量１３の第２の端子には接地電位が与えられる。   The output terminal 8 of the first hold circuit unit 2, which is a connection point between the cathode of the diode 10 and the first terminal of the hold capacitor 11, is connected to the inverting input terminal (reference voltage input terminal) 6 of the buffer amplifier circuit 13. Is done. A first potential (a ground potential in the present embodiment) is applied to the second terminal of the hold capacitor 11. On the other hand, the output terminal of the second hold circuit unit 3, which is a connection point between the cathode of the diode 12 and the first terminal of the hold capacitor 13, is connected to the signal output terminal 9 of the level hold circuit. A ground potential is applied to the second terminal of the hold capacitor 13.

図２は、図１のレベル・ホールド回路の各部の信号を示す信号波形図であり、図２（Ａ）は信号入力端子４に入力される入力信号の波形図、図２（Ｂ）は第１のホールド回路部２の出力端子８から出力される信号の波形図、図２（Ｃ）は信号出力端子９から出力される出力信号の波形図である。   2 is a signal waveform diagram showing signals at various parts of the level hold circuit of FIG. 1, FIG. 2 (A) is a waveform diagram of an input signal inputted to the signal input terminal 4, and FIG. FIG. 2C is a waveform diagram of an output signal output from the signal output terminal 9, and FIG.

本実施の形態では、バッファアンプ回路１３の出力端子７に、同一構成のホールド回路部を２つ接続したので、図２（Ｂ）に示す第１のホールド回路部２の出力端子８のピーク電位と、図２（Ｃ）に示す第２のホールド回路部３の出力端子（レベル・ホールド回路の信号出力端子９）のピーク電位とが一致する。   In this embodiment, since two hold circuit units having the same configuration are connected to the output terminal 7 of the buffer amplifier circuit 13, the peak potential of the output terminal 8 of the first hold circuit unit 2 shown in FIG. And the peak potential of the output terminal (the signal output terminal 9 of the level hold circuit) of the second hold circuit unit 3 shown in FIG.

そして、本実施の形態では、第１のホールド回路部２の出力端子８をバッファアンプ回路１３の基準電圧入力端子６に接続し、第２のホールド回路部３の出力端子をレベル・ホールド回路の信号出力端子９とした。これにより、第１のホールド回路部２はバッファアンプ回路１３の入力段の寄生容量の影響を受けるが、第２のホールド回路部３はこの寄生容量の影響を受けない。したがって、従来のレベル・ホールド回路のようなバッファアンプ回路の非反転入力端子から反転入力端子を経て信号出力端子に漏洩するリップルの経路をなくすことができるので、レベル・ホールド回路の出力電圧のリップルを大幅に減少させることができる。また、出力電圧のリップルが小さいことから、ホールド容量１１，１３の容量値を大きくしてリップルを除去する必要がなくなる。その結果、本実施の形態では、入力信号に対する応答特性を悪化させることなく、出力電圧のリップルを減少させることができる。   In this embodiment, the output terminal 8 of the first hold circuit unit 2 is connected to the reference voltage input terminal 6 of the buffer amplifier circuit 13, and the output terminal of the second hold circuit unit 3 is connected to the level hold circuit. The signal output terminal 9 was used. As a result, the first hold circuit unit 2 is affected by the parasitic capacitance of the input stage of the buffer amplifier circuit 13, but the second hold circuit unit 3 is not affected by the parasitic capacitance. Therefore, it is possible to eliminate the ripple path that leaks from the non-inverting input terminal of the buffer amplifier circuit like the conventional level hold circuit to the signal output terminal through the inverting input terminal, so that the output voltage ripple of the level hold circuit Can be greatly reduced. In addition, since the ripple of the output voltage is small, it is not necessary to increase the capacitance values of the hold capacitors 11 and 13 to remove the ripple. As a result, in this embodiment, the ripple of the output voltage can be reduced without deteriorating the response characteristic with respect to the input signal.

したがって、本実施の形態のレベル・ホールド回路をディジタル伝送システムの受信回路に適用すれば、バースト的にデータを伝送するディジタル伝送システムにおいてバーストの先頭に存在するトレーニングビットもしくはプリアンブル期間を、伝送距離やエラーレートを犠牲にすることなく短くすることが可能となり、システム全体のデータ伝送効率を向上させることができる。また、トレーニングビットもしくはプリアンブル期間を短くすることは、単位時間あたりの伝送可能なデータ量を増加させることになり、必要なデータ伝送量が一定の場合は、システム全体の伝送レートを下げることが可能になる。一般的に伝送レートが低い部品は価格が安くなることから、システムコスト低減の効果も期待することができる。   Therefore, if the level and hold circuit of the present embodiment is applied to a receiving circuit of a digital transmission system, a training bit or preamble period existing at the head of a burst in a digital transmission system that transmits data in a burst manner is changed to a transmission distance or a preamble period. It is possible to shorten the error rate without sacrificing the error rate, thereby improving the data transmission efficiency of the entire system. In addition, shortening the training bit or preamble period increases the amount of data that can be transmitted per unit time. If the required data transmission amount is constant, the transmission rate of the entire system can be lowered. become. In general, parts having a low transmission rate are cheaper, so that the effect of reducing the system cost can be expected.

以上説明したように、本実施の形態のレベル・ホールド回路をディジタル伝送システムの受信回路に適用すれば、受信回路において高感度、広ダイナミックレンジかつバーストデータに対応した高速応答が可能となる。また、高価なアバランシェフォトダイオードを用いずに高感度な特性が得られるため、伝送装置の低コスト化が可能となる。   As described above, when the level hold circuit of this embodiment is applied to the receiving circuit of a digital transmission system, the receiving circuit can achieve high sensitivity, a wide dynamic range, and a high-speed response corresponding to burst data. In addition, since highly sensitive characteristics can be obtained without using an expensive avalanche photodiode, the cost of the transmission apparatus can be reduced.

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の具体例を示すものである。バッファアンプ回路１は、ゲートが非反転入力端子５となるＮチャネル電界効果トランジスタ１４と、ゲートが反転入力端子６となるＮチャネル電界効果トランジスタ１５と、ゲート及びソースがトランジスタ１４のドレインと接続され、ドレインに第２の電位（本実施の形態では電源電圧ＶＤＤ）が与えられた、アクティブ負荷となるＰチャネル電界効果トランジスタ１６と、ゲートがトランジスタ１４のドレインと接続され、ドレインに電源電圧ＶＤＤが与えられ、ソースがトランジスタ１５のドレインと接続された、アクティブ負荷となるＰチャネル電界効果トランジスタ１７と、一端がトランジスタ１４，１５のソースと接続され、他端が接地された定電流源１８とから構成される。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing the configuration of the level hold circuit according to the second embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. This embodiment shows a specific example of the first embodiment. The buffer amplifier circuit 1 includes an N-channel field effect transistor 14 whose gate is the non-inverting input terminal 5, an N-channel field effect transistor 15 whose gate is the inverting input terminal 6, and a gate and a source connected to the drain of the transistor 14. The drain is supplied with the second potential (power supply voltage VDD in this embodiment), the P channel field effect transistor 16 serving as an active load, the gate is connected to the drain of the transistor 14, and the power supply voltage VDD is applied to the drain. A P-channel field effect transistor 17 serving as an active load having a source connected to the drain of the transistor 15 and a constant current source 18 having one end connected to the sources of the transistors 14 and 15 and the other end grounded. Composed.

図４に、本実施の形態のレベル・ホールド回路のシュミュレーション結果を示す。Ｖｉｎは信号入力端子４に入力される入力信号、Ｖｏｕｔ０は第１のホールド回路部２の出力端子８から出力される信号、Ｖｏｕｔは信号出力端子９から出力される出力信号である。図４から明らかなように、第１のホールド回路部２の出力端子８の信号Ｖｏｕｔ０では、ピーク電圧の保持が終了した以降も大きなリップルが現れているが、信号出力端子９の出力信号Ｖｏｕｔでは、Ｖｏｕｔ０に比べてピーク保持後のリップルが非常に小さく抑えられていることが分かる。   FIG. 4 shows a simulation result of the level hold circuit of this embodiment. Vin is an input signal input to the signal input terminal 4, Vout 0 is a signal output from the output terminal 8 of the first hold circuit unit 2, and Vout is an output signal output from the signal output terminal 9. As is clear from FIG. 4, in the signal Vout0 of the output terminal 8 of the first hold circuit unit 2, a large ripple appears even after the peak voltage has been held, but in the output signal Vout of the signal output terminal 9, It can be seen that the ripple after peak retention is suppressed to be very small compared to Vout0.

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図５は、本発明の第３の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のレベル・ホールド回路は、バッファアンプ回路１と、第１のホールド回路部２ａと、第２のホールド回路部３とから構成される。 [Third Embodiment]
Next, a third embodiment of the present invention will be described. FIG. 5 is a circuit diagram showing the configuration of the level hold circuit according to the third embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. The level hold circuit of the present embodiment includes a buffer amplifier circuit 1, a first hold circuit unit 2 a, and a second hold circuit unit 3.

第１のホールド回路部２ａは、第１の実施の形態で説明した第１のホールド回路部２において、ダイオード１０に抵抗１９を並列に接続したものである。
図６は第１のホールド回路部２ａの等価回路図である。図１４で説明したとおり、等価回路上ではダイオード１０は抵抗Ｒ１と容量Ｃとからなる。これに対して、ダイオード１０に並列に抵抗１９を接続すると、第１のホールド回路部２ａの充電の時定数は、抵抗Ｒ１と抵抗１９とを並列にした値と、ホールド容量１１とで決まることになる。したがって、本実施の形態では、第１の実施の形態に比べて第１のホールド回路部２ａの充電の時定数が小さくなるので、入力信号に対する応答をより高速化することができ、レベル・ホールド回路の出力電圧の立ち上がり時間を短くすることができる。 The first hold circuit unit 2a is obtained by connecting a resistor 19 in parallel to the diode 10 in the first hold circuit unit 2 described in the first embodiment.
FIG. 6 is an equivalent circuit diagram of the first hold circuit unit 2a. As described with reference to FIG. 14, the diode 10 includes a resistor R1 and a capacitor C on the equivalent circuit. On the other hand, when the resistor 19 is connected in parallel to the diode 10, the charging time constant of the first hold circuit unit 2 a is determined by the value obtained by paralleling the resistor R 1 and the resistor 19 and the hold capacitor 11. become. Therefore, in this embodiment, since the time constant for charging the first hold circuit unit 2a is smaller than that in the first embodiment, the response to the input signal can be made faster, and the level hold The rise time of the output voltage of the circuit can be shortened.

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図７は、本発明の第４の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のレベル・ホールド回路は、バッファアンプ回路１と、第１のホールド回路部２ｂと、第２のホールド回路部３ｂとから構成される。 [Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 7 is a circuit diagram showing the configuration of the level hold circuit according to the fourth embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. The level hold circuit of the present embodiment includes a buffer amplifier circuit 1, a first hold circuit unit 2b, and a second hold circuit unit 3b.

本実施の形態は、第１の実施の形態において、ＮＰＮバイポーラトランジスタのベース−エミッタ間をダイオードの代わりとして用いたものである。すなわち、第１のホールド回路部２ｂは、ホールド容量１１と、ベースがバッファアンプ回路１の出力端子７に接続され、コレクタに電源電圧ＶＤＤが与えられ、エミッタがホールド容量１１の第１の端子に接続されたＮＰＮバイポーラトランジスタ２０とから構成される。同様に、第２のホールド回路部３ｂは、ホールド容量１３と、ベースがバッファアンプ回路１の出力端子７に接続され、コレクタに電源電圧ＶＤＤが与えられ、エミッタがホールド容量１３の第１の端子に接続されたＮＰＮバイポーラトランジスタ２１とから構成される。   In this embodiment, the base-emitter of the NPN bipolar transistor is used in place of the diode in the first embodiment. That is, the first hold circuit unit 2 b has a hold capacitor 11 and a base connected to the output terminal 7 of the buffer amplifier circuit 1, a power supply voltage VDD is applied to the collector, and an emitter is connected to the first terminal of the hold capacitor 11. The NPN bipolar transistor 20 is connected. Similarly, the second hold circuit unit 3 b has a hold capacitor 13 and a base connected to the output terminal 7 of the buffer amplifier circuit 1, a power supply voltage VDD is applied to the collector, and an emitter is the first terminal of the hold capacitor 13. And an NPN bipolar transistor 21 connected to the.

なお、第３、第４の実施の形態の具体例として、第２の実施の形態と同様に、バッファアンプ回路１を、トランジスタ１４〜１７と定電流源１８とから構成してもよいことは言うまでもない。   As a specific example of the third and fourth embodiments, the buffer amplifier circuit 1 may be composed of transistors 14 to 17 and a constant current source 18 as in the second embodiment. Needless to say.

［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図８は、本発明の第５の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のレベル・ホールド回路は、バッファアンプ回路１と、第１のホールド回路部２と、第２のホールド回路部３と、リセット回路２２とから構成される。リセット回路２２は、第１のホールド回路部２のホールド容量１１に並列に接続されたスイッチ２３と、第２のホールド回路部３のホールド容量１３に並列に接続されたスイッチ２４とから構成される。 [Fifth Embodiment]
Next, a fifth embodiment of the present invention will be described. FIG. 8 is a circuit diagram showing a configuration of a level hold circuit according to the fifth embodiment of the present invention. The same reference numerals are given to the same configurations as those in FIG. The level / hold circuit of the present embodiment includes a buffer amplifier circuit 1, a first hold circuit unit 2, a second hold circuit unit 3, and a reset circuit 22. The reset circuit 22 includes a switch 23 connected in parallel to the hold capacitor 11 of the first hold circuit unit 2 and a switch 24 connected in parallel to the hold capacitor 13 of the second hold circuit unit 3. .

スイッチ２３，２４をオン状態にすると、ホールド容量１１、１３の電荷が放電され、信号出力端子９が接地電位となる。これにより、レベル・ホールド回路のピーク保持をリセットすることができる。一方、スイッチ２３，２４をオン状態からオフ状態にすると、レベル・ホールド回路は、ピーク保持を再開する。   When the switches 23 and 24 are turned on, the charges of the hold capacitors 11 and 13 are discharged, and the signal output terminal 9 becomes the ground potential. Thereby, the peak hold of the level hold circuit can be reset. On the other hand, when the switches 23 and 24 are turned from the on state to the off state, the level hold circuit resumes peak holding.

［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図９は、本発明の第６の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１、図８と同一の構成には同一の符号を付してある。本実施の形態は、第５の実施の形態の具体例を示すものである。図８で説明したスイッチ２３は、アノードがホールド容量１１の第１の端子に接続されたダイオード２５と、ゲートがリセット信号入力端子２９に接続され、ドレインがダイオード２５のカソードに接続され、ソースが接地されたＮチャネル電界効果トランジスタ２６とから構成される。同様に、図８のスイッチ２４は、アノードがホールド容量１３の第１の端子に接続されたダイオード２７と、ゲートがリセット信号入力端子２９に接続され、ドレインがダイオード２７のカソードに接続され、ソースが接地されたＮチャネル電界効果トランジスタ２８とから構成される。 [Sixth Embodiment]
Next, a sixth embodiment of the present invention will be described. FIG. 9 is a circuit diagram showing the configuration of the level hold circuit according to the sixth embodiment of the present invention. The same components as those in FIGS. 1 and 8 are given the same reference numerals. This embodiment shows a specific example of the fifth embodiment. The switch 23 described in FIG. 8 has a diode 25 whose anode is connected to the first terminal of the hold capacitor 11, a gate connected to the reset signal input terminal 29, a drain connected to the cathode of the diode 25, and a source connected to the diode 25. The N channel field effect transistor 26 is grounded. Similarly, the switch 24 in FIG. 8 includes a diode 27 whose anode is connected to the first terminal of the hold capacitor 13, a gate connected to the reset signal input terminal 29, a drain connected to the cathode of the diode 27, and a source Is composed of an N-channel field effect transistor 28 grounded.

リセット信号入力端子２９にハイレベルのリセット信号を入力することにより、トランジスタ２６，２８がオン状態となる。これにより、第５の実施の形態で説明したスイッチ２３，２４のオン状態を実現することができる。   By inputting a high level reset signal to the reset signal input terminal 29, the transistors 26 and 28 are turned on. Thereby, the ON state of the switches 23 and 24 described in the fifth embodiment can be realized.

［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図１０は、本発明の第７の実施の形態となるレベル・ホールド回路の構成を示す回路図であり、図１、図８、図９と同一の構成には同一の符号を付してある。本実施の形態のレベル・ホールド回路は、バッファアンプ回路１と、第１のホールド回路部２ｃと、第２のホールド回路部３ｃと、リセット回路２２ｃとから構成される。 [Seventh Embodiment]
Next, a seventh embodiment of the present invention will be described. FIG. 10 is a circuit diagram showing the configuration of the level hold circuit according to the seventh embodiment of the present invention. The same components as those in FIGS. 1, 8, and 9 are given the same reference numerals. . The level hold circuit of the present embodiment includes a buffer amplifier circuit 1, a first hold circuit unit 2c, a second hold circuit unit 3c, and a reset circuit 22c.

本実施の形態は、第６の実施の形態において、ＮＰＮバイポーラトランジスタのベース−エミッタ間をダイオードの代わりとして用いたものである。すなわち、第１のホールド回路部２ｃは、ホールド容量１１と、ベース及びコレクタがバッファアンプ回路１の出力端子７に接続され、エミッタがホールド容量１１の第１の端子に接続されたＮＰＮバイポーラトランジスタ３０とから構成される。第２のホールド回路部３ｃは、ホールド容量１３と、ベース及びコレクタがバッファアンプ回路１の出力端子７に接続され、エミッタがホールド容量１３の第１の端子に接続されたＮＰＮバイポーラトランジスタ３１とから構成される。   In the sixth embodiment, the base-emitter of the NPN bipolar transistor is used instead of the diode in the sixth embodiment. In other words, the first hold circuit unit 2 c has a hold capacitor 11, an NPN bipolar transistor 30 whose base and collector are connected to the output terminal 7 of the buffer amplifier circuit 1 and whose emitter is connected to the first terminal of the hold capacitor 11. It consists of. The second hold circuit unit 3c includes a hold capacitor 13 and an NPN bipolar transistor 31 whose base and collector are connected to the output terminal 7 of the buffer amplifier circuit 1 and whose emitter is connected to the first terminal of the hold capacitor 13. Composed.

リセット回路２２ｃは、Ｎチャネル電界効果トランジスタ２６，２８と、ベース及びコレクタがホールド容量１１の第１の端子に接続され、エミッタがトランジスタ２６のドレインに接続されたＮＰＮバイポーラトランジスタ３２と、ベース及びコレクタがホールド容量１３の第１の端子に接続され、エミッタがトランジスタ２８のドレインに接続されたＮＰＮバイポーラトランジスタ３３とから構成される。   The reset circuit 22c includes N-channel field effect transistors 26 and 28, an NPN bipolar transistor 32 having a base and a collector connected to the first terminal of the hold capacitor 11, and an emitter connected to the drain of the transistor 26, and a base and a collector. Is connected to a first terminal of the hold capacitor 13 and an NPN bipolar transistor 33 whose emitter is connected to the drain of the transistor 28.

なお、第１〜第７の実施の形態では、レベル・ホールド回路の１例としてトップ・ホールド回路を例に挙げて説明しているが、これに限るものではなく、ダイオードの極性を全て逆にすることで、入力信号の最小値を保持するボトム・ホールド回路が構成可能なことは言うまでもない。   In the first to seventh embodiments, the top hold circuit is described as an example of the level hold circuit. However, the present invention is not limited to this, and all the polarities of the diodes are reversed. Thus, it goes without saying that a bottom hold circuit that holds the minimum value of the input signal can be configured.

本発明は、例えば入力データがバースト状のパケットデータでその振幅がパケット毎に異なるような光アクセス用光受信器において、高速なレベル変動の検出に用いられるレベル・ホールド回路に適用することができる。   INDUSTRIAL APPLICABILITY The present invention can be applied to, for example, a level hold circuit used for detection of high-speed level fluctuations in an optical access optical receiver in which input data is bursty packet data and the amplitude differs for each packet. .

本発明の第１の実施の形態となるレベル・ホールド回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a level hold circuit according to a first embodiment of the present invention. 図１のレベル・ホールド回路の各部の信号を示す信号波形図である。FIG. 2 is a signal waveform diagram showing signals at various parts of the level hold circuit of FIG. 1. 本発明の第２の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 2nd Embodiment of this invention. 図３のレベル・ホールド回路のシュミュレーション結果を示す図である。It is a figure which shows the simulation result of the level hold circuit of FIG. 本発明の第３の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 3rd Embodiment of this invention. 本発明の第３の実施の形態における第１のホールド回路部の等価回路図である。It is an equivalent circuit diagram of the 1st hold circuit part in the 3rd Embodiment of this invention. 本発明の第４の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 4th Embodiment of this invention. 本発明の第５の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 5th Embodiment of this invention. 本発明の第６の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 6th Embodiment of this invention. 本発明の第７の実施の形態となるレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the level hold circuit used as the 7th Embodiment of this invention. 従来のレベル・ホールド回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional level hold circuit. 図１１のレベル・ホールド回路の各部の信号を示す信号波形図である。FIG. 12 is a signal waveform diagram showing signals at various parts of the level hold circuit of FIG. 11. 図１１のレベル・ホールド回路におけるバッファアンプ回路の入力段の構成を示す回路図である。12 is a circuit diagram showing a configuration of an input stage of a buffer amplifier circuit in the level hold circuit of FIG. 図１１のレベル・ホールド回路の等価回路図である。FIG. 12 is an equivalent circuit diagram of the level hold circuit of FIG. 11. ホールド容量の容量値を大きくしたときのレベル・ホールド回路の応答特性の変化を示す図である。It is a figure which shows the change of the response characteristic of a level hold circuit when the capacitance value of hold capacity is enlarged. 図１１のレベル・ホールド回路においてホールド容量の容量値を大きくしたときの各部の信号を示す信号波形図である。FIG. 12 is a signal waveform diagram showing signals at various portions when the capacitance value of the hold capacitor is increased in the level hold circuit of FIG. 11. 図１１のレベル・ホールド回路のシュミュレーション結果を示す図である。It is a figure which shows the simulation result of the level hold circuit of FIG.

符号の説明Explanation of symbols

１…バッファアンプ回路、２、２ａ、２ｂ、２ｃ…第１のホールド回路部、３、３ｂ、３ｃ…第２のホールド回路部、４…信号入力端子、５…バッファアンプ回路の非反転入力端子、６…バッファアンプ回路の反転入力端子、７…バッファアンプ回路の出力端子、８…第１のホールド回路部の出力端子、９…信号出力端子、１０、１２、２５、２７…ダイオード、１１、１３…ホールド容量、１４、１５…Ｎチャネル電界効果トランジスタ、１６、１７…Ｐチャネル電界効果トランジスタ、１８…定電流源、１９…抵抗、２０、２１、３０〜３３…ＮＰＮバイポーラトランジスタ、２２、２２ｃ…リセット回路、２３、２４…スイッチ、２６、２８…Ｎチャネル電界効果トランジスタ、２９…リセット信号入力端子。
DESCRIPTION OF SYMBOLS 1 ... Buffer amplifier circuit 2, 2a, 2b, 2c ... 1st hold circuit part 3, 3b, 3c ... 2nd hold circuit part, 4 ... Signal input terminal, 5 ... Non-inverting input terminal of buffer amplifier circuit , 6... Inverting input terminal of the buffer amplifier circuit, 7... Output terminal of the buffer amplifier circuit, 8... Output terminal of the first hold circuit unit, 9... Signal output terminal, 10, 12, 25, 27. DESCRIPTION OF SYMBOLS 13 ... Hold capacity | capacitance, 14, 15 ... N channel field effect transistor, 16, 17 ... P channel field effect transistor, 18 ... Constant current source, 19 ... Resistance, 20, 21, 30-33 ... NPN bipolar transistor, 22, 22c ... reset circuit, 23, 24 ... switch, 26, 28 ... N-channel field effect transistor, 29 ... reset signal input terminal.

Claims (6)

非反転入力端子に信号が入力されるバッファアンプ回路と、
入力端子が前記バッファアンプ回路の出力端子に接続され、この出力端子から出力された信号の最大値又は最小値を保持する２つのホールド回路部とを有し、
第１のホールド回路部の出力端子が前記バッファアンプ回路の基準電圧入力端子に接続され、
第２のホールド回路部の出力端子が信号出力端子に接続されることを特徴とするレベル・ホールド回路。 A buffer amplifier circuit in which a signal is input to the non-inverting input terminal;
The input terminal is connected to the output terminal of the buffer amplifier circuit, and has two hold circuit units for holding the maximum value or the minimum value of the signal output from the output terminal,
An output terminal of the first hold circuit unit is connected to a reference voltage input terminal of the buffer amplifier circuit;
An output terminal of the second hold circuit unit is connected to a signal output terminal. 請求項１記載のレベル・ホールド回路において、
さらに、前記第１のホールド回路部及び前記第２のホールド回路部の保持レベルを初期化するリセット回路を有することを特徴とするレベル・ホールド回路。 The level and hold circuit according to claim 1, wherein
The level hold circuit further comprises a reset circuit for initializing a hold level of the first hold circuit portion and the second hold circuit portion. 請求項１又は２記載のレベル・ホールド回路において、
前記第１のホールド回路部は、アノードが前記バッファアンプ回路の出力端子に接続され、カソードが前記基準電圧入力端子に接続された第１のダイオードと、第１の端子が前記基準電圧入力端子及び前記第１のダイオードのカソードに接続され、第２の端子に第１の電位が与えられた第１のホールド容量とからなり、
前記第２のホールド回路部は、アノードが前記バッファアンプ回路の出力端子に接続され、カソードが前記信号出力端子に接続された第２のダイオードと、第１の端子が前記信号出力端子及び前記第２のダイオードのカソードに接続され、第２の端子に第１の電位が与えられた第２のホールド容量とからなることを特徴とするレベル・ホールド回路。 The level hold circuit according to claim 1 or 2,
The first hold circuit unit includes a first diode having an anode connected to the output terminal of the buffer amplifier circuit, a cathode connected to the reference voltage input terminal, and a first terminal connected to the reference voltage input terminal and A first hold capacitor connected to the cathode of the first diode and having a first potential applied to a second terminal;
The second hold circuit unit includes a second diode having an anode connected to the output terminal of the buffer amplifier circuit, a cathode connected to the signal output terminal, and a first terminal connected to the signal output terminal and the first output terminal. A level hold circuit, comprising: a second hold capacitor connected to the cathode of the second diode and having a second potential applied to the second terminal. 請求項１又は２記載のレベル・ホールド回路において、
前記第１のホールド回路部は、カソードが前記バッファアンプ回路の出力端子に接続され、アノードが前記基準電圧入力端子に接続された第１のダイオードと、第１の端子が前記基準電圧入力端子及び前記第１のダイオードのアノードに接続され、第２の端子に第１の電位が与えられた第１のホールド容量とからなり、
前記第２のホールド回路部は、カソードが前記バッファアンプ回路の出力端子に接続され、アノードが前記信号出力端子に接続された第２のダイオードと、第１の端子が前記信号出力端子及び前記第２のダイオードのアノードに接続され、第２の端子に第１の電位が与えられた第２のホールド容量とからなることを特徴とするレベル・ホールド回路。 The level hold circuit according to claim 1 or 2,
The first hold circuit unit includes a first diode having a cathode connected to an output terminal of the buffer amplifier circuit, an anode connected to the reference voltage input terminal, and a first terminal connected to the reference voltage input terminal. A first hold capacitor connected to the anode of the first diode and having a first potential applied to a second terminal;
The second hold circuit unit includes a second diode having a cathode connected to the output terminal of the buffer amplifier circuit and an anode connected to the signal output terminal, and a first terminal connected to the signal output terminal and the second output terminal. A level hold circuit comprising: a second hold capacitor connected to the anode of two diodes and having a first potential applied to a second terminal. 請求項３又は４記載のレベル・ホールド回路において、
さらに、前記第１のダイオードと並列に接続された抵抗を有することを特徴とするレベル・ホールド回路。 The level hold circuit according to claim 3 or 4,
The level hold circuit further comprises a resistor connected in parallel with the first diode. 請求項３又は４記載のレベル・ホールド回路において、
前記第１のダイオードと前記第２のダイオードの代わりに、それぞれトランジスタを設け、これらのトランジスタのベースとコレクタを接続した端子を前記アノードとし、エミッタを前記カソードとして用いることを特徴とするレベル・ホールド回路。
The level hold circuit according to claim 3 or 4,
Instead of the first diode and the second diode, transistors are provided, respectively, and a terminal connecting the base and collector of these transistors is used as the anode, and an emitter is used as the cathode. circuit.
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