JP4249019B2 - 電子デバイス - Google Patents
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Description
複数のサブデバイスと、
第一入力、第二入力、および出力を有するバイパス・マルチプレクサと、
テスト・データ入力と、
前記バイパス・マルチプレクサ前記出力に結合されたテスト・データ出力と、
1組のテスト・インターフェースであって、前記テスト・インターフェースの組内の各テスト・インターフェースが、前記複数のサブデバイスからのサブデバイスに結合され、テスト・インターフェースの前記チェーン内の先行のテスト・インターフェースのテスト・データ出力接点が、テスト・インターフェースの前記チェーン内の後続のテスト・インターフェースのテスト・データ入力接点に結合されることによって、前記テスト・インターフェースの組がテスト・インターフェースのチェーンを形成する、1組のテスト・インターフェースと、
前記テスト・データ入力に結合されたさらなるテスト・データ入力接点と、前記バイパス・マルチプレクサの前記第一入力に結合されたテスト・データ出力接点とを有する、前記バイパス・マルチプレクサをコントロールするための境界スキャン対応のさらなるテスト・インターフェースと、
を有する、複数のテスト・インターフェースと、
を有する、電子デバイスに関する。
さらなるテスト・インターフェースの命令レジスタに結合されたビット・パターン・デコーダと、
さらなるテスト・インターフェースのテスト・モード選択接点に結合された第一入力と、ビット・パターン・デコーダに結合された第二入力と、テスト・インターフェースのチェーンに結合された出力と、を有するロジック回路と、
を有する、
テスト・インターフェースのチェーン内のテスト・インターフェースのテスト・モードをコントロールするためのテスト・モード・コントロール・ユニットを有する。指定されたビット・パターンを有する、さらなるテスト・インターフェースのコントロール下にある電子デバイス部分のテストまたはデバッグを示す命令が、命令レジスタ内に存在する場合、ビット・パターン・デコーダはこのパターンを検出し、かつロジック回路(例えば、ANDゲート)に信号を転送するであろう。テスト・インターフェースのチェーン内のすべてのテスト・インターフェースは、これらの各TMS接点を介して、ロジック回路の出力に接続される。この結果、チェーン全体をスイッチ・オフし、さらなるテスト・インターフェースのコントロール下にある電子デバイス部分を、単独でテストまたはデバッグすることが出来るテスト・モードまたはデバッグモードにすることが出来る。
前記複数のテスト・インターフェースからテスト・インターフェースに個別のテスト・モード選択信号を供給するためのテスト・モード・コントロール・ユニットと、
1組のマルチプレクサであって、
前記マルチプレクサの組からの各マルチプレクサが、第一入力と、第二入力と、出力と、を有し、
マルチプレクサの前記チェーン内の後続のマルチプレクサの前記第一入力が、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースの前記テスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の先行のマルチプレクサの前記出力が、後続のマルチプレクサの前記第二入力と、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースのテスト・データ入力接点と、に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第一入力が、前記さらなるテスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第二入力が、前記テスト・データ入力に結合され、かつ、
マルチプレクサの前記チェーン内の前記最後のマルチプレクサの前記出力が、前記バイパス・マルチプレクサの前記第一入力に結合される、
ことによって、前記マルチプレクサの組がマルチプレクサのチェーンを形成し、
前記さらなるテスト・データ出力接点が、マルチプレクサの前記チェーンを介して前記バイパス・マルチプレクサの前記第一入力に結合された、1組のマルチプレクサと、
を有する。前述したように、さらなるマルチプレクサのチェーンをテスト・インターフェースのチェーンに挿入することにより、テスト・インターフェースのチェーン内の各テスト・インターフェースのための、テスト・データ入力接点からテスト・データ出力接点への直接的なバイパス・ルートが、さらなるテスト・インターフェース周辺のバイパス・ルートを含めて得られる。この結果、さらなるテスト・インターフェースさえもスイッチ・オフすることが可能となり、これによって、テスト・インターフェースのチェーンからの1つ以上のテスト・インターフェースしか選択されない、テスト状態またはデバッグ状態を作り出すことが出来る。
マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給するように構成されており、かつ前記バイパス・マルチプレクサにコントロール信号を供給するように構成されているデータ・レジスタを有し、かつ、
前記テスト・モード・コントロール・ユニットが、
前記データ・レジスタに結合されたビット・パターン・デコーダと、
前記さらなるテスト・インターフェースの前記テスト・モード選択接点に結合された第一入力、前記ビット・パターン・デコーダに結合された第二入力、および複数の出力を有し、前記複数の出力からの出力が、前記複数のテスト・インターフェースからの前記テスト・インターフェースに前記個別のテスト・モード選択信号を供給するように構成されている、ロジック回路と、
を有する場合、本発明のさらなる実施例の利点となる。この構成の場合、複数のテスト・インターフェースと、付随するバイパス・マルチプレクサは、さらなるテスト・インターフェースのデータ・レジスタに適切なビット・パターンをシフト・インすることによりコントロールされる。この結果、テストの間、テスト構成を変更することが可能となり、テスト構成が非常に柔軟になり、1から複数のテスト・インターフェースのすべてまでの、任意数のテスト・インターフェースを含めることが可能となる、
マルチプレクサのチェーンからのマルチプレクサに個別のコントロール信号を供給し、かつバイパス・マルチプレクサにコントロール信号を供給するように構成されているテスト・モード・コントロール・ユニットに、テスト・インターフェース選択信号を供給するためのさらなる接点を、電子回路がさらに有することは、本発明のさらなる実施例の別の利点となる。電子デバイスを、テスト・インターフェースに専用のテスト・モード選択信号を提供するための専用の接点によって拡張することにより、対象とされているテスト・インターフェースを容易にスイッチ・オフすることが出来、かつ電子デバイスの外側から(例えば、外部テスタによって)付随するマルチプレクサをバイパス状態にスイッチ可能な構成が得られる。
102…バイパス・マルチプレクサ
103…第一入力
104…第二入力
105…第三入力
106…出力
110…テスト・データ入力
112…テスト・データ出力
114…接点
116…接点
118…接点
120a…サブデバイス
120b…サブデバイス
140…テスト・インターフェースのチェーン
140a…テスト・インターフェース
140b…テスト・インターフェース
141a…テスト・データ入力接点
141b…TDI接点
142a…レジスタ
142b…レジスタ
143a…TMS接点
143b…TMS接点
144a…レジスタ
144b…レジスタ
145a…TRST接点
145b…TRST接点
146a…レジスタ
146b…レジスタ
150a…命令レジスタ
150b…命令レジスタ
152a…データ・レジスタ
152b…データ・レジスタ
154a…バイパス・レジスタ
154b…バイパス・レジスタ
158a…マルチプレクサ
158b…マルチプレクサ
160…テスト・インターフェース
161…テスト・データ入力接点
162…テスト・データ出力接点
163…TMS接点
164…テスト・クロック(TCK)接点
165…テスト・リセット(TRST)接点
168…バイパス・コントローラ
170…命令レジスタ
172…レジスタ
174…レジスタ
176…レジスタ
178…マルチプレクサ
180…レジスタ
190…テスト・モード・コントロール・ユニット
192…ANDゲート
194…ビット・パターン・デコーダ
220…マルチプレクサのチェーン
220a…マルチプレクサ
220b…マルチプレクサ
222a…第一入力
222b…第一入力
224a…第二入力
224b…第二入力
226a…出力
226b…出力
Claims (10)
- 複数のサブデバイスと、
第一入力、第二入力、及び、出力を有するバイパス・マルチプレクサと、
テスト・データ入力と、
前記バイパス・マルチプレクサの前記出力に結合されたテスト・データ出力と、
1組のテスト・インターフェースであって、前記1組のテスト・インターフェース内の各テスト・インターフェースが、前記複数のサブデバイスからのサブデバイスに結合され、前記1組のテスト・インターフェースがテスト・インターフェースのチェーンを形成して、テスト・インターフェースの前記チェーン内の先行のテスト・インターフェースのテスト・データ出力接点が、前記チェーン内の後続のテスト・インターフェースのテスト・データ入力接点に結合されており、テスト・インターフェースの前記チェーン内の最後のテスト・インターフェースのテスト・データ出力接点が、前記バイパス・マルチプレクサの前記第二入力に結合される、前記1組のテスト・インターフェース、及び、
前記テスト・データ入力に結合されたさらなるテスト・データ入力接点と、前記バイパス・マルチプレクサの前記第一入力に結合され、さらに、テスト・インターフェースの前記チェーン内の第一テスト・インターフェースのテスト・データ入力接点に結合されたさらなるテスト・データ出力接点と、バイパス・レジスタとを有する、前記バイパス・マルチプレクサをコントロールするための境界スキャン対応のさらなるテスト・インターフェース、
を含む複数のテスト・インターフェースと、
を備える電子デバイスにおいて、
前記さらなるテスト・インターフェースが、前記さらなるテスト・インターフェースにより受け取られるデバッグ命令に応じて前記バイパス・レジスタをテスト・インターフェースの前記チェーンの前記テスト・データ入力接点に結合するように設定可能である、
ことを特徴とする、電子デバイス。 - 前記デバッグ命令は、専用のデバッグ用バイパス命令であることを特徴とする、請求項1に記載の電子デバイス。
- 前記さらなるテスト・インターフェースが、
前記さらなるテスト・データ入力接点と前記さらなるテスト・データ出力接点との間に結合された命令レジスタと、
前記命令レジスタに連結された、前記バイパス・マルチプレクサをコントロールするためのバイパス・コントローラと、
をさらに備えることを特徴とする、請求項1に記載の電子デバイス。 - 前記さらなるテスト・インターフェースが、前記1組のテスト・インターフェースからの各テスト・インターフェースのデバッグ命令情報を受け取るための、さらなるレジスタをさらに備え、前記さらなるレジスタは、前記バイパス・コントローラに連結されている、請求項3に記載の電子デバイス。
- 前記バイパス・マルチプレクサは第三入力をさらに備え、前記さらなるレジスタは、さらに、前記さらなるテスト・データ入力接点と前記バイパス・マルチプレクサの前記第三入力との間に結合されていることを特徴とする、請求項4に記載の電子デバイス。
- 前記さらなるテスト・インターフェースが、
テスト・モード選択接点と、
前記さらなるテスト・データ入力接点と前記さらなるテスト・データ出力接点との間に結合された命令レジスタと、
をさらに備え、
前記電子デバイスが、テスト・インターフェースの前記チェーン内のテスト・インターフェースのテスト・モードをコントロールするためのテスト・モード・コントロール・ユニットをさらに備え、
前記テスト・モード・コントロール・ユニットが、
前記命令レジスタに結合されたビット・パターン・デコーダと、
前記テスト・モード選択接点に結合された第一入力、前記ビット・パターン・デコーダに結合された第二入力、及び、テスト・インターフェースの前記チェーンに結合された出力を有するロジック回路と、
を備えることを特徴とする、請求項1に記載の電子デバイス。 - 前記ロジック回路が、ANDゲートを有することを特徴とする、請求項6に記載の電子デバイス。
- 前記複数のテスト・インターフェースからテスト・インターフェースに個別のテスト・モード選択信号を供給するためのテスト・モード・コントロール・ユニットと、
1組のマルチプレクサであって、
前記1組のマルチプレクサからの各マルチプレクサが、第一入力と、第二入力と、出力と、を有し、
マルチプレクサの前記チェーン内の後続のマルチプレクサの前記第一入力が、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースの前記テスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の先行のマルチプレクサの前記出力が、後続のマルチプレクサの前記第二入力と、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースのテスト・データ入力接点と、に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第一入力が、前記さらなるテスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第二入力が、前記テスト・データ入力に結合され、かつ、
マルチプレクサの前記チェーン内の前記最後のマルチプレクサの前記出力が、前記バイパス・マルチプレクサの前記第一入力に結合される、
ことによって、前記1組のマルチプレクサがマルチプレクサのチェーンを形成し、
前記さらなるテスト・データ出力接点が、マルチプレクサの前記チェーンを介して、前記バイパス・マルチプレクサの前記第一入力に結合された、前記1組のマルチプレクサと、
を備えることを特徴とする、請求項1に記載の電子デバイス。 - 前記さらなるテスト・インターフェースが、
テスト・モード選択接点と、
マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給するように構成され、かつ、前記バイパス・マルチプレクサにコントロール信号を供給するように構成されているデータ・レジスタと、
をさらに備え、
前記テスト・モード・コントロール・ユニットが、
前記データ・レジスタに結合されたビット・パターン・デコーダと、
前記さらなるテスト・インターフェースの前記テスト・モード選択接点に結合された第一入力、前記ビット・パターン・デコーダに結合された第二入力、及び、複数の出力を有し、前記複数の出力からの出力が、前記複数のテスト・インターフェースからの前記テスト・インターフェースに前記個別のテスト・モード選択信号を供給するように構成されている、ロジック回路と、
を備えることを特徴とする、請求項8に記載の電子デバイス。 - マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給し、かつ、前記バイパス・マルチプレクサにコントロール信号を供給するように構成されている前記テスト・モード・コントロール・ユニットに、テスト・インターフェース選択信号を供給するためのさらなる接点をさらに備えることを特徴とする、請求項8に記載の電子デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP01203565 | 2001-09-20 | ||
PCT/IB2002/003617 WO2003025595A2 (en) | 2001-09-20 | 2002-09-04 | Electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005503563A JP2005503563A (ja) | 2005-02-03 |
JP4249019B2 true JP4249019B2 (ja) | 2009-04-02 |
Family
ID=8180950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003529172A Expired - Fee Related JP4249019B2 (ja) | 2001-09-20 | 2002-09-04 | 電子デバイス |
Country Status (9)
Country | Link |
---|---|
US (1) | US6988230B2 (ja) |
EP (1) | EP1430319B1 (ja) |
JP (1) | JP4249019B2 (ja) |
KR (1) | KR100896538B1 (ja) |
CN (1) | CN100342241C (ja) |
AT (1) | ATE355534T1 (ja) |
DE (1) | DE60218498T2 (ja) |
TW (1) | TWI232951B (ja) |
WO (1) | WO2003025595A2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5615217A (en) * | 1994-12-01 | 1997-03-25 | International Business Machines Corporation | Boundary-scan bypass circuit for integrated circuit electronic component and circuit boards incorporating such circuits and components |
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-
2002
- 2002-09-04 WO PCT/IB2002/003617 patent/WO2003025595A2/en active IP Right Grant
- 2002-09-04 KR KR1020047004092A patent/KR100896538B1/ko not_active IP Right Cessation
- 2002-09-04 CN CNB028182812A patent/CN100342241C/zh not_active Expired - Fee Related
- 2002-09-04 EP EP02762683A patent/EP1430319B1/en not_active Expired - Lifetime
- 2002-09-04 JP JP2003529172A patent/JP4249019B2/ja not_active Expired - Fee Related
- 2002-09-04 DE DE60218498T patent/DE60218498T2/de not_active Expired - Lifetime
- 2002-09-04 AT AT02762683T patent/ATE355534T1/de not_active IP Right Cessation
- 2002-09-17 TW TW091121225A patent/TWI232951B/zh active
- 2002-09-17 US US10/245,489 patent/US6988230B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1430319B1 (en) | 2007-02-28 |
DE60218498T2 (de) | 2007-11-08 |
KR20040035848A (ko) | 2004-04-29 |
KR100896538B1 (ko) | 2009-05-07 |
CN100342241C (zh) | 2007-10-10 |
EP1430319A2 (en) | 2004-06-23 |
JP2005503563A (ja) | 2005-02-03 |
US6988230B2 (en) | 2006-01-17 |
DE60218498D1 (de) | 2007-04-12 |
TWI232951B (en) | 2005-05-21 |
US20030079166A1 (en) | 2003-04-24 |
WO2003025595A2 (en) | 2003-03-27 |
CN1555491A (zh) | 2004-12-15 |
ATE355534T1 (de) | 2006-03-15 |
WO2003025595A3 (en) | 2003-08-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050818 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060725 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080331 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080603 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080610 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080711 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081014 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081021 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081107 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081014 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090114 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140123 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140123 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140123 Year of fee payment: 5 |
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LAPS | Cancellation because of no payment of annual fees |