JP4236359B2 - 画面表示装置を備えたマイクロコンピュータ - Google Patents
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Description
【発明の属する技術分野】
この発明は、CPUの処理時間を短縮し、ソフトウェア処理効率を向上可能な画面表示装置(On Screen Display:OSD)を備えたマイクロコンピュータに関するものである。
【0002】
【従来の技術】
図11は従来の画面表示装置(OSD)を備えたマイクロコンピュータの構成を示すブロック図であり、図において、111はCPU、112はバスインタフェースユニット(以下、BIUという。)、113はROMやRAM等の記憶回路、114はOSD専用RAM(以下、OSDRAMという。)、115は1waitレジスタ、116はOSDの処理を制御するOSDロジック、117はアドレス/データバス、118は切替えスイッチである。
【0003】
BIU112は、CPU111からアドレス/データバス117ヘ入出力するデータの方向やアクセスサイクルを制御する。切替えスイッチ118は、BIU112からの制御に基づいて、あるいは、OSDロジック116から出力されるOSDRAMリード要求信号bに基づいて、OSDRAM114とアドレス/データバス117との接続、また、OSDRAM114とOSDロジック116との接続を切り替える切替えスイッチである。
【0004】
そして、画面表示装置(OSD)は、CRT(図示せず)上で表示させる表示用データが蓄積されたOSDRAM114と、OSDRAM114内に格納された表示用データを読み出し、外部から供給される垂直/水平同期信号(VSYNC/HSYNC)に同期して表示信号を生成し、CRT等の外部表示装置へ出力するOSDロジック116、および切替えスイッチ118から構成されている。
【0005】
次に動作について説明する。
図12は、図11に示した従来の画面表示装置(OSD)を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【0006】
OSDRAM114は、CPU111からのデータリード/ライト要求や、OSDロジック116からのデータリード要求に基づいてアクセスされる。OSDロジック116は、OSD表示中に、切替えスイッチ118へOSDRAMリード要求信号bを出力し、外部から供給される垂直同期信号(VSYNC)および水平同期信号(HSYNC)に基づいて、OSDRAM114から表示用データを読み出し、読み出した表示用データを表示信号として、CRT等の外部表示装置へ出力する。
【0007】
一方、CPU111による命令の実行で、1waitレジスタ115へはOSDRAM114に対するアクセスモード値が書き込まれる。例えば、1waitレジスタ115内に、CPU111が値“0”を設定した場合、BIU112は、最短サイクルでOSDRAM114をアクセスする。これをNowaitアクセスモードという。
【0008】
また、1waitレジスタ115内に、CPU111が値“1”を設定した場合、BIU112は、最短サイクルの2倍のサイクルでOSDRAM114をアクセスする。これを1waitアクセスモードという。
【0009】
ところで、CPU111が、NowaitアクセスモードでOSDRAM114をアクセスしている間に、OSDロジック116が、OSDRAM114をアクセスした場合、これらCPU111およびOSDロジック116の双方によるアクセスを同時に成立させることはできず、OSDの誤作動を引き起こす等の課題があった。
【0010】
これを回避するために、従来の画面表示装置を備えたマイクロコンピュータでは、OSD動作中は、1waitアクセスモードを示す値“1”を1waitレジスタ115内に設定し、OSDロジック116とCPU111とが時分割で、OSDRAM114をアクセスするように設定していた。例えば、CPU111は、図12に示すタイミングチャート内のタイミングT121で示す期間中(2クロックであるOSDRAMアクセス期間の前半の1クロック)にOSDRAM114をアクセスし、一方、OSDロジック116は、切替えスイッチ118に対してOSDRAMリード要求信号bを出力し、タイミングT122で示す期間中(OSDRAMアクセス期間の後半の1クロック)にOSDRAM114をアクセスしている。
【0011】
【発明が解決しようとする課題】
従来の画面表示装置を備えたマイクロコンピュータは、以上のように構成されていたので、1waitアクセスモードに設定されると、全ての記憶回路ヘのアクセスがシステムクロックCLKの2クロック必要となり、例えば、CPU111が、ROM/RAM113をアクセスした場合も1waitアクセスモードで実行され、メモリ処理速度がNowaitアクセスモードの場合と比較して1/2に低下するため、即ち、アクセス時間が2倍となりソフトウェア処理効率が悪くなるといった課題があった。
この発明は上記の課題を解決するためになされたもので、CPUおよびOSDロジックの双方から同時にOSDRAMへアクセスがあった場合のみ、1waitアクセスモード下で、アクセス時間を時分割し、CPUとOSDロジックとが交互にOSDRAMをアクセスし、それ以外の場合は、Nowaitアクセスモードで実行することで、ソフトウェア処理効率を向上可能な画面表示装置を備えたマイクロコンピュータを得ることを目的とする。
【0012】
【課題を解決するための手段】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第1のバスサイクルで動作する第1のアクセスモードと、前記第1のバスサイクルより長い第2のバスサイクルで動作する第2のアクセスモードとのいずれかを指定するアクセスモード値が設定される第1のレジスタと、表示用データを格納した画像表示記憶回路と、前記画像表示記憶回路に対するCPUのアクセスモードを制御するバスインタフェースユニットが、バス上に出力したアドレスを入力し、デコードし、デコード結果を出力する画像表示記憶回路アドレスデコーダと、前記第1のレジスタおよび前記画像表示記憶回路アドレスデコーダに接続され、前記第1のアクセスモードを示す前記アクセスモード値が前記第1のレジスタ内に格納され、前記画像表示記憶回路アドレスデコーダの前記デコード結果が前記CPUのアクセスによる前記画像表示記憶回路内のアドレスを示している場合に、前記バスインタフェースユニットへ、第1の値を出力する第1の論理回路と、前記画像表示記憶回路内に格納された前記表示用データを読み出し、外部表示装置へ出力する制御を行う画像表示論理回路とを備えている。そして、前記第1の論理回路が前記第1の値を前記バスインタフェースユニットへ出力することにより設定された前記第2のアクセスモード下での前記第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、CPUの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【0013】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示論理回路が、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第2のレジスタを有し、画面表示装置は、画像表示記憶回路アドレスデコーダから得られるデコード結果および前記第2のレジスタ内に格納された値を入力して演算し、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備えている。そして、第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、前記第2のレジスタ内に前記表示アクティブ状態を示す値が設定され、前記デコード結果が、CPUのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、CPUの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【0014】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示論理回路が、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第2のレジスタと、前記第2のレジスタに接続され、外部表示装置でのブロック表示期間を示すブロックアクティブ信号を生成し出力するブロックアクティブ信号生成回路を有し、画像表示記憶回路アドレスデコーダから得られるデコード結果および前記ブロックアクティブ信号生成回路から出力された前記ブロックアクティブ信号を入力し、演算し、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備えている。そして、第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、前記第2のレジスタ内に前記表示アクティブ状態を示す値が格納されて前記ブロックアクティブ信号生成回路から前記ブロックアクティブ信号が出力され、前記デコード結果が、CPUのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることで、CPUの処理時間を短縮し、ソフトウェア処理効率を向上させることを特徴とするものである。
【0015】
この発明に係る画面表示装置を備えたマイクロコンピュータは、画像表示記憶回路アドレスデコーダから得られるデコード結果および画像表示論理回路へ入力される垂直同期信号との間の論理演算を行い、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備えている。そして、第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、画像表示記憶回路アドレスデコーダから得られる前記デコード結果が、CPUのアクセスによる画像表示記憶回路内のアドレスを示して、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスして、CPUの処理時間を短縮し、ソフトウェア処理効率を向上させるものである。
【0016】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第1の論理回路からバスインタフェースユニットへ第1の値が出力されることで設定された第2のアクセスモードにおける第2のバスサイクルの前半では、CPUと画像表示記憶回路とを接続し、前記第2のバスサイクルの後半では、画像表示論理回路からの要求に従って、前記画像表示論理回路と前記画像表示記憶回路とを接続する切替えスイッチを有していることを特徴とするものである。
【0017】
この発明に係る画面表示装置を備えたマイクロコンピュータは、第1の値はHレベルを示す値“1”であり、第1の論理回路はORゲートであり、また、第2の論理回路はANDゲートであることを特徴とするものである。
【0018】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による画面表示装置(OSD)を備えたマイクロコンピュータの構成を示すブロック図であり、図において、1はCPU、2はバスインタフェースユニット(以下、BIUという)、3はROMやRAM等の記憶回路、4はOSD専用RAM(画像表示記憶回路;以下、OSDRAMという)、5は1waitレジスタ(第1のレジスタ)、6はOSDの処理を制御するOSDロジック(画像表示論理回路)であり、垂直同期信号(VSYNC信号)および水平同期信号(HSYNC信号)に従って表示信号をCRT(図示せず)等の外部表示装置へ出力する。
【0019】
7はアドレス/データバス(バス)、8は切替えスイッチ、9はOSDRAMアドレスデコーダ(画像表示記憶回路アドレスデコーダ)、そして10はORゲート(第1の論理回路)である。そして、画面表示装置(OSD)は、OSDRAM4、OSDロジック6、切替えスイッチ8、OSDRAMアドレスデコーダ9、およびORゲート10から構成されている。
【0020】
次に動作について説明する。
OSDRAM4内には、CRT(図示せず)上で表示させる表示用データが格納され、CPU1からのデータリード/ライト要求や、OSDロジック6からのデータリード要求に基づいてアクセスされる。
【0021】
OSDロジック6は、OSD表示中に、外部から供給される垂直同期信号(VSYNC信号)および水平同期信号(HSYNC信号)に同期してOSDRAM4内に格納されている表示用データを読み出し、表示信号を生成し、CRT(図示せず)等の外部表示装置へ出力する。OSDRAMアドレスデコーダ9は、BIU2が出力するアドレス/データバス7上のアドレスデータをデコードし、デコード結果が、OSDRAM4内の領域を指す場合、値“1”のOSDRAMアドレスデコード信号cをORゲート10へ出力する。
【0022】
ORゲート10は、OSDRAMアドレスデコーダ9から出力されるOSDRAMアドレスデコード信号cと、1waitレジスタ5から出力される1wait信号aとの間のOR演算を実行し、演算結果をBIU2へ出力する。切替えスイッチ8は、BIU2からの制御に基づいて、あるいは、OSDロジック6から出力されるOSDRAMリード要求信号bに基づいて、OSDRAM4とアドレス/データバス7との接続、また、OSDRAM4とOSDロジック6との接続を切り替える。
【0023】
BIU2は、CPU1からアドレス/データバス7ヘ入出力するデータの方向やアクセスサイクルを制御するものである。
【0024】
図2は、図1に示した実施の形態1の画面表示装置(OSD)を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【0025】
CPU1による命令の実行で、1waitレジスタ5へはOSDRAM4に対するアクセスモード値が書き込まれ、例えば、CPU1が、値“0”のアクセスモード値を1waitレジスタ5内に設定した場合、BIU2は、最短サイクル(第1のバスサイクル)でROM/RAM3やOSDRAM4をNowaitアクセスモード(第1のアクセスモード)でアクセスする。
【0026】
また、CPU1が、値“1”(第1の値)のアクセスモード値を1waitレジスタ5内に設定した場合、BIU2は、最短サイクルの2倍のサイクル(第2のバスサイクル)でROM/RAM3やOSDRAM4を1waitアクセスモード(第2のアクセスモード)でアクセスする。
【0027】
先ず、1waitレジスタ5には、CPU1によって値“0”がセットされ、マイクロコンピュータはNowaitアクセスモードに設定される。この状態で、CPU1からOSDRAM4に対するアクセス要求があった場合、OSDRAMアドレスデコーダ9は、BIU2がアドレス/データバス7上に出力した、OSDRAM4内のアドレスをデコードする。この場合、OSDRAMアドレスデコーダ9は値“1”のOSDRAMアドレスデコード信号cをORゲート10へ出力する。
【0028】
そして、1waitレジスタ5内には値“0”がセットされているので、ORゲート10の出力は値“1”(Hレベル)となる。このORゲート10の出力は、BIU2へ出力される。これにより、BIU2は、マイクロコンピュータのパスアクセスを1waitアクセスモードに設定する。これにより、切替えスイッチ8はBIU2により1waitアクセスモードに設定されるので、OSDRAM4はシステムクロックCLKの2クロックでアクセスされることになる。具体的には、タイミングT21に示すように、システムクロックCLKの2サイクルの前半(タイミングT21)でCPU1はOSDRAM4に対してアクセスを行う。
【0029】
このCPU1によるOSDRAM4へのアクセスタイミングと同時に、OSDロジック6が、OSDRAM4に対するアクセスを発生すると、従来例で説明した場合と同様に、OSDロジック6は、OSDRAMリード要求信号bを切替えスイッチ8へ出力し、これにより切替えスイッチ8が切り替わり、タイミングT22(OSDRAM4へのシステムクロックCLKの2サイクルの後半)でOSDRAM4とOSDロジック6とが接続され、OSDロジック6はOSDRAM4内に格納された表示用データを読み出す。
【0030】
図1に示した実施の形態1の構成では、ORゲート10は、OSDRAMアドレスデコーダ9から出力されるOSDRAMアドレスデコード信号cと、1waitレジスタから出力される1wait信号aとの間のOR演算を実行したが、この発明はこれに限定されるものでは無く、例えば、ORゲート10の代わりにANDゲート等他の演算素子を用いてもよい。ORゲート10をANDゲートで置き換えた場合、Nowaitアクセスモードを示す値を“1”、1waitアクセスモードを示す値を“0”として、Nowaitアクセスモードを示す値“1”を1waitレジスタ5に書き込み、CPU1がOSDRAM4をアクセスする時のみ、ANDゲートから値“1”がBIU2へ出力されるように構成して、1waitアクセスモードに設定するように構成すれば良い。
【0031】
以上のように、この実施の形態1によれば、OSDRAMに対するアクセスのみが1waitアクセスモードで実行され、それ以外の記憶回路であるROM/RAM等に対しては、1waitアクセスモードと比較して高速のNowaitアクセスモードで実行されるため、CPUの処理時間が短縮され、ソフトウェア効率が向上するという効果がある。
【0032】
実施の形態2.
図3はこの発明の実施の形態2による画面表示装置(OSD)を備えたマイクロコンピュータの構成を示すブロック図であり、図において、36はOSDロジック、11はOSDアクティブレジスタ(第2のレジスタ)、そして、12はANDゲート(第2の論理回路)である。尚、その他の構成要素は、図1に示した実施の形態1のものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【0033】
次に動作について説明する。
図4は、図3に示した実施の形態2の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
OSDアクティブレジスタ11は、OSDロジック36内に設けられており、CPU1は、アドレス/データバス7を介して、OSDアクティブレジスタ11内に値を書き込む。例えば、CPU1が、OSDアクティブレジスタ11内に、値“0”を書き込んだ場合、OSDの動作は行われず、OSDロジック36からCRT(図示せず)等の外部表示装置へ表示信号が出力されない状態に設定される。即ち、表示ノンアクティブ状態となる。
【0034】
一方、CPU1が、OSDアクティブレジスタ11内に、値“1”を書き込んだ場合、OSDの動作が実行され、OSDロジック36からCRT(図示せず)等の外部表示装置へ表示信号が出力される。つまり、表示アクティブ状態となる。
【0035】
この表示アクティブ状態では、OSDアクティブレジスタ11から値“1”のOSDアクティブレジスタ信号eがANDゲート12へ出力される。そして、CPU1からOSDRAM4に対するアクセス要求があった場合、OSDRAMアドレスデコーダ9は、BIU2がアドレス/データバス7上に出力した、OSDRAM4内のアドレスをデコードする。OSDRAMアドレスデコーダ9は、値“1”のOSDRAMアドレスデコード信号c(デコード結果)を出力する。
【0036】
ANDゲート12は、OSDRAMアドレスデコード信号cとOSDアクティブレジスタ信号eとを入力する。この場合、OSDRAMアドレスデコード信号cおよびOSDアクティブレジスタ信号eの値はともに“1”なので、ANDゲートは値“1”をORゲート10へ出力する。その後の動作は実施の形態1で説明したものと同じである。即ち、CPU1とOSDロジック36とが同時にOSDRAM4をアクセスすると、図4のタイミングチャート内のタイミングT41で示されるように、CPU1とOSDロジック36とで、システムクロックCLKの2クロックを時分割して、前半の1クロックをCPU1が、後半の1クロックをOSDロジック36が使用してOSDRAM4をアクセスする。
【0037】
一方、OSD表示を行わない表示ノンアクティブ状態では、CPU1は、OSDアクティブレジスタ11内に値“0”を設定するので、OSDアクティブレジスタ信号eの値は“0”となる。この状態で、CPU1からOSDRAM4にアクセスがあると、OSDRAMアドレスデコード信号cの値は“1”となり、ANDゲート12の出力は0となる。従って、OSDRAM4へのアクセスはNowaitアクセスモードである1クロックでアクセスされる(タイミングT42)。
【0038】
表示ノンアクティブ状態では、OSDロジック36からOSDRAM4へのアクセスは無いので、Nowaitアクセスモード下で、即ち、システムクロックCLKの1クロックでOSDRAM4をアクセスしても問題は無い。
【0039】
尚、図3に示した実施の形態2の場合では、ORゲート10は、ANDゲート12からの出力値と、1waitレジスタ5から出力される1wait信号aとの間のOR演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態1と同様に、ORゲート10の代わりにANDゲート等他の演算素子を用いてもよい。
【0040】
以上のように、この実施の形態2によれば、OSDロジック内にOSDアクティブレジスタを設けて、OSDが表示アクティブ状態の場合で、かつ、CPUとOSDロジックとが同時にOSDRAMへアクセスしたときのみ、1waitアクセスモードでOSDRAMを動作し、それ以外の場合は、Nowaitアクセスモードで実行されるため、CPUの処理時間が短縮され、ソフトウェア効率がさらに向上するという効果がある。
【0041】
実施の形態3.
図5はこの発明の実施の形態3による画面表示装置(OSD)を備えたマイクロコンピュータの構成を示すブロック図であり、図において、56はOSDロジック、そして、13はOSDアクティブレジスタ11からOSDアクティブレジスタ信号eを入力し、CRT等の外部表示装置上で表示信号をブロック単位で出力している期間を示すブロックアクティブ信号fを生成し出力するブロックアクティブ信号生成回路である。尚、その他の構成要素は、図3に示したものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【0042】
次に動作について説明する。
図6は、図5に示した実施の形態3の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【0043】
図3に示した実施の形態2の場合と同様に、OSDロジック56内にOSDアクティブレジスタ11が設けられており、CPU1は、アドレス/データバス7を介して、OSDアクティブレジスタ11内に値を書き込む。例えば、CPU1が、OSDアクティブレジスタ11内に値“1”を書き込んだ場合、OSDアクティブレジスタ11は、OSDアクティブレジスタ信号eをブロックアクティブ信号生成回路13へ出力する。そして、OSDロジック56からCRT(図7を参照)等の外部表示装置へ表示信号が出力される(表示アクティブ状態)。そして、この表示アクティブ状態下で、ブロックアクティブ信号生成回路13は、CRT上で表示信号をブロック単位で出力する期間を示すブロックアクティブ信号fを生成し、ANDゲート12へ出力する。
【0044】
図7はOSDロジック56から出力される表示信号を入力し、表示画面上に“ABCDEFGHI”などのデータを表示するCRT等の外部表示装置を示す説明図であり、図において、71は外部表示装置としてのCRT、T71は表示データ“ABCDE”からなるブロックの表示期間、T72は表示データ “EFGHI”からなるブロックの表示期間を示す。
【0045】
図7に示すように、OSDは、表示信号をブロック単位(“ABCDE”や“EFGHI”)でCRT71上に表示させるため、CRT71の表示画面上には、表示期間T71,T72と、それ以外の非表示期間とが存在する。
【0046】
ところで、CPU1が、OSDアクティブレジスタ11内に、値“0”を書き込んだ場合、OSDの動作は行われず、OSDロジック56は、CRT71(図示せず)等の外部表示装置へ、表示信号を出力しない(表示ノンアクティブ状態)。
【0047】
一方、OSDの表示期間(表示アクティブ状態)では、OSDアクティブレジスタ11は、値“1”のOSDアクティブレジスタ信号eをブロックアクティブ信号生成回路13へ出力する。そして、ブロックアクティブ信号生成回路13は、OSDアクティブレジスタ信号eの値が“1”であり、かつ、表示信号が、CRT71上でブロック単位で表示されている期間のみ、ブロックアクティブ信号fを生成し、生成したブロックアクティブ信号fをANDゲート12へ出力する。
【0048】
図8は、図7に示すCRT71上に表示される表示信号のタイミングを示すタイミングチャートであり、特に、垂直同期信号(VSYNC)、水平同期信号(HSYNC)、OSDアクティブレジスタ信号e、ブロックアクティブ信号fとの関係を示している。一般に、システムクロックCLK、VSYNC、HSYNCの一般的な周波数は、システムクロックCLKの周波数が約十数MHz、HSYNCが約15KHz、そしてVSYNCが約60Hzである。
【0049】
図8に示すように、OSDがOSD表示(表示アクティブ状態)を行う場合、CPU1は、OSDロジック56内のOSDアクティブレジスタ11内に、アドレス/データバス7を介して値“1”を設定する。このため、OSDアクティブレジスタ11の出力であるOSDアクティブレジスタ信号eは、値“1”となる。この状態において、ブロック単位で表示信号がCRT71上で表示されている期間のみ、ブロックアクティブ信号生成回路13は値“1”のブロックアクティブ信号fをANDゲート12へ出力する(タイミングT71,T72)。
【0050】
従って、上記したブロックアクティブ信号fが値“1”の場合において(タイミングT71,T72)、CPU1からOSDRAM4にアクセスが発生した場合、実施の形態1および実施の形態2でも説明したように、OSDRAMアドレスデコーダ9から出力されるOSDRAMアドレスデコード信号c(デコード結果)は値“1”となり、ANDゲート12の出力も値“1”となる。従って、OSDRAM4へのアクセスは、1waitアクセスモード、即ち、システムクロックCLKの2サイクルでアクセスされることになる(図6のタイミングT61,T62を参照)。即ち、CPU1とOSDロジック56とが同時にOSDRAM4をアクセスした場合、実施の形態1および実施の形態2と同様に、時分割してアクセスする。
【0051】
一方、OSDアクティブレジスタ11内に値“0”が設定されている状態、あるいは、OSDアクティブレジスタ11内に値“1”が設定されているが、ブロックアクティブ信号生成回路13が、ブロックの非表示期間を示す値“0”のブロックアクティブ信号fを出力している期間では(図8では、タイミングT71,T72を除く期間)、CPU1からOSDRAM4へのアクセスが発生し、OSDRAMアドレスデコード信号cの値が“1”となっても、ANDゲート12の出力は値“0”となるので、OSDRAM4に対するアクセスはNowaitアクセスモード、即ち、システムクロックCLKの1サイクルで、即ち、Nowaitアクセスモードでアクセスされることになる(タイミングT63)。
【0052】
このように、ブロックの非表示期間(図6では、ブロックアクティブ信号fが値“0”の期間、また、図8のタイミングT71,T72を除く期間)では、OSDロジック56からOSDRAM4へのアクセスは発生しないので、Nowaitアクセスモードである1サイクルでOSDRAM4をアクセスしても何も問題はないことになる。その他の動作は、実施の形態2で説明したものと同じであるので、ここでは省略する。
【0053】
尚、図5に示した実施の形態3の場合では、ORゲート10は、ANDゲート12からの出力値と、1waitレジスタ5から出力される1wait信号aとの間のOR演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態1と同様に、ORゲート10の代わりにANDゲート等他の演算素子を用いてもよい。
【0054】
以上のように、この実施の形態3によれば、OSDロジック内のブロックアクティブ信号生成回路が、CRT等の外部表示装置上で表示信号がブロック単位で出力されているブロック表示期間を示す値“1”のブロックアクティブ信号fを出力し、CPUおよびOSDロジックによるOSDRAM4へのアクセスが同時に発生したときのみ、1waitアクセスモードでOSDRAMへのアクセスを実行し、それ以外の場合は、Nowaitアクセスモード下でOSDRAMへのアクセスを実行するようにしたので、CPUの処理時間が短縮され、ソフトウェア効率がさらに向上するという効果がある。
【0055】
実施の形態4.
図9はこの発明の実施の形態4による画面表示装置(OSD)を備えたマイクロコンピュータの構成を示すブロック図であり、図において、96はOSDロジックであり、特に、垂直同期信号(VSYNC信号)が、OSDロジック96に加えて、ANDゲート12へも出力される構成を示している。尚、その他の構成要素は、図3の実施の形態2に示したものと同じなので、ここでは同一の参照符号を用いて、それらの説明を省略する。
【0056】
次に動作について説明する。
図10は、図9に示した実施の形態4の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【0057】
以下の説明では、VSYNC信号はロウアクティブとする。
OSDロジック96は、VSYNC信号に同期して動作し、表示信号をCRT(図示せず)へ出力する。VSYNC信号がロウアクティブである場合、VSYNC信号のHレベルの期間は表示可能状態であり、Lレベルの期間は表示不可状態である。
【0058】
VSYNC信号がHレベルの状態において、即ち、VSYNC信号の値が“1”において、CPU1からOSDRAM4に対してアクセスが発生すると、OSDRAMアドレスデコーダ9から出力されるOSDRAMアドレスデコード信号cは値“1”となる。そして、ANDゲート12は値“1”を出力するので、図3に示した実施の形態2での説明のように、OSDRAM4は1waitアクセスモードで動作する。
【0059】
この状態で、CPU1とOSDロジック96とが同時にOSDRAM4に対してアクセスした場合、図10に示すタイミングチャートのタイミングT101で示されるように、システムクロックCLKの2サイクルの前半の1クロックはCPU1が、後半の1クロックはOSDロジック96が、OSDRAM4に対してアクセスする。
【0060】
一方、VSYNC信号のレベルがLレベルの時は、必ず非表示状態であり、OSDロジック96からOSDRAM4へのアクセスは無いので、Nowaitアクセスモード、即ち、システムクロックCLKの1サイクルで、CPU1がOSDRAM4をアクセスしても問題は無い。
【0061】
従って、VSYNC信号がLレベルの状態においては、即ち、VSYNC信号の値が“0”において、CPU1からOSDRAM4に対してアクセスが発生すると、OSDRAMアドレスデコーダ9から出力されるOSDRAMアドレスデコード信号cは値“1”となるが、ANDゲート12は値“0”を出力するので、図3に示した実施の形態2で説明したように、OSDRAM4はNowaitアクセスモードとなり、システムクロックCLKの1サイクルでアクセスされる(タイミングT102)。
【0062】
尚、図9に示した実施の形態4の場合では、ORゲート10は、ANDゲート12からの出力値と、1waitレジスタ5から出力される1wait信号aとの間のOR演算を実行したが、この発明はこれに限定されるものでは無く、実施の形態1と同様に、ORゲート10の代わりにANDゲート等他の演算素子を用いてもよい。
【0063】
以上のように、この実施の形態4によれば、VSYNC信号がHレベルの期間中に、CPUおよびOSDロジックの双方が、OSDRAMに対してアクセスした場合のみ、OSDRAMを1waitアクセスモードでアクセスし、それ以外の場合は、Nowaitアクセスモードでアクセスするように構成したので、CPUの処理時間が短縮され、ソフトウェア効率が向上するという効果がある。
【0064】
【発明の効果】
以上のように、この発明によれば、1waitレジスタ内にNowaitアクセスモードを示す値“0”が設定され、CPUおよびOSDロジックから同時にOSDRAMへのアクセスが発生し、ORゲートが1waitアクセスモードを示す値“1”をバスインタフェースユニット(BIU)へ出力した場合、バスインタフェースユニットは、OSDRAMへのアクセスを1waitアクセスモード下のバスサイクルのより長い第2のバスサイクルに設定する。この状態で、切替えスイッチを介して、CPUは第2のバスサイクルの前半のサイクルでOSDRAMをアクセスし、OSDロジックは第2のバスサイクルの後半のサイクルでOSDRAMをアクセスするように構成したので、CPUの処理時間を短縮することができ、かつ、ソフトウェア効率を向上することが可能であるという効果がある。
【0065】
この発明によれば、OSDロジックからCRT等の外部表示装置へ表示信号が出力されている表示アクティブ状態下で、あるいは、CRT等の外部表示装置上で、表示信号がブロック単位で表示されている表示期間中で、あるいは、外部から供給される垂直同期信号が供給されている期間中で、ORゲートが1waitアクセスモードを示す第1の値“1”をバスインタフェースユニットへ出力した場合に、バスインタフェースユニットは、OSDRAMへのアクセスを1waitアクセスモード下のバスサイクルのより長い第2のバスサイクルに設定し、切替えスイッチを介して、CPUは第2のバスサイクルの前半のサイクルでOSDRAMをアクセスし、OSDロジックは第2のバスサイクルの後半のサイクルでOSDRAMをアクセスするように構成したので、CPUの処理時間をさらに短縮することができ、かつ、ソフトウェア効率を向上することができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図2】 実施の形態1の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図3】 この発明の実施の形態2による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図4】 実施の形態2の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図5】 この発明の実施の形態3による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図6】 実施の形態3の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図7】 CRT等の外部表示装置の表示例、特に、表示期間と非表示期間との関係を示す説明図である。
【図8】 CRT等の外部表示装置における表示信号のタイミングを示すタイミングチャートである。
【図9】 この発明の実施の形態4による画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図10】 実施の形態4の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【図11】 従来の画面表示装置を備えたマイクロコンピュータの構成を示すブロック図である。
【図12】 従来の画面表示装置を備えたマイクロコンピュータの動作を示すタイミングチャートである。
【符号の説明】
1 CPU、2 BIU(バスインタフェースユニット)、3 ROM/RAM、4 OSDRAM(画像表示記憶回路)、5 1waitレジスタ(第1のレジスタ)、6,36,56,96 OSDロジック(画像表示論理回路)、7アドレス/データバス(バス)、8 切替えスイッチ、9 OSDRAMアドレスデコーダ(画像表示記憶回路アドレスデコーダ)、10 ORゲート(第1の論理回路)、11 OSDアクティブレジスタ(第2のレジスタ)、12 ANDゲート(第2の論理回路)、13 ブロックアクティブ信号生成回路、 71 CRT(外部表示装置)、a 1wait信号、b OSDRAMリード要求信号、c OSDRAMアドレスデコード信号、d ORゲート出力信号、eOSDアクティブレジスタ信号、f ブロックアクティブ信号。
Claims (7)
- 第1のバスサイクルで動作する第1のアクセスモードと、前記第1のバスサイクルより長い第2のバスサイクルで動作する第2のアクセスモードとのいずれかを指定するアクセスモード値が設定される第1のレジスタと、
表示用データを格納した画像表示記憶回路と、
前記画像表示記憶回路に対するCPUのアクセスモードを制御するバスインタフェースユニットが、バス上に出力したアドレスを入力し、デコードし、デコード結果を出力する画像表示記憶回路アドレスデコーダと、
前記第1のレジスタおよび前記画像表示記憶回路アドレスデコーダに接続され、前記第1のアクセスモードを示す前記アクセスモード値が前記第1のレジスタ内に格納され、前記画像表示記憶回路アドレスデコーダの前記デコード結果が前記CPUのアクセスによる前記画像表示記憶回路内のアドレスを示している場合に、前記バスインタフェースユニットへ、第1の値を出力する第1の論理回路と、
前記画像表示記憶回路内に格納された前記表示用データを読み出し、外部表示装置へ出力する制御を行う画像表示論理回路とを備え、
前記第1の論理回路が前記第1の値を前記バスインタフェースユニットへ出力することにより設定された前記第2のアクセスモード下での前記第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする画面表示装置を備えたマイクロコンピュータ。 - 画像表示論理回路は、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第2のレジスタを有し、
画像表示記憶回路アドレスデコーダから得られるデコード結果および前記第2のレジスタ内に格納された値を入力して演算し、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備え、
第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、前記第2のレジスタ内に前記表示アクティブ状態を示す値が設定され、前記デコード結果が、CPUのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項1記載の画面表示装置を備えたマイクロコンピュータ。 - 画像表示論理回路は、表示アクティブ状態か表示ノンアクティブ状態かのいずれかを示す値を格納する第2のレジスタと、前記第2のレジスタに接続され、外部表示装置でのブロック表示期間を示すブロックアクティブ信号を生成するブロックアクティブ信号生成回路を有し、
画像表示記憶回路アドレスデコーダから得られるデコード結果および前記ブロックアクティブ信号生成回路から出力された前記ブロックアクティブ信号を入力し、演算し、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備え、
第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、前記第2のレジスタ内に前記表示アクティブ状態を示す値が格納されて前記ブロックアクティブ信号生成回路から前記ブロックアクティブ信号が出力され、前記デコード結果が、CPUのアクセスによる前記画像表示記憶回路内のアドレスを示し、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項1記載の画面表示装置を備えたマイクロコンピュータ。 - 画像表示記憶回路アドレスデコーダから得られるデコード結果および画像表示論理回路へ入力される垂直同期信号との間の論理演算を行い、演算結果を第1の論理回路へ出力する第2の論理回路とをさらに備え、
第1のアクセスモードを示すアクセスモード値が第1のレジスタ内に設定され、前記デコード結果が、CPUのアクセスによる画像表示記憶回路内のアドレスを示し、前記第1の論理回路が第1の値をバスインタフェースユニットへ出力することで設定された第2のアクセスモードにおける第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする請求項1記載の画面表示装置を備えたマイクロコンピュータ。 - 第1の論理回路からバスインタフェースユニットへ第1の値が出力されることで設定された第2のアクセスモードにおける第2のバスサイクルの前半では、CPUと画像表示記憶回路とを接続し、前記第2のバスサイクルの後半では、画像表示論理回路からの要求に従って、前記画像表示論理回路と前記画像表示記憶回路とを接続する切替えスイッチを有していることを特徴とする請求項1から請求項4のうちのいずれか1項記載の画面表示装置を備えたマイクロコンピュータ。
- 第1の値はHレベルを示す値“1”であり、第1の論理回路はORゲートであることを特徴とする請求項1記載の画面表示装置を備えたマイクロコンピュータ。
- 第1の値はHレベルを示す値“1”であり、第1の論理回路はORゲートであり、第2の論理回路はANDゲートであることを特徴とする請求項2から請求項5のうちのいずれか1項記載の画面表示装置を備えたマイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35360799A JP4236359B2 (ja) | 1999-12-13 | 1999-12-13 | 画面表示装置を備えたマイクロコンピュータ |
US09/587,884 US6611270B1 (en) | 1999-12-13 | 2000-06-07 | Microcomputer having on-screen display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35360799A JP4236359B2 (ja) | 1999-12-13 | 1999-12-13 | 画面表示装置を備えたマイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001166913A JP2001166913A (ja) | 2001-06-22 |
JP4236359B2 true JP4236359B2 (ja) | 2009-03-11 |
Family
ID=18431995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35360799A Expired - Fee Related JP4236359B2 (ja) | 1999-12-13 | 1999-12-13 | 画面表示装置を備えたマイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6611270B1 (ja) |
JP (1) | JP4236359B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001350737A (ja) * | 2000-06-06 | 2001-12-21 | Mitsubishi Electric Corp | シングルチップマイクロコンピュータ及びその記憶装置の記憶内容変更方法 |
GB0023998D0 (en) * | 2000-09-30 | 2000-11-15 | Pace Micro Tech Plc | On screen display |
CN1225706C (zh) * | 2002-02-28 | 2005-11-02 | 松下电器产业株式会社 | 微电脑、总线控制装置及总线控制方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0099989B1 (en) * | 1982-06-28 | 1990-11-14 | Kabushiki Kaisha Toshiba | Image display control apparatus |
US5712664A (en) * | 1993-10-14 | 1998-01-27 | Alliance Semiconductor Corporation | Shared memory graphics accelerator system |
US5450542A (en) * | 1993-11-30 | 1995-09-12 | Vlsi Technology, Inc. | Bus interface with graphics and system paths for an integrated memory system |
JPH08223497A (ja) * | 1994-12-12 | 1996-08-30 | Mitsubishi Electric Corp | 画面表示装置 |
TW448363B (en) * | 1997-02-17 | 2001-08-01 | Ssd Co Ltd | High speed processor system with bus arbitration |
US6323866B1 (en) * | 1998-11-25 | 2001-11-27 | Silicon Integrated Systems Corp. | Integrated circuit device having a core controller, a bus bridge, a graphical controller and a unified memory control unit built therein for use in a computer system |
-
1999
- 1999-12-13 JP JP35360799A patent/JP4236359B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-07 US US09/587,884 patent/US6611270B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001166913A (ja) | 2001-06-22 |
US6611270B1 (en) | 2003-08-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
|
A621 | Written request for application examination |
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|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071214 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
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R250 | Receipt of annual fees |
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