JP4229599B2 - クロック復元回路および受信回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のLSIチップ間や1つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路および受信回路に関する。
【0002】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、DRAM(Dynamic Random Access Memory)等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【0003】
具体的に、例えば、DRAM等の主記憶装置とプロセッサとの間(LSI間)の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード(プリント配線基板)間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化(信号振幅の低レベル化)等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【0004】
このような高速の信号伝送においては、伝送路の特性等により伝送される信号波形が理想的な矩形波とはならず、信号の再生を正確に行うことが困難になって来ている。そこで、高速の信号伝送においても正確な信号の再生を行うことが可能な受信回路(クロック復元回路)の提供が要望されている。
【0005】
【従来の技術】
近年、LSIやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、1ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、LSI間の信号伝送速度が1Gbpsを超え、将来(3年から8年程度先)には、4Gbps或いは10Gbpsといった極めて高い値(高速の信号伝送)になることが予想されている。
【0006】
例えば、LSI間の信号伝送を高速化するには、送られてくる信号に対して受信回路が正確なタイミングで動作する(データの検出および判定を行う)ことが必要である。従来、このような正確なタイミングのクロック(内部クロック)を発生させるために、帰還ループ型のクロック信号発生回路(位相可変タイミング信号発生回路)を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較回路から発生される。
【0007】
図1は従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。図1において、参照符号101はデータ検出判定回路、102は変化点検出判定回路、104は位相可変タイミング信号発生回路(位相インターポレータ)、そして、105は位相比較回路を示している。また、参照符号DILはデータ入力ライン、DOLはデータ出力ライン、DCLはデータ検出用クロックライン、BCLは変化点検出用クロックライン、そして、FLはフィードバックラインを示している。
【0008】
図1に示されるように、従来の受信回路(クロック復元回路)は、位相可変タイミング信号発生回路104に対してクロックを与え、その入力クロックに重み付き和を積分および比較することで重みの値に対応した位相のクロック(CLKd,CLKb)を発生し、データ検出用クロックCLKdをデータ検出判定回路101に供給すると共に、変化点検出用クロックCLKbを変化点検出判定回路102に供給するようになっている。
【0009】
位相比較回路105は、入力されたデータ検出判定回路101および変化点検出判定回路102の出力を比較処理して、フィードバックラインFLを介してフィードバック信号(制御信号)を位相可変タイミング信号発生回路104にフィードバックする。
ここで、クロック復元回路(クロックリカバリー回路)は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【0010】
図2は図1の受信回路における位相可変タイミング信号発生回路104の一例を示すブロック回路図であり、図3は図2の位相可変タイミング信号発生回路の動作を説明するための波形図である。図2において、参照符号104a,104bはミキサー回路(位相ミキサー)、104cはコンパレータ、そして、104dはディジタル・アナログ変換器(D/Aコンバータ:Digital to Analog Converter)を示している。
【0011】
ミキサー回路104aおよび104bは、それぞれクロックφ0,φ0bおよびφ1,φ1b、並びに、D/Aコンバータ104dの出力を受け取って、重み(D/Aコンバータ104dの出力)を各クロックに与えることにより、各クロックの中間の位相を有するクロックθ(θb)を、コンパレータ104cを介して出力する。なお、重みは、位相比較回路105の出力である制御信号により与えられる。
【0012】
具体的に、図3に示されるように、φ0=sin(t),φ1=cos(t)とすると、例えば、φ0に(1−x)の重み付けがされ、また、φ1に(x)の重み付けがされて、合成された信号θは、θ=(1−x)・sin(t)+x・cos(t)となる。
図4は図1の受信回路における各信号のタイミング関係を示す図である。
【0013】
上述した位相可変タイミング信号発生回路104により、入力信号の1ビットパルス幅に対して1/2のパルス幅を有するクロックを信号再生用信号(データ検出用クロックCLKd)および変化点検出用信号(変化点検出用クロックCLKb)が生成され、それぞれデータ検出判定回路101および変化点検出判定回路102に供給される。ここで、データ検出用クロックCLKdおよび変化点検出用クロックCLKbの立ち上がりエッジは等間隔の位相関係にあり、変化点検出用クロックCLKbの立ち上がりタイミングが変化点に位置すると、データ検出用クロックCLKdの立ち上がりタイミングが入力信号(データアイ)の中心位相に来るようになっている。
【0014】
図5は従来のクロック復元回路を含む受信回路の他の例を概略的に示すブロック図であり、4−way×2型のインターリーブ回路として構成したものである。図5において、参照符号111〜114はデータ検出ユニット、121〜124は変化点検出ユニット、103は分周器、104は位相可変タイミング信号発生回路、そして、105は位相比較回路を示している。
【0015】
図5に示されるように、従来の受信回路は、位相可変タイミング信号発生回路104に対して2組の差動クロック信号(φ0,φ0x;φ1,φ1x)を4位相の入力信号(四相クロック)として与え、その位相可変タイミング信号発生回路104によりそれらの入力信号の重み付き和を積分および比較し、分周器103を介して重みの値に対応した位相のクロック(CLKd,CLKb)を発生するようになっている。
【0016】
クロックCLKdは、データ検出ユニット(データ検出判別回路)111〜114に与えられるもので、例えば、それぞれ90度の位相差を有する4つのデータ検出ユニット制御信号CLKd1,CLKd2,CLKd3,CLKd4により構成される。
クロックCLKbは、変化点検出ユニット(変化点検出判定回路)121〜124に与えられるもので、例えば、それぞれ90度の位相差を有する4つの変化点検出ユニット制御信号CLKb1,CLKb2,CLKb3,CLKb4により構成される。なお、各データ検出ユニット制御信号CLKd1,CLKd2,CLKd3,CLKd4と各変化点検出ユニット制御信号CLKb1,CLKb2,CLKb3,CLKb4とは、それぞれ45度の位相差を有している。
【0017】
従って、例えば、入力データラインDILに対して2.5G[bps]の速度でデータが供給される場合、各データ検出ユニット111〜114および変化点検出ユニット121〜124は、それぞれ625MHzのクロックでインターレース動作を行うことになる。
データ検出ユニット111〜114は、例えば、それぞれ625MHzのクロック(データ検出ユニット制御信号CLKd1,CLKd2,CLKd3,CLKd4)により駆動され、入力データラインDILに供給された入力信号のデータを検出および判定し、受信データ(再生信号)として出力する。また、データ検出ユニット111〜114の出力は、位相比較回路105にも供給されるようになっている。
【0018】
同様に、変化点検出ユニット121〜124は、例えば、それぞれ625MHzのクロック(変化点検出ユニット制御信号CLKb1,CLKb2,CLKb3,CLKb4)により駆動され、入力データラインDILに供給された入力信号のデータの変化点を検出および判定して位相比較回路105に供給する。
位相比較回路105は、入力されたデータ検出ユニット111〜114および変化点検出ユニット121〜124の出力を比較処理して、フィードバックラインFLを介してフィードバック信号を位相可変タイミング信号発生回路104に供給(フィードバック)する。
【0019】
図6は図5の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図であり、図7は図6の位相可変タイミング信号発生回路における各信号のタイミングを示す図である。
図6および図7に示されるように、位相可変タイミング信号発生回路104は、ミキサー回路(位相ミキサー)141,142、ディジタル・アナログ変換器(D/Aコンバータ)143、および、コンパレータ144,145を備えている。ミキサー回路141および142は、それぞれクロック信号(四相クロック)φ0,φ0x;φ1,φ1xおよびD/Aコンバータ143の出力を受け取って、重み(D/Aコンバータ143の出力)を各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθa,θax;θb,θbxを発生し、そして、分周器103を介してそれぞれデータ検出用クロックCLKd(CLKd1,CLKd2,CLKd3,CLKd4)および変化点検出用クロックCLKb(CLKb1,CLKb2,CLKb3,CLKb4)が生成される。
【0020】
ミキサー回路141および142は、重みを表す電流値を基に位相を制御しており、位相可変のための重みは、位相比較回路(105)において、データ検出ユニット111〜114および変化点検出ユニット121〜124の出力から得られるクロックをディジタル的に位相比較し、位相制御信号としてD/Aコンバータ143に供給される。
【0021】
D/Aコンバータ143は、定電流および位相制御信号(位相比較回路105の出力)を受け取り、位相可変重みを電流に変換してミキサー回路141,142に供給し、この電流の変化量によりクロックCLKd,CLKbの位相可変が行われる。
図8は従来の受信回路における各信号のタイミングを示す図であり、入力信号と、図1におけるデータ検出判定回路101に供給されるデータ検出用クロックCLKdおよび変化点検出判定回路102に供給される変化点検出用クロックCLKbの位相関係、或いは、図5における各データ検出ユニット111〜114に供給されるデータ検出ユニット制御信号CLKd1〜CLKd4および各変化点検出ユニット121〜124に供給される変化点検出ユニット制御信号CLKb1〜CLKb4の位相関係を示すもので、それぞれ等間隔になっている。すなわち、データ検出用クロックCLKd(CLKd1〜CLKd4)と変化点検出用クロックCLKb(CLKb1〜CLKb4)とは、入力信号の伝送速度の1ビットに対して1/2の位相差を持たせて等間隔の位相関係になるようにされている。これにより、変化点検出用クロックCLKbが入力信号の変化点の位相にあるとき、データ検出用クロックCLKdが入力信号の中央の位相に来ることになる。
【0022】
なお、図8において、参照符号CLKd-01は、データ検出判定回路101(特定のデータ検出ユニット:例えば、データ検出ユニット111)に供給されるデータ検出用クロックCLKd(データ検出ユニット制御信号CLKd1)の任意の立ち上がりタイミングを示し、また、CLKd-02は、そのデータ検出用クロックCLKd(データ検出ユニット制御信号CLKd1)の立ち上がりタイミングCLKd-01の直後の立ち上がりタイミングを示している。さらに、参照符号CLKb-01は、変化点検出判定回路102(変化点検出ユニット121)に供給される変化点検出用クロックCLKb(変化点検出ユニット制御信号CLKb1)において、データ検出用クロックCLKd(データ検出ユニット制御信号CLKd1)の立ち上がりタイミングCLKd-01およびCLKd-02の間の立ち上がりタイミングを示している。
【0023】
図9および図10は受信回路における入力信号および変化点検出用信号のタイミングを説明するための図であり、入力信号に対する上記のデータ検出用クロックCLKdの立ち上がりタイミングCLKd-01,CLKd-02および変化点検出用クロックCLKbの立ち上がりタイミングCLKb-01の関係を説明するためのものである。ここで、入力信号としては、データ“1”および“0”が繰り返す場合を示している。
【0024】
図9に示されるように、データ検出用クロックCLKdの立ち上がりタイミングCLKd-01によるデータ検出判定回路101の出力(第1の出力結果)が“1”で、且つ、変化点検出用クロックCLKbの立ち上がりタイミングCLKb-01による変化点検出判定回路102の出力(第2の出力結果)およびデータ検出用クロックCLKdの立ち上がりタイミングCLKd-02によるデータ検出判定回路101の出力(第3の出力結果)が“0”の時は、入力信号に対してタイミング信号の位相が遅れていることがわかる。同様に、第1の出力結果が“0”で、且つ、第2および第3の出力結果が“1”の時も、入力信号に対してタイミング信号の位相が遅れていることになる。
【0025】
逆に、図10に示されるように、データ検出用クロックCLKdの立ち上がりタイミングCLKd-01によるデータ検出判定回路101の出力(第1の出力結果)および変化点検出用クロックCLKbの立ち上がりタイミングCLKb-01による変化点検出判定回路102の出力(第2の出力結果)が“1”で、且つ、データ検出用クロックCLKdの立ち上がりタイミングCLKd-02によるデータ検出判定回路101の出力(第3の出力結果)が“0”の時は、入力信号に対してタイミング信号の位相が進んでいることがわかる。同様に、第1および第2の出力結果が“0”で、且つ、第3の出力結果が“1”の時も、入力信号に対してタイミング信号の位相が進んでいることになる。
【0026】
このように、位相比較回路105では、第1の出力結果〜第3の出力結果により、入力信号に対してタイミング信号の位相が進んでいるか遅れているかを知ることができ、これを制御信号としてフィードバックラインFLを介して位相可変タイミング信号発生回路104にフィードバックすることで入力信号に対するタイミング信号の位相を調整するようになっている。すなわち、位相比較回路105は、第1の出力結果〜第3の出力結果から、入力信号に対してタイミング信号の位相が進んでいると判別される場合には、タイミング信号(可変タイミング信号発生回路104の出力信号)の位相を遅らせるような制御信号を可変タイミング信号発生回路104にフィードバックし、また、入力信号に対してタイミング信号の位相が遅れていると判別される場合には、タイミング信号の位相を進ませるような制御信号を可変タイミング信号発生回路104にフィードバックする。
【0027】
以上の動作を繰り返すことにより、変化点検出用クロックCLKb(変化点検出ユニット制御信号CLKb1〜CLKb4)のタイミングが入力信号の変化点の位相に一致するようになる。
【0028】
【発明が解決しようとする課題】
図11は従来の受信回路における課題を説明するための図であり、図8に対して実際の入力信号の波形を加えたものに相当する。
図9および図10を参照して説明したようなフィードバック制御が行われて変化点検出用クロックCLKb(変化点検出ユニット制御信号CLKb1〜CLKb4)のタイミングが入力信号の変化点の位相に一致する場合、実際の入力信号の波形は、信号伝送路の特性(周波数帯域の制限)や寄生容量等により理想的な矩形波とはならず、図11に示されるような歪んだ波形となっているため、データ検出用クロックCLKdの立ち上がりタイミングが入力信号の中央の位相(データアイの中央)になっていると、十分な振幅でデータ検出を行えないことになる。
【0029】
これは、例えば、信号伝送路の周波数帯域制限により、入力信号の最大振幅位置がデータアイの中央よりも遅れた位置にずれるためであり、データ検出用クロックCLKdの立ち上がりタイミングがデータアイの中央位置(入力信号の中央の位相)に在る場合には、データ検出判定回路101(データ検出ユニット111〜114)が十分な振幅が得られない位置で信号を検出および判定することになり、その結果、信号の再生に誤りが生じることにもなるという課題があった。
【0030】
本発明は、上述した従来の技術が有する課題に鑑み、データ検出用クロックの位相を調整してより一層正確な信号の再生を行うことのできるクロック復元回路および受信回路の提供を目的とする。
【0031】
【課題を解決するための手段】
本発明の第1の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット加算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第2の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット減算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第3の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、遅延回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路が提供される。
本発明の第4の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路が提供される。
【0032】
本発明の第5の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット加算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第6の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット減算回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路が提供される。
本発明の第7の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、遅延回路を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路が提供される。
本発明の第8の形態によれば、帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備え、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路が提供される。
【0033】
本発明の第9の形態によれば、入力信号のデータを検出および判定するデータ検出判定回路と、該入力信号の変化点を検出および判定する変化点検出判定回路と、該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、該位相比較回路の出力を受け取って前記データ検出判定回路に第1の内部クロックを供給すると共に前記変化点検出判定回路に第2の内部クロックを供給するクロック信号発生回路と、前記第1の内部クロックと前記第2の内部クロックの位相関係を等間隔からずらす手段と、を備える受信回路であって、前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第1の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第2の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路が提供される。
【0034】
図12は本発明に係る受信回路の動作を説明するための図である。
前述した従来技術を示す図11と本発明を示す図12との比較から明らかなように、本発明によれば、データ検出用クロックCLKdのタイミングを入力信号の中央の位相(データアイの中央)からずらし、例えば、信号伝送路の周波数帯域制限により入力信号の最大振幅位置がデータアイの中央よりも遅れた位置に来る場合には、データ検出用クロックCLKdのタイミングを遅れた位置にずらして、帰還ループが安定した後には、十分な振幅が得られる位置でデータ検出を行うことができる。
【0035】
すなわち、本発明に係る受信回路(クロック復元回路)によれば、データ検出用クロックCLKdのタイミングを形式的な入力信号の中央の位相(データアイの中央)から実質的に十分な信号振幅が得られる位相(位置)にずらして(調整して)より一層正確な信号の再生を可能なものとするようになっている。
【0036】
【発明の実施の形態】
以下、本発明に係るクロック復元回路および受信回路の実施例を添付図面に従って詳述する。
図13は本発明に係る受信回路(クロック復元回路)の第1実施例を示すブロック図である。図13において、参照符号1はデータ検出判定回路、2は変化点検出判定回路、41はデータ検出用位相可変タイミング信号発生回路(データ検出用位相インターポレータ)、42は変化点検出用位相可変タイミング信号発生回路(変化点検出用位相インターポレータ)、そして、5は位相比較回路を示している。また、参照符号DILはデータ入力ライン、DOLはデータ出力ライン、DCLはデータ検出用クロックライン、BCLは変化点検出用クロックライン、そして、FL1,FL2はフィードバックラインを示している。なお、データ検出用位相可変タイミング信号発生回路41および変化点検出用位相可変タイミング信号発生回路42は、クロック信号発生回路(位相可変タイミング信号発生手段)を構成している。
【0037】
前述した従来例を示す図1と本第1実施例を示す図13との比較から明らかなように、本第1実施例の受信回路(クロック復元回路)は、図1における位相可変タイミング信号発生回路104をデータ検出用位相可変タイミング信号発生回路41および変化点検出用位相可変タイミング信号発生回路42に分割し、それぞれフィードバックラインFL1およびFL2を介して位相比較回路5からの制御信号CS1およびCS2を個別に供給するようになっている。ここで、データ検出用位相可変タイミング信号発生回路41に供給される制御信号CS1および変化点検出用位相可変タイミング信号発生回路42に供給される制御信号CS2はそれぞれ個別に制御されている。
【0038】
すなわち、変化点検出用位相可変タイミング信号発生回路42から出力される変化点検出用クロックCLKbは、図1で説明したのと同様に、フィードバックラインFL2を介して供給される位相比較回路5からの制御信号CS2により、入力信号の変化点の位相に一致するようにフィードバック制御される。一方、データ検出用位相可変タイミング信号発生回路41から出力されるデータ検出用クロックCLKd’は、フィードバックラインFL1を介して供給される位相比較回路5からの制御信号CS1により、実際の入力信号の波形に応じた最適なタイミング(例えば、信号伝送路の周波数帯域制限により入力信号の最大振幅位置がデータアイの中央よりも遅れた位置に来る場合には、そのデータアイの中央よりも遅れた位置)になるようにフィードバック制御される。
【0039】
なお、受信回路(クロック復元回路)の基本的な構成は、図1で説明した従来のものと同様であり、データ検出用位相可変タイミング信号発生回路41および変化点検出用位相可変タイミング信号発生回路42に対してクロック(例えば、四相クロックφ0,φ0b;φ1,φ1b)を与え、その入力クロックに重み付き和を積分および比較することで重みの値に対応した位相のクロック(CLKd’,CLKb)を発生し、データ検出用クロックCLKd’をデータ検出判定回路1に供給すると共に、変化点検出用クロックCLKbを変化点検出判定回路2に供給する。
【0040】
位相比較回路5は、入力されたデータ検出判定回路1および変化点検出判定回路2の出力を比較処理して、フィードバックラインFL1およびFL2を介してフィードバック信号(制御信号)をデータ検出用位相可変タイミング信号発生回路41および変化点検出用位相可変タイミング信号発生回路42にフィードバックする。
【0041】
このように、変化点検出用クロックCLKbを生成する変化点検出用位相可変タイミング信号発生回路42の制御信号に対して、データ検出用クロックCLKd’を生成するデータ検出用位相可変タイミング信号発生回路41の制御信号を一定の割合でずらしておくことにより、変化点検出用クロックCLKbおよびデータ検出用クロックCLKd’を等間隔以外の位相関係にすることができ、例えば、入力信号に周波数帯域制限の要因がある場合でも、入力信号の振幅が大きい位相(位置)で信号を再生することができる。
【0042】
なお、例えば、信号伝送路が短いといった理由で入力信号に対する周波数帯域制限の要因が小さい場合には、データ検出用位相可変タイミング信号発生回路41および変化点検出用位相可変タイミング信号発生回路42に対して同一の制御信号を与えることで、従来と同様に変化点検出用クロックCLKbおよびデータ検出用クロックCLKd’の位相関係を等間隔にすることも可能である。
【0043】
図14は本発明に係る受信回路の第2実施例を示すブロック図であり、図15は図14の受信回路におけるオフセット加算回路の一例を示す図である。
上述した図13の第1実施例と図14との比較から明らかなように、本第2実施例では、位相比較器50からの制御信号CS(CS2)が変化点検出用位相可変タイミング信号発生回路42に直接供給されると共に、オフセット加算回路(オフセット調整回路)6を介して制御信号CS1としてデータ検出用位相可変タイミング信号発生回路41に供給されるようになっている。
【0044】
図15に示されるように、オフセット加算回路6は、入力INAに制御信号CS(CS2)を受け取ると共に、入力INBにオフセット加算値OAVを受け取る加算器として構成され、出力OUT(CS1)として、OUT=INA+INBが出力されるようになっている。このとき、変化点検出判定回路2、位相比較回路50、変化点検出用位相可変タイミング信号発生回路42のフィードバック・ループは、入力信号の変化点の位相に変化点検出用信号の位相が一致するように動作する。
【0045】
具体的に、例えば、位相比較器50から出力される制御信号CSが6ビットのディジタルコード“000001”のとき、オフセット加算値OAVが“1”だと、オフセット加算回路6の出力は“000010”となる。すなわち、変化点検出用位相可変タイミング信号発生回路42には、“000001”の制御信号CS2が供給され、また、データ検出用位相可変タイミング信号発生回路41には制御信号CS2よりも6ビットコードの1ビット加算された“000010”の制御信号CS1が供給される。
【0046】
従って、データ検出判定回路1は、従来の受信回路におけるデータ検出用クロックCLKd(例えば、図8参照)よりも遅れた位相のデータ検出用クロックCLKd’によりデータ検出を行うことになる。なお、オフセット加算回路6に与えるオフセット加算値OAVは、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて最適なものが選ばれる。
【0047】
図16は本発明に係る受信回路の第3実施例を示すブロック図であり、図17は図16の受信回路におけるオフセット減算回路の一例を示す図である。
本第3実施例は、上述した第2実施例におけるデータ検出用位相可変タイミング信号発生回路41側に設けたオフセット加算回路6の代わりに、変化点検出用位相可変タイミング信号発生回路42側にオフセット減算回路(オフセット調整回路)60を設けるようにしたものである。
【0048】
すなわち、本第3実施例では、位相比較器50からの制御信号CS(CS1)がデータ検出用位相可変タイミング信号発生回路41に直接供給されると共に、オフセット減算回路60を介して制御信号CS2として変化点検出用位相可変タイミング信号発生回路42に供給されるようになっている。
図17に示されるように、オフセット減算回路60は、入力INAに制御信号CS(CS1)を受け取ると共に、入力INBにオフセット減算値OSVを受け取る減算器として構成され、出力OUT(CS2)として、OUT=INA−INBが出力されるようになっている。このとき、変化点検出判定回路2、位相比較回路50、オフセット減算回路60、および、変化点検出用位相可変タイミング信号発生回路42のフィードバック・ループは、入力信号の変化点の位相に変化点検出用信号の位相が一致するように動作する。
【0049】
具体的に、例えば、位相比較器50から出力される制御信号CSが6ビットのディジタルコード“000001”のとき、オフセット減算値OSVが“1”だと、オフセット減算回路60の出力は“000000”となる。すなわち、データ検出用位相可変タイミング信号発生回路41には“000001”の制御信号CS1が供給され、また、変化点検出用位相可変タイミング信号発生回路42には制御信号CS1よりも6ビットコードの1ビットだけ減算された“000000”の制御信号CS2が供給される。
【0050】
従って、上述した第2実施例と同様に、データ検出判定回路1は、従来の受信回路におけるデータ検出用クロックCLKdよりも遅れた位相のデータ検出用クロックCLKd’によりデータ検出を行うことになる。なお、オフセット減算回路60に与えるオフセット減算値OSVは、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて最適なものが選ばれるのはもちろんである。
【0051】
図18は本発明に係る受信回路の第4実施例を示すブロック図であり、図19は図18の受信回路における遅延回路の一例を示す図である。
図18に示されるように、本第4実施例は、図1に示す従来例において、データ検出判定回路101に供給するデータ検出用クロックCLKdを遅延回路7で遅延してデータ検出判定回路1にデータ検出用クロックCLKd’として供給するものである。
【0052】
図19に示されるように、遅延回路7は、例えば、複数(偶数個)のインバータを直列接続することで構成される。なお、本第4実施例では、例えば、信号伝達経路の特性等により信号振幅が最大となる位置に応じて、遅延回路7の遅延量を決定するインバータの段数が設定されることになる。
図20は本発明に係る受信回路の第5実施例を示すブロック図であり、4−way×2型のインターリーブ回路として構成したものである。図20において、参照符号11〜14はデータ検出ユニット、21〜24は変化点検出ユニット、3は分周器、410はデータ検出用位相可変タイミング信号発生回路、420は変化点検出用位相可変タイミング信号発生回路、5は位相比較回路、そして、600はオフセット加算回路を示している。
【0053】
図20に示す本第5実施例は、前述した図14および図15の第2実施例に対応するものであり、図5および図6に示す従来例に本発明を適用したものである。すなわち、本第5実施例の受信回路は、データ検出用位相可変タイミング信号発生回路410および変化点検出用位相可変タイミング信号発生回路420に対してそれぞれ2組の差動クロック信号(φ0,φ0x;φ1,φ1x)を4位相の入力信号(四相クロック)として与え、それらの入力信号の重み付き和を積分および比較し、分周器3を介して重みの値に対応した位相のクロック(CLKd’,CLKb)を発生するようになっている。
【0054】
クロックCLKd’は、データ検出ユニット(データ検出判別回路)11〜14に与えられるもので、例えば、それぞれ90度の位相差を有する4つのデータ検出ユニット制御信号CLKd1',CLKd2',CLKd3',CLKd4'により構成される。なお、これらのデータ検出用クロックCLKd’(CLKd1'〜CLKd4')は、例えば、従来例におけるデータ検出用クロックCLKd(CLKd1〜CLKd4)よりも遅延されていて、信号伝送路の特性等により十分な信号振幅が得られる位置がデータの中央位置(データアイの中央)よりも遅れた位置にずれている場合等においても正確な信号の再生を行うことができるようになっている。
【0055】
クロックCLKbは、従来例と同様のものであり、変化点検出ユニット(変化点検出判定回路)21〜24に与えられ、例えば、それぞれ90度の位相差を有する4つの変化点検出ユニット制御信号CLKb1,CLKb2,CLKb3,CLKb4により構成される。
従って、例えば、入力データラインDILに対して2.5G[bps]の速度でデータが供給される場合、各データ検出ユニット11〜14および変化点検出ユニット21〜24は、それぞれ625MHzのクロックでインターレース動作を行う。データ検出ユニット11〜14は、例えば、それぞれ625MHzのクロック(データ検出ユニット制御信号CLKd1,CLKd2,CLKd3,CLKd4)により駆動され、入力データラインDILに供給された入力信号のデータを検出および判定し、受信データ(再生信号)として出力する。また、データ検出ユニット11〜14の出力は、位相比較回路105にも供給されるようになっている。
【0056】
同様に、変化点検出ユニット21〜24は、例えば、それぞれ625MHzのクロック(変化点検出ユニット制御信号CLKb1,CLKb2,CLKb3,CLKb4)により駆動され、入力データラインDILに供給された入力信号のデータの変化点を検出および判定して位相比較回路5に供給する。
位相比較回路5は、入力されたデータ検出ユニット11〜14および変化点検出ユニット21〜24の出力を比較処理して制御信号CS(CS2)を出力する。位相比較回路5からの制御信号CSは、変化点検出用位相可変タイミング信号発生回路420に対して制御信号CS2として供給されると共に、オフセット加算回路600を介して制御信号CS1としてデータ検出用位相可変タイミング信号発生回路410に供給される。
【0057】
なお、オフセット加算回路600の構成は、前述した第2実施例(図15参照)と同様である。また、本第5実施例においても、データ検出用位相可変タイミング信号発生回路410側にオフセット加算回路600を設ける代わりに、変化点検出用位相可変タイミング信号発生回路420側にオフセット減算回路を設けるように構成してもよい。さらに、以上の各実施例では、データ検出用クロックのタイミングを遅らせる場合を説明したが、例えば、回路構成や伝送される信号波形等によりデータ検出用クロックのタイミングを早めるように構成することもできる。
【0058】
図21は図20の受信回路における位相可変タイミング信号発生部の一例を示すブロック回路図である。
図21に示されるように、位相可変タイミング信号発生部は、データ検出用位相可変タイミング信号発生回路410および変化点検出用位相可変タイミング信号発生回路420、並びに、分周器3を備えて構成される。データ検出用位相可変タイミング信号発生回路410は、ミキサー回路(位相ミキサー)411、コンパレータ412、および、D/Aコンバータ413を備え、同様に、変化点検出用位相可変タイミング信号発生回路420は、ミキサー回路421、コンパレータ422、および、D/Aコンバータ423を備えている。
【0059】
ミキサー回路411は、クロック信号(四相クロック)φ0,φ0x;φ1,φ1xおよびD/Aコンバータ413の出力を受け取って重み(D/Aコンバータ413の出力)を各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθa,θaxを発生し、同様に、ミキサー回路421は、クロック信号φ0,φ0x;φ1,φ1xおよびD/Aコンバータ423の出力を受け取って重みを各クロック信号に与えることにより、各クロック信号の中間の位相を有するクロックθb,θbxを発生する。そして、これらのクロックθa,θaxおよびθb,θbxは分周器3に供給され、この分周器3からそれぞれデータ検出用クロックCLKd'(CLKd1',CLKd2',CLKd3',CLKd4')および変化点検出用クロックCLKb(CLKb1,CLKb2,CLKb3,CLKb4)が出力される。
【0060】
D/Aコンバータ423は、直接位相比較回路5の出力(制御信号CS(CS2))を受け取り、位相可変重みを電流に変換してミキサー回路421に供給する。一方、D/Aコンバータ413は、オフセット加算回路600により位相比較回路5の出力(制御信号CS)に対してオフセット加算値OAVを加算した制御信号CS1を受け取り、位相可変重みを電流に変換してミキサー回路411に供給する。
【0061】
このように、本発明に係る受信回路(クロック復元回路)の各実施例によれば、データ検出用クロックのタイミングを形式的な入力信号の中央の位相から実質的に十分な信号振幅が得られる位相にずらすことにより、より一層正確な信号の再生を行うことができる。
(付記1) 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備えることを特徴とするクロック復元回路。
【0062】
(付記2) 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備えることを特徴とするクロック復元回路。
(付記3) 付記1または付記2のいずれか1項に記載のクロック復元回路において、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
【0063】
(付記4) 付記1または付記2のいずれか1項に記載のクロック復元回路において、前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備えることを特徴とするクロック復元回路。
【0064】
(付記5) 付記4に記載のクロック復元回路において、さらに、オフセット加算回路を備え、前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して該オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【0065】
(付記6) 付記4に記載のクロック復元回路において、さらに、オフセット減算回路を備え、前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して該オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。
【0066】
(付記7) 付記4に記載のクロック復元回路において、さらに、遅延回路を備え、前記データ検出用位相可変タイミング信号発生回の出力を該遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。
(付記8) 付記4に記載のクロック復元回路において、前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。
【0067】
(付記9) 付記8に記載のクロック復元回路において、前記複数のデータ検出ユニット制御信号は、それぞれ前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
(付記10) 入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第1の内部クロックを供給すると共に前記変化点検出判定回路に第2の内部クロックを供給するクロック信号発生回路とを備える受信回路であって、
前記第1の内部クロックと前記第2の内部クロックの位相関係を等間隔からずらす手段を備えることを特徴とする受信回路。
【0068】
(付記11) 付記10に記載の受信回路において、前記第1の内部クロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とする受信回路。
(付記12) 付記10に記載の受信回路において、前記クロック信号発生回路は、前記第1の内部クロックを発生するデータ検出用位相可変タイミング信号発生回路および前記第2の内部クロックを発生する変化点検出用位相可変タイミング信号発生回を備えることを特徴とする受信回路。
【0069】
(付記13) 付記12に記載の受信回路において、前記位相比較回路は、前記データ検出用位相可変タイミング信号発生回路に対して第1の制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回に対して該第1の制御信号とは異なる第2の制御信号を供給することを特徴とする受信回路。
(付記14) 付記12に記載の受信回路において、さらに、オフセット調整回路を備え、前記データ検出用位相可変タイミング信号発生回路および前記変化点検出用位相可変タイミング信号発生回の一方に対して前記位相比較回路の出力を供給すると共に、該データ検出用位相可変タイミング信号発生回路および該変化点検出用位相可変タイミング信号発生回の他方に対して該位相比較回路の出力を該オフセット調整回路を介して供給することを特徴とする受信回路。
【0070】
(付記15) 付記14に記載の受信回路において、前記オフセット調整回路はオフセット加算回路であり、該オフセット加算回路を前記位相比較回路と前記データ検出用位相可変タイミング信号発生回路との間に設けることを特徴とする受信回路。
(付記16) 付記14に記載の受信回路において、前記オフセット調整回路はオフセット減算回路であり、該オフセット減算回路を前記位相比較回路と前記変化点検出用位相可変タイミング信号発生回路との間に設けることを特徴とする受信回路。
【0071】
(付記17) 付記10に記載の受信回路において、さらに、タイミング調整回路を備え、前記データ検出用位相可変タイミング信号発生回路および前記変化点検出用位相可変タイミング信号発生回の一方に対してクロック信号発生回路の出力を供給すると共に、該データ検出用位相可変タイミング信号発生回路および該変化点検出用位相可変タイミング信号発生回の他方に対して該クロック信号発生回路の出力を該タイミング調整回路を介して供給することを特徴とする受信回路。
【0072】
(付記18) 付記17に記載の受信回路において、前記タイミング調整回路は遅延回路であり、該遅延回路を前記データ検出用位相可変タイミング信号発生回路と前記クロック信号発生回路との間に設けることを特徴とする受信回路。
(付記19) 付記10に記載の受信回路において、前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第1の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第2の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路。
【0073】
(付記20) 付記19に記載の受信回路において、前記複数のデータ検出ユニット制御信号は、それぞれ前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とする受信回路。
【0074】
【発明の効果】
以上、詳述したように、本発明に係る受信回路(クロック復元回路)によれば、入力信号を再生するタイミングにおける入力信号の振幅を確保することができ、信号再生の誤り率を改善することが可能になる。
【図面の簡単な説明】
【図1】従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図2】図1の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図である。
【図3】図2の位相可変タイミング信号発生回路の動作を説明するための波形図である。
【図4】図1の受信回路における各信号のタイミング関係を示す図である。
【図5】従来のクロック復元回路を含む受信回路の他の例を概略的に示すブロック図である。
【図6】図5の受信回路における位相可変タイミング信号発生回路の一例を示すブロック回路図である。
【図7】図6の位相可変タイミング信号発生回路における各信号のタイミングを示す図である。
【図8】従来の受信回路における各信号のタイミングを示す図である。
【図9】受信回路における入力信号および変化点検出用信号のタイミングを説明するための図(その1)である。
【図10】受信回路における入力信号および変化点検出用信号のタイミングを説明するための図(その2)である。
【図11】従来の受信回路における課題を説明するための図である。
【図12】本発明に係る受信回路の動作を説明するための図である。
【図13】本発明に係る受信回路(クロック復元回路)の第1実施例を示すブロック図である。
【図14】本発明に係る受信回路の第2実施例を示すブロック図である。
【図15】図14の受信回路におけるオフセット加算回路の一例を示す図である。
【図16】本発明に係る受信回路の第3実施例を示すブロック図である。
【図17】図16の受信回路におけるオフセット減算回路の一例を示す図である。
【図18】本発明に係る受信回路の第4実施例を示すブロック図である。
【図19】図18の受信回路における遅延回路の一例を示す図である。
【図20】本発明に係る受信回路の第5実施例を示すブロック図である。
【図21】図20の受信回路における位相可変タイミング信号発生部の一例を示すブロック回路図である。
【符号の説明】
1,101…データ検出判定回路
11〜14;111〜114…データ検出ユニット
2,102…変化点検出判定回路
21〜24;121〜124…変化点検出ユニット
3…分周器
4,104…位相可変タイミング信号発生回路
41,410…データ検出用位相可変タイミング信号発生回路
42,420…変化点検出用位相可変タイミング信号発生回路
5,50,105…位相比較回路
6,600…オフセット加算回路
60…オフセット減算回路
7…遅延回路
φ0,φ0x,φ1,φ1x…クロック(四相クロック)
CLKb;CLKb1,CLKb2,CLKb3,CLKb4…変化点検出ユニット制御信号(変化点検出用クロック)
CLKd;CLKd1,CLKd2,CLKd3,CLKd4…データ検出ユニット制御信号(データ検出用クロック)
CS,CS1,CS2…制御信号
OAV…オフセット加算値
OSV…オフセット減算値
Claims (11)
- 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット加算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、オフセット減算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段、および、遅延回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を前記入力信号の略中央位置よりもずらす手段を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット加算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロ ックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記変化点検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記データ検出用位相可変タイミング信号発生回路に対して前記オフセット加算回路を介して該制御信号を供給することを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、オフセット減算回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回に対して制御信号を供給すると共に、前記変化点検出用位相可変タイミング信号発生回路に対して前記オフセット減算回路を介して該制御信号を供給することを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段、および、遅延回路を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回の出力を前記遅延回路を介して出力してデータ検出を行うことを特徴とするクロック復元回路。 - 帰還ループ中の位相可変タイミング信号発生手段を用いて入力信号からクロックを復元するクロック復元回路であって、該位相可変タイミング信号発生手段の出力を等間隔の位相関係からずらす手段を備え、
前記位相可変タイミング信号発生手段は、前記入力信号のデータを検出するためのクロックを発生するデータ検出用位相可変タイミング信号発生回路および該入力信号のデータの変化点を検出するためのクロックを発生する変化点検出用位相可変タイミング信号発生回を備え、
前記データ検出用位相可変タイミング信号発生回路から出力されるクロックは、複数のデータ検出ユニットでそれぞれ入力信号のデータを検出するために用いられる複数のデータ検出ユニット制御信号を含み、且つ、前記変化点検出用位相可変タイミング信号発生回路から出力されるクロックは、複数の変化点検出ユニットでそれぞれ入力信号のデータの変化点を検出するために用いられる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とするクロック復元回路。 - 請求項1〜8のいずれか1項に記載のクロック復元回路において、前記位相可変タイミング信号発生手段から出力されるクロックは、前記入力信号の略中央位置よりも進んだまたは遅れた位相タイミングを有していることを特徴とするクロック復元回路。
- 入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号の変化点を検出および判定する変化点検出判定回路と、
該データ検出判定回路および該変化点検出判定回路からの出力を受け取って位相比較を行う位相比較回路と、
該位相比較回路の出力を受け取って前記データ検出判定回路に第1の内部クロックを供給すると共に前記変化点検出判定回路に第2の内部クロックを供給するクロック信号発生回路と、
前記第1の内部クロックと前記第2の内部クロックの位相関係を等間隔からずらす手段と、を備える受信回路であって、
前記データ検出判定回路は複数のデータ検出ユニットを備え、前記変化点検出判定回路は複数の変化点検出ユニットを備え、前記第1の内部クロックは位相の異なる複数のデータ検出ユニット制御信号を含み、且つ、前記第2の内部クロックは位相の異なる複数の変化点検出ユニット制御信号を含み、該各データ検出ユニットは該各変化点検出ユニットとインターリーブ動作を行うことを特徴とする受信回路。 - 請求項10に記載の受信回路において、さらに、タイミング調整回路を備え、前記データ検出判定回路および前記変化点検出判定回路の一方に対してクロック信号発生回路の出力を供給すると共に、該データ検出判定回路および該変化点検出判定回路の他方に対して該クロック信号発生回路の出力を該タイミング調整回路を介して供給することを特徴とする受信回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001096805A JP4229599B2 (ja) | 2001-03-29 | 2001-03-29 | クロック復元回路および受信回路 |
US09/978,726 US7116744B2 (en) | 2001-03-29 | 2001-10-18 | Clock recovery circuit and receiver circuit for improving the error rate of signal reproduction |
DE60140791T DE60140791D1 (de) | 2001-03-29 | 2001-10-19 | Taktrückgewinnungsschaltung und Empfangsschaltung |
EP01308894A EP1246388B1 (en) | 2001-03-29 | 2001-10-19 | Clock recovery circuit and receiver circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001096805A JP4229599B2 (ja) | 2001-03-29 | 2001-03-29 | クロック復元回路および受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002300142A JP2002300142A (ja) | 2002-10-11 |
JP4229599B2 true JP4229599B2 (ja) | 2009-02-25 |
Family
ID=18950680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001096805A Expired - Fee Related JP4229599B2 (ja) | 2001-03-29 | 2001-03-29 | クロック復元回路および受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4229599B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7515656B2 (en) | 2002-04-15 | 2009-04-07 | Fujitsu Limited | Clock recovery circuit and data receiving circuit |
JP2007258995A (ja) * | 2006-03-23 | 2007-10-04 | Sharp Corp | データ信号位相調整装置及び半導体装置 |
JP2009239768A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | 半導体集積回路装置、及び、クロックデータ復元方法 |
JP5831225B2 (ja) | 2011-12-28 | 2015-12-09 | 富士通株式会社 | Cdr回路、受信回路、及び、電子装置 |
JP5971102B2 (ja) * | 2012-12-06 | 2016-08-17 | 富士通株式会社 | クロック位相調整回路および受信回路 |
JP6032081B2 (ja) | 2013-03-22 | 2016-11-24 | 富士通株式会社 | 受信回路、及び半導体集積回路 |
JP6136711B2 (ja) * | 2013-07-29 | 2017-05-31 | 富士通株式会社 | 受信回路 |
KR102455370B1 (ko) * | 2018-04-17 | 2022-10-18 | 에스케이하이닉스 주식회사 | 데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 |
-
2001
- 2001-03-29 JP JP2001096805A patent/JP4229599B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002300142A (ja) | 2002-10-11 |
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