JP4222920B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体チップを配線し樹脂封止した半導体装置に関するものである。
ＱＦＰ(Quad Flat Package)、ＢＧＡ(Ball Grid Array)等の矩形の４辺に沿うように４方向に出力端子を有するパッケージに対して、半導体チップ上のボンディングパッドは、その矩形の４辺の縁に沿って配置されていた。この構造により、出力端子と半導体チップ上のボンディングパッドとをワイヤボンディングにより、ワイヤ（金属細線）を交錯させることなく電気的に接続することができる。
しかし、４辺に沿ってボンディングパッドを配列する構造では、ボンディングパッド間などにデッドスペースの発生が避けられず、チップサイズの縮小が困難であった。また、上記の構造では、チップ内の能動部からチップ周辺（ボンディングパッド位置）までチップ上の微細配線を引き回す必要があり、信号遅延やノイズの問題を発生させ、これらの問題を回避することがチップ設計業務の負担となっていた。さらに、上記の構造ではボンディングパッドまでの配線を通すために、能動部を分割したりまたは再配置する必要がある。この結果、ベースとなるチップが存在するにも拘らず、品種展開する際、チップ設計を一から行なう必要があり、チップ設計業務の負荷を著しく高めていた。
このため、半導体チップ上の電極パッドを１辺に集約した半導体装置（特許文献１参照）、半導体チップ上の電極パッドをＨ型に配列し、長辺側のリード端子が半導体チップ領域に重なるＬＯＣ(Lead Over Chip)構造を採用した半導体装置（特許文献２参照）、半導体チップの中央に電極パッド列を集約し、リードとチップとの高さを変えた半導体装置（特許文献３参照）などが提案された。
特開２００１−１５６１０７号公報 特開平１０−２４２３７３号公報 特開２００１−１５６２３７号公報
半導体装置の集積度の増大に伴ない同時にやり取りする電気信号が増大する場合、電極パッドの数およびインナーリードの数を増大させる必要がある。しかしながら、上記のようにインナーリードを配置する辺の数が限定された半導体装置では、その微小化に限界があった。すなわち、たとえば電極パッドおよびインナーリードの増大に応じて限られた辺に沿って配列されたインナーリード数を増すと、各インナーリードが微細となりすぎ、インナーリードの変形など不良の発生が増大することになる。このため、サイズの微小化の限界を設けてインナーリードの寸法を確保する必要があった。
本発明は、上記のような問題点を解消するためになされたものであり、信号遅延やノイズが抑制され、品種展開を効率的に行なうことができる、小型化された半導体装置を提供することを目的とする。
本発明の半導体装置は、主面上に配列された集約パッド列を有する半導体チップと、半導体チップの周囲において少なくとも３つの辺に沿うように配列され、集約パッド列とワイヤボンディングされる出力端子列とを備える。
この構成により、デッドスペースを抑制し小型化することができ、さらにチップの微細配線を引き回す必要がないので、信号遅延やノイズの問題を解消させることができる。また、能動部を分割したり再配置する必要がなくなり、ベースとなるチップに基づいて効率的に品種展開を行なうことが可能となる。なお、ここで集約パッド列は次の条件（Ａ1）、（Ａ2）および（Ａ3）を満たすものをいう。
（Ａ1）それに並列するパッド列は他にない。
（Ａ2）集約パッド列のパッド列は１直線状に配列されているか、または上記の相対向する２辺間の間隔の１／４以下の間隔で配列された２本の直線状に配列されている。
（Ａ3）集約パッド列は、相対向する辺の１／２以上の長さにわたって形成される。
本発明の半導体装置は、半導体チップの外に離れて３辺以上の辺に沿って出力端子を有するために小型化され、かつ集約パッド列のために信号遅延やノイズが抑制され、品種展開を安価で迅速に安定して行なうことを可能とする。
次に、この発明の一実施の形態について図を用いて説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の平面図であり、図２は図１におけるＩＩ−ＩＩ線に沿う断面図である。図１および２を参照して、ダイパッド２２に搭載された半導体チップ１には、パッド線１９に沿って一列にボンディングパッド列５が配置されている。このボンディングパッド５は、半導体チップの相対向する２辺１ｂの間に、これら２辺１ｂに並列するパッド列が他にないように集約されてこれら２辺に並列して配列された集約パッド列である。すなわち、上記のボンディングパッド列５は、集約パッドが備えるべき条件（Ａ1）、（Ａ2）および（Ａ3）を満たしている。図１において、条件（Ａ3）は、ｓ≧（１／２）Ｓと表現される。
半導体チップの辺１ａ，１ｃは、集約パッド列が載るパッド線１９が交差する交差辺である。半導体チップ１を取り囲み、矩形の半導体チップの各辺に外側から対向するように、出力端子のインナーリード２１が配置されている。図１に示す半導体装置は、平面的に見て半導体チップ１の外側において、相対向する半導体チップの２辺１ｂに対向するように配列される２列の出力端子列２１ｂを含んで、半導体チップの４辺の各辺に対向するように配列された４列の出力端子列２１ａ，２１ｂ，２１ｃを備えている。出力端子列２１ａ，２１ｃは、その端子が上述の交差辺１ａ，１ｃに対向するように、その交差辺に沿って並んでいる、
図２に示すように、インナーリード２１ａ，２１ｂ，２１ｃは、半導体チップ１の表面よりも高い位置に設けられる。インナーリード２１ａ，２１ｂ，２１ｃと、半導体チップ１のボンディングパッド５とは、金属細線３によって接続されている。そして、半導体チップ１、ダイパッド２２、金属細線３およびインナーリード２１の根元部は、封止樹脂４により封止されている。インナーリード２１の先端部が封止樹脂４から突き出るようにされている。
金属細線３は、ＣｕやＦｅをベースに表面にＡｇ等がめっきされている。ボンディングパッド５は、両端域のボンディングパッド５ａ，５ｃと、その中間域のボンディングパッド５ｂとに分けられる。両端域のボンディングパッド、たとえば左端域のボンディングパッド５ａは、そのボンディングパッドに近い交差辺１ａに沿って位置するインナーリード２１ａと金属細線３によって接続される。また、中間域のボンディングパッド５ｂは、図１の上下の辺１ｂに対向するインナーリード２１ｂと金属細線３によって接続される。この場合、上の辺１ｂに対向するインナーリード２１ｂ、および、下の辺１ｂに対向するインナーリード２１ｂは、点列状に一列に並ぶボンディングパッドと、交互に接続される。また、右側の交差辺１ｃに対向するインナーリード２１ｃは、ボンディングパッド５ｃと金属細線３によって接続される。
インナーリードが３辺以上に配置されていることの利点は、インナーリードの引き出し（接続の端子）数を多くすることにより、同時にやり取りできる電気信号数が増すため高速動作を実現することである。逆に、従来のように、２辺以下に限定された辺においてインナーリード数を増すと、各インナーリードが微細とせざるをえなくなり、インナーリードの変形や、半導体装置を基板に取り付けるはんだ付けの際に短絡を生じ、不良の発生を増大させることになる。これを避けるためにインナーリードのサイズを確保するためには、半導体装置のサイズを大きくせざるをえない。
上記の構成において、インナーリード２１の表面が半導体チップ１の表面よりも上方に配置することにより、半導体チップ１のエッジと金属細線３とのショートの可能性を解消することができる。このため金属細線３の高さを低減できる。この結果、樹脂封止のときに金属細線３の流れを容易に制御することができ、また、図３に示すように、半導体チップ上のボンディングパッド５の間のデッドスペース１２を最小限のものに抑制することができる。
さらに、ボンディングパッド列の左端域５ａと右端域５ｃと中間域５ｂとに分けて、左端域５ａとは左側の交差辺１ａに対向するインナーリード２１ａが、右端域５ｃとは右側の交差辺１ｃに対向するインナーリード２１ｃが、また中間域５ｂとは相対向する２辺１ｂに対向するインナーリード２１ｂが、それぞれ金属細線３によって接続される。このような金属細線の接続により、金属細線３間の距離（間隔）を大きくとることができる。このため、樹脂封止時の金属細線３の流れを容易に抑制することができ、ボンディングパッド５間のデッドスペース１２を縮小することができる。なお、上記の場合、１列の集約パッド列の中で、隣り合うパッドを列から交互に左右に外した千鳥配置にしてもよい。
また、ボンディングパッド５をチップ中央付近に１列に集約化して配置することができ、ボンディングパッド５の周辺に発生するデッドスペースを極小化することができ、チップ寸法を縮小することができる。
なお、上記実施の形態では、ボンディングパッド５がチップ中央付近に集約されたものを示したが、チップ端の辺に集約してもよい。図４は、図１に示す本実施の形態における半導体装置の変形例である。半導体チップ１の相対向する２辺の一方の辺の縁に集約パッド列であるボンディングパッド５を配列する。
また、図１および図４には、集約パッド列として１列のボンディングパッド５を示したが、集約パッド列としては、図５に示すように、２列から構成されるパッドであってもよい。この場合、上記（Ａ2）の条件を満たす必要がある。すなわち図５において、２列のパッド列の間隔ｄ≦（１／４）Ｌである必要がある。ここに、Ｌは半導体チップの相対向する２辺の間の間隔を表す。条件（Ａ1）および（Ａ3）が満たされていることは明らかである。２列のパッド列のうちの各パッド列は、相手のパッド列と千鳥配置をとることができる。上述したように、１列の集約パッド列の中で、隣り合うパッドを列から交互に左右に外した千鳥配置にしてもよい。
ここで、上記のようにＬＯＣ構造を採用しないことの利点を挙げると次のようになる。すなわち、ＬＯＣ構造では、チップはダイパッド上に固定するのではなく、インナーリード裏面に樹脂フィルムで接着して固定する。逆の視点に立つと、インナーリードが軟らかい樹脂フィルムでチップ上に接着されていると見ることができる。このため、金属細線とインナーリードを接合する時のインナーリードの固定が不十分となり、接合安定性が著しく低下する。一方、ＬＯＣ構造を採用しない本実施の形態では、インナーリードの固定をしっかりした金属治具上で行なうことができるため、上記のような問題は発生しない。
（実施の形態２）
図６〜図８は、本発明の実施の形態２における半導体装置における半導体チップを示す図である。上記実施の形態１では、集約パッド列のみが配置された半導体チップを示した。図６では、平面的に見て、集約パッド列５とパッド列１５ａ，１５ｃとにより、Ｈ字型にパッドが配列されている。パッド列１５ａ，１５ｃは集約パッド列の条件（Ａ1）および（Ａ2）をともに満たすことはないので、集約パッド列ではない。パッド列１５ａ，１５ｃは交差辺１ａ，１ｃの縁に沿って位置するパッド列である。集約パッド列５とパッド列１５ａ，１５ｃとを組み合せてＨ字型にした配列したパッドによっても、従来の配列に比べてデッドスペースを抑制することができる。
また、図７では、平面的に見て、集約パッド列５とパッド列１５ａ，１５ｃとによりＵ字型を形成している。また、図８では、平面的に見て、集約パッド列５とパッド列１５ａ，１５ｃとによりクランク型（２つの角型を端で点対称になるように連結した配置）に配列したパッドパターンを示す。
図６〜８のパッドの配列において、集約パッド列５の各パッドは、上側のインナーリードと下側のインナーリードと、交互に金属細線で接続される。パッド列１５ａ，１５ｃの各パッドは、それぞれ、そのパッドが配列される交差辺１ａ，１ｃに対向するインナーリードと金属細線により接続される。
なお、上記実施の形態では４辺にインナーリードを配列したものを示したが、３辺にのみインナーリードを配列してもよい。
（実施の形態３）
図９は、本発明の実施の形態３における半導体装置を示す図である。上述の実施の形態１および２では、インナーリード２１を半導体チップの辺に沿ってほぼ同じ密度で配置した構造について説明した。本実施の形態では、集約パッド列５のパッドが載るパッド線１９と交差する辺１ａ，１ｃに対向するインナーリード列の配列を調整する点に特徴がある。
本実施の形態では、図９に示すように、最も端に位置するボンディングパッドから見てパッド線１９から一方の側に４５°まで、他方の側に４５°まで、合計９０°の範囲にボンディングパッドを配置しない。このような出力端子フリーゾーンＦを設けることにより、インナーリード列２１ａ，２１ｃは、それぞれ２つの範囲に分けられる。このようなインナーリードの配列により、ボンディングパッドとインナーリードとを結ぶ金属細線の平面的に見た角度をほぼ４５°にすることができる（図９）。
上記のインナーリード配列をとることにより、パッド線と交差する辺に対向するインナーリードと、ボンディングパッドとを接続する金属細線の間隔を十分開けることができる。金属細線どうしの接触を余裕をもって防ぐことができる。
また、図９は出力端子フリーゾーンにインナーリードを１つも配置しない構成について示した。しかし、図１０に示すように、出力端子フリーゾーンには２つ以下のインナーリードを配置してもよい。インナーリードを２つ以下配置する場合、「出力端子フリーゾーン」は、「集約パッド列の端に位置するパッドから見て、前記集約パッド列を通るパッド線から一方の側に４５°まで、また他方の側に４５°までの計９０°の範囲内」と言い換えたほうが、その名称の実際の意味と矛盾しないので好ましい。しかし、インナーリードを２つ以下配置する場合でも、上記の範囲を出力端子フリーゾーンといってもよい。
（実施の形態４）
図１１は、本発明の実施の形態４における半導体装置を示す図である。図２の半導体装置では、半導体チップはダイパッドに搭載され、裏面側も封止樹脂によって覆われていた。しかし、半導体チップは、図１１に示すように、その裏面が封止樹脂から露出されていてもよい。また、半導体チップは、ダイパッドに搭載されていてもよいし、また搭載されなくてもよい。ダイパッドに搭載されている場合は、ダイパッドの裏面が封止樹脂から露出することになる。この場合も、本発明の範囲内に含まれる。
（実施の形態５）
上述した各実施の形態では、ＱＦＰ等に用いられる金属フレームの場合について説明した。しかし、本発明の実施の形態では、フレームは、ＦＢＧＡ(Flexible Ball Grid Array)等に用いられる樹脂フレームであってもよい。樹脂フレームを用いることにより、軽量化およびさらに小型化の効果を得た上で、上述の実施の形態と同様の効果を奏することができる。
次に、本発明の他の実施の形態について、上述の本発明の実施の形態を含めて羅列的に取り上げて説明を加える。
上記の集約パッド列が上記の相対向する２辺の中央に位置してもよい。この構成により、デッドスペースを抑制した上で、相対向する辺に対向する出力端子と中央のボンディングパッドとを、対称性を保って接続することができる。
また、上記の集約パッド列が半導体チップの相対向する２辺間の、一方の辺の縁に配列されてもよい。この構成により、デッドスペースを抑制し、ベースとなるチップに基づいて効率的に品種展開を行ないながら、半導体チップの構成に応じて多様なパッド配列パターンを確保することができる。一般に、チップ内の回路レイアウトにおいては、機能ブロックを組み合わせて配置することが効率的である。このため、チップ内でのパッド位置が固定されるほどブロックの分割および／または再配置の作業の増加や、分割および／または再配置に伴なう電気的な特性の変化の確認やフィードバックが必要となり、レイアウト効率の著しい低下を招く。上記の集約パッド列の配置は、多様なパッド配列の１つのパターンを提供する。
上記の集約パッド列が、上記の相対向する２辺間の間隔の１／４以下の間隔で配列された２本の直線に載るように配列されたパッドから構成されてもよい。
この構成によっても、１列の集約パッド列と同じ効果を得ることができる。さらに、２列構成により、ワイヤボンディングの際に、より一層、容易に金属細線を接続することができるようになる。
また、集約パッド列のほかに、集約パッド列が沿う方向と交差する交差辺に沿ってその交差辺の縁に配列されるパッド列を備えてもよい。たとえば、平面的に見て、集約パッド列とパッド列とで形成されるパターンがＨ字型であってもよい。また、平面的に見て、集約パッド列とパッド列とで形成されるパターンがＵ字型であってもよい。さらに、平面的に見て、集約パッド列とパッド列とで形成されるパターンがクランク型であってもよい。
上記のように、集約パッド列と、通常のパッド列とを組み合わせることにより、半導体チップの周りの３辺以上において対向するインナーリードを、金属細線間のショート等の可能性を小さくすることができる。
上記の相対向する２辺のうちの、１辺に対向するように沿う第１の出力端子列の端子および他方の辺に対向するように沿う第２の出力端子列の端子が、集約パッド列のパッドに、交互に金属細線で接続されてもよい。
この構成により、デッドスペースを抑制しながら、金属細線間のショートの可能性を除去することができる。
また、集約パッド列の端に位置するパッドから見て、集約パッド列を通るパッド線と一方の側に４５°まで、他方の側に４５°までの計９０°の範囲内に、出力端子を配置しない出力端子フリーゾーンを設けてもよい。また、上記の金属細線で接続された、交差辺に沿うように配列された出力端子列の端子と、集約パッド列のパッドとを結ぶ直線が、平面的に見て、集約パッド列を通るパッド線と、およそ４５°の角度をなすようにしてもよい。また、集約パッド列の端に位置するパッドから見て、集約パッド列を通るパッド線から一方の側に４５°まで、また他方の側に４５°までの計９０°の範囲内に、出力端子を２つ以下配置してもよい。
上記の構成により、交差辺に対向するように配列された出力端子と、ボンディングパッドとを接続する金属細線どうし間隔を十分あけることができ、金属細線どうしのショートを防ぐことができる。
上記の半導体チップの上面の高さが、出力端子列の端子の上面と同じか、より低いようにしてもよい。
この構成により、半導体チップのエッジと金属細線との短絡の可能性がなくなり、金属細線の高さを低減することができる。このため、樹脂封止の際の金属細線の流れを抑制することができ、この結果、ボンディングパッド間のデッドスペースを縮小することができる。
また、上記の半導体装置は封止樹脂によって封止され、半導体チップの裏面がその封止樹脂から露出されてもよい。また、半導体装置は封止樹脂によって封止され、半導体チップの裏面側に配置されたダイパッドがその封止樹脂から露出されてもよい。
この構成により、半導体装置を薄くすることができる。
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
本発明の半導体装置は、小型化高機能化され、ベースとなる半導体チップに基づいて効率的な品種展開が可能となるので、広範に利用されることが期待される。
本発明の実施の形態１における半導体装置を示す図である。 図１におけるＩＩ−ＩＩ線に沿う断面図である。 図１のボンディングパッド間のデッドスペースを示す図である。 本発明の実施の形態１における半導体装置の変形例である。 本発明の実施の形態１における半導体装置のさらに別の変形例である。 本発明の実施の形態２の半導体装置における半導体チップを示す図である。 本発明の実施の形態２の半導体装置における半導体チップの変形例を示す図である。 本発明の実施の形態２の半導体装置における半導体チップのさらに別の変形例を示す図である。 本発明の実施の形態３における半導体装置を示す図である。 本発明の実施の形態３における半導体装置の変形例を示す図である。 本発明の実施の形態４における半導体装置を示す図である。
符号の説明
１ 半導体チップ、１ａ，１ｃ 半導体チップの交差辺、１ｂ 半導体チップの相対向する辺（集約パッド列が並列する辺）、３ 金属細線、４ 封止樹脂、５ 集約パッド列、５ａ，５ｃ 端部領域パッド、５ｂ 中間域パッド、１５ａ，１５ｂ ボンディングパッド列、１９ パッド線、２１ インナーリード（出力端子）、２１ａ，２１ｃ チップの交差辺に対向するインナーリード、２１ｂ チップの相対向する辺に対向するインナーリード、２２ ダイパッド、ｄ 集約パッド列が２列で構成される場合の２列の間隔、Ｆ 出力端子フリーゾーン、Ｌ 集約パッド列に並列される半導体チップの相対向する辺の間隔、ｓ 集約パッド列の長さ、Ｓ 集約パッド列が並列するチップの辺の長さ、Ｉ1，Ｉ2，Ｉ3 出力端子フリーゾーン内に配置される出力端子。

Claims (16)

  1. 主面上に配列された集約パッド列を有する矩形状の半導体チップと、
    前記半導体チップの周囲において少なくとも３つの辺に沿うように配列された出力端子列と、
    前記集約パッド列と前記出力端子とを接続するものであって、前記半導体チップの主面を上から見て、前記出力端子列に前記半導体チップの主面の外周よりも外側の領域において接続されるボンディングワイヤとを備え、
    前記集約パッド列は、前記半導体チップの相対向する２辺が延びる方向に沿って一直線状に並んでいる複数のパッドから構成される、半導体装置。
  2. 前記集約パッド列が前記相対向する２辺の中央に位置する、請求項１に記載の半導体装置。
  3. 前記集約パッド列が前記相対向する２辺間の、一方の辺の縁に配列される、請求項１に記載の半導体装置。
  4. 主面上に配列された集約パッド列を有する矩形状の半導体チップと、
    前記半導体チップの周囲において少なくとも３辺に沿うように配列された出力端子列と、
    前記集約パッド列と前記出力端子とを接続するものであって、前記半導体チップの主面を上から見て、前記出力端子列に前記半導体チップの主面の外周よりも外側の領域において接続されるボンディングワイヤとを備え、
    前記集約パッド列は、前記半導体チップの相対向する２辺間の間隔の１／４以下の間隔で配列された２本の直線状パッド列から構成され、
    前記直線状パッド列はそれぞれ、前記相対向する２辺が延びる方向に沿って一直線状に並んでいる複数のパッドから構成される、半導体装置。
  5. 前記半導体チップは、前記相対向する２辺と交差する前記半導体チップの辺である交差辺の縁に沿って配列されるパッド列をさらに有する、請求項１〜４のいずれかに記載の半導体装置。
  6. 平面的に見て、前記集約パッド列とパッド列とで形成されるパターンがＨ字型である、請求項５に記載の半導体装置。
  7. 平面的に見て、前記集約パッド列とパッド列とで形成されるパターンがＵ字型である、請求項５に記載の半導体装置。
  8. 平面的に見て、前記集約パッド列とパッド列とで形成されるパターンがクランク型である、請求項５に記載の半導体装置。
  9. 前記出力端子列は、前記相対向する２辺のうち一方の辺に対向して沿うように配列される第１の出力端子列の端子と、他方の辺に対向して沿うように配列される第２の出力端子列の端子とを含み、
    前記複数のパッドは、パッドが並ぶ順番に前記第１の出力端子列と前記第２の出力端子列とに交互に接続される、請求項１〜３のいずれかに記載の半導体装置。
  10. 前記複数のパッドの端に位置するパッドから見て、前記複数のパッドを通るパッド線から一方の側に４５°まで、また他方の側に４５°までの計９０°の範囲内に、出力端子を配置しない出力端子フリーゾーンを設けた、請求項１〜９のいずれかに記載の半導体装置。
  11. ボンディングワイヤで接続された、前記相対向する２辺に交差する前記半導体チップの辺である交差辺に沿うように配列された出力端子列の端子と、前記集約パッド列のパッドとを結ぶ直線が、平面的に見て、前記複数のパッドを通るパッド線と、およそ４５°の角度をなす、請求項１０に記載の半導体装置。
  12. 前記複数のパッドの端に位置するパッドから見て、前記複数のパッドを通るパッド線から一方の側に４５°まで、また他方の側に４５°までの計９０°の範囲内に、出力端子を２つ以下配置した、請求項１〜９のいずれかに記載の半導体装置。
  13. 半導体チップの上面の高さが、前記出力端子列の端子の上面と同じか、より低い、請求項１〜１２のいずれかに記載の半導体装置。
  14. 前記半導体装置は封止樹脂によって封止され、半導体チップの裏面がその封止樹脂から露出されている、請求項１〜１３のいずれかに記載の半導体装置。
  15. 前記半導体装置は封止樹脂によって封止され、前記半導体チップの裏面側に配置されたダイパッドがその封止樹脂から露出されている、請求項１〜１３のいずれかに記載の半導体装置。
  16. 前記半導体チップが、金属フレームおよび樹脂フレームのいずれかに搭載されている、請求項１〜１３のいずれかに記載の半導体装置。
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