JP4221572B2

JP4221572B2 - 過電流検出回路及び電池ユニット

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Publication number: JP4221572B2
Application number: JP2003013085A
Authority: JP
Inventors: 治川越; 泰博徳丸
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2003-01-22
Filing date: 2003-01-22
Publication date: 2009-02-12
Anticipated expiration: 2023-01-22
Also published as: TWI328325B; KR100975279B1; CN1518183A; TW200415835A; JP2004226185A; KR20040067807A

Description

【０００１】
【発明の属する技術分野】
本発明は、リチウムイオン電池等、充電可能な二次電池を保護する二次電池保護回路に関し、特に、当該二次電池保護回路に使用される遅延回路に関する。
【０００２】
【従来の技術】
一般に、この種の二次電池保護回路は、正極端子及び負極端子を備えた電池ユニット（電池パック）内に二次電池と共に収容され、使用の際には、電池ユニットの正極端子と負極端子との間には、カメラ等のデバイスが負荷として接続される。このように、電池ユニットに負荷が接続された場合、電池ユニット内の二次電池は、放電状態となり、負荷を駆動、動作させる。他方、電池ユニット内の二次電池を充電する際には、電池ユニットの正極端子と負極端子との間に充電器が接続されて、二次電池は充電状態となる。
【０００３】
ここで、電池ユニット内に収容される二次電池には、ニッケル−カドミウム電池、ニッケル−水銀電池、リチウムイオン電池等、種々の電池が各種のデバイスに応じて接続される。このうち、ニッケル−カドミウム電池及びニッケル水銀電池は、電池容量が０になるまで使った後に充電しないと、即ち、浅い放電・充電を繰り返すと、電池能力が低下すると言う特性を有している。このように、浅い放電・充電を繰り返すことによって電池能力が低下する効果をメモリー効果と呼ぶ。
【０００４】
一方、リチウムイオン電池は、上記したメモリー効果を持たず、二次電池として理想的であるが、放電しすぎて電池電圧が所定電圧よりも低くなってしまうと、電池の構成物質が変質し、過放電状態となって電池寿命が短くなってしまう。また、リチウムイオン電池では、充電器による充電中、満充電状態になっても電池電圧は上昇し続け、過充電状態になることがある。このように、過充電状態になると、リチウムイオン電池では、リチウム金属の析出により電極間ショートが発生するおそれがある。更に、リチウムイオン電池において正極端子と負極端子との間がショート状態になると、大きな放電電流が流れ、過電流状態になることがある。
【０００５】
電池ユニットに二次電池と共に組み込まれる二次電池保護回路、特に、リチウムイオン電池用の二次電池保護回路は、前述した過充電状態、過放電状態、及び、過電流状態を検出して、これらの状態がそれぞれ検出されると、充電電流及び放電電流を遮断することによって、二次電池を保護する機能を備えている。このため、二次電池保護回路は、過充電検出回路、過放電検出回路、及び、過電流検出回路を備えている。
【０００６】
一方、充電中或いは放電中に、短時間の間、電流或いは電圧が何らかの原因により一時的に大きく変動することがある。前述した短時間内の一時的な変動が生じても、実際には、過充電、過放電、或いは、過電流状態にはなっていないから、このような短時間における電流、電圧の変動によって、過充電検出回路、過放電検出回路、及び、過電流検出回路を不動作状態にしておく必要がある。このため、これら過充電検出回路、過放電検出回路、及び、過電流検出回路には、電流、電圧の短時間変動によっては保護動作を行わないようにするために、一定時間だけ、各検出回路を不動作状態、即ち、不感応状態にする不感応時間設定回路がそれぞれ設けられている。具体的には、これら不感応時間設定回路として、遅延回路が設けられており、上記した一定時間は遅延回路の遅延時間として設定されている。
【０００７】
これら二次電池保護回路の過充電検出回路、過放電検出回路、及び、過電流検出回路のうち、過電流検出回路に使用される遅延回路として、特願２００２−３０９４７０明細書に記載された遅延回路がある。提案された遅延回路は、過電流が検出されると、クロック発振器からのクロック信号のカウントを開始し、クロック信号を所定の値までカウントし、所定の値までカウントされても過電流が検出されていると、有効検出信号を出力する構成を有している。この場合、過電流検出回路は、電流ユニットに負荷として接続されるデバイスに流れる負荷電流を検出する抵抗に接続され、当該抵抗の両端電圧を過電流検出回路によって検出することにより、遅延時間を制御している。この構成では、過電流の検出信号に瞬時的な変動があっても、正確に所定の値までカウントすることができる。
【０００８】
図６を参照すると、従来、リチウムイオン電池等の二次電池を含む電池ユニット１１内に設けられる過電流検出回路１０の他の例が示されている。図示された電池ユニット１１は、出力端子として正極端子１０１と負極端子１０２とを備えており、当該正極端子１０１と負極端子１０２間には、放電時にカメラ等の負荷が接続され、充電時に充電器が接続される。
【０００９】
図示された電池ユニット１１は、過電流検出回路１０、リチウムイオン電池等の二次電池１１１、電流検出抵抗１１２、及び、放電制御スイッチ１１３のみによって特徴付けられているが、実際には、過電流検出回路１０のほかに、図示されない過放電検出回路及び過充電検出回路が電池ユニット１１内には設けられている。これら過充電検出回路及び過放電検出回路は説明を簡略化するために、図６では省略されている。
【００１０】
電池ユニット１１の正極端子１０１には、放電制御スイッチ１１３を構成するＰチャンネルＦＥＴのドレインが接続され、そのソースには、二次電池１１１のカソードが接続されている。一方、二次電池１１１のアノードと、負極端子１０２との間には、電流検出抵抗１１２が接続されており、当該電流検出抵抗１１２の両端には、過電流検出回路１０が接続されている。
【００１１】
具体的に説明すると、過電流検出回路１０は過電流検出部２０と、所定の遅延時間を設定された遅延回路２１とによって構成されており、過電流検出部２０は電流検出抵抗１１２の両端に接続され、当該電流検出抵抗１１２に流れる電流によって生じる電圧降下を過電流検出部２０によって検出している。
【００１２】
過電流検出部２０は、閾値電圧を基準電圧として設定された電圧比較器を有し、この電圧比較器において、電流検出抵抗１１２の両端における電圧降下を基準電圧と比較する。この例では、基準電圧よりも電流検出抵抗１１２の両端電圧降下が小さい場合、電圧比較器は論理“０”レベルの出力信号を遅延回路２１に出力し、他方、基準電圧よりも電流検出抵抗１１２の両端電圧降下が大きくなると、過電流であると判定し、論理“１”レベルの出力信号を遅延回路２１に出力する。
【００１３】
ここで、電池ユニット１１の正極端子１０１と負極端子１０２間に、負荷が接続され、二次電池１１１が放電している状態にあるものとする。この状態では、過電流検出部２０は、論理“０”レベルの出力信号を遅延回路２１に出力しており、放電制御スイッチ１１３を構成しているＰチャンネルＦＥＴには、遅延回路２１から低レベル信号が供給されている。この結果、過電流が検出されない状態では、放電制御スイッチ１１３はオン状態にある。
【００１４】
一方、負荷に流れる電流が大きくなり、電流検出抵抗１１２の両端における電圧降下が閾値を超えると、過電流検出部２０は高レベル信号を出力信号として遅延回路２１に出力する。遅延回路２１は、所定の遅延時間の経過した時点においても、過電流検出部２０から高レベル信号が与えられている場合、高レベル信号を放電制御スイッチ１１３に出力することにより、放電制御スイッチ１１３をオフ状態にし、この結果、放電は停止する。
【００１５】
このように、遅延回路２１は、過電流状態が所定の遅延時間継続したことを監視する動作を行っている。この遅延回路２１を設けることにより、所定の遅延時間に満たない時間だけ、一時的に過電流状態が生じても、遅延回路２１は、高レベル信号を放電制御スイッチ１１３に出力しない。言い換えれば、過電流状態が所定の遅延時間継続した場合にのみ、放電制御スイッチ１１３は、オフ状態となる。この構成では、過電流状態が短時間継続しても、放電制御スイッチ１１３はオフ状態とはならないため、一時的に生じる過電流が誤って検出されるのを防止できる。
【００１６】
【特許文献１】
特願２００２−３０９４７０明細書
【００１７】
【発明が解決しようとする課題】
この種、電池ユニットに負荷として接続されるデバイス負荷は、デバイスの動作時と不動作時との間で大きく変動し、この結果、放電状態で負荷に流れる電流も大きく変動する傾向にあり、極端な場合、正極端子と負極端子との間がショートすることもある。
【００１８】
図６に示された電流検出抵抗１１２の抵抗値は、電流検出抵抗１１２による損失が抑えられているため、放電制御スイッチ１１３による損失が問題になるものと予測される。他方、図６に示されている遅延回路における遅延時間は、負荷電流の大小に関係無く一定である。このように、一定の遅延時間を有する遅延回路を使用した場合、一定の遅延時間内には、大きな負荷電流が、瞬間的に、電池ユニットの放電制御スイッチ１１３を構成するＦＥＴに流れる。この結果、当該スイッチ１１３を構成するＦＥＴに悪影響が生じてしまい、場合によってはＦＥＴの破壊を招くこともある。
【００１９】
上記した点を図７を参照して、具体的に説明する。図７には、図６に示された過電流検出回路１０の特性が示されており、図７において、横軸は、電流検出抵抗１１２に流れる電流Ｉをあらわし、縦軸は遅延回路２１における遅延時間Ｔをあらわしている。図からも明らかな通り、電流検出抵抗１１２に流れる電流Ｉが設定電流レベルＩｄを超えると、遅延回路２１は一定の遅延時間Ｔｄだけ、過電流検出部２０の出力を遅延させる特性を有している。尚、電流検出抵抗１１２に流れる電流Ｉは、実際には、過電流検出部２０において、電流検出抵抗１１２の両端電圧に変換され、当該両端電圧が閾値電圧と比較される。
【００２０】
図示された特性を有する過電流検出回路１０を使用した場合、電流検出抵抗１１２に一時的に設定電流レベルＩｄを超える電流が流れ、一定の遅延時間内に、元の正常な電流レベルに戻ると、放電制御スイッチ１１３は、遅延回路２１の出力により一定の遅延時間内においてオン状態に維持されている。このため、放電制御スイッチ１１３には大きな負荷電流が流れ、この結果、放電制御スイッチ１１３を構成するＦＥＴは破壊してしまうことがある。
【００２１】
一方、前述した特願２００２−３０９４７０明細書に記載された遅延回路のように、クロック発振器からのクロックをカウンタによりカウントする形式の遅延回路では、カウンタのカウント値を複数設定しておくことにより、不感応時間をディジタル的に段階的に変化させ得るものと思われる。しかしながら、このように、ディジタル的に不感応時間を変化させる遅延回路では、負荷電流に応じてリアルタイムに遅延時間を変化させることはできない。このため、ショート等のように、急激に負荷電流が変化した場合、前述した遅延回路は、この変化に追随できず、放電制御スイッチを構成する素子の破壊を防止できない。
【００２２】
本発明の目的は、瞬間的に、且つ、急激に電流が変化した場合にも、電池ユニット内の内部素子の破壊を防止できる過電流検出回路を提供することである。
【００２３】
本発明の他の目的は、急激な電流変動が生じても、放電制御スイッチの破壊を防止できる過電流検出回路を備えた電池ユニットを提供することである。
【００２４】
本発明の更に他の目的は、負荷電流に応じて遅延特性を連続的に変化させることができる遅延回路を提供することである。
【００２５】
【課題を解決するための手段】
本発明の第１の態様によれば、一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗を備えた電池ユニットに設けられた過電流検出回路において、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記放電制御スイッチを構成するFETのドレイン、ソース間のオン抵抗の両端で生じる電圧降下を監視する監視手段と、前記オン抵抗に流れる電流による前記オン抵抗間の電圧降下が所定の電圧以上になると、前記オン抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有し、前記放電制御スイッチを構成するFETのゲートに接続されたアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続されていることを特徴とする過電流検出回路が得られる。
【００２６】
本発明の第２の態様によれば、前記監視手段は、前記放電制御スイッチの両端に接続され、前記オン抵抗による電圧降下に応じた電流を出力する差動回路によって構成され、他方、前記アナログ遅延部は、前記差動回路からの電流によって、電流制御される電流源と、該電流源に直列に接続されたキャパシタと、当該電流源とキャパシタとの共通接続点における電圧を予め定められた電圧と比較する比較回路とを有することを特徴とする過電流検出回路が得られる。
【００２８】
本発明の第３の態様によれば、一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗と、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記放電制御スイッチを構成するFETのドレイン、ソース間のオン抵抗の両端で生じる電圧降下を監視する監視手段と、前記オン抵抗に流れる電流による前記オン抵抗間の電圧降下が所定の電圧以上になると、前記オン抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有するアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続されていることを特徴とする電池ユニットが得られる。
【００２９】
本発明の第４の態様によれば、一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗を備えた電池ユニットに設けられた過電流検出回路において、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記電流検出抵抗の両端で生じる電圧降下を監視する監視手段と、前記電流検出抵抗に流れる電流による前記電圧降下が設定された電圧以上になると、前記電流検出抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有するアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続され
ていることを特徴とする過電流検出回路が得られる。
【００３１】
【発明の実施の形態】
図１を参照すると、本発明の一実施形態に係る電池ユニット１１ａの概略構成が示されている。図１に示された電池ユニット１１ａは、過電流検出回路２０ａとして、放電制御スイッチ１１３のオン抵抗による電圧降下を検出する機能を有する電圧検出機能付遅延回路２５を使用している点で、図６の過電流検出回路２０と相違している。図１に示されているように、電圧検出機能付遅延回路２５は、ＰチャンネルＦＥＴによって構成される放電制御スイッチ１１３の入出力端子（即ち、ＰチャネルＦＥＴのソース、ドレイン）に接続され、当該ＰチャンネルＦＥＴのオン抵抗による電圧降下を検出し、当該電圧降下に応じて遅延時間をアナログ的に、即ち、連続的に変化させる特性を備えている。
【００３２】
図２をも参照すると、図１に示された電圧検出機能付遅延回路２５の特性が示されており、横軸は放電制御スイッチ１１３に流れる電流Ｉ、縦軸は電圧検出機能付遅延回路２５の遅延時間をあらわしている。図２からも明らかな通り、放電制御スイッチ１１３に流れる電流Ｉが設定された電流レベルＩｆを超えると、当該遅延回路２５は過電流検出部２０ａの出力を所定の遅延時間Ｔｄだけ遅延させる状態になる。更に、電流Ｉが大きくなると、電圧検出機能付遅延回路２５の遅延時間は、電流Ｉレベルの増加に応じて、ＴｄからＴａまで、アナログ的に、即ち、連続的に短くなる。このような特性を有する電圧検出機能付遅延回路２５を使用することにより、短時間に瞬間的に大きな電流Ｉが放電制御スイッチ１１３に流れた場合、極めて短い遅延時間後、放電制御スイッチ１１３をオフ状態にすることができ、この結果、放電スイッチ１１３を構成するＦＥＴの破壊を防止できる。
【００３３】
図１に示された放電制御スイッチ１１３を構成するＰチャンネルＦＥＴは、正極端子１０１に接続されたドレイン、二次電池１１１のカソードに接続されたソース、及び、電圧検出機能付遅延回路２５に接続されたゲートを備え、電流検出抵抗１１２は負極端子１０２に接続されている。
【００３４】
一方、放電制御スイッチ１１３をＮチャンネルＦＥＴで構成する場合、負極端子１０２にソースを接続し、ドレインを二次電池１１１のアノードに接続するように構成すると共に、ゲートに対して図１とは逆極性の信号を与えるように構成すれば良い。また、この場合、電流検出抵抗１１２は、正極端子１０１と二次電池１１１のカソードとの間に接続される。この構成自体は知られているので、ここでは、詳述しない。
【００３５】
次に、図３を参照して、図１に示された電圧検出機能付遅延回路２５の具体的構成について説明する。図示された電圧検出機能付遅延回路２５は、ＰチャンネルＦＥＴによって構成された放電制御スイッチ１１３の入出力端子間のオン抵抗による電圧降下を監視する監視回路として、差動回路２５１を有している。即ち、差動回路２５１はＰチャンネルＦＥＴのソース、ドレインとの間に接続され、当該ＦＥＴのオン抵抗を流れる電流によって生じる電圧降下を監視し、監視された電圧を電流に変換して、遅延部に出力している。図３に示された遅延部は、図２に示すようなアナログ的な遅延特性を有しているため、ここでは、アナログ遅延部と呼ぶ。ここで、ＰチャンネルＦＥＴのソース及びドレインの電圧をそれぞれＶｃｃ及びＣＳとする。
【００３６】
図示されたアナログ遅延部は、差動回路２５１から与えられる電流によって電流制御される電流源２５２を備えている。当該電流源２５２には、直列にキャパシタ２５３の一端が接続され、キャパシタ２５３の他端は接地されている。また、電流源２５２とキャパシタ２５３との共通接続点は、比較回路２５４の一方の入力端子に接続されて、当該比較回路２５４の他方の入力端子には、予め定められた電圧を供給する電圧源２５５が接続されている。この構成では、電流源２５２からの電流によってキャパシタ２５３が充電され、このため、比較回路２５４の一方の入力端子の電圧は、電流源２５２の電流に応じて上昇する。
【００３７】
ここで、放電制御スイッチ１１３を流れる電流が急激に増加した場合、差動回路２５１の電流も急激に増加し、結果的に電流源２５２からキャパシタ２５３に供給される電流も急激に増加する。したがって、キャパシタ２５３の電圧は、急速に上昇して電圧源２５５の電圧を短時間で超えてしまい、比較回路２５４からは、短時間の間に出力信号が出力される。
【００３８】
比較回路２５４の出力信号及び過電流検出部の出力信号に応じて、放電制御スイッチ１１３をオフ状態にするように構成しておけば、当該放電制御スイッチ１１３は短時間の間に、オン状態からオフ状態に切り替えられ、短い遅延時間を有する遅延回路を構成できる。
【００３９】
一方、放電制御スイッチ１１３を流れる電流が緩慢に増加した場合、差動回路２５１の電流もゆっくり増加し、電流源２５２からキャパシタ２５３に供給される電流も徐徐に増加する。したがって、キャパシタ２５３の電圧もゆっくり上昇するから、電圧源２５５に設定された電圧を超えるために比較的長い時間がかかる。この結果として、図２に示すような電流Ｉ、遅延時間Ｔ特性が得られる。
【００４０】
図４を参照すると、図３に示された電流源２５２の具体的な構成例が示されている。図４に示されているように、電流源２５２は、差動回路２５１からの出力に応じた電流を供給する電流源回路３１と、ＰＮＰトランジスタＴｒ１、Ｔｒ２、Ｔｒ３によって構成された第１のカレントミラー回路、及び、ＮＰＮトランジスタＴｒ４、Ｔｒ５によって構成された第２のカレントミラー回路とを備えている。トランジスタＴｒ１、Ｔｒ２、及び、Ｔｒ３のエミッタには、それぞれ抵抗が接続され、当該抵抗を介して、Ｖｃｃ、ＣＳ、及び、Ｖｃｃの電圧が与えられている。
【００４１】
差動回路２５１からの出力信号に応じた電流が電流源回路３１から第１のカレントミラー回路に供給されると、トランジスタＴｒ１に流れる電流に比例した電流がトランジスタＴｒ２、Ｔｒ３に流れる。また、トランジスタＴｒ２、Ｔｒ３は第２のカレントミラー回路（Ｔｒ４、Ｔｒ５）に接続されているから、当該トランジスタＴｒ２、Ｔｒ３には互いに比例した電流が流れる。この結果、トランジスタＴｒ３とＴｒ５の共通接続点に接続されたキャパシタ２５３は、差動回路２５１の出力信号に対応した電流で充電される。
【００４２】
図５を参照して、本発明の他の実施形態に係る電池ユニット１１ｂを説明する。図示された電池ユニット１１ｂの過電流検出回路１０ｂは、図１と同様な構成を備えた過電流検出部２０ａと、当該過電流検出部２０ａに接続されると共に、電流検出抵抗１１２の両端に接続された電圧検出機能付遅延回路２５ａとを有している。このように、図示された電圧検出機能付遅延回路２５ａには、電流検出抵抗１１２の両端電圧も与えられる点以外、図１に示された電池ユニット１１ａと同様な構成を備えている。図５に示された電圧検出機能付遅延回路２５ａは、図３に示された回路２５と同様な構成を備え、差動回路２５１の２つの入力端子を電流検出抵抗１１２の両端に接続すれば良い。
【００４３】
上記した実施の形態は、主にリチウムイオン電池を二次電池として使用した場合について説明したが、本発明は何等これに限定されることなく、ニッケル−カドミウム電池、ニッケル−水銀電池等にも適用できる。
【００４４】
【発明の効果】
本発明によれば、ＦＥＴ或いは電流検出抵抗の両端における電圧降下に応じて、遅延時間をアナログ的に可変することにより、極めて短時間内に生じる急激な電流変化によって、ＦＥＴに大電流が流れるのを防止することができ、ディジタル的に遅延時間を変化させる場合に比較して、過電流を高速で検出して、ＦＥＴの破壊を防止できると言う利点がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電池ユニットの構成を説明するためのブロック図である。
【図２】図１に示された電池ユニットに含まれる電圧検出機能付遅延回路の特性を示す図である。
【図３】図１に示された電圧検出機能付遅延回路の一部の構成を具体的に示す回路図である。
【図４】図３に示された回路の一部を詳細に説明する回路図である。
【図５】本発明の他の実施形態に係る電池ユニットの構成を示すブロック図である。
【図６】従来の電池ユニットの構成を説明するブロック図である。
【図７】図６に示された過電流検出回路の特性を説明する図である。
【符号の説明】
１０、１０ａ、１０ｂ過電流検出回路
１１、１１ａ、１１ｂ電池ユニット
１１１二次電池
１１２電流検出抵抗
１１３放電制御スイッチ
１０１正極端子
１０２負極端子
２０過電流検出部
２１遅延回路
２５、２５ａ電圧検出機能付遅延回路

Claims

一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗を備えた電池ユニットに設けられた過電流検出回路において、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記放電制御スイッチを構成するFETのドレイン、ソース間のオン抵抗の両端で生じる電圧降下を監視する監視手段と、前記オン抵抗に流れる電流による前記オン抵抗間の電圧降下が所定の電圧以上になると、前記オン抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有し、前記放電制御スイッチを構成するFETのゲートに接続されたアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続されていることを特徴とする過電流検出回路。
請求項１において、前記監視手段は、前記放電制御スイッチの両端に接続され、前記オン抵抗による電圧降下に応じた電流を出力する差動回路によって構成され、他方、前記アナログ遅延部は、前記差動回路からの電流によって、電流制御される電流源と、該電流源に直列に接続されたキャパシタと、当該電流源とキャパシタとの共通接続点における電圧を予め定められた電圧と比較する比較回路とを有することを特徴とする過電流検出回路。
一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗と、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記放電制御スイッチを構成するFETのドレイン、ソース間のオン抵抗の両端で生じる電圧降下を監視する監視手段と、前記オン抵抗に流れる電流による前記オン抵抗間の電圧降下が所定の電圧以上になると、前記オン抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有するアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続されていることを特徴とする電池ユニット。
一対の入出力端子、二次電池、前記一対の入出力端子の一方の端子と前記二次電池の一方の電極との間に、ドレイン及びソースを接続されたFETによって構成された放電制御スイッチ、前記一対の入出力端子の他方の端子と前記二次電池の他方の電極との間に接続された電流検出抵抗を備えた電池ユニットに設けられた過電流検出回路において、前記電流検出抵抗の両端に接続され、当該電流検出抵抗の両端電圧を所定の基準電圧と比較し、比較結果を出力する過電流検出部と、前記電流検出抵抗の両端電圧が前記基準電圧を超えたことをあらわす信号が前記比較結果として与えられると、当該比較結果を所定の遅延時間だけ遅延させ、当該所定の遅延時間以上、前記両端電圧が前記基準電圧を超えている場合、前記放電制御スイッチをオフにする遅延回路とを有し、
前記遅延回路は、前記電流検出抵抗の両端で生じる電圧降下を監視する監視手段と、前記電流検出抵抗に流れる電流による前記電圧降下が設定された電圧以上になると、前記電流検出抵抗に流れる電流が大きくなるにしたがって遅延時間が前記所定の遅延時間からアナログ的に減少する特性を有するアナログ遅延部を有し、
前記アナログ遅延部は、
前記監視手段に接続された電流源と、当該電流源に直列に接続されたキャパシタと、前記電流源と前記キャパシタの共通接続点と、所定の電圧を供給する電圧源に接続された比較回路とを有し、
前記電流源は、
前記監視手段からの出力信号に応じた電流を供給する電流源回路と、前記電流源回路に接続された第１のカレントミラー回路と、前記第１のカレントミラー回路と前記キャパシタに接続された第２のカレントミラー回路とを備え、
前記比較回路は前記放電制御スイッチを構成するFETのゲートに接続され
ていることを特徴とする過電流検出回路。