JP4219949B2 - 同期メモリ装置 - Google Patents
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Description
(1)クロック周期>データ・ツー・クロック信号のセットアップ時間+データ・ツー・クロック信号の保持時間+クロック・データ・スキュー
クロック・データ・スキューを低減する従来技術の方式の1つを図1に示す。単一のクロック源を使用するのでなく複数のクロック源が使用されている。すなわち、調和された多数のクロック線が単一のクロック・ジェネレータに結合されている。クロック線は、クロック線長が長いにもかかわらず、クロック信号がほとんど同じ時点に各装置に到着するように調和されている。したがって、図のバス・システムはバスの伝搬遅延とクロック・ツー・データ・スキューとクロック・ツー・データ保持時間とを加算した値以上であるクロック周期によって動作しなければならない。
本発明の他の目的は、クロック及びデータのタイミング・エラーを低減しながらデータの高速クロッキングを可能にすることである。
本発明の他の目的は、クロック・データ・スキューを最小限に抑えて比較的長い双方向データ・バスをもつバス・システムでのエラーを回避することである。本発明の他の目的は、クロック・データ・スキューを最小限に抑えて比較的長いクロック線をもつバス・システムでのエラーを回避することである。
本発明の他の目的は、クロック・データ・スキューを最小限に抑えて比較的高い速度のバスを有するコンピュータ・システムでのエラーを回避することである。
本発明の他の目的は、バスの速度がクロック線長やバス長によって制限されるのを回避することである。
本発明の他の目的は、クロック・データ・スキューが低減され、あるいはまったくない同期バス・システムを提供することである。
本発明の他の目的は、比較的長いバスをもつ高速バス・システムでの複雑なクロックの必要性をなくすことである。
本発明の他の目的は、高速同期データ・バスを提供することである。
本発明の他の目的は、バス上の装置間に一定待ち時間プロトコルを適応させる同期データ・バスを提供することである。
本発明の他の目的は、複数のマスタ装置に適応するデータ・バスを提供することである。
本発明の他の目的は、クロック同期がバス長から独立したデータ・バスを提供することである。
本発明の他の目的、特徴、及び利点は、以下の添付の図面及び詳細な説明から明らかになろう。
ラッチ200および202は全体的にラッチ158に対応する。2つのラッチは、タイミングの危険を回避しながらRCLKドメインとTCLKドメインの間でデータを転送するために使用される。
(2)待ち時間=2*(マスタ・スレーブ間信号伝搬遅延)+スレーブ・アクセス遅延
第2式の2つの項の内、バス・システム100内では信号伝搬遅延だけが可変である。すべての装置が同じであると仮定すると、アクセス遅延はすべてのスレーブ装置に対して同じである。これに対して、バス・システム100での伝搬遅延は折返しに対する装置の位置とクロック線の長さに応じて変動する可能性がある。したがって、待ち時間は、同期回路150が存在する場合、マスタ・ツー・スレーブ伝搬遅延の2倍だけ変動する恐れがある。
104,106,108,110 スレーブ装置; 120 データ・バス;
134 クロック線; 136,138 クロック線セグメント;
137 クロック線折り返し部; 152 位相比較器; 154 遅延要素;156 マルチプレクサ
Claims (23)
- ダイナミック・ランダム・アクセス・メモリ装置と通信する装置であって、
第1のデータを、該第1のデータと共に進行する受信クロックを使用して、前記ダイナミック・ランダム・アクセス・メモリ装置から受信する受信部であって、前記第1のデータが、前記受信クロックの2倍の周波数で受信されるように、前記受信クロックを基準とするデュアル・エッジ転送に従って受信される受信部と、
第2のデータを、該第2のデータが送信クロックと共に進行するように、前記ダイナミック・ランダム・アクセス・メモリ装置に送信する送信部であって、前記第2のデータが、前記送信クロックの2倍の周波数で送信されるように、前記送信クロックを基準とするデュアル・エッジ転送に従って送信される送信部と、を備える装置。 - 前記ダイナミック・ランダム・アクセス・メモリ装置に結合された第1のクロック線セグメントから前記受信クロックを受信する受信クロック入力と、
前記ダイナミック・ランダム・アクセス・メモリ装置に結合された第2のクロック線セグメントから前記送信クロックを受信する送信クロック入力と、
をさらに備える請求項1に記載の装置。 - 動作中において、
前記第1のクロック線セグメントを進行する前記受信クロックが前記デバイスを通過した時点で、外部データ線から前記受信部に前記第1のデータが転送され、
前記第2のクロック線セグメントを進行する前記送信クロックが前記デバイスを通過した時点で、前記送信部から前記外部データ線に前記第2のデータが転送される、請求項2に記載の装置。 - 前記受信クロックが前記第1及び第2のクロック線セグメントを繋ぐ折り返し部を通って進行する前記送信クロックから生じる前記送信クロックの遅延したクロックである、請求項2又は3に記載の装置。
- 前記送信部が前記第2のデータの送信に使用する内部送信クロックを発生する位相ロックループ回路をさらに備える、請求項1乃至4の少なくとも1項に記載の装置。
- 前記送信部が前記第2のデータの送信に使用する内部送信クロックを発生する遅延ロックループ回路をさらに備える、請求項1乃至4の少なくとも1項に記載の装置。
- 前記受信クロックは少なくとも250MHzの周波数を有する、請求項1乃至6の少なくとも1項に記載の装置。
- ダイナミック・ランダム・アクセス・メモリ装置と通信する装置の動作方法であって、
受信クロックを受信することと、
前記受信クロックを使用して、前記受信クロックの2倍の周波数で受信されるように前記受信クロックを基準とするデュアル・エッジ転送に従って受信され、かつ前記受信クロックに対して一定の位相関係を有するように前記受信クロックと共に進行する第1のデータを受信することと、
送信クロックの2倍の周波数で送信されるように前記送信クロックを基準とするデュアル・エッジ転送に従って送信される第2のデータを、前記送信クロックに対して一定の位相関係を有するよう前記送信クロックと共に進行するように送信することと、
を備える動作方法。 - 前記送信クロックを受信することと、
前記送信クロックを使用して内部クロック信号を発生することと、をさらに備え、前記第2のデータを送信することは、前記内部クロック信号を使用して前記第2のデータを送信することをさらに備える、請求項8に記載の方法。 - 前記第1のデータを受信することは、第1のクロック線セグメントを進行する前記受信クロックが前記デバイスを通過した時点で前記第1のデータを受信することをさらに備え、
前記第2のデータを送信することは、第2のクロック線セグメントを進行する前記送信クロックが前記デバイスを通過した時点で前記第2のデータを送信することをさらに備える、請求項8又は9に記載の方法。 - 前記受信クロックは、前記第1及び第2のクロック線セグメントを繋ぐ折り返し部を通って進行する前記送信クロックから生じる前記送信クロックの遅延したクロックである、請求項10に記載の方法。
- 位相ロックループ回路を使用して内部送信クロックを発生することをさらに備え、前記第2のデータを送信することは、前記内部送信クロックを使用して前記第2のデータを送信することを備える、請求項8乃至11の少なくとも1項に記載の方法。
- 遅延ロックループ回路を使用して内部送信クロックを発生することをさらに備え、前記第2のデータを送信することは、前記内部送信クロックを使用して前記第2のデータを送信することを備える、請求項8乃至11の少なくとも1項に記載の方法。
- データバスと、
前記データバスに結合されたメモリ装置であって、
前記データバスに結合され、前記データバスから第1のデータを受信する受信 部であって、前記第1のデータが第1の信号の2倍の周波数で受信されるよう に該第1の信号を基準とするデュアル・エッジ転送に従って受信される受信部 と、
前記データバスに結合され、第2のデータが第2の信号と共に進行するように 前記第2のデータを前記データバスに送信する送信部と、を含むメモリ装置と 、
前記データバスに結合され、前記メモリ装置と通信する装置であって、
前記第1のデータが前記第1の信号と共に進行するように前記メモリ装置に前 記第1のデータを送信する送信部と、
前記第2の信号を使用して前記第2のデータを受信する受信部であって、前記 第2のデータが前記第2の信号の2倍の周波数で受信されるように前記第2の 信号を基準とするデュアル・エッジ転送に従って受信される受信部と、を含む 装置と、
を備えるシステム。 - 前記第1の信号がクロック信号であり、前記第2の信号がクロック信号である、請求項14に記載のシステム。
- 前記第1の信号が進行する、前記メモリ装置及び前記装置に結合された第1のクロック線セグメントと、
前記第2の信号が進行する、前記メモリ装置及び前記装置に結合された第2のクロック線セグメントと、
をさらに備える請求項14又は15に記載のシステム。 - 動作中において、
前記第1のデータは、前記第1のクロック線セグメントを進行する前記第1の信号が前記メモリ装置を通過した時点で、前記データバスから前記メモリ装置の受信部に転送され、
前記第2のデータは、前記第2のクロック線セグメントを進行する前記第2の信号が前記装置を通過した時点で、前記装置の送信部から前記データバスに転送される、請求項16に記載のシステム。 - 前記第1のクロック線セグメント及び前記第2のクロック線セグメントに結合された折り返し部をさらに備え、前記第1の信号は、前記折り返し部を通って進行する前記第2の信号から生じる前記第2の信号の遅延した信号である、請求項17に記載のシステム。
- 前記第1の信号は、少なくとも250MHzの周波数を有するクロック信号である、請求項14乃至17の少なくとも1項に記載のシステム。
- 前記メモリ装置は、前記第2のデータを前記第2の信号と同期させる同期回路をさらに備える、請求項14乃至19の少なくとも1項に記載のシステム。
- 前記同期回路は、前記第1の信号と前記第2の信号との位相差を検出する位相比較器を含む、請求項20に記載のシステム。
- 前記同期回路は、前記第1の信号と前記第2の信号との位相差に基づいて前記第2のデータの送信を選択的に遅延させることにより、前記第2のデータを前記第2の信号と同期させる、請求項21に記載のシステム。
- 前記第1の信号及び前記第1のデータは一定の位相関係を持って共に進行し、
前記第2の信号及び前記第2のデータは一定の位相関係を持って共に進行する、請求項14乃至21の少なくとも1項に記載のシステム。
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