KR100222041B1 - 신호 처리 장치 - Google Patents

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Abstract

본 발명은 신호 처리 장치를 공개한다. 본 발명은 제1종단측에서 중간점을 지나 제2종단측으로 클록 신호를 전송하는 클록 전송 라인과; 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 시스템 클록 신호가 동기되도록 소정클록 신호를 발생시켜 상기 클록 전송 라인의 제1종단에 공급하는 동기수단과; 상기 클록 전송 라인의 제1종단에 공급되는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한다. 본 발명은 종래 기술의 신호 처리 장치 보다 훨씬 높은 동작 주파수에서 마스터와 슬레이브들간의 데이터 전송이 가능해지는 효과가 있다.

Description

신호 처리 장치
본 발명은 신호 처리 장치에 관한 것으로서, 특히 마스터(master)와 복수개의 슬레이브들(slave)이 서로 데이터를 주고받아 처리하는 신호 처리 장치에 관한 것이다.
최근, CPU(Central Processing Unit)의 동작 속도는 수십배 이상 빨라진 반면 메인 메모리로 쓰이는 디램(DRAM)의 동작 속도 증가는 불과 10배에도 못 미치게 되어, 시스템 내에서 CPU와 디램 사이의 데이터 전송 속도 차이는 시스템의 성능향상에 장애로 등장하게 되었다.
이런 장애를 해결하기 위하여 디램의 데이터 전송 능력을 극대화시키는 싱크로너스 디램(synchronous DRAM)이 개발되었으나, 실제 시스템에서는 싱크로너스 디램이 스펙(spec.)에 명기된 동작 주파수보다 훨씬 낮은 동작 주파수로 사용되고 있다. 실제 시스템에서 싱크로너스 디램의 동작주파수가 낮게 사용되고 있는 가장 큰 이유 중 하나는 현재 싱크로너스 디램이 오직 하나의 클록 입력에 의해 동작되도록 설계되어 있어, 리드와 라이트시 싱크로너스 디램과 싱크로너스 디램 컨트롤러(이하, 컨트롤러라 함)의 데이터 전송 라인에서의 데이터와 클록 전송 라인에서의 클록 신호간에 전송 라인의 전파 지연에 의한 시간 불일치가 발생하기 때문이다.
제1도는 종래 기술의 일례에 의한 신호 처리 장치의 구성 블록도로서, 상기 신호 처리 장치는 클록 소스(CLOCK source)와, 명령과 클록 소스 신호에 응답하여 클록 신호(CLOCK)를 발생시키는 컨트롤러(CONTROLLER)와, 클록 신호(CLOCK)와 명령(COMMAND)에 응답하여 데이터를 리드 또는 라이트하는 복수개의 메모리들(M1Mn)로 구성된다. 여기서, 컨트롤러(CONTROLLER)와 복수개의 메모리들(M1Mn)은 마스터와 슬레이브의 관계에 있다.
제2도는 종래 기술의 또 다른 예에 의한 신호 처리 장치의 구성 블록도로서, 상기 신호 처리 장치는 클록 소스(CLOCK Source)와, 클록 소스에서 발생되는 클록 신호(CLOCK)에 응답하여 명령(COMMAND)을 발생시키는 컨트롤러(CONTROLLER)와, 상기 클록 신호(CLOCK)와 명령(COMMAND)에 응답하여 데이터를 리드 또는 라이트하는 복수개의 메모리들(M1Mn)로 구성된다.
상기에서 제1도에 도시된 신호 처리 장치는 클록 소스(CLOCK source)가 컨트롤러(CONTROLLER)측에 위치하고, 제2도에 도시된 신호 처리 장치는 클록 소스(CLOCK source)가 마지막에 위치한 메모리(Mn)측에 위치하고 있으며, 클록 신호(CLOCK)와 명령(COMMAND)은 단방향 전송 라인(버스)에 의해 전송되고, 데이터(DATA)는 양방향 전송 라인(버스)에 의해 전송된다.
한편, 제1도에 도시된 신호 처리 장치에 허용되는 클록 신호의 최소 주기 tCCmin은 다음 수학식 1과 같다.
상기 수학식 1에서 tSACmax_memory는 싱크로너스 디램(M1Mn)에서 클록 신호(CLOCK)의 입력으로부터 데이터(DATA)가 데이터 전송 라인 상에 출력되는데 소요되는 시간이고, tS_controller는 컨트롤러(CONTROLLER)의 셋업 시간이고, tF는 컨트롤러(CONTROLLER)로부터 가장 멀리 위치한 싱크로너스 디램(Mn)까지 데이터(DATA)가 데이터 전송 라인을 통해 전파 지연하는데 소용되는 전송 시간이다.
예를 들어, tSACmax_memory=6ns, tS_controller=1ns, tF=3ns인 경우 허용되는 클록 신호(CLOCK)의 최소 주기는 13ns이다. 즉, 제1도에 도시된 신호 처리 장치의 최대 동작 주파수는 77MHz를 초과할 수 없다.
아울러, 제2도에 도시된 신호 처리 장치에 허용되는 클록 신호의 최소 주기 tCCmin은 다음 수학식 2와 같다.
상기 수학식 2에서 tSACmax_controller는 컨트롤러(CONTROLLER)에서 클록 신호(CLOCK)의 입력으로부터 데이터(DATA)가 데이터 전송 라인 상에 출력되는 시간이고, tS_memory는 싱크로너스 디램(M1Mn)의 셋업 시간이고, tF는 컨트롤러(CONTROLLER)로부터 가장 멀리 위치한 싱크로너스 디램(Mn)까지 데이터(DATA)가 데어터 전송 라인을 통해 전파하는데 소요되는 전송 시간이다.
예를 들어, tSACmax_controller=5ns, tS_memory=1ns, tF=3ns인 경우 허용되는 클록 신호(CLOCK)의 최소 주기는 12ns이다. 즉, 제2도에 도시된 신호 처리 장치의 최대 동작 주파수는 83MHz를 초과할 수 없다.
따라서, 종래 기술에 의한 신호 처리 장치는 컨트롤러와 메모리가 각각 100MHz이상의 동작 주파수에 동작할 수 있어도 실제 시스템에서는 그 보다 훨씬 낮은 주파수로 동작하기 때문에 컨트롤러와 메모리간의 데이터 전송 효율이 떨어지는 문제점이 있었다.
본 발명은 상기 같은 문제점을 해결하기 위하여 안출된 것으로서, 클록 전송 라인이 2개가 되도록 하여 마스터와 슬레이브가 최대한 높은 동작 주파수에서 동작할 수 있도록 된 신호 처리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 의한 신호 처리 장치는 제1종단과 제2종단 사이의 중간점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으로 클록 신호를 전송하는 클록 전송 라인과; 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 시스템 클록 신호가 동기되도록 소정 클록 신호를 발생시켜 상기 클록 전송 라인의 제1종단에 공급하는 동기수단과; 상기 동기수단에 의해 상기 클록 전송 라인의 제1종단에 공급되는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 한다.
또한, 본 발명의 신호 처리 장치는 제1종단과 제2종단 사이의 중간점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으로 클록 신호를 전송하는 클록 전송 라인과; 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 시스템 클록 신호가 동기되도록 소정클록 신호를 발생시켜 상기 클록 전송 라인의 제1종단에 공급하고, 상기 클록 전송 라인의 제1종단에 공급하는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 한다.
또한, 본 발명의 신호 처리 장치는 제1종단과 제2종단 사이의 중점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으로 클록 신호를 전송하는 클록 전송 라인과; 시스템 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 한다.
제1도는 종래 기술의 일례에 의한 신호 처리 장치의 구성 블록도.
제2도는 종래 기술의 또다른 예에 의한 신호 처리 장치의 구성 블록도.
제3도는 본 발명의 제1실시예에 의한 신호 처리 장치의 구성 블록도.
제4도는 본 발명의 제2실시예에 의한 신호 처리 장치의 구성 블록도.
제5도는 본 발명의 제1및 제2실시예에 의한 신호 처리 장치의 리드 동작을 설명하기 위한 파형도.
제6도는 본 발명의 제3실시예에 의한 신호 처리 장치의 구성 블록도이다.
아하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제3도는 본 발명의 제1실시예에 의한 신호 처리 장치의 구성 블록도로서, 상기 신호 처리 장치는 제1종단(B)과 제2종단(H) 사이의 중간점 (E)을 기준으로 상기 제2종단(H)의 방향이 상기 제1종단(B)측으로 돌려져서 상기 제2종단(H)이 상기 제1종단(B)에 인접하여 배치되며, 상기 제1종단(B)측에서 상기 중간점(E)을 지나 상기 제2종단(H)측으로 클록 신호를 전송하는 클록 전송 라인(10)과; 상기 클록 전송 라인(10)의 제2종단(H)에서 출력되는 클록 신호(RCLOCK)와 시스템 클록 신호(System CLOCK)가 동기되도록 소정 클록 신호를 발생시켜 상기 클록 전송 라인(10)의 제1종단(B)에 공급하는 위상 동기 루프(PLL : Phased Locked Loop, 20)와; 상기 위상 동기 루프(20)에 의해 상기 클록 전송 라인(10)의 제1종단(B)에 공급되는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호(System CLOCK)에 동기되어 리드 데이터를 입력받는 컨트롤러(30)와; 상기 클록 전송 라인(10)의 제1및 제2종단(B,H)과 중간점(E)사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인(10)의 제1종단(B)에서 중간점(E)으로 전송되는 클록 신호(WCLOCK)에 동기되어 상기 컨트롤러(30)에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인(10)의 중간점(E)에서 제2종단(H)으로 전송되는 클록 신호(RCLOCK)에 동기되어 상기 컨트롤러(30)에 입력될 리드 데이터를 출력하는 n개의 메모리들(M1Mn)을 구비하고 있다.
상기에서 위상 동기 루프(20)는 지연 동기 루프(DLL : Delayed Locked Loop)로 대체되어도 무방하다.
제4도는 본 발명의 제2실시예에 의한 신호 처리 장치의 구성 블록도로서, 본 발명의 제2실시예에 의한 신호 처리 장치는 제3도에 도시된 본 발명의 제1실시예에 의한 신호 처리 장치의 변형으로서, 위상 동기 루프 또는 지연 동기 루프(PLL,DLL,20)가 컨트롤러(30)의 외부에 위치하는 대신 컨트롤러(30) 내부에 위치하는 구성을 가진다.
상기와 같이 구성된 본 발명의 제1및 제2실시예에 의한 신호 처리 장치에서 허용되는 클록 신호의 최소 주기 tCCmin은 리드와 라이트시 각각 다음 수학식 3 및 수학식 4와 같다.
이 때, tCCmin은 다음 수학식 5의 조건도 만족시켜야 한다.
따라서, tSACmax_memory=6ns, tSACmax_controller=5ns, tS_controller=1ns, tS_memory=1ns, tF=3ns인 경우 허용되는 클록 신호의 최소 주기는 7ns 가 되어 본 발명의 제1및 제2실시예에 의한 신호 처리 장치의 동작 주파수는 142MHz까지 가능하게 된다. 즉, 본 발명의 제1및 제2실시예에 의한 신호 처리 장치의 경우 제1도 및 제2도에 도시된 종래 기술에 의한 신호 처리 장치 보다 동작 주파수가 크게 높아진다.
제5도는 본 발명의 제1및 제2실시예에 의한 신호 처리 장치의 리드 동작을 설명하기 위한 파형도로서, n개의 메모리들(M1Mn)이 CAS LATENCY=3, BURST LENGTH=1의 조건에서 동작한다고 가정하였다. 여기서, CAS LATENCY의 의미는 각각의 메모리(M1MN)가 명령(COMMAND)을 수신한 이후부터 클록 신호(RCLOCK)의 토글링된 수를 의미한다.
먼저, 컨트롤러(30)가 위상 동기 루프(20)에 의해 클록 전송 라인(10)의 제1종단(B)에 공급되는 클록 신호(WCLOCKB)의 상승 에지에 동기되어 리드 명령(COMMANDCONTROLLER, R)을 발생시키면 컨트롤러(30)에서 가장 인접하게 위치한 첫 번째 메모리(M1)는 약간의 시간 지연 후 클록 전송 라인(10)의 C점에서의 클록신호(WCLOCKC)의 상승 에지에 동기되어 컨트롤러(30)의 리드 명령(COMMANDM1,R)을 수신하고, 컨트롤러(30)에서 가장 멀리 위치한 마지막 메모리(Mn)는 첫 번째 메모리(M1)보다 더 지연된 시간 후에 클록 전송 라인(10)의 D 점에서의 클록 신호(WCLOCKD)의 상승 에지에 동기되어 컨트롤러(30)의 리드 명령(COMMANDMn,R)을 수신한다.
한편 컨트롤러(30)의 리드 명령(COMMANDMn,R)을 수신한 마지막 메모리(MN)는 첫 번째 메모리(M1)보다 먼저 컨트롤러(30)에 의해 리드될 데이터를 출력한다. 즉, 마지막 메모리(Mn)는 클록 전송 라인(10)의 F 점에서의 클록 신호(RCLOCKF)의 상승 에지에 동기되어 데이터(DATAMn,D)를 출력하고, 첫 번째 메모리(M1)는 클록 전송 라인(10)의 G 점에서의 클록 신호(RCLOCKG)의 상승 에지에 동기되어 데이터(DATAM1,D)를 출력한다. 그 후, 컨트롤러(30)는 첫 번째 메몰(M1)에서 출력된 데이터(DATAM1,D)를 출력한다. 그 후, 컨트롤러(30)는 첫 번째 메모리(M1)에서 출력된 데이터(DATAM1)와 마지막 메모리(Mn)에서 출력된 데이터(DATAMn)를 시스템 클록 신호(System CLOCKA)의 상승 에지에 동기되어 동시에 읽어들인다.
상기와 같이 본 발명의 제1및 제2 실시예에 의한 신호 처리 장치는 가장 나중에 리드 명령을 수신한 마지막 메모리(Mn)가 가장 먼저 리드 명령을 수신한 첫번째 메모리(M1)보다 먼저 데이터를 출력하기 때문에 결과적으로 2개 메모리들(M1,Mn)의 출력 데이터는 3번의 클록 신호 토글 후 동일한 시간에 컨트롤러(30)에 접수된다. 따라서, 리드 데이터는 메모리들(M1Mn)의 위치에 관계없이 항상 시스템 클록 신호(System CLOCK)에 동기되어 컨트롤러(30)에 저장된다. 아울러, 상기에서 설명되지 않은 라이트 동작도 리드 동작에 준한다.
제6도는 본 발명의 제3실시예에 의한 신호 처리 장치의 구성 블록도로서, 상기 신호 처리 장치는 제1종단(B)에 인접하여 배치되며, 상기 제1종단(B)측에서 상기 중간점(E)을 지나 상기 제2종단(H)의 방향이 상기 제1종단(B)측으로 돌려져서 상기 제2종단(H)이 상기 제1종단(B)에 인접하여 배치되며, 상기 제1종단(B)측에서 상기 중간점(E)을 지나 상기 제2종단(H)측으로 클록 신호를 전송하는 클록 전송 라인( 10)과; 시스템 클록 신호(System CLOCK)에 동기되어 라이트 데이터를 출력하고, 상기 클록 전송 라인(10)의 제2종단(H)에서 출력되는 클록 신호(RCLOCK)에 동기되어 리드 데이터를 입력받는 컨트롤러(30)와; 상기 클록 전송 라인(10)의 제1및 제2종단(B,H)과 중간점(E) 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인(10)의 제1종단(B)에서 중간점(E)으로 전송되는 클록 신호(WCLOCK)에 동기되어 상기 컨트롤러(30)에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인(10)의 중간점(E)에서 제2종단(H)으로 전송되는 클록 신호(RCLOCK)에 동기되어 상기 컨트롤러(30)에 입력될 리드 데이터를 출력하는 n개의 메모리들(M1Mn)을 구비하고 있다.
상기와 같이 구성된 본 발명의 제3실시예에 의한 신호 처리 장치의 동작 주파수는 제3도 및 제4도에 도시된 본 발명의 제1및 제2 실시예에 의한 신호 처리 장치와 마찬가지로 상기 수학식 3내지 수학식 5에 의해 제한된다. 단, 본 발명의 제3실시예가 본 발명의 제1및 제2실시예와 다른 점을 시스템 클록 신호(System CLOCK)가 클록 전송 라인(10)의 제2종단(H)에서 출력되는 클록 신호(RCLOCK)와 동기되지 않는다는 것이다. 따라서, 본 발명의 제3실시에에 의한 신호 처리 장치의 경우 컨트롤러(30)가 클록 전송 라인(10)의 제2종단(H)에서 출력되는 클록 신호(RCLOCK)에 동기되어 입력되는 데이터를 시스템 클록 신호(System CLOCK)와 동기시키는 장치를 구비해야하며, 그로 인해 CAS LATENCY는 하나 증가한다.
아울러, 제6도에 도시된 본 발명의 제3실시예에 의한 신호 처리 장치에서 리드 데이터는 메모리들(M1Mn)의 위치에 관계없이 항상 시스템 클록 신호(System CLOCK)에 동기되어 컨트롤러(30)에 저장된다.
이와 같이 본 발명은 종래 기술의 신호 처리 장치 보다 훨씬 높은 당작 주파수에 마스터와 슬레이브들간의 데이터 전송이 가능해지기 때문에 데이터 전송 속도의 증가뿐만 아니라 시스템의 성능 향상에 기여할 수 있는 효과가 있다.

Claims (8)

  1. 제1종단과 제2종단 사이의 중간점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으ㅓ로 클록 신호를 전송하는 클록 전송 라인과; 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 시스템 클록 신호가 동기되도록 소정 클록 신호를 발생시켜 상기 클록 전송 라인의 제1종단에 공급하는 동기수단과; 상기 동기수단에 의해 상기 클록 전송 라인의 제1종단에 공급되는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 하는 신호 처리 장치.
  2. 제1항에 있어서, 상기 마스터는 메모리 제어회로이고, 상기 슬레이브 각각은 메모리 소자인 것을 특징으로 하는 신호 처리 장치.
  3. 제2항에 있어서, 상기 메모리 소자는 다이내믹 디래인 것을 특징으로하는 신호 처리 장치.
  4. 제1항에 있어서, 상기 마스터는 프로세서이고, 상기 슬레이브 각각은 메모리 소자인 것을 특징으로 하는 신호 처리 장치.
  5. 제1항에 있어서, 상기 동기수단은 위상 동기 루프인 것을 특징으로 하는 신호 처리 장치.
  6. 제1종단과 제2종단 사이의 중간점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으로 클록 신호를 전송하는 클록 전송 라인과; 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 시스템 클록 신호가 동기되도록 소정 클록 신호를 발생시켜 상기 클록 전송 라인의 제1종단에 공급하고, 상기 클록 전송 라인의 제1종단에 공급하는 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 시스템 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 하는 신호 처리 장치.
  7. 제6항에 있어서, 상기 마스터는 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호와 상기 시스템 클록 신호가 동기되도록 소정 클록 신호를 발생시키는 동기회로를 구비한 것을 특징으로 하는 신호 처리 장치.
  8. 제1종단과 제2종단 사이의 중간점을 기준으로 상기 제2종단의 방향이 상기 제1종단측으로 돌려져서 상기 제2종단이 상기 제1종단에 인접하여 배치되며, 상기 제1종단측에서 상기 중간점을 지나 상기 제2종단측으로 틀록 신호를 전송하는 클록 전송 라인과; 시스템 클록 신호에 동기되어 라이트 데이터를 출력하고, 상기 클록 전송 라인의 제2종단에서 출력되는 클록 신호에 동기되어 리드 데이터를 입력받는 마스터와; 상기 클록 전송 라인의 제1및 제2종단과 중간점 사이에 소정 간격을 두고 각각 배치되어 상기 클록 전송 라인의 제1종단에서 중간점으로 전송되는 클록 신호에 동기되어 상기 마스터에서 출력된 라이트 데이터를 입력받고, 상기 클록 전송 라인의 중간점에서 제2종단으로 전송되는 클록 신호에 동기되어 상기 마스터에 입력될 리드 데이터를 출력하는 복수개의 슬레이브들을 구비한 것을 특징으로 하는 신호 처리 장치.
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