JP4212622B2 - 時限スイッチ付き情報担体及び半導体集積回路 - Google Patents

Description

本発明は、寿命時間管理を無電源状態で可能とした情報担体及び半導体集積回路に関する。

情報化社会の進展に伴い、情報担体として半導体メモリーの普及が目覚しい。取り分け、デジタルカメラや携帯電話の普及に伴い、フラッシュメモリが数多く使用されるようになってきている（例えば非特許文献１参照）。音楽配信の世界では、フラッシュメモリをユニバーサルシリアルバスコネクタ付きパッケージに容れたものが、パーソナルコンピュータ（ＰＣ）との接続が容易、携帯に便利ということで多く用いられるようになっている。

コンテンツ配信はケーブルテレビやインターネットを使ったものが既に普及しており、契約したダウンロード用端末があればいつでもコンテンツ配信サービスを受けられるようになっている。しかしながら、契約した顧客であっても、ダウンロード用端末がないところでは、たとえば、書斎のパーソナルコンピュータやモバイル端末、あるいは、車内端末などを使って、コンテンツを視聴することが出来ない。

また、一定期間のみ視聴可能なＣＤ，ＤＶＤも実用化されているが、視聴し終わった後のメディアが廃棄物となり、環境上の問題を残す。即ち、このメディアを誰が処分するかという問題があり、普及の妨げになっている。
フラッシュメモリビジネス最前線 工業調査会（東京）

本発明は、上記事情に鑑みてなされたもので、コンテンツの使用期間をコンテンツ提供者が設定することができ、ビットコストの安価な情報担体及び半導体集積回路を提供することにある。

上記課題を解決するために、本発明の時限スイッチ付き情報担体は、メモリセルアレイと、前記メモリセルアレイのビット線に接続されるビット線デコーダと、前記メモリセルアレイのワード線に接続されるワード線デコーダと、前記ビット線デコーダに接続されるビット線系増幅器と、前記ワード線デコーダに接続されるワード線系増幅器と、前記ビット線系増幅器と前記ビット線デコーダの間にクランプ若しくは架橋し、前記ビット線増幅器と前記ビット線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段と、前記ビット線系増幅器と前記ワード線系増幅器に接続されてこれを制御し、入出力信号を授受するＩ／Ｏ端子を有するコントローラとを具備することを特徴とする。

本発明の半導体集積回路は、メモリセルアレイと、前記メモリセルアレイのビット線に接続されるビット線デコーダと、前記メモリセルアレイのワード線に接続されるワード線デコーダと、前記ビット線デコーダに接続されるビット線系増幅器と、前記ワード線デコーダに接続されるワード線系増幅器と、前記ビット線系増幅器と前記ビット線デコーダの間にクランプ若しくは架橋し、前記ビット線増幅器と前記ビット線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段とを具備することを特徴とする。

コンテンツの使用期間をコンテンツ提供者が設定することができ、使用期間終了後は汎用メモリとしても使用可能な、ビットコストの安価な情報担体及び半導体集積回路を提供することができる。

本発明の実施形態を説明する前に、本発明の考え方を説明する。画像情報、あるいは音声情報を一定期間に限って提供したい場合がある。例えば、連続放送番組の放送期間内のみ、視聴可能なデータを提供するとか、新しいコンテンツを発表日前に配布して発表日に一斉に開示したいというような場合である。

上記の目的を達成するには、情報を記憶する半導体メモリと時間（期間）を制御する半導体時限スイッチを組み合わせることが考えられる。半導体時限スイッチについては、本発明者はエージングデバイスとして既に多くの報告をしてきた（例えば、特開２００４−９４９２２、特開２００４−１７２４０４、特開２００４，３２６，９８１等）。そこで、先ずエージングデバイス（ＳＳＡＤ(Solid State Aging Device)）の概要について説明する。

図７は、ＳＳＡＤを用いた基本回路システムを示す図である。図示したように、ＳＳＡＤ３は、コンテンツや秘密情報を記録したメモリ１と、それを読み出すデコーダー２の間に架橋（上）したり、クランプ（下）したりして構成される。どちらも機能としては同じで、回路設計上の都合でどちらでも自由に選択することが可能である。機能としては、ＳＳＡＤ３が無電源で時間管理を行い、メモリ１とデコーダー２の間のアクセスを制御する。結果として、あらかじめＳＳＡＤ３に設定した有効期限内しかメモリ１に記憶された情報を読み出すことが出来なくなる。記憶されているものが娯楽コンテンツなら、有効期限内しか娯楽コンテンツを視聴できないということになる。

図８は、上記ＳＳＡＤを実現するための基本構成の一例である。シリコン基板２０の表面部分にソース領域２１とドレイン領域２２が離間して設けられ、ソース領域２１とドレイン領域２２との間のチャネル２３上にトンネル絶縁膜（第１のゲート絶縁膜）２４を介してフローティングゲート２５が形成され、その上に絶縁膜（第２のゲート絶縁膜）２６を挟んで制御ゲート２７が形成されている。ソース領域２１及びドレイン領域２２には、夫々、ソース電極２８とドレイン電極２９が設けられている。

この構成では、基本的には２層ゲート構造のＥＥＰＲＯＭと同様であるが、一般的なメモリセルに比してトンネル絶縁膜２４の膜厚が薄くなっている。具体的には、一般的なメモリセルのトンネル絶縁膜の膜厚が１０ｎｍ程度であるのに対し、エージングデバイスに用いるメモリセルのトンネル絶縁膜は１〜６ｎｍと薄くなっている。ここで、例えば、フローティングゲート２５に、初期化の時点で電子が注入されると、時間と共にこの電子は拡散して消滅していく。チャネル領域２３は初期化の時点でオンしていたものが、最終的にはソース電極２８とドレイン電極２９の間をオフする。即ち、このデバイスは、ソース電極２８とドレイン電極２９が入出力端子とする、無電源時限スイッチを構成する。

エージングデバイスには、寿命が来ると信号が消滅するノーマリオフ型と、寿命が来ると信号が発生するノーマリオン型の２つがある。ここで、ノーマリオフ型とノーマリオン型の分類を図９に纏めておく。

ノーマリオフ型は、ゲートに電荷が注入される前はオフ状態である。ゲートに電荷を注入してオン状態にしておく（初期化）。リーク電流によってゲートに注入した電荷が抜けていき、出力信号が時間と共に減少する。図１０（ａ）のグラフにその様子を示す。ゲートに注入するのは、ｐＭＯＳＦＥＴタイプなら電子、ｎＭＯＳＦＥＴタイプなら正孔である。これは、「寿命τ１で忘れる」という機能を実現する。

ノーマリオン型は、予めチャネルに不純物を拡散し、ゲートに電荷が注入される前でもオン状態である。ゲートに電荷を注入してオフ状態にしておく（初期化）。リーク電流によってゲートに注入した電荷が抜けていき、出力信号が時間と共に増大する。図１０（ｂ）のグラフにその様子を示す。時間τ２でチャネルが反転し、信号が急激に増大する様子が示されている。ゲートに注入するのは、ｐＭＯＳＦＥＴタイプなら正孔、ｎＭＯＳＦＥＴタイプならで電子ある。これは、「寿命τ２で思い出す」という機能を実現する。

ここで、寿命τ２のノーマリオン型のエージングデバイスと寿命τ１のノーマリオフ型のエージングデバイスを直列接続すると、τ２＜τ１の条件を満たす時、図１１（ａ）に示すように、信号の時間変化が凸型になる。一方、寿命τ２のノーマリオン型のエージングデバイスと寿命τ１のノーマリオフ型のエージングデバイスを並列接続すると、τ２＞τ１の条件を満たす時、図１１（ｂ）に示すように、信号の時間変化が凹型になる。

また、エージングデバイスを単独で用いると寿命ばらつきを制御することが難しいが、エージングデバイスを複数個並列接続して寿命ばらつきを制御する方法を、本発明者は既に提案している（特開２００４−１７２４０４号参照）。

次に、半導体メモリにセキュリティシステムを加味した場合の、ファイルメモリのビットコストについて考えてみる。セキュリティシステムを集積回路上で実現することを考えると、メモリ領域のコストとセキュリティ領域のコストの和をメモリのビット数で割ったものが、ビットコストになる。この場合、メモリ領域とセキュリティ領域を１チップ化できれば、ビットコストの大幅なコストダウンができる。

そこで、半導体メモリにＳＳＡＤを加えた混載メモリを考えてみる。同一チップサイズの中でＳＳＡＤを混載した場合、総ビット数が数％減少するかも知れないが、全体的にはビットコストが減少すると考えられる。現在ファイルメモリとしてＮＡＮＤ型フラッシュメモリが市場に広まっているいるが、ＮＡＮＤ型フラッシュメモリの微細化が限界に達しても、セキュリティコストを加味したビットコストを抑えることが可能であることを意味している。

ところで、ＮＡＮＤ型フラッシュメモリをユニバーサルシリアルバスコネクターを備えたパッケージ収納した、所謂ＵＳＢメモリが情報担体（データトラベラー）として広く使用されるようになって来ている。このＮＡＮＤフラッシュ情報担体にＳＳＡＤを付加すれば、使用期限付き情報担体として市場に供給でき、使用期限消滅後は、新たなコンテンツをこの情報担体にチャージするか、通常の情報担体として再利用できるようにすることもできる。

図１は、本発明の基本的なコンセプトを説明する図で、本発明の構成を満たすＳＳＡＤ付きＮＡＮＤフラッシュからなる、例えばＵＳＢメモリでは、ＮＡＮＤフラッシュからなるメモリセルアレイにコンテンツを記憶し、ＳＳＡＤがそのコンテンツの有効期限を管理する。ＳＳＡＤは、バッテリーレスで時間管理が出来るので、ＵＳＢメモリにバッテリーを搭載する必要はない。さらに、ＳＳＡＤが管理する有効期限外では、このＵＳＢメモリは、通常のＵＳＢメモリとしても利用することが出来る。また、コンテンツ配信業者（１次ユーザー）が管理する暗号鍵を使って、ＳＳＡＤをリフレッシュすることが出来るようにしておけば、随時ＳＳＡＤの有効期限を設定し直すことが出来るので、コンテンツ配信用のデータトラベラーとして再利用することが出来る。このように、メディアが廃棄物にならないことも本発明の大きな利点の一つである。

以下、本発明の具体的な実施形態を説明する。
（第１の実施形態）
図２は、第１の実施形態に係る情報担体の基本システムを示す構成図である。このシステムは、コンテンツ提供者（１次ユーザー）及び視聴者（エンドユーザー）が、Ｉ／Ｏ端子１１５を通じてアクセスするコントローラー１１３と、このコントローラー１１３からのインプットを受け付けるＨＶ（high voltage）系増幅回路（ワード線系増幅回路）１０９と、前記コントローラー１１３へアウトプットを出力し、かつ、前記コントローラー１１３からの入力を受け付けるＬＶ（Low Voltage）系増幅回路（ビット線系増幅回路、センスアンプ）１１１と、前記ＬＶ系増幅回路１１１が制御するビット線（ＢＬ）デコーダ１０７と、前記ＨＶ系増幅回路１０９が制御するワード線（ＷＬ）デコーダ１０５と、前記ＢＬデコーダ１０７がビット線を制御し、前記ＷＬデコーダーがワード線を制御するメモリセルアレイ１０１と、前記ＬＶ系増幅回路１１１と前記ＢＬデコーダ１０７の間にクランプする形で、前記ＬＶ系制御装置と前記ＢＬデコーダーの間のアクセスを、無電源で時間管理するＳＳＡＤ１０３と、ＳＳＡＤ１０３とＨＶ系増幅器１０９との間に介在してＳＳＡＤ１０３の初期化を行なう初期化スイッチ（初期化手段）１１９からなる。

上記の初期化スイッチ１１９は暗号装置１１７により制御され、暗号鍵を持っている１次ユーザが暗号装置１１７にコントローラ１１３を通じて鍵を渡し（図では簡略化のために、１次ユーザと暗号装置１１９を点線で直接結んでいる）、初期化スイッチ１１９をオンにしてＨＶ系増幅器１０９がＳＳＡＤ１０３を初期化（チャージング）する。このチャージングが終了した後、メモリセルアレイ１０１にコンテンツが記録される。コンテンツとは、映画、画像、ゲームなどを含む。

上記情報担体は集積回路チップとして実現することができ、その場合上記初期化スイッチ１１９は、ＳＳＡＤ１０３が作り込まれたシリコン基板中のウェルと、メモリセルアレイ１０１内の各ブロックが作り込まれたシリコン基板中のウェルとの間に挿入され、その開閉が暗号によって制御される初期化スイッチとなる。
また、上記集積回路チップはＵＳＢコネクタ付きのパッケージに収納することができ、所謂ＵＳＢメモリとして使用することができる。

エンドユーザは暗号鍵は所有しておらず、コンテンツを読み出せるのみである。暗号鍵はコンテンツ配信業者が管理し、コンテンツ配信業者と契約し、コンテンツを視聴するエンドユーザーはこの暗号鍵のことは知らされないことを前提としている。

換言すれば、暗号鍵の所有有無でユーザを区別することができると言うことができる。暗号鍵を持っているユーザが１次ユーザであり、暗号鍵を持っていないユーザがエンドユーザである。また、暗号鍵を提示しないユーザはエンドユーザであるということもできる。

即ち、本実施形態の情報担体は、暗号鍵を有し、コントローラ１１３にアクセスするものを情報提供者と見做して、メモリセルアレイ１０１への書き込み・消去を許可し、暗号鍵を持たずにコントローラ１１３にアクセスするものを情報利用者と見做し、メモリセル１０１内の情報をＳＳＡＤ１０３が管理する所望の期間のみ、情報を読み出すことを許可する。

ここで、暗号装置１１７はソフトウェアでもハードウェアでもよい。ソフトウェアの場合、メモリ領域（メモリセルアレイ１０１の１部でも良いが、コントローラ１１３内の別のメモリ領域でもよい）に記憶しておき、１次ユーザがコントローラ１１３に対して暗号鍵を提示したとき、コントローラ１１３がメモリ領域から暗号ソフトをロードし、１次ユーザが提示した暗号鍵を使って暗号を解く。こうして、ＳＳＡＤ１０３の初期化を行なう。

ＳＳＡＤ１０３は、バッテリーレスで視聴または閲覧の時間を管理することだけであるが、前述の図１０、図１１で説明したように、基本的に４つの機能を持っている。第１に、ある寿命以前はアクセスできるが、それを超えるとアクセスできなくなる（図１０（ａ））。第２に、ある寿命以前はアクセスできないが、それを超えるとアクセスできるようになる（図１０（ｂ））。第３に、第１の寿命以前はアクセスできないが、第１の寿命から第２の寿命までの間アクセスでき、第２の寿命以後再びアクセスできなくなる（図１１（ａ））。第４に、第１の寿命以前はアクセスできるが、第１の寿命から第２の寿命までの間アクセスできず、第２の寿命以後再びアクセスできるようになる（図１１（ｂ））。 ＳＳＡＤ１０３を用いたシステムは、コンテンツ閲覧期間を、この４つの機能の組み合わせによって管理することが出来る。しかも、時間管理は無電源で行われるので、情報担体１００にバッテリーを搭載したり、電源を供給できる端末等に接続しておく必要もない。但し、情報担体１００自体を動作させる時は、Ｉ／Ｏ端子１１５を通じて電源を供給することは言うまでも無い。

本実施形態では、このＳＳＡＤ１０３がＢＬデコーダ１０７とＬＶ系増幅回路１１１の間のアクセスを管理している。図１０（ｂ）の機能を持つノーマリオン型のＳＳＡＤを使用する場合、寿命が尽きた時に、ＳＳＡＤは低インピーダンスになり、ＢＬデコーダ１０７の機能を停止する。同様に、図１０（ａ）、図１１（ａ），（ｂ）の機能を持つＳＳＡＤを使用することで、ＳＳＡＤ１０３に設定されたコンテンツ閲覧期間外では、エンドユーザーがコントローラーを介してメモリセルアレイ１０１に記憶されたコンテンツを読み出すことができないことを意味している。

これに対し、１次ユーザーは、エンドユーザーが知らない暗号鍵を用い、コントローラ１１３を通じて、ＨＶ系増幅回路を制御し、ＳＳＡＤ１０３の寿命を再設定することが出来る。すなわち、一度有効期限の切れたものであっても、再び寿命を設定して閲覧期間を延長したり、別のコンテンツをメモリセルアレイ１０１に記録し、寿命を設定することが出きる。

また、図１０（ａ）、図１１（ａ），（ｂ）のように、寿命切れで情報にアクセスできなくなる場合、即ち寿命が切れた後閲覧可能となることがないような場合、エンドユーザーが、コントローラーを通じて、メモリセルアレイにアクセスしようとしたとき、ＬＶ系増幅回路１１１はＢＬデコーダ１０７からの信号を受け取ることが出来ない。このとき、ＬＶ系増幅回路１１１は、ＢＬデコーダ１０７からの信号が受け取れないかったことをコントローラ１１３に伝え、コントローラ１１３がＨＶ系増幅回路に、メモリセルアレイ１０１に記録した情報を一括消去（フラッシュ）することを命じることも可能である。

即ち、コントローラー１１３がＢＬデコーダ１０７とＨＶ系増幅器１０９の間のアクセスが遮断されていると判断したとき、コントローラー１１３が、ＬＶ系増幅器１１１に対し、ＷＬデコーダ１０５を介してメモリセルアレイ１０１中の情報を記録したブロックか、若しくはメモリセルアレイ１０１の全メモリセルに一斉に書き込みを行い、記録された情報をすべて消去する命令を発信することができる。この場合、寿命の尽きた情報が物理的にこの世から消滅することになる。

一般にフラッシュメモリでは、ＨＶ系を用いてウェルに高電圧を印加し、全メモリセルを“０”にすることで実現する。具体的には図２〜６のウェルにＨＶ系増幅回路からの高電圧を印加することによって、対応するブロックのメモリセルや全メモリセルに“０”を書き込む。これに対し、ここではワード線デコーダを用いて全メモリセルに“１”を書き込んで情報を消去する方法を説明した。本実施形態ではどちらの方法も選択できる。

また、後述の図３、図６のシステムでも、同様にしてＢＬデコーダ１０７からの信号が途絶えることによって、フラッシュを行なうことができる。一方、後述の図４、図５、図６では、ワード線デコーダ１０５からの信号が途絶えることによって、フラッシュを行なうことができる。図６はワード線デコーダ１０５またはビット線デコーダ１０７の信号が途絶えた時にフラッシュを行なうことができる。

上記の機能は、特開２００４−３２６９８１号公報で公開された技術を応用しても実現できるので、上記公報の内容を簡単に説明する。図１２は、上記公報の図１１を採録したものである（但し、参照番号は変えている）。この半導体記憶装置４０は、不揮発性メモリセル４１と、メモリセル４１のゲートに接続されるワード線と昇圧回路４３との間に接続されたリセット用トランジスタ４２と、入力端子が昇圧回路４３に接続され、出力端子がトランジスタ４２のゲートに接続され、寿命前に読み出すと出力信号がトランジスタ４２の閾値より低くなり、寿命後に読み出すと出力信号がトランジスタ４２の閾値より高くなるエージングデバイス４４を備える。エージングデバイス４４の寿命後に電源が供給されたとき、トランジスタ４２がオン状態になり、メモリセル４１に記憶された情報がリセットされる。

上記の方法を本実施形態に適用する場合は、エージング回路４４は、ＳＳＡＤ１０３とは別に備えることが望ましいが、昇圧回路４３はＨＶ系増幅回路１０９を用いることができる。メモリセル４１をＮＡＮＤセルに置き換えるのは容易である。

また、上記の例では、寿命が切れた後、エンドユーザーが、コントローラーを通じてメモリセルアレイにアクセスしようとしたとき、ＬＶ系増幅回路１１１はＢＬデコーダ１０７からの信号を受け取ることが出来ないとしたが、ＳＳＡＤ１０３からアクセス拒否の信号を発信することも出来る。このとき、ＬＶ系増幅回路１１１は、このアクセス拒否信号をコントローラ１１３に転送し、コントローラ１１３がＨＶ系増幅回路１０９にメモリセルアレイ１０１のフラッシュを命じることも出来る。

以上、第１の実施形態によれば、ＳＳＡＤ１０３をＢＬデコーダ１０７とＬＶ系増幅回路１１１の間に介在させることにより、情報担体の使用期限を設定することができ、ビットコストの低い期限付き情報担体を実現することができる。

（第２の実施形態）
図３は、第２の実施形態に係る情報担体の構成図で、第１の実施形態と同一要素には同一番号を付して、重複する説明を省略する。図３では、図１０（ａ）、（ｂ）、図１１（ａ），（ｂ）のいずれかの機能を持つＳＳＡＤ１０３が、ＢＬデコーダ１０７とＬＶ系増幅回路の間に架橋されている。この場合、ＳＳＡＤが非アクセス状態（オフ状態）のとき、ＢＬデコーダ１０７とＬＶ系増幅回路の間がオフ状態となり、ＢＬデコーダ１０７の機能を停止する。これにより第１の実施形態と同様な効果を奏することができる。

（第３の実施形態）
図４は、第３の実施形態に係る情報担体の構成図で、第１の実施形態と同一要素には同一番号を付して、重複する説明を省略する。図４では、図１０（ａ）、（ｂ）、図１１（ａ），（ｂ）のいずれかの機能を持つＳＳＡＤ１０３が、ＷＬデコーダ１０５とＨＶ系増幅回路の間に架橋されている。メモリセルアレイ１０１に記憶された情報を読み出すとき、ＷＬデコーダ１０５が各メモリセルトランジスタのオン・オフを切り替えなければならず、ＨＶ増幅回路１０９とＷＬデコーダー１０５の間のアクセスが切れて、コントローラ１１３がＷＬデコーダ１０５をコントロールできなくなると、実質的にメモリセルアレイに記録された情報を読み出すことが出来なくなる。このように、第３の実施形態によれば、第１および第２の実施形態と同様な機能と効果を実現することが可能となる。

（第４の実施形態）
図５は、第４の実施形態に係る情報担体の構成図で、第１の実施形態と同一要素には同一番号を付して、重複する説明を省略する。図５では、図１０（ａ）、（ｂ）、図１１（ａ），（ｂ）のいずれかの機能を持つＳＳＡＤ１０３が、ＷＬデコーダ１０５とＨＶ系増幅回路１０９の間にクランプされている。ＳＳＡＤ１０３の入出力端子の一端は、例えばグランドレベルとなる。そのためＷＬデコーダ１０５に接続されたＳＳＡＤ１０３の他端もローインピーダンスとなり、ＷＬデコーダの機能を停止する。

このように、第４の実施形態によれば、第１〜第３の実施形態と同様な機能と効果を実現することが可能となる。

（第５の実施形態）
図６は、第４の実施形態に係る情報担体の構成図で、第１の実施形態と同一要素には同一番号を付して、重複する説明を省略する。図６では、図１０（ａ）、（ｂ）、図１１（ａ），（ｂ）のいずれかの機能を持つＳＳＡＤ１０３が、ＷＬデコーダ１０５とＨＶ系増幅回路１０９の間、及び、ＢＬデコーダ１０７とＬＶ系増幅回路１１１の間にクランプされている。ＳＳＡＤ１０３がアクセス状態になると、ＳＳＡＤ１０３の入出力端子の一端は、例えばグランドレベルとなる。そのためＷＬデコーダ１０５、ＢＬデコーダ１０７に接続されたＳＳＡＤ１０３の他端もローインピーダンスとなり、ＷＬデコーダ１０５、ＢＬデコーダ１０７の機能を停止する。

このように、第５の実施形態によれば、前述の実施形態と同様な機能と効果を実現することが可能となる。

以上、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の基本概念を説明する模式図。 本発明の第１の実施形態に係る情報担体の構成図。 本発明の第２の実施形態に係る情報担体の構成図。 本発明の第３の実施形態に係る情報担体の構成図。 本発明の第４の実施形態に係る情報担体の構成図。 本発明の第５の実施形態に係る情報担体の構成図。 ＳＳＡＤの基本接続を説明する為の回路図。 ＳＳＡＤの基本構造を説明する為の断面図。 ＳＳＡＤの基本的な使用法を説明する為のダイアグラム。 ＳＳＡＤのノーマリオンオフ型とノーマリオン型の２つの基本形の経時変化を説明する図。 ノーマリオンオフ型とノーマリオン型の組み合わせによる凸型及び凹型の経時変化を説明する図。 ＳＳＡＤを用いて、一定時間後に複数のメモリを一括消去する方法を説明する為の回路図。

符号の説明

１００…情報担体
１０１…メモリセルアレイ
１０３…ＳＳＡＤ（エージングデバイス）
１０５…ワード線（ＷＬ）デコーダ
１０７…ビット線（ＢＬ）デコーダ
１０９…ワード線系（ＨＶ系）増幅器
１１１…ビット線系（ＬＶ系）増幅器
１１３…コントローラ
１１５…Ｉ／Ｏ端子
１１７…暗号装置
１１９…ＳＳＡＤ初期化スイッチ

Claims (14)

1. メモリセルアレイと、
   前記メモリセルアレイのビット線に接続されるビット線デコーダと、
   前記メモリセルアレイのワード線に接続されるワード線デコーダと、
   前記ビット線デコーダに接続されるビット線系増幅器と、
   前記ワード線デコーダに接続されるワード線系増幅器と、
   前記ビット線系増幅器と前記ビット線デコーダの間にクランプ若しくは架橋し、前記ビット線増幅器と前記ビット線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、
   前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段と、
   前記ビット線系増幅器と前記ワード線系増幅器に接続されてこれを制御し、入出力信号を授受するＩ／Ｏ端子を有するコントローラと、
   を具備することを特徴とする時限スイッチ付き情報担体。
2. メモリセルアレイと、
   前記メモリセルアレイのビット線に接続されるビット線デコーダと、
   前記メモリセルアレイのワード線に接続されるワード線デコーダと、
   前記ビット線デコーダに接続されるビット線系増幅器と、
   前記ワード線デコーダに接続されるワード線系増幅器と、
   前記ワード線系増幅器と前記ワード線デコーダの間にクランプ若しくは架橋し、前記ワード線増幅器と前記ワード線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、
   前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段と、
   前記ビット線系増幅器と前記ワード線系増幅器に接続されてこれを制御し、入出力信号を授受するＩ／Ｏ端子を有するコントローラと、
   を具備することを特徴とする時限スイッチ付き情報担体。
3. 時限スイッチ初期化手段は、前記半導体時限スイッチと前記ワード線増幅器の間に挿入され、その開閉が暗号によって制御される初期化スイッチであることを特徴とする請求項１または２に記載の時限スイッチ付き情報担体。
4. 前記Ｉ／Ｏ端子は、前記メモリセルアレイに記録される、情報提供者からの前記情報が入力される第１の入出力端子と、情報利用者が前記情報にアクセスするための第２の入出力端子を具備することを特徴とする請求項１または２に記載の時限スイッチ付き情報担体。
5. 前記情報提供者が前記コントローラーを介して暗号鍵を作動したとき、前記スイッチ初期化手段は前記ワード線系増幅器と前記半導体時限スイッチの間を所定の時間繋ぎ、前記ワード線系増幅器から前記半導体時限スイッチに初期電荷を注入し、前記半導体時限スイッチを時間展開の初期状態に設定することを特徴とする請求項４に記載の時限スイッチ付き情報担体。
6. 前記情報利用者が、前記コントローラーを介して、前記メモリセルアレイに記憶された前記情報を、前記半導体時限スイッチが管理する有効期限の間だけ利用することを特徴とする請求項４に記載の時限スイッチ付き情報担体。
7. 前記情報利用者が、前記コントローラーを介して、前記メモリセルアレイにアクセスするとき、前記ビット線系増幅器から前記コントローラーへの応答から、前記半導体時限スイッチによって前記ビット線デコーダと前記ビット線系増幅器の間、若しくは前記ワード線デコーダと前記ワード線系増幅器の間のアクセスが遮断されているか否かを、前記コントローラが判断することを特徴とする請求項４に記載の時限スイッチ付き情報担体。
8. 暗号鍵を有し、前記コントローラにアクセスするものを前記情報提供者と見做して、前記メモリセルアレイへの書き込み・消去を許可し、前記暗号鍵を持たずに前記コントローラにアクセスするものを前記情報利用者と見做し、前記メモリセル内の情報を前記時限スイッチが管理する所望の期間のみ、前記情報を読み出すことを許可することを特徴とする請求項４に記載の時限スイッチ付き情報担体。
9. 前記コントローラーが前記ビット線デコーダと前記ビット線系増幅器の間のアクセスが遮断されていると判断したとき、前記コントローラーが、前記ワード線系増幅器に対し、前記ワード線デコーダを介して前記メモリセルアレイ中の情報を記録したブロックか、若しくは前記メモリセルアレイの全メモリセルに一斉に書き込みを行い、記録された情報をすべて消去する命令を発信することを特徴とする請求項１に記載の時限スイッチ付き情報担体。
10. 請求項１または２に記載の時限スイッチ付き情報担体が、ユニバーサルシリアルバスコネクター付きパッケージに収納されたことを特徴とする半導体メモリ。
11. メモリセルアレイと、
    前記メモリセルアレイのビット線に接続されるビット線デコーダと、
    前記メモリセルアレイのワード線に接続されるワード線デコーダと、
    前記ビット線デコーダに接続されるビット線系増幅器と、
    前記ワード線デコーダに接続されるワード線系増幅器と、
    前記ビット線系増幅器と前記ビット線デコーダの間にクランプ若しくは架橋し、前記ビット線増幅器と前記ビット線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、
    前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段と、
    を具備することを特徴とする半導体集積回路。
12. メモリセルアレイと、
    前記メモリセルアレイのビット線に接続されるビット線デコーダと、
    前記メモリセルアレイのワード線に接続されるワード線デコーダと、
    前記ビット線デコーダに接続されるビット線系増幅器と、
    前記ワード線デコーダに接続されるワード線系増幅器と、
    前記ワード線系増幅器と前記ワード線デコーダの間にクランプ若しくは架橋し、前記ワード線増幅器と前記ワード線デコーダの間のアクセスを、無電源で時間管理する半導体時限スイッチと、
    前記半導体時限スイッチの動作時期を設定する時限スイッチ初期化手段と、
    を具備することを特徴とする半導体集積回路。
13. 時限スイッチ初期化手段は、前記半導体時限スイッチと前記ワード線増幅器の間に挿入され、その開閉が暗号によって制御される初期化スイッチであることを特徴とする請求項１１または１２に記載の半導体集積回路。
14. 前記時限スイッチ初期化手段は、前記半導体時限スイッチが作り込まれたシリコン基板中のウェルと、前記メモリセルアレイ内の各ブロックが作り込まれたシリコン基板中のウェルとの間に挿入され、その開閉が暗号によって制御される初期化スイッチであることを特徴とする請求項１１または１２に記載の半導体集積回路。

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