JP4211807B2

JP4211807B2 - Active matrix display device

Info

Publication number: JP4211807B2
Application number: JP2006162381A
Authority: JP
Inventors: 昭湯本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-11-07
Filing date: 2006-06-12
Publication date: 2009-01-21
Anticipated expiration: 2021-11-05
Also published as: JP2006309256A

Description

本発明は、各画素毎に能動素子を有して当該能動素子によって画素単位で表示制御が行われるアクティブマトリクス型表示装置に関し、特に、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いるアクティブマトリクス型表示装置および電気光学素子として有機材料のエレクトロルミネッセンス(以下、有機ＥＬ(electro luminescence) と記す)素子を用いる有機ＥＬ表示装置等のアクティブマトリクス型表示装置に関する。 The present invention relates to an active matrix display device in which each pixel has an active element, and display control is performed on a pixel basis by the active element, and in particular, an electro-optic element whose luminance is changed by a flowing current is used as a pixel display element. And an active matrix display device such as an organic EL display device using an electroluminescence (hereinafter, referred to as organic EL) element of an organic material as an electro-optic element.

表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として有機ＥＬ素子を用いた有機ＥＬディスプレイなどでも同様である。 In a display device, for example, a liquid crystal display using a liquid crystal cell as a pixel display element, a large number of pixels are arranged in a matrix, and the light intensity is controlled for each pixel according to image information to be displayed. Display driving is performed. This display driving is the same for an organic EL display using an organic EL element as a pixel display element.

ただし、有機ＥＬディスプレイの場合は、画素の表示素子として発光素子を用いる、いわゆる自発光型のディスプレイであるため、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。また、各発光素子の輝度はそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶ディスプレイなどとは大きく異なる。 However, in the case of an organic EL display, since it is a so-called self-luminous display using a light emitting element as a pixel display element, the image visibility is higher than that of a liquid crystal display, no backlight is required, and the response speed is high. And so on. In addition, the luminance of each light emitting element is controlled by the value of the current flowing therethrough, that is, it differs greatly from a liquid crystal display or the like in which the liquid crystal cell is voltage controlled, in that the organic EL element is current controlled.

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子（一般には、薄膜トランジスタ(Thin Film Transistor；ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。 In the organic EL display, similarly to the liquid crystal display, a simple (passive) matrix system and an active matrix system can be adopted as the driving system. However, although the former has a simple structure, there is a problem that it is difficult to realize a large and high-definition display. For this reason, in recent years, active matrix systems have been actively developed in which the current flowing through the light emitting elements in the pixels is controlled by active elements (generally thin film transistors (TFTs)) similarly provided in the pixels. ing.

図３３に、アクティブマトリクス型の有機ＥＬディスプレイにおける画素回路（単位画素の回路）の従来例を示す（より詳細には、特許文献１，２参照） FIG. 33 shows a conventional example of a pixel circuit (unit pixel circuit) in an active matrix organic EL display (refer to Patent Documents 1 and 2 for more details).

この従来例に係る画素回路は、図３３から明らかなように、アノード（陽極）が正電源Ｖｄｄに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のカソード（陰極）に接続され、ソースが接地されたＴＦＴ１０２と、ＴＦＴ１０２のゲートとグランドとの間に接続されたキャパシタ１０３と、ドレインがＴＦＴ１０２のゲートに、ソースがデータ線１０６に、ゲートが走査線１０５にそれぞれ接続されたＴＦＴ１０４とを有する構成となっている。 As is apparent from FIG. 33, the pixel circuit according to this conventional example has an anode (anode) connected to the positive power source Vdd, a drain connected to the cathode (cathode) of the organic EL element 101, TFT 102 with the source grounded, capacitor 103 connected between the gate and ground of TFT 102, TFT 104 with the drain connected to the gate of TFT 102, the source connected to data line 106, and the gate connected to scanning line 105 It has composition which has.

ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図３３およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性を要求するものではない。 Here, since organic EL elements often have a rectifying property, they are sometimes called OLEDs (Organic Light Emitting Diodes). Therefore, in FIG. 33 and other figures, a symbol of a diode is used as the OLED. However, in the following description, the OLED does not necessarily require rectification.

上記構成の画素回路の動作は次の通りである。先ず、走査線１０５の電位を選択状態（ここでは、高レベル）とし、データ線１０６に書き込み電位Ｖｗを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電され、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｗとなる。次に、走査線１０５の電位を非選択状態（ここでは、低レベル）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。 The operation of the pixel circuit having the above configuration is as follows. First, when the potential of the scanning line 105 is selected (here, high level) and the writing potential Vw is applied to the data line 106, the TFT 104 is turned on and the capacitor 103 is charged or discharged, and the gate potential of the TFT 1022 is the writing potential. Vw. Next, when the potential of the scanning line 105 is set to a non-selected state (here, low level), the scanning line 105 and the TFT 102 are electrically disconnected, but the gate potential of the TFT 102 is stably held by the capacitor 103.

そして、ＴＦＴｌ０２およびＯＬＥＤ１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となり、ＯＬＥＤ１０１はその電流値に応じた輝度で発光し続ける。ここで、走査線１０５を選択してデータ線１０６に与えられた輝度情報を画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。上述のように、図３３に示す画素回路では、一度電位Ｖｗの書き込みを行えば、次に書き込みが行われるまでの間、ＯＬＥＤ１０１は一定の輝度で発光を継続する。 The current flowing in the TFT 102 and the OLED 101 becomes a value corresponding to the gate-source voltage Vgs of the TFT 102, and the OLED 101 continues to emit light with a luminance corresponding to the current value. Here, the operation of selecting the scanning line 105 and transmitting the luminance information given to the data line 106 to the inside of the pixel is hereinafter referred to as “writing”. As described above, in the pixel circuit shown in FIG. 33, once the potential Vw is written, the OLED 101 continues to emit light with constant luminance until the next writing is performed.

このような画素回路（以下、単に画素と記す場合もある）１１１を図３４に示すようにマトリクス状に多数並べ、走査線１１２−１〜１１２−ｎを走査線駆動回路１１３によって順次選択しながら、電圧駆動型のデータ線駆動回路（電圧ドライバ）１１４からデータ線１１５−１〜１１５−ｍを通して書き込みを繰り返すことにより、アクティブマトリクス型表示装置（有機ＥＬディスプレイ）を構成することができる。ここでは、ｍ列ｎ行の画素配列を示している。この場合、当然のことながら、データ線がｍ本、走査線がｎ本となる。 A large number of such pixel circuits (hereinafter also simply referred to as pixels) 111 are arranged in a matrix as shown in FIG. 34, and the scanning lines 112-1 to 112-n are sequentially selected by the scanning line driving circuit 113. The active matrix display device (organic EL display) can be configured by repeating writing from the voltage-driven data line driving circuit (voltage driver) 114 through the data lines 115-1 to 115-m. Here, a pixel array of m columns and n rows is shown. In this case, of course, there are m data lines and n scanning lines.

単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。このため、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。 In the simple matrix display device, each light emitting element emits light only at the selected moment, whereas in the active matrix display device, the light emitting element continues to emit light even after writing is completed. Therefore, the active matrix display device is particularly advantageous in a large-sized and high-definition display in that the peak luminance and peak current of the light emitting element can be reduced as compared with the simple matrix display device.

ところで、アクティブマトリクス型有機ＥＬディスプレイにおいては、能動素子として一般に、ガラス基板上に形成された絶縁ゲート型薄膜電界効果トランジスタ（ＴＦＴ）が利用される。ところが、このＴＦＴの形成に使用されるアモルファスシリコン（非晶質シリコン）やポリシリコン（多結晶シリコン）は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いために、形成されたＴＦＴは特性のばらつきが大きいことが良く知られている。 By the way, in an active matrix organic EL display, an insulated gate thin film field effect transistor (TFT) formed on a glass substrate is generally used as an active element. However, amorphous silicon (amorphous silicon) and polysilicon (polycrystalline silicon) used to form this TFT have poor crystallinity and poor controllability of the conductive mechanism compared to single crystal silicon. It is well known that the manufactured TFT has a large variation in characteristics.

特に、比較的大型のガラス基板上にポリシリコンＴＦＴを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかしながら、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。この結果、同一基板上に形成したＴＦＴでも、そのしきい値Ｖｔｈが画素によって数百ｍＶ、場合によっては１Ｖ以上ばらつくこともまれではない。 In particular, when a polysilicon TFT is formed on a relatively large glass substrate, in order to avoid problems such as thermal deformation of the glass substrate, crystallization is usually performed by laser annealing after the formation of the amorphous silicon film. . However, it is difficult to uniformly irradiate a large glass substrate with laser energy, and it is inevitable that the crystallization state of polysilicon varies depending on the location in the substrate. As a result, it is not uncommon for a TFT formed on the same substrate to have a threshold value Vth of several hundred mV depending on the pixel, and in some cases 1 V or more.

この場合、例えば異なる画素に対して同じ電位Ｖｗを書き込んでも、画素によってＴＦＴのしきい値Ｖｔｈがばらつくことになる。これにより、ＯＬＥＤに流れる電流Ｉｄｓは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。このことは、しきい値Ｖｔｈのみではなく、キャリアの移動度μなどのばらつきについても同様のことが言える。 In this case, for example, even if the same potential Vw is written to different pixels, the threshold voltage Vth of the TFT varies from pixel to pixel. As a result, the current Ids flowing through the OLED largely varies from pixel to pixel and deviates from a desired value, and high image quality cannot be expected as a display. The same can be said for not only the threshold value Vth but also variations in carrier mobility μ and the like.

かかる問題を改善するため、本願発明者は、一例として、図３５に示す電流書き込み型の画素回路を提案している（例えば、特許文献３）。 In order to improve such a problem, the present inventor has proposed a current writing type pixel circuit shown in FIG. 35 as an example (for example, Patent Document 3).

この電流書き込み型の画素回路は、図３５から明らかなように、カソードが負電源Ｖｓｓに接続されたＯＬＥＤ１２１と、ドレインがＯＬＥＤ１２１のアノードに接続され、ソースが基準電位点であるグランドに接続（以下、「接地」と記す）されたＴＦＴ１２２と、このＴＦＴ１２２のゲートとグランドとの間に接続されたキャパシタ１２３と、ゲートがＴＦＴ１２２のゲートに接続され、ソースが接地されたＴＦＴ１２４と、ドレインがＴＦＴ１２４のドレインに、ソースがデータ線１２８に、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２５と、ドレインがＴＦＴ１２２，１２４の各ゲートに、ソースがＴＦＴ１２４，１２５の各ドレインに、ゲートが走査線１２７にそれぞれ接続されたＴＦＴ１２６とを有する構成となっている。 As is apparent from FIG. 35, this current writing type pixel circuit has an OLED 121 whose cathode is connected to the negative power source Vss, a drain connected to the anode of the OLED 121, and a source connected to the ground which is a reference potential point (hereinafter referred to as the reference potential point). TFT 122 labeled “grounded”, a capacitor 123 connected between the gate of the TFT 122 and the ground, a TFT 124 whose gate is connected to the gate of the TFT 122 and whose source is grounded, and whose drain is the TFT 124. The TFT 125 is connected to the drain, the source is connected to the data line 128, the gate is connected to the scanning line 127, the drain is connected to the gates of the TFTs 122 and 124, the source is connected to the drains of the TFTs 124 and 125, and the gate is connected to the scanning line 127. With a connected TFT 126 That.

この回路例では、ＴＦＴｌ２２，１２４としてＰＭＯＳ（電界効果トランジスタ）、ＴＦＴ１２５，１２６としてＮＭＯＳを用いている。この画素回路を駆動するタイミングチャートを図３６に示す。 In this circuit example, PMOS (field effect transistor) is used as the TFTs 122 and 124, and NMOS is used as the TFTs 125 and 126. A timing chart for driving this pixel circuit is shown in FIG.

図３５に示す画素回路が、図３３に示す画素回路と決定的に異なる点は、次の通りである。すなわち、図３３に示す画素回路においては輝度データが電圧の形で画素に与えられるのに対し、図３５に示す画素回路においては電流の形で画素に与えられる点にある。その動作は次の通りである。 The pixel circuit shown in FIG. 35 is decisively different from the pixel circuit shown in FIG. 33 as follows. That is, in the pixel circuit shown in FIG. 33, the luminance data is given to the pixel in the form of voltage, whereas in the pixel circuit shown in FIG. 35, the luminance data is given to the pixel in the form of current. The operation is as follows.

先ず、輝度情報を書き込む際は、走査線１２７を選択状態にし、データ線１２８に、輝度情報に応じた電流Ｉｗを流す。この電流Ｉｗは、ＴＦＴ１２５を通してＴＦＴ１２４に流れる。このとき、ＴＦＴ１２４に生ずるゲート・ソース間電圧をＶｇｓとする。書き込み時は、ＴＦＴ１２６によってＴＦＴ１２４のゲート・ドレイン間が短絡されているので、ＴＦＴ１２４は飽和領域で動作する。 First, when writing luminance information, the scanning line 127 is selected, and a current Iw corresponding to the luminance information is supplied to the data line 128. This current Iw flows to the TFT 124 through the TFT 125. At this time, the gate-source voltage generated in the TFT 124 is set to Vgs. At the time of writing, since the gate and drain of the TFT 124 are short-circuited by the TFT 126, the TFT 124 operates in the saturation region.

よって、良く知られたＭＯＳトランジスタの式にしたがって
Ｉｗ＝μ１Ｃｏｘ１Ｗ１／Ｌ１／２（Ｖｇｓ−Ｖｔｈ１）² ……（１）
が成立する。（１）式において、Ｖｔｈ１はＴＦＴ１２４のしきい値、μ１はキャリアの移動度、Ｃｏｘ１は単位面積当たりのゲート容量、Ｗ１はチャネル幅、Ｌ１はチャネル長である。 Therefore, according to the well-known MOS transistor equation, Iw = μ1Cox1W1 / L1 / 2 (Vgs−Vth1) ² (1)
Is established. In equation (1), Vth1 is the threshold value of the TFT 124, μ1 is the carrier mobility, Cox1 is the gate capacitance per unit area, W1 is the channel width, and L1 is the channel length.

次に、ＯＬＥＤ１２１に流れる電流をＩｄｒｖとすると、この電流ＩｄｒｖはＯＬＥＤ１２１と直列に接続されたＴＦＴｌ２２によって電流値が制御される。図３５に示す画素回路では、ＴＦＴｌ２２のゲート・ソース間電圧が（１）式のＶｇｓに一致するので、ＴＦＴｌ２２が飽和領域で動作すると仮定すれば、
Ｉｄｒｖ＝μ２Ｃｏｘ２Ｗ２／Ｌ２／２（Ｖｇｓ−Ｖｔｈ２）² …（２）
となる。 Next, assuming that the current flowing through the OLED 121 is Idrv, the current value of the current Idrv is controlled by the TFT 122 connected in series with the OLED 121. In the pixel circuit shown in FIG. 35, since the gate-source voltage of the TFT 122 is equal to Vgs in the equation (1), assuming that the TFT 122 operates in the saturation region,
Idrv = μ2Cox2W2 / L2 / 2 (Vgs−Vth2) ² (2)
It becomes.

ちなみに、ＭＯＳトランジスタが飽和領域で動作する条件は、一般に、
|Ｖｄｓ|＞|Ｖｇｓ−Ｖｔ| ……（３）
であることが知られている。（２）式、（３）式の各パラメータの意味は（１）式と同様である。ここで、ＴＦＴ１２４とＴＦＴ１２２とは、小さな画素内部に近接して形成されるため、事実上、μ１＝μ２、Ｃｏｘｌ＝Ｃｏｘ２、Ｖｔｈｌ＝Ｖｔｈ２と考えられる。すると、（１）式と（２）式とから容易に
Ｉｄｒｖ／Ｉｗ＝（Ｗ２／Ｗ１）／（Ｌ２／Ｌ１） ……（４）
が導かれる。 Incidentally, the conditions under which MOS transistors operate in the saturation region are generally
| Vds |> | Vgs−Vt | (3)
It is known that The meaning of each parameter in the equations (2) and (3) is the same as that in the equation (1). Here, since the TFT 124 and the TFT 122 are formed close to the inside of a small pixel, it can be considered that μ1 = μ2, Coxl = Cox2, and Vthl = Vth2. Then, Idrv / Iw = (W2 / W1) / (L2 / L1) (4) can be easily obtained from the expressions (1) and (2).
Is guided.

すなわち、キャリアの移動度μ、単位面積当たりのゲート容量Ｃｏｘ、しきい値Ｖｔｈの値自体がパネル面内で、あるいはパネル毎にばらついたとしても、ＯＬＥＤ１２１に流れる電流Ｉｄｒｖは正確に書き込み電流Ｉｗに比例するので、結果として、ＯＬＥＤ１２１の発光輝度を正確に制御できる。例えば、特にＷ２＝Ｗ１、Ｌ２＝Ｌ１と設計すれば、Ｉｄｒｖ／Ｉｗ＝１、即ちＴＦＴ特性のばらつきによらず、書き込み電流ＩｗとＯＬＥＤ１２１に流れる電流Ｉｄｒｖとは同一の値となる。 That is, even if the carrier mobility μ, the gate capacitance Cox per unit area, and the threshold value Vth itself vary within the panel surface or from panel to panel, the current Idrv flowing through the OLED 121 is accurately set to the write current Iw. As a result, the emission luminance of the OLED 121 can be accurately controlled. For example, if W2 = W1 and L2 = L1 are specifically designed, Idrv / Iw = 1, that is, the write current Iw and the current Idrv flowing through the OLED 121 have the same value regardless of variations in TFT characteristics.

一般に、アクティブマトリクス型表示装置においては、各画素への輝度データの書き込みは基本的に走査線単位で行われる。例えば、アモルファスシリコンＴＦＴを用いた液晶ディスプレイにおいては、選択された同一走査線上の画素に対して一括して（同時に）書き込みを行うのが一般的である。このように、走査線単位での書き込みは、一般に、線順次書き込みと呼称されている。 In general, in an active matrix display device, writing of luminance data to each pixel is basically performed in units of scanning lines. For example, in a liquid crystal display using amorphous silicon TFTs, writing is generally performed simultaneously (simultaneously) on selected pixels on the same scanning line. Thus, writing in units of scanning lines is generally called line sequential writing.

この線順次書き込み方式を採る表示装置では、通常、データ線ドライバは表示パネル内部の画素回路を構成するＴＦＴの製造工程とは別途に、一般的なモノリシック（ｍｏｎｏｌｉｔｈｉｃ）半導体技術によって製造される。したがって、特性の安定したものを得やすいが、その反面、表示装置のデータ線本数分のデータ線ドライバ個数が必要であるため、システム全体として大型・高コストとなりがちである。また、画素数の多い、あるいは画素ピッチの狭い表示装置の実現に際しては、表示パネルとパネル外部のドライバとの結線のための配線本数や接続点数が膨大となるため、接続の信頼性や配線ピッチなどの点からも、大型・高精細の表示装置の実現には限界がある。 In a display device adopting this line sequential writing method, the data line driver is usually manufactured by a general monolithic semiconductor technology separately from the manufacturing process of the TFT constituting the pixel circuit in the display panel. Therefore, it is easy to obtain a device with stable characteristics, but on the other hand, the number of data line drivers corresponding to the number of data lines of the display device is required, so that the whole system tends to be large and expensive. In addition, when realizing a display device with a large number of pixels or a narrow pixel pitch, the number of wirings and the number of connection points for connecting the display panel and drivers outside the panel become enormous, so the connection reliability and wiring pitch In view of the above, there is a limit to the realization of a large-sized and high-definition display device.

ここで、上記の「パネル外部のドライバ」は、文字通り表示パネル（ガラス基板）の外部に設置され、フレキシブルケーブル等によってパネルと結線されることもあるが、ＴＡＢ(Tape Automated Bonding)技術等によってパネル（ガラス基板）上に搭載されることもある。上述した説明では両者を含めて便宜的に「パネル外部」と表現しており、以下でも同様に表現するものとする。 Here, the “driver outside the panel” is literally installed outside the display panel (glass substrate) and may be connected to the panel by a flexible cable or the like. However, the panel may be connected by a TAB (Tape Automated Bonding) technology or the like. It may be mounted on (glass substrate). In the above description, both are included for convenience and expressed as “outside of the panel”, and the same applies to the following.

一方、ポリシリコンＴＦＴを用いた液晶ディスプレイにおいては、トランジスタの駆動能力が高く、単一の画素に対する書き込みを短時間で行うことができるため、点順次書き込みと呼ばれる書き込み方式が採られることも多い。この点順次書き込み方式を採る表示装置の構成例を図３７に、その動作タイミングチャートを図３８に示す。なお、図３７において、図３４と同等部分には同一符号を付して示している。 On the other hand, in a liquid crystal display using a polysilicon TFT, the driving capability of a transistor is high, and writing to a single pixel can be performed in a short time. Therefore, a writing method called dot sequential writing is often adopted. FIG. 37 shows a structural example of a display device employing this dot sequential writing method, and FIG. 38 shows an operation timing chart thereof. In FIG. 37, the same parts as those in FIG. 34 are denoted by the same reference numerals.

図３７において、データ線１１５−１〜１１５−ｍの各一端と信号入力線１１６との間に水平スイッチＨＳＷ１〜ＨＳＷｍが設けられている。そして、これら水平スイッチＨＳＷ１〜ＨＳＷｍは、水平スキャナ（ＨＳＣＡＮ）１１７から順次出力される選択パルスｗｅ１〜ｗｅｍによってｏｎ／ｏｆｆ制御される。水平スイッチＨＳＷ１〜ＨＳＷｍおよび水平スキャナ１１７はＴＦＴで構成され、画素回路１１と同一の製造工程にて同時に形成される。 In FIG. 37, horizontal switches HSW1 to HSWm are provided between one end of each of the data lines 115-1 to 115-m and the signal input line 116. These horizontal switches HSW1 to HSWm are on / off controlled by selection pulses we1 to wem sequentially output from a horizontal scanner (HSCAN) 117. The horizontal switches HSW1 to HSWm and the horizontal scanner 117 are constituted by TFTs, and are simultaneously formed in the same manufacturing process as the pixel circuit 11.

水平スキャナ１１７には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１１７は、図３８に示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、水平スイッチＨＳＷ１〜ＨＳＷｍを選択するための選択パルスｗｅ１〜ｗｅｍを順次発生する。 A horizontal start pulse hsp and a horizontal clock signal hck are input to the horizontal scanner 117. As shown in FIG. 38, the horizontal scanner 117 receives a horizontal start pulse hsp and then selects a horizontal switch HSW1 to HSWm corresponding to the transition (rise and fall) of the horizontal clock signal hck. ~ Wem are generated sequentially.

水平スイッチＨＳＷ１〜ＨＳＷｍの各々は、選択パルスｗｅ１〜ｗｅｍが与えられた期間に導通状態となって信号入力線１１６を通して与えられる画像データ（電圧値）ｓｉｎをデータ線１１５−１〜データ線１１５−ｍに伝える。これにより、走査線駆動回路１１３によって選択された走査線上の画素への書き込みが点順次にて行われる。データ線１１５−１〜データ線１１５−ｍに与えられた電圧は、水平スイッチＨＳＷ１〜ＨＳＷｍが非導通となった後もデータ線１１５−１〜データ線１１５−ｍの浮遊容量等の容量成分によって保持される。 Each of the horizontal switches HSW1 to HSWm is in a conductive state during a period when the selection pulses we1 to wem are given, and receives image data (voltage value) sin given through the signal input line 116 as the data lines 115-1 to 115-. tell m. Thereby, writing to the pixels on the scanning line selected by the scanning line driving circuit 113 is performed in a dot sequential manner. The voltage applied to the data line 115-1 to the data line 115-m depends on the capacitance component such as the stray capacitance of the data line 115-1 to the data line 115-m even after the horizontal switches HSW1 to HSWm are turned off. Retained.

このように、水平クロック信号ｈｃｋがｍクロック分与えられると、選択された走査線上のすべての画素にデータが書き込まれる。この点順次書き込み方式の表示装置の場合、１本の信号入力線１１６を時分割的に使用する構成であるために、表示パネルとパネル外部のデータドライバ（画像データｓｉｎを供給する回路）との接続点数が少なくて済み、また外部ドライバの数もそれに応じて少なくすることができる、などの利点がある。 As described above, when the horizontal clock signal hck is supplied for m clocks, data is written to all pixels on the selected scanning line. In the case of this dot sequential writing type display device, since one signal input line 116 is used in a time-sharing manner, the display panel and a data driver (circuit for supplying image data sin) outside the panel are used. There are advantages such that the number of connection points is small and the number of external drivers can be reduced accordingly.

米国特許第５，６８４，３６５号明細書US Pat. No. 5,684,365 特開平８−２３４６８３号公報JP-A-8-234683 国際公開第０１−０６４８４号パンフレットInternational Publication No. 01-06484 Pamphlet

ところが、画素回路として、前述した図３５に示す電流書き込み型画素回路を採用した場合には、R@３７に示すような表示装置の構成では画素１１１に正常な書き込みを行うことができない。その理由を以下に説明する。 However, when the above-described current writing type pixel circuit shown in FIG. 35 is adopted as the pixel circuit, normal writing cannot be performed on the pixel 111 with the configuration of the display device as shown in R @ 37. The reason will be described below.

図３７において、特定の水平スイッチＨＳＷが選択されて導通した状態で、信号入力線１１６を電流源によって駆動すれば、水平スイッチＨＳＷが選択されているデータ線上の画素に対しては正常に電流書き込みが行われる。その後、水平スキャナ１１７に水平クロック信号ｈｃｋが入力され、別のデータ線に対する書き込みが開始されると、その書き込みと同時にそれまで選択されていた水平スイッチＨＳＷが非導通となるため、対応するデータ線に流れる電流がゼロとなってしまう。 In FIG. 37, if the signal input line 116 is driven by a current source in a state where a specific horizontal switch HSW is selected and turned on, current writing is normally performed on pixels on the data line for which the horizontal switch HSW is selected. Is done. Thereafter, when the horizontal clock signal hck is input to the horizontal scanner 117 and writing to another data line is started, the horizontal switch HSW that has been selected until then becomes non-conductive simultaneously with the writing, so that the corresponding data line The current that flows through is zero.

したがって、正常に書き込みを行うためには、走査線が選択状態から非選択状態となる時点において、その走査線上のすべての画素に所定の書き込み電流が供給されている必要がある。すなわち、電流書き込み型の画素回路を採用した場合には、各画素へのデータの書き込みを線順次で行う必要があり、例えば図３９に示すように、選択された走査線上の画素に対して表示パネルの外部に設けられたデータ線ドライバ１１８から一括して書き込みを行う構成を採る必要がある。 Therefore, in order to perform writing normally, a predetermined writing current needs to be supplied to all pixels on the scanning line when the scanning line changes from the selected state to the non-selected state. That is, when a current writing type pixel circuit is employed, it is necessary to write data to each pixel in a line sequential manner. For example, as shown in FIG. 39, display is performed for pixels on a selected scanning line. It is necessary to adopt a configuration in which writing is performed collectively from the data line driver 118 provided outside the panel.

これは、図３４に示した線順次駆動方式の表示装置と基本的に同じ構成となっている。その結果として、前述したように、パネル外部のデータ線ドライバ１１８を構成する電流ドライバ回路ＣＤ1〜ＣＤｍの個数や、それらと表示パネルとの間の配線の接続点数が増加する、という問題を発生する。 This has basically the same configuration as the line-sequential drive type display device shown in FIG. As a result, as described above, the number of current driver circuits CD1 to CDm constituting the data line driver 118 outside the panel and the number of connection points of wiring between them and the display panel increase. .

本発明は、上記課題に鑑みて為されたものであり、その目的とするところは、電流書き込み型画素回路を採用した場合において、表示パネルと外部のデータドライバ回路との接続点数を削減しつつ正常な電流書き込み動作を実現し得るアクティブマトリクス型表示装置を提供することにある。 The present invention has been made in view of the above problems, and its object is to reduce the number of connection points between a display panel and an external data driver circuit when a current writing type pixel circuit is employed. It is to provide an active matrix display equipment which can realize normal current write operation.

本発明によるアクティブマトリクス型表示装置は、
画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記データ線毎に配置され、各画素回路に対する画像情報の書き込み駆動を行う複数の駆動回路と、
前記複数の駆動回路に対して画像情報を電流の形で供給する、少なくとも一本の信号入力線と、
前記表示部および前記複数の駆動回路が形成されたパネルの外部に設けられ、前記信号入力線を通して前記複数の駆動回路に前記画像情報を与える電流源とを備え、
前記信号入力線は、前記複数の駆動回路に対して１走査線期間内に時分割的に画像情報を供給し、
前記複数の駆動回路は、画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に同時に与える
構成となっている。 An active matrix type display device according to the present invention comprises:
Pixel circuits to which image information is given in the form of current are arranged in a matrix, and a plurality of scanning lines for selecting each pixel circuit and a plurality of data lines for supplying image information to each pixel circuit are wired. A display unit comprising:
A plurality of drive circuits that are arranged for each data line and that drive image information writing to each pixel circuit;
At least one signal input line for supplying image information in the form of current to the plurality of drive circuits ;
A current source provided outside the panel on which the display unit and the plurality of drive circuits are formed, and supplying the image information to the plurality of drive circuits through the signal input lines ;
The signal input line supplies image information to the plurality of driving circuits in a time division manner within one scanning line period,
The plurality of drive circuits are configured to hold image information once and then simultaneously apply the image information to each of the plurality of data lines in the form of current.

上記構成のアクティブマトリクス型表示装置において、画像情報を電流の形で与える少なくとも一本の信号入力線が複数の駆動回路に接続され、画像情報は、電流源から信号入力線を通して各駆動回路に対して電流の形で時分割的に与えられる。そして、この電流の形で与えられた画像情報は各駆動回路で一旦保持された後、データ線に対して電流の形で同時に与えられる。 In the active matrix display device having the above-described configuration, at least one signal input line that supplies image information in the form of current is connected to a plurality of drive circuits, and image information is supplied from the current source to each drive circuit through the signal input lines. Is given in a time-sharing manner in the form of current . The image information given in the form of current is once held in each drive circuit and then given simultaneously in the form of current to the data lines.

本発明によれば、電流書き込み型の画素回路を用いたアクティブマトリクス型表示装置において、電流源から信号入力線を通して電流の形で与えられた画像情報を駆動回路で一旦保持した後、電流の形で複数本のデータ線の各々に同時に与えることによって各画素回路に対する画像情報の書き込み駆動を行うことにより、信号源の数をデータ線の数よりも減らすことができ、また信号源とデータ線駆動回路との接続点数を減らすことができ、ひいては低コスト・高信頼性の表示装置を提供することが可能となる。 According to the present invention, in an active matrix display device using a pixel circuit of the current-writing type, is once held by the driving circuit image information given in the form of current through signal input line from the current source, the shape of the current The number of signal sources can be reduced from the number of data lines by driving the writing of image information to each pixel circuit by simultaneously applying to each of a plurality of data lines. It is possible to reduce the number of connection points with the circuit and to provide a display device with low cost and high reliability.

以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１実施形態］
図１は、本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。図１において、画素回路１１がマトリクス状に多数配置されて表示領域（表示部）を構成している。ここでは、ｍ列ｎ行の画素配列を例に採って示している。この表示領域には、画素回路１１の各々に対して、各画素（画素回路）を選択するｎ本の走査線１２−１〜１２−ｎと、各画素に画像データ、例えば輝度データを供給するｍ本のデータ線１３−１〜１３−ｍとが配線されている。 [First Embodiment]
FIG. 1 is a block diagram showing a configuration example of an active matrix display device according to the first embodiment of the present invention. In FIG. 1, a large number of pixel circuits 11 are arranged in a matrix to form a display area (display unit). Here, a pixel array of m columns and n rows is shown as an example. In this display area, n scanning lines 12-1 to 12-n for selecting each pixel (pixel circuit) and image data, for example, luminance data, are supplied to each pixel circuit 11. m data lines 13-1 to 13-m are wired.

上記表示領域の外部には、走査線１２−１〜１２−ｎを選択駆動する走査線駆動回路１４が設けられるとともに、データ線１３−１〜１３−ｍを駆動するデータ線ドライバ回路１５が設けられている。走査線駆動回路１４は例えばシフトレジスタからなり、各転送段の出力端が走査線１２−１〜１２−ｎの各一端に接続されている。データ線ドライバ回路１５は、後述するように、ｍ個の電流書き込み型の電流ドライバ回路（ＣＤ）１５−１〜１５−ｍによって構成されている。電流書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１５−１〜１５−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。 Outside the display area, a scanning line driving circuit 14 for selectively driving the scanning lines 12-1 to 12-n and a data line driver circuit 15 for driving the data lines 13-1 to 13-m are provided. It has been. The scanning line driving circuit 14 is composed of, for example, a shift register, and the output ends of the transfer stages are connected to the respective ends of the scanning lines 12-1 to 12-n. As will be described later, the data line driver circuit 15 includes m current write type current driver circuits (CD) 15-1 to 15-m. Current output type current driver circuits (hereinafter simply referred to as “current driver circuits”) 15-1 to 15 -m have output terminals connected to respective ends of the data lines 13-1 to 13 -m.

データ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給されるとともに、制御線１７を通して外部から駆動制御信号ｄｅが供給される。すなわち、データ線１３−１〜１３−ｍ毎に設けられた電流ドライバ回路１５−１〜１５−ｍは同一の信号入力線１６を共用し、これを時分割的に使用しつつ画像データの取り込みを行う。電流ドライバ回路１５−１〜１５−ｍにはさらに、水平スキャナ（ＨＳＣＡＮ）１８から、２系統の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍが供給される。 The current driver circuits 15-1 to 15 -m of the data line driver circuit 15 are supplied with image data (luminance data in this example) sin from the outside through the signal input line 16 and are driven from the outside through the control line 17. A control signal de is supplied. That is, the current driver circuits 15-1 to 15-m provided for each of the data lines 13-1 to 13-m share the same signal input line 16, and capture image data while using the same signal input line 16 in a time division manner. I do. Furthermore, two systems of write control signals weA1 to weAm and weB1 to weBm are supplied from the horizontal scanner (HSCAN) 18 to the current driver circuits 15-1 to 15-m.

水平スキャナ１８には、水平スタートパルスｈｓｐおよび水平クロック信号ｈｃｋが入力される。水平スキャナ１８は例えばシフトレジスタからなり、図２のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、例えば書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してやや遅れたタイミング関係にある。 The horizontal scanner 18 receives a horizontal start pulse hsp and a horizontal clock signal hck. The horizontal scanner 18 is composed of a shift register, for example, and, as shown in the timing chart of FIG. WeAm, weB1 to weBm are sequentially generated. Here, for example, each of the write control signals weAl to weAm has a timing relationship slightly delayed from each of the write control signals weBl to weBm.

上記構成の第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１としては、例えば図３５に示した電流書き込み型の画素回路が用いられる。この電流書き込み型画素回路は、先述したように、画素回路１１の表示素子として、電流値によって輝度が制御される発光素子、例えば有機ＥＬ素子（ＯＬＥＤ）を用いるとともに、４つのＴＦＴ（絶縁ゲート型薄膜電界効果トランジスタ）および１つのキャパシタを有し、輝度データが電流の形でデータ線から与えられるようになっている。なお、画素回路１１としては、図３５に示した回路構成のものに限定されるものではなく、要は、電流書き込み型の画素回路であれば良い。 In the active matrix display device according to the first embodiment having the above-described configuration, for example, the current writing type pixel circuit shown in FIG. 35 is used as the pixel circuit 11. As described above, the current writing type pixel circuit uses a light-emitting element whose luminance is controlled by a current value, for example, an organic EL element (OLED), as a display element of the pixel circuit 11, and four TFTs (insulated gate type). Thin film field effect transistor) and one capacitor, and luminance data is supplied from the data line in the form of current. Note that the pixel circuit 11 is not limited to the circuit configuration shown in FIG. 35, and may be any current writing type pixel circuit.

ここで、有機ＥＬ素子の構造の一例について説明する。図３に、有機ＥＬ素子の断面構造を示す。同図から明らかなように、有機ＥＬ素子は、透明ガラスなどからなる基板２１上に、透明導電膜からなる第１の電極（例えば、陽極）２２を形成し、その上にさらに正孔輸送層２３、発光層２４、電子輸送層２５および電子注入層２６を順次堆積させて有機層２７を形成した後、この有機層２７の上に金属からなる第２の電極（例えば、陰極）２８を形成した構成となっている。そして、第１の電極２２と第２の電極２８との間に直流電圧Ｅを印加することで、発光層２４において電子と正孔が再結合する際に発光するようになっている。 Here, an example of the structure of the organic EL element will be described. FIG. 3 shows a cross-sectional structure of the organic EL element. As is clear from the figure, in the organic EL element, a first electrode (for example, an anode) 22 made of a transparent conductive film is formed on a substrate 21 made of transparent glass or the like, and a hole transport layer is further formed thereon. 23, a light emitting layer 24, an electron transport layer 25, and an electron injection layer 26 are sequentially deposited to form an organic layer 27, and then a second electrode (eg, cathode) 28 made of metal is formed on the organic layer 27. It has become the composition. Then, by applying a DC voltage E between the first electrode 22 and the second electrode 28, light is emitted when electrons and holes are recombined in the light emitting layer 24.

この有機ＥＬ素子（ＯＬＥＤ）を含む画素回路では、上述したように、能動素子として一般にガラス基板上に形成されたＴＦＴが用いられる。そして、この画素回路が生成されたガラス基板（表示パネル）上に、走査線駆動回路１４も同様に、ＴＦＴなどの回路素子によって形成される。このとき、電流ドライバ回路１５−１〜１５−ｍについても、同じ表示パネル（ガラス基板）上にＴＦＴなどの回路素子によって同時に形成するようにしても良い。ただし、電流ドライバ回路１５−１〜１５−ｍを必ずしも表示パネル上に設ける必要はなく、パネル外部に設ける構成を採っても良い。 In the pixel circuit including the organic EL element (OLED), as described above, a TFT formed on a glass substrate is generally used as an active element. The scanning line driving circuit 14 is similarly formed by circuit elements such as TFTs on the glass substrate (display panel) on which the pixel circuit is generated. At this time, the current driver circuits 15-1 to 15-m may be simultaneously formed on the same display panel (glass substrate) by circuit elements such as TFTs. However, the current driver circuits 15-1 to 15-m are not necessarily provided on the display panel, and may be configured to be provided outside the panel.

［第１回路例］
図４は、データ線ドライバ回路１５を構成する電流ドライバ回路１５−１〜１５−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１５−１〜１５−ｍの各々は全く同じ回路構成となっている。 [First circuit example]
FIG. 4 is a circuit diagram showing a specific circuit example of the current driver circuits 15-1 to 15 -m constituting the data line driver circuit 15. Note that each of the current driver circuits 15-1 to 15-m has the same circuit configuration.

図４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５から構成されている。この回路例では、ＴＦＴ３１〜３４のすべてをＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。 As is clear from FIG. 4, the current driver circuit according to this example includes four TFTs 31 to 34 and one capacitor 35. In this circuit example, all of the TFTs 31 to 34 are composed of NMOS, but this is only an example and the present invention is not limited to this.

図４において、ＴＦＴ３１はそのソースが接地されて変換部を構成している。このＴＦＴ３１のドレインに、ＴＦＴ３２，３３の各ソースおよびＴＦＴ３４のドレインがそれぞれ接続されている。ＴＦＴ３２は、そのドレインが信号入力線１６に接続された第１のスイッチ素子であり、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。ＴＦＴ３３は、そのドレインがデータ線１３に接続されて駆動部を構成しており、そのゲートには制御線１７を介して駆動制御信号ｄｅが与えられる。ＴＦＴ３４は、そのソースがＴＦＴ３１のゲートに接続された第２のスイッチ素子であり、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ３１のゲートおよびＴＦＴ３４のソースとグランドとの間には、保持部を構成するキャパシタ３５が接続されている。 In FIG. 4, the TFT 31 constitutes a conversion unit with its source grounded. The sources of the TFTs 32 and 33 and the drain of the TFT 34 are connected to the drain of the TFT 31. The TFT 32 is a first switch element whose drain is connected to the signal input line 16, and a first write control signal weA is given to the gate. The TFT 33 has a drain connected to the data line 13 to form a drive unit, and a drive control signal de is given to the gate via the control line 17. The TFT 34 is a second switch element whose source is connected to the gate of the TFT 31, and a second write control signal weB is given to the gate. A capacitor 35 constituting a holding unit is connected between the gate of the TFT 31 and the source of the TFT 34 and the ground.

次に、上記構成の電流ドライバ回路の回路動作について、図５の駆動波形図を用いて説明する。 Next, the circuit operation of the current driver circuit having the above configuration will be described with reference to the drive waveform diagram of FIG.

本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡおよび第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が高レベルの状態を選択状態としている。さらに、駆動制御信号ｄｅを非選択状態（ここでは低レベル）とする。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ３２のソースを通してＴＦＴ３１に書き込み電流Ｉｗが流れる。 When writing to the current driver circuit, both the first write control signal weA and the second write control signal weB are selected. Here, the selected state is a state in which both are at a high level. Further, the drive control signal de is set to a non-selected state (here, low level). By connecting the current source CS having the current value Iw to the signal input line 16 in this state, the write current Iw flows to the TFT 31 through the source of the TFT 32.

このとき、ＴＦＴ３ｌのゲート・ドレイン間はＴＦＴ３４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ３ｌは飽和領域で動作する。したがって、そのゲート・ソース間には、
Ｉｗ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）² ……（５）
で与えられる電圧Ｖｇｓが生ずる。ここで、ＶｔｈはＴＦＴ３１のしきい値、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。 At this time, since the gate and drain of the TFT 3l are electrically short-circuited by the TFT 34, the expression (3) is established, and the TFT 3l operates in the saturation region. Therefore, between the gate and source,
Iw = μCoxW / L / 2 (vgs−Vth) ² (5)
The voltage Vgs given by Here, Vth is the threshold value of the TFT 31, μ is the carrier mobility, Cox is the gate capacitance per unit area, W is the channel width, and L is the channel length.

次に、第１，第２の書き込み制御信号ｗｅＡ，ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを低レベルとしてＴＦＴ３４を非導通状態とする。これにより、ＴＦＴ３ｌのゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ３５によって保持される。次いで、第１の書き込み制御信号ｗｅＡを低レベルとしてＴＦＴ３２を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ＴＥＴ３３は、キャパシタ３５の保持電圧Ｖｇｓに基づいてデータ線１３を駆動する。 Next, the first and second write control signals weA and weB are brought into a non-selected state. Specifically, first, the second write control signal weB is set to a low level to make the TFT 34 non-conductive. Thereby, the voltage Vgs generated between the gate and the source of the TFT 3 l is held by the capacitor 35. Next, the current write circuit and the current source CS are electrically cut off by setting the first write control signal weA to a low level to make the TFT 32 non-conductive. Thereafter, another current is supplied by the current source CS. Writing to the driver circuit can be performed. The TET 33 drives the data line 13 based on the holding voltage Vgs of the capacitor 35.

このように、本電流ドライバ回路への書き込み終了時、先ずＴＦＴ３４を非導通状態とし、しかる後ＴＦＴ３２を非導通状態とする、即ちＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、輝度データの書き込みを確実に行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。 As described above, at the end of writing to the current driver circuit, the TFT 34 is first made non-conductive, and then the TFT 32 is made non-conductive, that is, the TFT 34 is made non-conductive prior to the TFT 32. Writing can be performed reliably. Here, the data driven by the current source CS needs to be valid at the time when the second write control signal WeB is not selected, but after that any value (for example, write to the next current driver circuit) Data).

次に、駆動制御信号ｄｅを選択状態（ここでは高レベル）とすると、ＴＦＴ３ｌが飽和領域で動作していれば、ＴＦＴ３ｌを流れる電流は、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（ｖｇｓ−Ｖｔｈ）² ……（６）
で与えられる。これがデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに一致する。 Next, when the drive control signal de is in a selected state (here, high level), if the TFT 31 is operating in the saturation region, the current flowing through the TFT 31 is
Id = μCoxW / L / 2 (vgs−Vth) ² (6)
Given in. This is the current that flows through the data line 13, which matches the previous write current Iw.

すなわち、図４に示す回路は、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する機能を有する。さらにこの動作において、（５）式、（６）式中のキャリアの移動度μや、しきい値Ｖｔｈ等の絶対値は問題とされない。すなわち、図４に示す回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に等しい電流値でデータ線１３を駆動することができる。 In other words, the circuit shown in FIG. 4 temporarily converts the luminance data sin written in the form of a current value into a voltage value and holds it in the capacitor 35. After the writing is completed, the luminance data sin is written based on the voltage value of the capacitor 35. The data line 13 is driven with a current value substantially equal to the current value. Further, in this operation, absolute values such as carrier mobility μ and threshold value Vth in the equations (5) and (6) are not a problem. That is, the circuit shown in FIG. 4 can drive the data line 13 with a current value exactly equal to the written current value regardless of variations in TFT characteristics.

続いて、図１に示す第１実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５−１〜１５−ｍとして図４の電流書き込み型電流ドライバ回路を用いた場合の動作について、図２のタイミングチャートに基づいて説明する。 Subsequently, in the active matrix display device according to the first embodiment shown in FIG. 1, the current writing type pixel circuit of FIG. 35 is used as the pixel circuit 11, and the current driver circuits 15-1 to 15-m of FIG. The operation when the current write type current driver circuit is used will be described based on the timing chart of FIG.

水平スキャナ１８は、先述したように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移に対応して、第１，第２の書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍを順次発生する。ここで、書き込み制御信号ｗｅＡｌ〜ｗｅＡｍの各々は、書き込み制御信号ｗｅＢｌ〜ｗｅＢｍの各々に対してややタイミングが遅れている。輝度データｓｉｎはこれらの書き込み制御信号ｗｅＡ１〜ｗｅＡｍ，ｗｅＢ１〜ｗｅＢｍに同期して、信号入力線１６から電流値の形で入力される。 As described above, the horizontal scanner 18 sequentially generates the first and second write control signals weA1 to weAm and weB1 to weBm in response to the transition of the horizontal clock signal hck after the input of the horizontal start pulse hsp. Here, each of the write control signals weAl to weAm is slightly delayed in timing with respect to each of the write control signals weBl to weBm. The luminance data sin is input in the form of a current value from the signal input line 16 in synchronization with these write control signals weA1 to weAm, weB1 to weBm.

そして、水平クロックｈｃｋがｍクロック分入力されると、ｍ個の電流ドライバ回路１５−１〜１５−ｍに輝度データｓｉｎが書き込まれる。書き込みの最中は、駆動制御信号ｄｅは非選択状態とされているが、すべての電流ドライバ回路１５−１〜１５−ｍに書き込みが終了した時点で選択状態とされ、よってデータ線１３−１〜データ線１３−ｍが駆動される。駆動制御信号ｄｅが選択状態のとき、ｋ番目の走査線１２−ｋが選択されているので、走査線１２−ｋに接続された画素１１に対して線順次書き込みが行われる。 When the horizontal clock hck is input for m clocks, the luminance data sin is written in the m current driver circuits 15-1 to 15-m. During the writing, the drive control signal de is in a non-selected state. However, when the writing is completed in all the current driver circuits 15-1 to 15-m, the driving control signal de is in a selected state. The data line 13-m is driven. When the drive control signal de is in the selected state, since the kth scanning line 12-k is selected, line sequential writing is performed on the pixels 11 connected to the scanning line 12-k.

走査線１２−ｋを非選択とすると書き込みが終了するが、図２のタイミングチャートでは、その時点において駆動制御信号ｄｅは選択状態を保っており、書き込み終了まで有効な書き込みデータ（書き込み電流）を保つようにしている。ただし、この駆動法においては、１走査線期間（通常は、１フレーム期間／走査線本数）に、電流ドライバ回路１５−１〜１５−ｍへの書き込みと、データ線１３−１〜１３−ｍの駆動がシリアルに行われるため、これら書き込みとデータ線駆動の両方に十分な時間を確保することが難しい場合がある。 Writing is completed when the scanning line 12-k is not selected. However, in the timing chart of FIG. 2, the drive control signal de is kept in the selected state at that time, and write data (write current) that is valid until the writing is completed. I try to keep it. However, in this driving method, writing to the current driver circuits 15-1 to 15-m and data lines 13-1 to 13-m are performed in one scanning line period (usually one frame period / the number of scanning lines). Are driven serially, it may be difficult to secure sufficient time for both writing and data line driving.

［第２回路例］
図６は、電流ドライバ回路１５−１〜１５−ｍの他の回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。 [Second circuit example]
FIG. 6 is a circuit diagram showing another circuit example of the current driver circuits 15-1 to 15-m. In the figure, the same parts as those in FIG.

図６から明らかなように、本例に係る電流ドライバ回路は、図４の回路素子に加えて、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、即ちＴＦＴ３１と導電型が異なるＰＭＯＳのＴＦＴ４０を、例えばＴＦＴ３２を介して接続した構成となっている。この構成によれば、本電流ドライバ回路への輝度データｓｉｎの書き込みを、図４の回路例よりも高速に行うことができる。その理由について以下に順次説明する。 As is apparent from FIG. 6, the current driver circuit according to the present example is for impedance conversion that operates in the saturation region when the luminance data sin is written between the TFT 31 and the current source CS in addition to the circuit elements of FIG. A transistor, that is, a PMOS TFT 40 having a conductivity type different from that of the TFT 31 is connected via, for example, a TFT 32. According to this configuration, the luminance data sin can be written to the current driver circuit at a higher speed than the circuit example of FIG. The reason will be described sequentially below.

電流書き込みにおいては、一般に、書き込みに要する時間が長いという問題がある。何となれば、図４の回路例の電流ドライバ回路に電流値Ｉｗを書き込む場合、電流源ＣＳの出力抵抗は理論上無限大なので、回路の抵抗は図４のＴＦＴ３１によって決まる一方、パネル内部のＴＦＴは一般に駆動能力が小さい、言い換えれば入力抵抗が高いため、信号入力線１６の電位が定常状態に達するまでに時間がかかるからである。 In current writing, there is generally a problem that the time required for writing is long. When the current value Iw is written in the current driver circuit of the circuit example of FIG. 4, the output resistance of the current source CS is theoretically infinite, so that the resistance of the circuit is determined by the TFT 31 of FIG. This is because generally the driving ability is small, in other words, the input resistance is high, and it takes time until the potential of the signal input line 16 reaches a steady state.

ここで先ず、図４の回路例の場合について、書き込みに必要な時間を求める。書き込み時、ＴＦＴ３１はゲート・ドレイン間がＴＦＴ３４によって短絡され、従って飽和領域で動作することを踏まえて、ＭＯＳトランジスタの式（１）の両辺をゲート・ソース間電圧Ｖｇｓで微分することで、
１／Ｒｎ＝μｎＣｏｘＷｎ／Ｌｎ（Ｖｇｓｎ−Ｖｔｈ） ……（７）
を得る。ここで、ＴＦＴ３１がＮＭＯＳであるので、必要なパラメータには添字ｎを付して示している。ＲｎはＴＦＴ３１の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。なお、ＴＦＴ３２はアナログスイッチであり抵抗特性を呈するが、ＴＦＴ３１に比べて十分小さな抵抗値となるように設計できるため、その抵抗値は無視する。 First, in the case of the circuit example of FIG. 4, the time required for writing is obtained. At the time of writing, the TFT 31 is short-circuited between the gate and the drain by the TFT 34, and thus operates in the saturation region, so that both sides of the equation (1) of the MOS transistor are differentiated by the gate-source voltage Vgs.
1 / Rn = μnCoxWn / Ln (Vgsn−Vth) (7)
Get. Here, since the TFT 31 is an NMOS, a necessary parameter is indicated with a suffix n. Rn is a differential resistance viewed from the signal input line 16 of the TFT 31, and this is an input resistance of the signal input line 16. Note that the TFT 32 is an analog switch and exhibits resistance characteristics. However, since the TFT 32 can be designed to have a sufficiently small resistance value compared to the TFT 31, the resistance value is ignored.

（１）式、（７）式より、
Ｒｎ＝１／√（２μｎＣｏｘＷｎ／Ｌｎ・Ｉｗ） ……（８）
を得る。すなわち、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗの平方根に反比例し、特に書き込み電流Ｉｗが小さな状態では非常に大きな値となる。一方、信号入力線１６に存在する容量をＣｓとすると、書き込み動作の時定数は定常状態付近では
τ＝Ｃｓ×Ｒｎ ……（９）
で与えられる。 From equations (1) and (7),
Rn = 1 / √ (2 μnCoxWn / Ln · Iw) (8)
Get. That is, the input resistance Rn of the TFT 31 is inversely proportional to the square root of the write current Iw, and becomes a very large value particularly when the write current Iw is small. On the other hand, if the capacitance existing in the signal input line 16 is Cs, the time constant of the write operation is τ = Cs × Rn (9) near the steady state.
Given in.

信号入力線１６に信号電流を供給する電流源ＣＳは通常パネル外部の部品で構成されるため、データ線ドライバ回路１５から距離的に離れていることが多く、容量Ｃｓは大きな値になりやすい。その上、先に述べたように、ＴＦＴ３１の入力抵抗Ｒｎは書き込み電流Ｉｗが小さくなるに従って増大するので、小さな電流の書き込みに要する長い書き込み時間は重大な問題である。 Since the current source CS for supplying a signal current to the signal input line 16 is usually composed of parts outside the panel, it is often away from the data line driver circuit 15 and the capacitance Cs tends to be a large value. In addition, as described above, since the input resistance Rn of the TFT 31 increases as the write current Iw decreases, the long write time required for writing a small current is a serious problem.

書き込み時間を短縮するためには、（９）式より、ＴＦＴ３１の入力抵抗Ｒｎを小さくする必要がある。そのためには、最大輝度値に相当する電流値をより大きい値に設定することによって、小さな輝度値においても書き込み電流Ｉｗがあまり小さくならないようにすることが考えられるが、これは消費電力の増大を招く。あるいは、ＴＦＴ３１のＷｎ／Ｌｎを大きくすることが考えられるが、その場合は、より小さなゲート電圧振幅でＴＦＴ３１を使用することになるため、微小なノイズによって駆動電流が影響されやすくなるなどの問題がある。 In order to shorten the writing time, it is necessary to reduce the input resistance Rn of the TFT 31 from the equation (9). To that end, it is conceivable to set the current value corresponding to the maximum luminance value to a larger value so that the writing current Iw does not become too small even at a small luminance value, but this increases the power consumption. Invite. Alternatively, it is conceivable to increase the Wn / Ln of the TFT 31, but in this case, since the TFT 31 is used with a smaller gate voltage amplitude, there is a problem that the drive current is easily influenced by minute noise. is there.

ここで、図６の回路例の回路動作について考える。信号入力線１６には電流源ＣＳが接続されており、この電流源ＣＳと本電流ドライバ回路との間には比較的大きな寄生容量Ｃｓが存在している。今、信号電流Ｉｗを書き込む動作を考え、ＴＦＴ４０が飽和領域で動作しているとすれば、定常状態においては、ＭＯＳトランジスタの式（１）に従って、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｇｓ−Ｖｔｐ）² ……（１０）
が成り立つ。ここで、ＴＦＴ４０がＰＭＯＳであるので、必要なパラメータには添字ｐを付して示している。 Here, consider the circuit operation of the circuit example of FIG. A current source CS is connected to the signal input line 16, and a relatively large parasitic capacitance Cs exists between the current source CS and the current driver circuit. Now, considering the operation of writing the signal current Iw, and assuming that the TFT 40 is operating in the saturation region, in the steady state, according to the equation (1) of the MOS transistor,
Iw = μpCoxWp / Lp / 2 (Vgs−Vtp) ² (10)
Holds. Here, since the TFT 40 is a PMOS, a necessary parameter is indicated with a suffix p.

図６の回路例では、信号入力線１６がＴＦＴ４０のソースであることに注意すれば、
Ｉｗ＝μｐＣｏｘＷｐ／Ｌｐ／２（Ｖｉｎ−
Ｖｇ−｜Ｖｔｐ｜）² ……（１１）
が成り立つことがわかる。ＶｉｎおよびＶｇはそれぞれ、グランドを基準とした信号入力線１６の電圧およびＴＦＴ４０のゲート電圧である。 In the circuit example of FIG. 6, if the signal input line 16 is the source of the TFT 40,
Iw = μpCoxWp / Lp / 2 (Vin−
Vg− | Vtp |) ² (11)
It can be seen that Vin and Vg are the voltage of the signal input line 16 and the gate voltage of the TFT 40, respectively, with reference to the ground.

（１１）式の両辺を信号入力線１６の電圧Ｖｉｎで微分すれば、
1/Ｒｐ＝μｐＣｏｘＷｐ／Ｌｐ（Ｖｉｎ−Ｖｇ−｜Ｖｔｐ｜）…（１２）
を得る。ＲｐはＴＦＴ４０の信号入力線１６から見た微分抵抗であり、これが信号入力線１６の入力抵抗である。（１１）式、（１２）式より
Ｒｐ＝１／√（２μｐＣｏｘＷｐ／Ｌｐ・Ｉｗ） ……（１３）
を得る。書き込み動作の時定数は、定常状態付近では
τ＝Ｃｓ×Ｒｐ ……（１４）
で与えられる。 If both sides of the equation (11) are differentiated by the voltage Vin of the signal input line 16,
1 / Rp = μpCoxWp / Lp (Vin−Vg− | Vtp |) (12)
Get. Rp is a differential resistance viewed from the signal input line 16 of the TFT 40, and this is an input resistance of the signal input line 16. From Equations (11) and (12) Rp = 1 / √ (2 μpCoxWp / Lp · Iw) (13)
Get. The time constant of the write operation is τ = Cs × Rp (14) near the steady state.
Given in.

ここで注目すべきなのは、（１３）式、（１４）式によれば、書き込み時定数はＴＦＴ３１に関するパラメータ（Ｗｎ、Ｌｎなど）に関係なく、ＰチャネルＴＦＴ４０によって決まるということである。すなわち、ＴＦＴ４０のＷｐ／Ｌｐを大きく設定すれば、（１３）式によって任意に信号入力線１６の入力抵抗Ｒｐを小さくすることができ、（１４）式によって書き込み動作の時定数が小さくなることがわかる。つまり、書き込み電流Ｉｗの大きさやＴＦＴ３１のパラメータを変更することなく、言い換えれば、先に述べたような消費電力の増大やノイズ耐性の悪化を伴うことなく、書き込みを高速化することが可能となる。 It should be noted here that according to the equations (13) and (14), the write time constant is determined by the P-channel TFT 40 regardless of the parameters (Wn, Ln, etc.) relating to the TFT 31. That is, if Wp / Lp of the TFT 40 is set large, the input resistance Rp of the signal input line 16 can be arbitrarily reduced by the equation (13), and the time constant of the write operation can be reduced by the equation (14). Recognize. That is, it is possible to increase the writing speed without changing the magnitude of the write current Iw and the parameters of the TFT 31, in other words, without increasing the power consumption and the noise resistance as described above. .

書き込みが高速化すれば、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。 If the writing speed is increased, a large number of data can be written to the data line driver array using the same signal input line 16 in a time-sharing manner within a fixed time. The number of connection points with the CS and the number of current sources CS can be reduced.

ここで、ＴＦＴ４０を飽和領域で動作させるための方法について以下に示す。ＭＯＳトランジスタが飽和領域で動作するための条件は前述のように（３）式で与えられるが、ＰＭＯＳの場合は、
Ｖｄ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１５）
と書いても良い。ここで、ＶｄおよびＶｇはそれぞれ、グランドを基準としたドレイン電位およびゲート電位である。 Here, a method for operating the TFT 40 in the saturation region will be described below. The conditions for the MOS transistor to operate in the saturation region are given by the equation (3) as described above.
Vd <Vg + | Vtp | (15)
You may write. Here, Vd and Vg are a drain potential and a gate potential with respect to the ground, respectively.

書き込み時間が問題になるのは、先に述べたように書き込み電流Ｉｗが小さな場合である。そこで、書き込み電流Ｉｗがゼロに近い書き込み状態を考えると、ＴＦＴ３１はそのゲート・ドレインをＴＦＴ３４によって電気的に短絡されており、流れる電流がゼロに近い。このことから、そのドレイン電位はほぼＶｔｎであるが、これはＴＦＴ４０のドレイン電位Ｖｇでもある。したがって、（１５）式は、
Ｖｔｎ＜Ｖｇ＋｜Ｖｔｐ｜ ……（１６）
と書くことができる。 The write time becomes a problem when the write current Iw is small as described above. Therefore, considering a write state in which the write current Iw is close to zero, the gate and drain of the TFT 31 are electrically short-circuited by the TFT 34, and the flowing current is close to zero. From this, the drain potential is approximately Vtn, which is also the drain potential Vg of the TFT 40. Therefore, equation (15) is
Vtn <Vg + | Vtp | (16)
Can be written.

したがって、ＴＦＴ４０を飽和領域で動作させるためには、（１６）式が成り立つこと、具体的には、例えばゲート電位Ｖｇ＝０で使用する場合にはＶｔｎ＜｜Ｖｔｐ｜としたり、あるいはＶｇを０Ｖではなく、０Ｖよりも高い電位で使用すれば良い。 Therefore, in order to operate the TFT 40 in the saturation region, the equation (16) is satisfied. Specifically, for example, when used at the gate potential Vg = 0, Vtn <| Vtp | or Vg is set to 0V. Instead, it may be used at a potential higher than 0V.

上述したように、ＴＦＴ３１と電流源ＣＳとの間に、輝度データｓｉｎの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ（本例では、ＰチャネルＴＦＴ４０）を接続することで、本電流ドライバ回路への輝度データｓｉｎの書き込みを図４の回路例よりも高速に行うことができる。これにより、一定の時間内に同一の信号入力線１６を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源ＣＳとの間の接続点数や、電流源ＣＳの個数を削減することができる。 As described above, an impedance conversion transistor (P-channel TFT 40 in this example) that operates in the saturation region when the luminance data sin is written is connected between the TFT 31 and the current source CS. The luminance data sin can be written at a higher speed than the circuit example of FIG. As a result, a large number of data can be written to the data line driver column by using the same signal input line 16 in a time-sharing manner within a certain time, so that the panel and the current source CS outside the panel are connected. The number of connection points and the number of current sources CS can be reduced.

なお、本回路例では、ＰチャネルＴＦＴ４０をＴＦＴ３１と電流源ＣＳとの間にＴＦＴ３２を介して接続する回路構成としたが、図７に示すように、輝度データｓｉｎの書き込み時に飽和領域で動作するＰチャネルＴＦＴ４０をＮチャネルＴＦＴ３２に代えて設け、このＰチャネルＴＦＴ４０にインピーダンス変換とスイッチ（図６のＴＦＴ３２）の両機能を持たせるようにしても、上記の場合と同様の作用効果を得ることができる。この変形例の場合には、電流ドライバ回路毎にトランジスタを１個削減できるため、その分だけ回路構成の簡略化、低コスト化が図れる利点がある。 In this circuit example, the P-channel TFT 40 is connected to the TFT 31 and the current source CS via the TFT 32. However, as shown in FIG. 7, the circuit operates in the saturation region when the luminance data sin is written. Even if the P-channel TFT 40 is provided in place of the N-channel TFT 32 and the P-channel TFT 40 is provided with both functions of impedance conversion and a switch (TFT 32 in FIG. 6), the same effect as the above case can be obtained. it can. In the case of this modification, one transistor can be reduced for each current driver circuit, so that there is an advantage that the circuit configuration can be simplified and the cost can be reduced accordingly.

［第２実施形態］
図８は、本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線ドライバ回路１５′の構成にある。 [Second Embodiment]
FIG. 8 is a block diagram showing a configuration example of an active matrix display device according to the second embodiment of the present invention. In FIG. 8, the same parts as those in FIG. The active matrix display device according to the present embodiment is different from the active matrix display device according to the first embodiment in the configuration of the data line driver circuit 15 ′.

すなわち、第１実施形態ではデータ線ドライバ回路１５を１列分の電流ドライバ回路１５−１〜１５−ｍで構成しているのに対して、本実施形態ではデータ線ドライバ回路１５′を２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍで構成している。これら２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍには、信号入力線１６を通して外部から画像データ（本例では、輝度データ）ｓｉｎが供給される。 That is, in the first embodiment, the data line driver circuit 15 is composed of one column of current driver circuits 15-1 to 15-m, whereas in this embodiment, the data line driver circuit 15 'is arranged in two columns. Current driver circuits 15A-1 to 15A-m, 15B-1 to 15B-m. Image data (in this example, luminance data) sin is supplied to the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m for these two columns from the outside through the signal input line 16.

２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍにはさらに、２本の制御線１７−１，１７−２を通して外部から２系統の駆動制御信号ｄｅ１，ｄｅ２が供給される。これらの駆動制御信号ｄｅ１，ｄｅ２は、図９のタイミングチャートに示すように、１走査線期間の周期で極性が反転し、かつ互いに逆相の信号となっている。 The two rows of current driver circuits 15A-1 to 15A-m, 15B-1 to 15B-m are further supplied with two drive control signals de1, de2 from the outside through two control lines 17-1, 17-2. Is supplied. As shown in the timing chart of FIG. 9, these drive control signals de1 and de2 are inverted in polarity in the period of one scanning line period and are signals having opposite phases to each other.

一方、水平スキャナ１８は、図９のタイミングチャートに示すように、水平スタートパルスｈｓｐの入力後、水平クロック信号ｈｃｋの遷移（立ち上がりおよび立ち下がり）に対応して、１系統の書き込み制御信号ｗｅ１〜ｗｅｍを順次発生する構成となっている。この１系統の書き込み制御信号ｗｅ１〜ｗｅｍは、２列分の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに供給される。 On the other hand, as shown in the timing chart of FIG. 9, the horizontal scanner 18 responds to the transition (rise and fall) of the horizontal clock signal hck after the input of the horizontal start pulse hsp, so that one system of write control signals we1. Wem is sequentially generated. The one-system write control signals we1 to wem are supplied to the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m for two columns.

［第３回路例］
図１０は、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの具体的な回路例を示す回路図であり、図中、図４と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路は、４つのＴＦＴ３１〜３４および１つのキャパシタ３５からなる基本的な回路部分については、図４の電流ドライバ回路と同じである。 [Third circuit example]
FIG. 10 is a circuit diagram showing a specific circuit example of the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m. In the figure, the same parts as those in FIG. It shows. The current driver circuit according to this example is the same as the current driver circuit of FIG. 4 with respect to a basic circuit portion including four TFTs 31 to 34 and one capacitor 35.

異なる点は、ＴＦＴ３２およびＴＦＴ３４を制御する回路の構成である。この制御回路は、３つのインバータ３６，３７，３８および１つのＮＯＲ回路３９から構成されている。インバータ３６は、水平スキャナ１８から供給される書き込み制御信号ｗｅの極性を反転してＮＯＲ回路３９にその一方の入力として供給する。ＮＯＲ回路３９は、制御線１７−１（または、１７−２）を通して外部から供給される駆動制御信号ｄｅ１（または、ｄｅ２）を他方の入力としている。 The difference is the configuration of the circuit that controls the TFT 32 and the TFT 34. This control circuit is composed of three inverters 36, 37 and 38 and one NOR circuit 39. The inverter 36 inverts the polarity of the write control signal we supplied from the horizontal scanner 18 and supplies it to the NOR circuit 39 as one input thereof. The NOR circuit 39 receives the drive control signal de1 (or de2) supplied from the outside through the control line 17-1 (or 17-2) as the other input.

このＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）は、直接ＴＦＴ３４のゲートに供給されるとともに、インバータ３７，３８を介してＴＦＴ３２のゲートに供給される。インバータ３７，３８は、図２のタイミングチャートにおける第２の書き込み制御信号ｗｅＢに対する第１の書き込み制御信号ｗｅＡの遅れ時間に相当する遅延時間を有し、ＮＯＲ回路３９を通過した駆動制御信号ｄｅ１（または、ｄｅ２）を当該遅延時間だけ遅らせてＴＦＴ３２のゲートに与える。 The drive control signal de1 (or de2) that has passed through the NOR circuit 39 is directly supplied to the gate of the TFT 34 and is also supplied to the gate of the TFT 32 via the inverters 37 and 38. The inverters 37 and 38 have a delay time corresponding to the delay time of the first write control signal weA with respect to the second write control signal weB in the timing chart of FIG. Alternatively, de2) is delayed by the delay time and given to the gate of the TFT 32.

上記構成の電流ドライバ回路において、その基本的な回路動作は図４の電流ドライバ回路と同じである。すなわち、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ３５に保持し、書き込み終了後もキャパシタ３５の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線１３を駆動する動作を行う。 In the current driver circuit having the above configuration, the basic circuit operation is the same as that of the current driver circuit of FIG. In other words, the luminance data sin written in the form of a current value is once converted into a voltage value and held in the capacitor 35, and a current value substantially equal to the written current value is also based on the voltage value of the capacitor 35 after the writing is completed. Then, the operation of driving the data line 13 is performed.

これに加えて、本例に係る電流ドライバ回路では、駆動制御信号ｄｅｌ（または、ｄｅ２）を非選択状態（低レベル）、書き込み制御信号ｗｅを選択状態（高レベル）とすることで輝度データｓｉｎの書き込みが可能となり、駆動制御信号ｄｅｌ（または、ｄｅ２）を選択状態とすることで、書き込み制御信号ｗｅの状態によらずデータ線１３を駆動する状態となる。 In addition, in the current driver circuit according to the present example, the luminance data sin is obtained by setting the drive control signal del (or de2) to the non-selected state (low level) and the write control signal we to the selected state (high level). Can be written, and the drive control signal del (or de2) is selected, so that the data line 13 is driven regardless of the state of the write control signal we.

インバータ３７，３８は、先述したように遅延回路を構成している。このインバータ３７，３８の遅延作用により、本電流ドライバ回路への書き込み終了時、ＴＦＴ３２に先立ってＴＦＴ３４を非導通状態とすることで、確実なデータ書き込みを行うようにしている。 The inverters 37 and 38 constitute a delay circuit as described above. Due to the delay action of the inverters 37 and 38, when writing to the current driver circuit is completed, the TFT 34 is turned off prior to the TFT 32 so that reliable data writing is performed.

続いて、図８に示す第２実施形態に係るアクティブマトリクス型表示装置において、画素回路１１として図３５の電流書き込み型画素回路を用い、かつ電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして図１０の電流書き込み型電流ドライバ回路を用いた場合の動作について、図９のタイミングチャートに基づいて説明する。 Subsequently, in the active matrix display device according to the second embodiment shown in FIG. 8, the current writing type pixel circuit of FIG. 35 is used as the pixel circuit 11, and the current driver circuits 15A-1 to 15A-m, 15B-1 are used. The operation when the current write type current driver circuit of FIG. 10 is used as .about.15B-m will be described based on the timing chart of FIG.

ｋ番目の走査線１２−ｋの選択期間において、駆動制御信号ｄｅｌが非選択状態とされ、信号入力線１６から第１のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ）に対して輝度データｓｉｎの書き込みが可能となる。この間、水平スキャナ１８からは水平クロックｈｃｋに対応して書き込み制御信号ｗｅ１〜ｗｅｍが順次出力され、信号入力線１６にはそれに同期して輝度データｓｉｎが電流値の形で与えられ、第１のデータ線ドライバ列に輝度データが書き込まれる。 In the selection period of the k-th scanning line 12-k, the drive control signal del is not selected, and the signal input line 16 to the first data line driver row (current driver circuits 15A-1 to 15A-m). Thus, the luminance data sin can be written. During this time, the horizontal scanner 18 sequentially outputs write control signals we1 to wem corresponding to the horizontal clock hck, and the luminance data sin is given to the signal input line 16 in the form of a current value in synchronization therewith. Luminance data is written into the data line driver column.

次に、ｋ＋１番目の走査線１２−ｋ＋１が選択されると駆動制御信号ｄｅ１が選択状態とされ、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍに書き込まれているデータにしたがってデータ線１３−１〜データ線１３−ｍが駆動される。このとき、駆動制御信号ｄｅ２は非選択とされており、第２のデータ線ドライバ列（電流ドライバ回路１５Ｂ−１〜１５Ｂ−ｍ）に対して輝度データｓｉｎの書き込みが行われる。第２のデータ線ドライバ列は、次の走査線サイクルにおいて、ｋ＋２番目の走査線１２−ｋ＋２が選択されたときにデータ線１３−１〜１３−ｍを駆動する。 Next, when the (k + 1) th scanning line 12-k + 1 is selected, the drive control signal de1 is selected, and the data lines 13-1 to 13-1 are selected according to the data written in the current driver circuits 15A-1 to 15A-m. The data line 13-m is driven. At this time, the drive control signal de2 is not selected, and the luminance data sin is written to the second data line driver row (current driver circuits 15B-1 to 15B-m). The second data line driver column drives the data lines 13-1 to 13-m when the (k + 2) th scanning line 12-k + 2 is selected in the next scanning line cycle.

このように、第１，第２のデータ線ドライバ列（電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ）を走査線１２−１〜１３−ｎの切り替わり毎に交互に被書き込み状態／駆動状態とすることにより、データ線ドライバ回路１５′への書き込み時間、データ線１３−１〜１３−ｍの駆動時間の両方を概ね１走査線周期分確保することができるため、データ線ドライバ回路１５′への書き込みおよびデータ線１３−１〜１３−ｍの駆動について確実な動作が可能となる。 In this way, the first and second data line driver rows (current driver circuits 15A-1 to 15A-m, 15B-1 to 15B-m) are alternately switched every time the scanning lines 12-1 to 13-n are switched. By setting the writing state / driving state, both the writing time to the data line driver circuit 15 'and the driving time of the data lines 13-1 to 13-m can be ensured for approximately one scanning line period. Reliable operations are possible for writing to the data line driver circuit 15 'and driving of the data lines 13-1 to 13-m.

なお、本実施形態では、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして、図１０に示す電流書き込み型電流ドライバ回路を用いた場合を例に採って説明したが、これに限られるものではなく、図４、図６および図７に示す電流書き込み型電流ドライバ回路を用いても、同様の作用効果を奏する。ただし、図１０の回路例の場合には、書き込み制御信号ｗｅ１〜ｗｅｍを入力する信号線が１本で済むため、２本必要とする図４、図６および図７の回路例に比べてデータ線ドライバ回路１５と水平スキャナ１８との間を接続する配線本数を半減できるという利点がある。 In this embodiment, the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m have been described by taking the case of using the current write type current driver circuit shown in FIG. 10 as an example. The present invention is not limited to this, and the same operation and effect can be obtained even if the current write type current driver circuit shown in FIGS. 4, 6, and 7 is used. However, in the case of the circuit example of FIG. 10, only one signal line is required to input the write control signals we1 to wem, so that data is required as compared with the circuit examples of FIGS. 4, 6, and 7 that require two. There is an advantage that the number of wirings connecting the line driver circuit 15 and the horizontal scanner 18 can be halved.

また、本実施形態に係るアクティブマトリクス型表示装置において、１走査線周期の間にｍ個すべての電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する書き込み動作を完了することが難しい場合は、信号入力線１６を複数本設け、並列書き込みを行うようにすることも可能である（第２実施形態の変形例）。 Further, in the active matrix display device according to the present embodiment, the write operation for all the m current driver circuits 15A-1 to 15A-m, 15B-1 to 15B-m is completed during one scanning line period. If this is difficult, it is also possible to provide a plurality of signal input lines 16 and perform parallel writing (modified example of the second embodiment).

具体的には、図１１に示すように、例えば２本の信号入力線１６−１，１６−２を設けるとともに、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化し、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対する図の左側半分のデータ書き込みを信号入力線１６−１に、図の右側半分のデータ書き込みを信号入力線１６−２にそれぞれ担わせるようにする。 Specifically, as shown in FIG. 11, for example, two signal input lines 16-1 and 16-2 are provided, and current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m are illustrated. Are written in the left half and the right half, and data writing in the left half of the figure to the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m is applied to the signal input line 16-1 and the right half of the figure. Are written to the signal input line 16-2.

この構成を採ることで、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍに対して２個ずつ同時に（並列に）輝度データｓｉｎを書き込むことができることから、データ線ドライバ１個当たりの書き込み時間は２倍となるため、書き込み動作は容易になる。同様にして、信号入力線１６を３本以上設けることも可能である。 By adopting this configuration, the luminance data sin can be written simultaneously (in parallel) two by two to the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m. Since the write time per unit is doubled, the write operation is facilitated. Similarly, it is possible to provide three or more signal input lines 16.

また、このように電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍを図の左側半分と右半分とにブロック化した構成のアクティブマトリクス型表示装置に対して、図６で説明した輝度データ書き込みの高速化の概念を適用することもできる。なお、この場合には、電流書き込み型電流ドライバ回路として、図４の回路例のものが用いられることになる。 FIG. 6 shows an active matrix type display device having a configuration in which the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m are divided into the left half and the right half as shown in FIG. The concept of speeding up the described luminance data writing can also be applied. In this case, the circuit example of FIG. 4 is used as the current write type current driver circuit.

すなわち、図１２に示すように、信号入力線１６−１，１６−２の入力部に、インピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を挿入するとともに、これらＴＦＴ４０−１，４０−２を各ゲートをグランド電位よりも高い一定のバイアス電圧値Ｖｂｉａｓでバイアスするようにする。ここで、信号入力線１６−１，１６−２にはそれぞれ寄生容量Ｃｓ１，Ｃｓ２が存在するが、バイアス電圧値Ｖｂｉａｓを適当に設定すれば、ＰチャネルＴＦＴ４０−１，４０−２を飽和領域で動作させることができる。 That is, as shown in FIG. 12, impedance conversion transistors such as P-channel TFTs 40-1 and 40-2 are inserted in the input portions of the signal input lines 16-1 and 16-2, and the TFTs 40-1 and 40-2 are inserted. -2 so that each gate is biased with a constant bias voltage value Vbias higher than the ground potential. Here, the signal input lines 16-1 and 16-2 have parasitic capacitances Cs1 and Cs2, respectively. However, if the bias voltage value Vbias is appropriately set, the P-channel TFTs 40-1 and 40-2 are set in the saturation region. It can be operated.

このように、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍをブロック化し、ブロック内の複数の電流ドライバ回路に対して、輝度データの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、例えばＰチャネルＴＦＴ４０−１，４０−２を共通に設け、これらＴＦＴ４０−１，４０−２のＷｐ／Ｌｐを大きな値に設定することで、図６の回路説明の場合と同様の理由により、電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍの回路構成や定数に変更を加えることなく、輝度データの書き込みの高速化が実現できる。 As described above, the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m are blocked, and impedance conversion is performed for a plurality of current driver circuits in the block to operate in a saturation region when writing luminance data. Transistors such as P-channel TFTs 40-1 and 40-2 are provided in common, and the Wp / Lp of these TFTs 40-1 and 40-2 is set to a large value, for the same reason as in the circuit description of FIG. Thus, it is possible to increase the speed of writing luminance data without changing the circuit configuration and constants of the current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m.

さらに、第２実施形態の他の変形例として、図１３に示す構成を採ることも可能である。図１３に示すように、この他の変形例に係るアクティブマトリクス型表示装置では図１１の構成に加えて、データ線１３−１〜１３−ｍを中央で２分割し、表示領域の上下両側にデータ線ドライバ回路１５Ｕ，１５Ｄを配置した構成を採っている。 Furthermore, as another modification of the second embodiment, the configuration shown in FIG. 13 can be adopted. As shown in FIG. 13, in addition to the configuration of FIG. 11, in the active matrix display device according to this other modified example, the data lines 13-1 to 13-m are divided into two at the center, and on the upper and lower sides of the display area. The data line driver circuits 15U and 15D are arranged.

この場合、水平スキャナ１８Ｕ，１８Ｄも表示領域の上下両側に配置されることになる。また、図１１の構成も採ることから、上側のデータ線ドライバ回路１５Ｕに対して２本の信号入力線１６Ｕ−１，１６Ｕ−２が設けられ、下側のデータ線ドライバ回路１５Ｄに対して２本の信号入力線１６Ｄ−１，１６Ｄ−２が設けられることになる。 In this case, the horizontal scanners 18U and 18D are also arranged on both upper and lower sides of the display area. Since the configuration of FIG. 11 is also employed, two signal input lines 16U-1 and 16U-2 are provided for the upper data line driver circuit 15U, and 2 for the lower data line driver circuit 15D. The signal input lines 16D-1 and 16D-2 are provided.

この他の変形例に係る構成を採ることにより、上下のデータ線ドライバ回路１５Ｕ，１５Ｄがそれぞれ駆動するデータ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの配線長が図１１の構成の場合の半分で済むため、各データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの容量が半分となり、その分だけデータ線の駆動時間が短くて良いことになる。 By adopting a configuration according to another modification, the wiring lengths of the data lines 13U-1 to 13U-m and 13D-1 to 13D-m driven by the upper and lower data line driver circuits 15U and 15D, respectively, are as shown in FIG. Since half of the configuration is sufficient, the capacity of each of the data lines 13U-1 to 13U-m and 13D-1 to 13D-m is halved, and the drive time of the data lines can be shortened accordingly.

さらに、画面内上半分と下半分とで走査線１２−１〜１２−ｎを同時に１本ずつ選択・書き込みを行うことができることから、１本の走査線に対する書き込み時間を２倍にできるため、データ線１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍの駆動や、データ線ドライバ回路１５Ｕ，１５Ｄへのデータ書き込みの動作を確実に行うことが可能である。 Furthermore, since the scanning lines 12-1 to 12-n can be selected and written one by one simultaneously in the upper half and the lower half in the screen, the writing time for one scanning line can be doubled. It is possible to reliably drive the data lines 13U-1 to 13U-m and 13D-1 to 13D-m and write data to the data line driver circuits 15U and 15D.

［第４回路例］
図１４は、電流ドライバ回路の他の回路例を示す回路図である。本例に係る電流ドライバ回路は、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。 [Example of fourth circuit]
FIG. 14 is a circuit diagram showing another circuit example of the current driver circuit. The current driver circuit according to this example includes the current driver circuits 15-1 to 15-m of the data line driver circuit 15 according to the first embodiment (see FIG. 1) or the data line driver circuit 15 ′ according to the second embodiment. The current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m are used.

図１４から明らかなように、本例に係る電流ドライバ回路は、４つのＴＦＴ４ｌ〜ＴＦＴ４４および１つのキャパシタ４５から構成されている。この回路例では、ＴＦＴ４１，４２をＮＭＯＳで構成し、ＴＦＴ４３，４４をＰＭＯＳで構成しているが、これは一例であって、これに限られるものではない。 As is clear from FIG. 14, the current driver circuit according to this example includes four TFTs 4 l to 44 and one capacitor 45. In this circuit example, the TFTs 41 and 42 are composed of NMOS and the TFTs 43 and 44 are composed of PMOS. However, this is an example, and the present invention is not limited to this.

ＴＦＴ４１はそのソースが接地され、そのドレインがデータ線１３に接続されている。ＴＦＴ４１のゲートとグランドとの間には、キャパシタＣが接続されている。ＴＦＴ４１のゲートにはさらに、ＴＦＴ４２のゲートおよびＴＦＴ４４のドレインがそれぞれ接続されている。ＴＦＴ４１とＴＦＴ４２とは近接して配置されるとともに、ゲートが共通接続されることによってカレントミラー回路を形成している。 The TFT 41 has its source grounded and its drain connected to the data line 13. A capacitor C is connected between the gate of the TFT 41 and the ground. The gate of the TFT 41 is further connected to the gate of the TFT 42 and the drain of the TFT 44. The TFT 41 and the TFT 42 are arranged close to each other, and a gate is connected in common to form a current mirror circuit.

ＴＦＴ４２のソースは接地されている。ＴＦＴ４２のドレイン、ＴＦＴ４３のドレインおよびＴＦＴ４４のソースが共通に接続されている。ＴＦＴ４３はそのソースが信号入力線１６に接続され、そのゲートには第１の書き込み制御信号ｗｅＡが与えられる。また、ＴＦＴ４３のゲートには、第２の書き込み制御信号ｗｅＢが与えられる。 The source of the TFT 42 is grounded. The drain of the TFT 42, the drain of the TFT 43, and the source of the TFT 44 are connected in common. The TFT 43 has a source connected to the signal input line 16 and a gate to which the first write control signal weA is applied. The second write control signal weB is given to the gate of the TFT 43.

次に、上記構成の電流ドライバ回路の回路動作について、図１５の駆動波形図を用いて説明する。 Next, the circuit operation of the current driver circuit having the above configuration will be described with reference to the drive waveform diagram of FIG.

本電流ドライバ回路への書き込み時には第１の書き込み制御信号ｗｅＡ、第２の書き込み制御信号ｗｅＢを共に選択状態とする。ここでは、両者が低レベルの状態を選択状態としている。この状態で信号入力線１６に電流値Ｉｗの電流源ＣＳを接続することにより、ＴＦＴ４２にＴＦＴ４３を通して書き込み電流Ｉｗが流れる。このとき、ＴＦＴ４２のゲート・ドレイン間はＴＦＴ４４によって電気的に短絡されているので（３）式が成立し、ＴＦＴ４２は飽和領域で動作する。したがって、ＴＦＴ４２のゲート・ソース間には、（１）式で与えられる電圧Ｖｇｓが生ずる。 At the time of writing to the current driver circuit, both the first write control signal weA and the second write control signal weB are selected. Here, the selected state is a state in which both are at a low level. By connecting the current source CS having the current value Iw to the signal input line 16 in this state, the write current Iw flows to the TFT 42 through the TFT 43. At this time, since the gate and drain of the TFT 42 are electrically short-circuited by the TFT 44, the expression (3) is established, and the TFT 42 operates in the saturation region. Therefore, a voltage Vgs given by the equation (1) is generated between the gate and source of the TFT 42.

次に、第１，第２の書き込み制御信号ｗｅＡ、ｗｅＢを非選択状態とする。詳しくは、先ず、第２の書き込み制御信号ｗｅＢを高レベルとしてＴＦＴ４４を非導通状態とする。これにより、ＴＦＴ４２のゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５によって保持される。 Next, the first and second write control signals weA and weB are brought into a non-selected state. Specifically, first, the second write control signal weB is set to a high level to turn off the TFT 44. As a result, the voltage Vgs generated between the gate and the source of the TFT 42 is held by the capacitor 45.

次いで、第１の書き込み制御信号ｗｅＡを高レベルとしてＴＦＴ４３を非導通状態とすることにより、本電流ドライバ回路と電流源ＣＳとが電気的に遮断されるので、その後は電流源ＣＳによって別の電流ドライバ回路に対して書き込みを行うことができる。ここで、電流源ＣＳが駆動するデータは、第２の書き込み制御信号ＷｅＢが非選択となる時点では有効である必要があるが、その後は任意の値（例えば、次の電流ドライバ回路への書き込みデータ）とされて良い。 Next, the current write circuit and the current source CS are electrically disconnected by setting the first write control signal weA to a high level to make the TFT 43 non-conductive. Thereafter, another current is supplied by the current source CS. Writing to the driver circuit can be performed. Here, the data driven by the current source CS needs to be valid at the time when the second write control signal WeB is not selected, but after that any value (for example, write to the next current driver circuit) Data).

ＴＦＴ４ｌとＴＦＴ４２とはゲートが共通接続されることで、カレントミラー回路を形成しているため、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（２）式で与えられ、これがすなわちデータ線１３に流れる電流となるが、これは先の書き込み電流Ｉｗに比例する。 Since the TFT 4l and the TFT 42 are connected in common to form a current mirror circuit, if the TFT 4l operates in the saturation region, the current flowing through the TFT 4l is given by the equation (2). The current flowing through the data line 13 is proportional to the previous write current Iw.

つまり、図１４に示す回路は、図４に示す回路と同様に、電流値の形で書き込まれた輝度データｓｉｎを一旦電圧値に変換してキャパシタ４５に保持し、書き込み終了後もキャパシタ４５の電圧値に基づいて、書き込まれた電流値に比例する電流値でデータ線１３を駆動する機能を有する。この動作において、ＴＦＴ４ｌとＴＦＴ４２とが近接配置されるなどで、これらＴＦＴの移動度μやしきい値Ｖｔｈが事実上等しければ、それらの絶対値は問題とされない。すなわち、図１４の回路は、ＴＦＴの特性ばらつきによらず、書き込まれた電流値と正確に比例する電流値でデータ線１３を駆動することができる。 That is, the circuit shown in FIG. 14 converts the luminance data sin written in the form of a current value into a voltage value once and holds it in the capacitor 45 as in the circuit shown in FIG. The data line 13 is driven with a current value proportional to the written current value based on the voltage value. In this operation, if the TFT 4 l and the TFT 42 are arranged close to each other and the mobility μ and the threshold value Vth of these TFTs are substantially equal, their absolute values are not a problem. That is, the circuit of FIG. 14 can drive the data line 13 with a current value that is exactly proportional to the written current value, regardless of variations in TFT characteristics.

本電流ドライバ回路への書き込み電流Ｉｗとデータ線１３の駆動電流Ｉｄとの関係は、ＴＦＴ４ｌとＴＦＴ４２のチャネル幅Ｗおよびチャネル長Ｌの設定によって、言いかえればカレントミラー回路のミラー比の設定によって所望の値とすることができる。 The relationship between the write current Iw to the current driver circuit and the drive current Id of the data line 13 is desired by setting the channel width W and the channel length L of the TFT 4l and the TFT 42, in other words, by setting the mirror ratio of the current mirror circuit. Value.

例えば、ＴＦＴ４ｌとＴＦＴ４２とでＷ／Ｌの値を等しくすれば書き込み電流Ｉｗと駆動電流Ｉｄは等しくなるし、ＴＦＴ４２のＷ／ＬをＴＦＴ４ｌのそれより大きくすれば書き込み電流Ｉｗは駆動電流Ｉｄより大きくなる。後者は、例えば外部の電流源ＣＳが小さな電流を駆動することが難しい場合や、電流ドライバ回路への書き込み時間を高速化したい場合に有効である。 For example, the write current Iw and the drive current Id become equal if the W / L value is made equal between the TFT 4l and the TFT 42, and the write current Iw becomes larger than the drive current Id if the W / L of the TFT 42 is made larger than that of the TFT 4l. Become. The latter is effective, for example, when it is difficult for the external current source CS to drive a small current or when it is desired to increase the writing time to the current driver circuit.

本電流ドライバ回路の変形例を図１６に示す。本変形例に係る電流ドライバ回路は、ＴＦＴ４４の接続位置が図１４の回路と異なるだけである。すなわち、ＴＦＴ４４は、ＴＦＴ４１のゲートとＴＦＴ４２のゲートとの間に接続された構成となっている。回路動作としては、図１４の回路の場合と同様の動作が可能である。 A modification of the current driver circuit is shown in FIG. The current driver circuit according to this modification is different from the circuit of FIG. 14 only in the connection position of the TFT 44. That is, the TFT 44 is configured to be connected between the gate of the TFT 41 and the gate of the TFT 42. As the circuit operation, the same operation as that of the circuit of FIG. 14 is possible.

［第５回路例］
図１７は、電流ドライバ回路のさらに他の回路例を示す回路図である。本例に係る電流ドライバ回路も、第１実施形態（図１参照）に係るデータ線ドライバ回路１５の電流ドライバ回路１５−１〜１５−ｍまたは第２実施形態に係るデータ線ドライバ回路１５′の電流ドライバ回路１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍとして用いられる。 [Fifth circuit example]
FIG. 17 is a circuit diagram showing still another circuit example of the current driver circuit. The current driver circuit according to this example is also the current driver circuit 15-1 to 15-m of the data line driver circuit 15 according to the first embodiment (see FIG. 1) or the data line driver circuit 15 ′ according to the second embodiment. The current driver circuits 15A-1 to 15A-m and 15B-1 to 15B-m are used.

本例に係る電流ドライバ回路は、第１回路例に係る電流ドライバ回路（図４を参照）と基本的な回路部分の構成を同じにしていることから、以下の説明では、異なる回路部分を中心にその構成について説明する。また、図１７中、図４と同等部分には同一符号を付して示している。 The current driver circuit according to this example has the same basic circuit configuration as that of the current driver circuit according to the first circuit example (see FIG. 4). The configuration will be described below. In FIG. 17, the same parts as those in FIG. 4 are denoted by the same reference numerals.

図１７において、ＴＦＴ４ｌのドレインとデータ線１３との間にＴＦＴ４６が挿入されている。このＴＦＴ４６のゲート・ドレイン間にはＴＦＴ４７が接続され、そのゲートには第２の書き込み制御信号ｗｅＢが与えられる。ＴＦＴ４６のゲートとグランドとの間にはキャパシタ４８が接続されている。 In FIG. 17, a TFT 46 is inserted between the drain of the TFT 4 l and the data line 13. A TFT 47 is connected between the gate and drain of the TFT 46, and a second write control signal weB is applied to the gate. A capacitor 48 is connected between the gate of the TFT 46 and the ground.

次に、上記構成の電流ドライバ回路の回路動作について説明する。なお、この回路動作は図４の回路と同様であるので、以下の動作説明では、図５の駆動波形図を用いるものとする。 Next, the circuit operation of the current driver circuit having the above configuration will be described. Since this circuit operation is the same as that of the circuit of FIG. 4, the drive waveform diagram of FIG. 5 is used in the following description of the operation.

先ず、本電流ドライバ回路への書き込み時には、駆動制御信号ｄｅを非選択状態（低レベル）としてデータ線１３に電流が流れないようにした状態で第１，第２の書き込み制御信号ｗｅＡ、ＷｅＢを選択状態（高レベル）とすると、書き込み電流ＩｗがＴＦＴ４２を透してＴＦＴ４ｌおよびＴＦＴ４６を流れる。このとき、両ＴＦＴ４１，ＴＦＴ４６共、ゲート・ソース間がそれぞれＴＦＴ４４およびＴＦＴ４７によって短絡されているので、飽和領域で動作する。 First, at the time of writing to the current driver circuit, the first and second write control signals weA and WeB are set in a state where the drive control signal de is not selected (low level) so that no current flows through the data line 13. In the selected state (high level), the write current Iw flows through the TFT 42 and flows through the TFT 4 l and the TFT 46. At this time, since both the TFT 41 and the TFT 46 are short-circuited between the gate and the source by the TFT 44 and the TFT 47, respectively, they operate in the saturation region.

次に、第２の書き込み制御信号ｗｅＢを非選択状態とする。これにより、ＴＦＴ４ｌおよびＴＦＴ４６の各ゲート・ソース間に生じた電圧Ｖｇｓがキャパシタ４５およびキャパシタ４８によってそれぞれ保持される。次に、第１の書き込み制御信号ｗｅＡを非選択状態とすることにより、本電流ドライバ回路と信号入力線１６とが電気的に遮断されるので、その後は信号入力線１６を介して別の電流ドライバ回路への書き込みを行うことができる。 Next, the second write control signal weB is brought into a non-selected state. As a result, the voltage Vgs generated between the gate and source of the TFT 4 l and the TFT 46 is held by the capacitor 45 and the capacitor 48, respectively. Next, since the current driver circuit and the signal input line 16 are electrically disconnected by setting the first write control signal weA to the non-selected state, another current is then passed through the signal input line 16. Writing to the driver circuit can be performed.

次に、データ線駆動制御信号ｄｅを高レベルとする。ＴＦＴ４ｌのゲート・ソース間電圧Ｖｇｓはキャパシタ４５によって保持されているので、ＴＦＴ４ｌが飽和領域で動作していれば、ＴＦＴ４ｌを流れる電流は（５）式の書き込み電流Ｉｗに一致し、これがすなわちデータ線１３に流れる電流Ｉｄとなる。つまり、書き込み電流Ｉｗがデータ線１３の駆動電流Ｉｄと一致する。 Next, the data line drive control signal de is set to a high level. Since the gate-source voltage Vgs of the TFT 4l is held by the capacitor 45, if the TFT 4l operates in the saturation region, the current flowing through the TFT 4l coincides with the write current Iw of the equation (5), that is, the data line The current Id flowing through That is, the write current Iw matches the drive current Id of the data line 13.

ここで、ＴＦＴ４６の作用について説明する。図４の回路においては、前述したように、書き込み電流Ｉｗ、データ線１３の駆動電流Ｉｄは共にＴＦＴ４ｌによって決まるので、（５）式、（６）式よりＩｗ＝Ｉｄｒｖであった。ただし、これはＴＦＴ４ｌを流れる電流Ｉｄｓが、飽和領域においてドレイン・ソース間電圧Ｖｄｓに依存しないとした場合である。 Here, the operation of the TFT 46 will be described. In the circuit of FIG. 4, as described above, the write current Iw and the drive current Id of the data line 13 are both determined by the TFT 4l. Therefore, Iw = Idrv from the equations (5) and (6). However, this is a case where the current Ids flowing through the TFT 4l does not depend on the drain-source voltage Vds in the saturation region.

しかるに、現実のトランジスタでは、ゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電圧Ｖｄｓが大きい程ドレイン・ソース間Ｉｄｓが大きくなる場合がある。これは、ドレイン・ソース間電圧Ｖｄｓが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチャネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチャネルの導電率が変化する、いわゆるバックゲート効果などのためである。 However, in an actual transistor, even if the gate-source voltage Vgs is constant, the drain-source Ids may increase as the drain-source voltage Vds increases. This is because the pinch-off point in the vicinity of the drain moves to the source side as the drain-source voltage Vds increases, and the effective channel length decreases, so-called short channel effect, and the drain potential affects the channel potential. This is because of a so-called back gate effect in which the conductivity of the channel changes.

この場合、トランジスタを流れる電流Ｉｄｓは、例えば、
Ｉｄｓ＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）²
×（１＋λＶｄｓ） ……（１７）
なる関係式で表され、ドレイン・ソース間電圧Ｖｄｓに依存することになる。ここで、λは正の定数である。この場合、図４の回路では、書き込み時と駆動時とでドレイン・ソース間電圧Ｖｄｓが同一でなければ、書き込み電流ＩｗとＯＬＥＤに流れる電流Ｉｄｒｖとは一致しない。 In this case, the current Ids flowing through the transistor is, for example,
Ids = μCoxW / L / 2 (Vgs−Vth) ²
× (1 + λVds) (17)
It depends on the drain-source voltage Vds. Here, λ is a positive constant. In this case, in the circuit of FIG. 4, if the drain-source voltage Vds is not the same at the time of writing and at the time of driving, the writing current Iw and the current Idrv flowing through the OLED do not match.

これに対し、図１７の回路の動作を考える。図１７のＴＦＴ４６の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、ＴＦＴ４６のドレイン・ソース間電圧Ｖｄｓも大きくなり、これを（１７）式に当てはめれば、書き込み時と駆動時とでゲート・ソース間電圧Ｖｇｓが一定であっても、ドレイン・ソース間電流Ｉｄｓは駆動時の方が増加する。換言すれば、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖが大きくなって両者は一致しない。 In contrast, consider the operation of the circuit of FIG. When attention is paid to the operation of the TFT 46 in FIG. 17, the drain potential is generally not the same between writing and driving. For example, when the drain potential at the time of driving is higher, the drain-source voltage Vds of the TFT 46 also becomes larger. If this is applied to the equation (17), the gate-source voltage Vgs is constant during writing and driving. Even so, the drain-source current Ids increases during driving. In other words, the current Idrv flowing through the OLED becomes larger than the write current Iw, and they do not match.

ところが、ＯＬＥＤに流れる電流ＩｄｒｖはＴＦＴ４ｌを流れるので、その場合ＴＦＴ４ｌでの電圧降下が大きくなり、そのドレイン電位（ＴＦＴ４６のソース電位）が上昇する。この結果、ＴＦＴ４６のゲート・ソース間電圧Ｖｇｓは小さくなり、これはＯＬＥＤに流れる電流Ｉｄｒｖを小さくする方向に作用する。結果として、ＴＦＴ４ｌのドレイン電位は大きく変動することができず、ＴＦＴ４ｌに注目すれば、書き込み時と駆動時とでドレイン・ソース間電流Ｉｄｓが大きくは変わらないことがわかる。すなわち、書き込み電流ＩｗよりＯＬＥＤに流れる電流Ｉｄｒｖとがかなり精度良く一致することになる。 However, since the current Idrv flowing through the OLED flows through the TFT 4l, in this case, the voltage drop at the TFT 4l increases and the drain potential (source potential of the TFT 46) rises. As a result, the gate-source voltage Vgs of the TFT 46 becomes small, which acts in the direction of reducing the current Idrv flowing through the OLED. As a result, the drain potential of the TFT 41 cannot be changed greatly, and it can be seen from the TFT 41 that the drain-source current Ids does not change greatly between writing and driving. In other words, the current Idrv flowing through the OLED matches the write current Iw with considerably high accuracy.

この動作をより良く行わせるためには、ＴＦＴ４ｌ、ＴＦＴ４６共にドレイン・ソース間電圧Ｖｄｓに対するドレイン・ソース間電流Ｉｄｓの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時にはＴＦＴ４ｌ，４６共にゲート・ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、データ線１３を十分高い電位とすれば良い。この駆動によれば、データ線１３に流れる電流Ｉｄは、ＴＦＴの特性ばらつきによらず、図４の回路例の場合よりも正確に書き込み電流Ｉｗに一致する。 In order to perform this operation better, it is preferable to reduce the dependency of the drain-source current Ids on the drain-source voltage Vds for both the TFT 4l and the TFT 46, and it is desirable to operate both transistors in the saturation region. . Since the gates and drains of both TFTs 41 and 46 are short-circuited at the time of writing, both of the TFTs 4l and 46 inevitably operate in the saturation region regardless of the written luminance data. In order to operate in the saturation region even during driving, the data line 13 may be set to a sufficiently high potential. According to this driving, the current Id flowing through the data line 13 matches the write current Iw more accurately than in the circuit example of FIG.

［第３実施形態］
図１８は、本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第１実施形態に係るアクティブマトリクス型表示装置との違いは、データ線を駆動するデータ線ドライバ回路の構成にある。 [Third Embodiment]
FIG. 18 is a block diagram showing a configuration example of an active matrix display device according to the third embodiment of the present invention. In FIG. 18, the same parts as those in FIG. The active matrix display device according to the present embodiment is different from the active matrix display device according to the first embodiment in the configuration of a data line driver circuit that drives data lines.

すなわち、第１実施形態ではデータ線ドライバ回路１５として電流書き込み型の電流ドライバ回路を用いているのに対し、本実施形態ではデータ線ドライバ回路１９として電圧書き込み型の電流ドライバ回路（ＣＤ）１９−１〜１９−ｍを用いている。電圧書き込み型の電流ドライバ回路（以下、単に「電流ドライバ回路」と記す）１９−１〜１９−ｍは、各出力端がデータ線１３−１〜１３−ｍの各一端に接続されている。 That is, in the first embodiment, a current write type current driver circuit is used as the data line driver circuit 15, whereas in this embodiment, a voltage write type current driver circuit (CD) 19- is used as the data line driver circuit 19. 1-19-m is used. In the voltage write type current driver circuit (hereinafter simply referred to as “current driver circuit”) 19-1 to 19-m, each output end is connected to one end of each of the data lines 13-1 to 13-m.

［第６回路例］
図１９は、データ線ドライバ回路１９を構成する電圧書き込み型電流ドライバ回路１９−１〜１９−ｍの具体的な回路例を示す回路図である。なお、電流ドライバ回路１９−１〜１９−ｍの各々は全く同じ回路構成となっている。 [Sixth circuit example]
FIG. 19 is a circuit diagram showing a specific circuit example of the voltage write type current driver circuits 19-1 to 19 -m constituting the data line driver circuit 19. Each of the current driver circuits 19-1 to 19-m has the same circuit configuration.

図１９から明らかなように、本例に係る電流ドライバ回路は、２つのＴＦＴ５１，５２および１つのキャパシタ５３から構成されている。ＴＦＴ５１は、データ線１３とグランドとの間に接続されている。ＴＦＴ５２は、ＴＦＴ５１のゲートと信号入力線１６との間に接続されている。キャパシタ５３は、ＴＦＴ５１のゲートとグランドとの間に接続されている。この回路例では、ＴＦＴ５１，５２をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。 As is clear from FIG. 19, the current driver circuit according to this example includes two TFTs 51 and 52 and one capacitor 53. The TFT 51 is connected between the data line 13 and the ground. The TFT 52 is connected between the gate of the TFT 51 and the signal input line 16. The capacitor 53 is connected between the gate of the TFT 51 and the ground. In this circuit example, the TFTs 51 and 52 are composed of NMOS, but this is an example and the present invention is not limited to this.

上記構成の電流ドライバ回路では、輝度データｓｉｎが信号入力線１６を通して電圧の形で電圧源ＶＳによって与えられる点が特徴である。輝度データｓｉｎの書き込み時は、書き込み制御信号ｗｅを選択状態（ここでは、高レベル）として信号入力線１６に電圧Ｖｗを印加すると、ＴＦＴ５２が導適状態であるため、ＴＦＴ５ｌのゲート・ソース間電圧Ｖｇｓが書き込み電圧Ｖｗとなる。 The current driver circuit having the above configuration is characterized in that the luminance data sin is given by the voltage source VS in the form of a voltage through the signal input line 16. When the luminance data sin is written, if the write control signal we is selected (here, high level) and the voltage Vw is applied to the signal input line 16, the TFT 52 is in a conductive state, so the gate-source voltage of the TFT 5 l. Vgs becomes the write voltage Vw.

この書き込み電圧Ｖｗは、書き込み制御信号ｗｅが非選択状態になってもキャパシタ５３によって保持される。ＴＦＴ５ｌが飽和領域で動作していれば、ＴＦＴ５ｌを流れる電流Ｉｄは、
Ｉｄ＝μＣｏｘＷ／Ｌ／２（Ｖｗ−Ｖｔｈ）² ……（１８）
となる。したがって、書き込み電圧Ｖｗによってデータ線１３の駆動電流Ｉｄを制御することができる。 The write voltage Vw is held by the capacitor 53 even when the write control signal we is in a non-selected state. If the TFT 51 is operating in the saturation region, the current Id flowing through the TFT 51 is
Id = μCoxW / L / 2 (Vw−Vth) ² (18)
It becomes. Therefore, the drive current Id of the data line 13 can be controlled by the write voltage Vw.

図１８に示すアクティブマトリクス型表示装置において、データ線ドライバ回路１９を上記構成の電流ドライバ回路を用いて構成した場合の動作のタイミングチャートを図２０に示す。なお、その動作は基本的には図１の場合と同様であるので、ここではその詳細な説明については省略する。 FIG. 20 shows an operation timing chart in the case where the data line driver circuit 19 is configured using the current driver circuit having the above configuration in the active matrix display device shown in FIG. Since the operation is basically the same as that in FIG. 1, detailed description thereof is omitted here.

［第７回路例］
図２１は、電圧書き込み型電流ドライバ回路の他の回路例を示す回路図であり、図中、図１９と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図１９の回路に、データ線駆動制御信号ｄｅで制御されるＴＦＴ５４を追加した構成となっている。ＴＦＴ５４は、データ線１３とのＴＦＴ５１のドレインとの間に接続され、そのゲートに駆動制御信号ｄｅが与えられる。この回路例でも、ＴＦＴ５１，５２，５４をＮＭＯＳで構成しているが、これは一例であって、これに限られるものではない。 [Seventh circuit example]
FIG. 21 is a circuit diagram showing another circuit example of the voltage write type current driver circuit. In FIG. 21, the same parts as those in FIG. 19 are denoted by the same reference numerals. The current driver circuit according to this example has a configuration in which a TFT 54 controlled by a data line drive control signal de is added to the circuit of FIG. The TFT 54 is connected between the data line 13 and the drain of the TFT 51, and a drive control signal de is given to the gate thereof. In this circuit example as well, the TFTs 51, 52, and 54 are formed of NMOS, but this is an example and the present invention is not limited to this.

このように、データ線１３とのＴＦＴ５１のドレインとの間に、駆動制御信号ｄｅで制御されるＴＦＴ５４を接続した構成を採ることにより、当該電流ドライバ回路を用いて図１、図８、図１１あるいは図１２に示すようなアクティブマトリクス型表示装置を構成することが可能となる。特に、図８、図１１あるいは図１２の構成のアクティブマトリクス型表示装置に適用した場合には、データ線ドライバ回路が２列（２系統）設置されていることから、データ線ドライバ回路への書き込みとデータ線１３−１〜１３−ｍの駆動を交互に行わせることによってそれぞれの動作時間に余裕が生ずる。 In this way, by adopting a configuration in which the TFT 54 controlled by the drive control signal de is connected between the data line 13 and the drain of the TFT 51, the current driver circuit is used, and FIGS. 1, 8, and 11 are used. Alternatively, an active matrix display device as shown in FIG. 12 can be configured. In particular, when the present invention is applied to the active matrix display device having the configuration shown in FIG. 8, FIG. 11 or FIG. 12, data line driver circuits are provided in two rows (two systems). And the data lines 13-1 to 13-m are alternately driven, so that each operation time has a margin.

［第８回路例］
図２２は、電圧書き込み型電流ドライバ回路のさらに他の回路例を示す回路図であり、図中、図２１と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図２１の回路に、ＴＦＴ５１のゲートとドレインとの間に接続されたリセットＴＦＴ５７と、ＴＦＴ５１のゲートとＴＦＴ５２のソースとの間に接続されたデータ書き込みキャパシタ５８とを追加した構成となっている。 [Eighth circuit example]
FIG. 22 is a circuit diagram showing still another circuit example of the voltage write type current driver circuit. In FIG. 22, the same parts as those in FIG. 21 are denoted by the same reference numerals. In the current driver circuit according to this example, a reset TFT 57 connected between the gate and drain of the TFT 51 and a data write capacitor 58 connected between the gate of the TFT 51 and the source of the TFT 52 are added to the circuit of FIG. Is added.

ところで、図２１の回路例では、輝度データが電圧の形で与えられ、それがそのままキャパシタ５３に保持され、その保持された電圧に基づいてＴＦＴ５１がデータ線に電流を流す構成となっているが、この構成では、ＴＦＴ５１のしきい値がばらつくと、（１）式に従って駆動電流がばらつき、画像の品位を損ねる可能性がある。 By the way, in the circuit example of FIG. 21, luminance data is given in the form of a voltage, which is held in the capacitor 53 as it is, and the TFT 51 flows current to the data line based on the held voltage. In this configuration, if the threshold value of the TFT 51 varies, the drive current varies according to the equation (1), which may impair the image quality.

これに対し、本回路例に係る電圧書き込み型電流ドライバ回路では、リセットＴＦＴ５７によってＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とをデータ書き込みキャパシタ５８によって容量結合させる構成を採ることにより、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないため、画像の品位を損ねることはない。以下に、図２３のタイミングチャートを用いてその具体的な動作説明を行う。 On the other hand, in the voltage write type current driver circuit according to this circuit example, the gate and drain of the TFT 51 are electrically short-circuited for a predetermined period by the reset TFT 57, and then the gate of the TFT 51 and the signal input line 16 are connected. By adopting a configuration in which the data write capacitor 58 is capacitively coupled, even if the threshold value of the TFT 51 varies, the drive current does not vary, so the image quality is not impaired. The specific operation will be described below with reference to the timing chart of FIG.

先ず、ＴＦＴ５４がオン状態であるとき、リセットＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態とする。すると、ＴＦＴ５１のゲート・ドレインが電気的に短絡されるが、このときＴＦＴ５４がオン状態であって、データ線からＴＦＴ５４およびＴＦＴ５１を介してグランドに向かって電流が流れているため、ＴＦＴ５１のゲート・ソース間電圧は、そのしきい値Ｖｔｈよりも高くなっている。 First, when the TFT 54 is in an on state, a high level reset signal rst is given to the gate of the reset TFT 57 to turn on the TFT 57. Then, the gate and drain of the TFT 51 are electrically short-circuited. At this time, the TFT 54 is in an ON state, and current flows from the data line to the ground through the TFT 54 and the TFT 51. The source-to-source voltage is higher than the threshold value Vth.

次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルになることによってＴＦＴ５４がオフ状態になると、ＴＦＴ５１を流れる電流は、所定の時間を経過した後にゼロになる。このとき、そのドレイン・ゲート間がＴＦＴ５７によって短絡されているため、ＴＦＴ５１のドレインおよびゲートの電位は次第に低下していき、その値がＴＦＴ５１のしきい値Ｖｔｈとなった状態で安定する。このとき、ＴＦＴ５２のゲートに高レベルの書き込み制御信号ｗｅが印加されることで、信号入力線１６は所定の電位（本例では、グランドレベル）にされている（以下、この動作をリセット動作と称する）。その後に、信号入力線１６に信号電圧Ｖｗを印加する。 Next, when the TFT 54 is turned off by the drive signal de applied to the gate of the TFT 54 being at a low level, the current flowing through the TFT 51 becomes zero after a predetermined time has elapsed. At this time, since the drain and gate are short-circuited by the TFT 57, the potential of the drain and gate of the TFT 51 gradually decreases, and is stabilized in a state where the value becomes the threshold value Vth of the TFT 51. At this time, the high-level write control signal we is applied to the gate of the TFT 52, so that the signal input line 16 is set to a predetermined potential (in this example, the ground level). Called). Thereafter, the signal voltage Vw is applied to the signal input line 16.

信号入力線１６とＴＦＴ５１のゲートとは、データ書き込みキャパシタ５８を介して、即ち容量結合で接続されているため、キャパシタ５３，５８の容量値をＣｏ，Ｃｄとすると、ＴＦＴ５１のゲート電位は概ね
ΔＶｇ＝Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（１９）
だけ上昇する。信号電圧Ｖｗの印加前にはＶｇ＝Ｖｔｈであったから、ＴＦＴ５１のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｔｈ＋ΔＶｇ
＝Ｖｔｈ＋Ｖｗ×Ｃｄ／（Ｃｄ＋Ｃｏ） ……（２０）
となる（以下、この動作を被書き込み動作と称する）。 Since the signal input line 16 and the gate of the TFT 51 are connected via the data write capacitor 58, that is, by capacitive coupling, if the capacitance values of the capacitors 53 and 58 are Co and Cd, the gate potential of the TFT 51 is approximately ΔVg. = Vw × Cd / (Cd + Co) (19)
Only rise. Since Vg = Vth before the application of the signal voltage Vw, the gate-source voltage Vgs of the TFT 51 is
Vgs = Vth + ΔVg
= Vth + Vw × Cd / (Cd + Co) (20)
(Hereinafter, this operation is referred to as a write operation).

信号電圧Ｖｗの印加後はＴＦＴ５２をオフ状態とし、ＴＦＴ５４のゲートに駆動制御信号ｄｅを与えることによって当該ＴＦＴ５４をオン状態とすれば、ＴＦＴ５１によってデータ線に電流が流れる。このとき、その電流値Ｉｄは（１）式および（２０）式から
Ｉｄ＝μＣｏｘＷ／Ｌ／２｛Ｖｗ×Ｃｄ/(Ｃｄ＋Ｃｏ)｝² ……（２１）
となる（以下、この動作を駆動動作と称する）。（２１）式はしきい値Ｖｔｈを含まないことから、駆動電流値ＩｄはＴＦＴ５１のしきい値Ｖｔｈのばらつきによらないことがわかる。 After the application of the signal voltage Vw, the TFT 52 is turned off, and when the TFT 54 is turned on by applying a drive control signal de to the gate of the TFT 54, a current flows through the data line through the TFT 51. At this time, the current value Id is calculated from the equations (1) and (20): Id = μCoxW / L / 2 {Vw × Cd / (Cd + Co)} ² (21)
(Hereinafter, this operation is referred to as a drive operation). Since the equation (21) does not include the threshold value Vth, it can be seen that the drive current value Id does not depend on the variation of the threshold value Vth of the TFT 51.

図２４は、第８回路例の変形例を示す回路図であり、図中、図２２と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、キャパシタ５３がデータ書き込みキャパシタ５８の出力端とグランドとの間に接続されている第８回路例に対して、データ書き込みキャパシタ５８の入力端とグランドとの間に接続されている点が相違しているのみであり、その他の構成および動作タイミングチャートは同じである。 FIG. 24 is a circuit diagram showing a modification of the eighth circuit example. In the figure, the same parts as those in FIG. 22 are denoted by the same reference numerals. In the current driver circuit according to the present modification, the capacitor 53 is connected between the output terminal of the data write capacitor 58 and the ground, whereas the input terminal of the data write capacitor 58 is connected to the ground. The only difference is that the other components and the operation timing chart are the same.

このように、キャパシタ５３をデータ書き込みキャパシタ５８の入力端とグランドとの間に接続した構成を採ることにより、信号電圧Ｖｗを印加した後のＴＦＴ５１のゲート・ソース間電圧ＶｇｓがほぼＶｔｈ＋Ｖｗで与えられる。すなわち、第８回路例に係る電流ドライバ回路に比べて、同じ信号電圧Ｖｗに対してより大きなゲート・ソース間電圧Ｖｇｓが得られる利点がある。 In this way, by adopting a configuration in which the capacitor 53 is connected between the input terminal of the data write capacitor 58 and the ground, the gate-source voltage Vgs of the TFT 51 after the signal voltage Vw is applied is substantially given by Vth + Vw. . That is, there is an advantage that a larger gate-source voltage Vgs can be obtained for the same signal voltage Vw as compared with the current driver circuit according to the eighth circuit example.

図２５は、第８回路例のさらに他の変形例を示す回路図であり、図中、図２４と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、データ書き込みキャパシタ５８の信号入力線側ノードと所定の電位点（本例では、グランド）との間に接続されたスイッチ素子、例えばＴＦＴ５９が新たに付加された点およびそれに対応するリセット動作の点で、図２４の回路例に係る電流ドライバ回路と相違している。 FIG. 25 is a circuit diagram showing still another modification of the eighth circuit example. In FIG. 25, the same components as those in FIG. 24 are denoted by the same reference numerals. In the current driver circuit according to this modification, a switch element, for example, a TFT 59 connected between the signal input line side node of the data write capacitor 58 and a predetermined potential point (ground in this example) is newly added. This is different from the current driver circuit according to the circuit example of FIG. 24 in that point and the corresponding reset operation.

以下に、本変形例に係る電流ドライバ回路の動作について、図２６のタイミングチャートを用いて説明する。リセット動作時には、図２４の回路例と同様に、ＴＦＴ５７のゲートに高レベルのリセット信号ｒｓｔを与えることによって当該ＴＦＴ５７をオン状態にすることで、ＴＦＴ５１のゲート・ドレインが電気的に短絡される。 Hereinafter, the operation of the current driver circuit according to this modification will be described with reference to the timing chart of FIG. In the reset operation, similarly to the circuit example of FIG. 24, the TFT 57 is turned on by applying a high level reset signal rst to the gate of the TFT 57, whereby the gate and drain of the TFT 51 are electrically short-circuited.

次に、ＴＦＴ５４のゲートに与えられる駆動信号ｄｅが低レベルとなってＴＦＴ５４がオフ状態になると、図２４の回路例と同様に、ＴＦＴ５１のゲートおよびドレインはそのしきい値Ｖｔｈとなった状態で安定する。ただしこのとき、ＴＦＴ５２のゲートに与えられる書き込み制御信号ｗｅは低レベルのままであり、代わりに新たに付加されたＴＦＴ５９がリセット信号ｒｓｔによってオン状態となるため、そのドレイン電位は所定の電位（本例では、グランドレベルレベル）になる。 Next, when the drive signal de applied to the gate of the TFT 54 is at a low level and the TFT 54 is turned off, the gate and drain of the TFT 51 are at the threshold value Vth as in the circuit example of FIG. Stabilize. However, at this time, the write control signal we applied to the gate of the TFT 52 remains at a low level, and the newly added TFT 59 is turned on by the reset signal rst instead. In the example, it becomes a ground level level).

その後、リセット信号ｒｓｔが低レベルとなることで、ＴＦＴ５９はオフ状態となり、しかる後に書き込み制御信号ｗｅが高レベルとなる。信号入力線１６には信号電圧Ｖｗが印加されているので、データ書き込みキャパシタ５８を介して信号電圧Ｖｗが駆動トランジスタ５１のゲートに伝達され、そのゲート・ソース間電圧は図２４の回路例と同様に、概ねＶｔｈ＋Ｖｗとなる。 Thereafter, when the reset signal rst is at a low level, the TFT 59 is turned off, and then the write control signal we is at a high level. Since the signal voltage Vw is applied to the signal input line 16, the signal voltage Vw is transmitted to the gate of the drive transistor 51 through the data write capacitor 58, and the gate-source voltage is the same as that of the circuit example of FIG. In general, Vth + Vw.

このように、図２５の回路例に係る電流ドライバ回路においては、基本的な動作は図２４の回路例と同様であるが、そのメリットは、信号入力線１６の制御が簡単になるとともに、書き込み速度が速くなる点にある。すなわち、図２４の回路例のように、リセット動作時に、信号入力線１６およびＴＦＴ５２を介してキャパシタ５３を基準電位（本例では、グランドレベル）にリセットする構成を採った場合には、信号入力線１６の電位の制御が必要となる。 As described above, in the current driver circuit according to the circuit example of FIG. 25, the basic operation is the same as that of the circuit example of FIG. The speed is faster. That is, as in the circuit example of FIG. 24, when a configuration is adopted in which the capacitor 53 is reset to the reference potential (in this example, the ground level) via the signal input line 16 and the TFT 52 during the reset operation, It is necessary to control the potential of the line 16.

これに対して、図２５の回路例では、ＴＦＴ５９によって簡便にキャパシタ５３のリセットを行うことができるため、信号入力線１６に基準電位を与える必要がない。したがって、信号入力線１６の制御が簡単になり、しかも例えば図２６に示すように、データ線駆動回路への信号電圧Ｖｗの書き込み終了後は、信号入力線１６は任意の電位、例えば次の書き込みサイクルの信号電圧とされて良いため、信号電圧Ｖｗの書き込みを高速に行えることになる。 On the other hand, in the circuit example of FIG. 25, the capacitor 53 can be simply reset by the TFT 59, so that it is not necessary to apply the reference potential to the signal input line 16. Therefore, the control of the signal input line 16 is simplified. Further, as shown in FIG. 26, for example, after the writing of the signal voltage Vw to the data line driving circuit is completed, the signal input line 16 has an arbitrary potential, for example, the next writing. Since it may be a cycle signal voltage, the signal voltage Vw can be written at high speed.

［第４実施形態］
図２７は、本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１８と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第３実施形態に係るアクティブマトリクス型表示装置と異なる点は、データ線ドライバ回路１９′の構成にある。 [Fourth Embodiment]
FIG. 27 is a block diagram showing a configuration example of an active matrix display device according to the fourth embodiment of the present invention. In FIG. 27, parts equivalent to those in FIG. The active matrix display device according to the present embodiment is different from the active matrix display device according to the third embodiment in the configuration of the data line driver circuit 19 ′.

すなわち、第３実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９が１系統の電圧書き込み型電流ドライバ回路（ＣＤ）１９−１〜１９−ｍによって構成されているのに対して、本実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路１９′が３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍによって構成されている That is, in the active matrix display device according to the third embodiment, the data line driver circuit 19 is configured by one system of voltage write type current driver circuits (CD) 19-1 to 19-m. In the active matrix display device according to the present embodiment, the data line driver circuit 19 'includes three voltage write type current driver circuits 19A-1 to 19A-m, 19B-1 to 19B-m, and 19C-1 to 19C-. composed of m

そして、３系統の電圧書き込み型電流ドライバ回路１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍとして、先述した第８回路例に係る電圧書き込み型電流ドライバ回路、即ち駆動ＴＦＴ５１のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、ＴＦＴ５１のゲートと信号入力線１６とを容量結合させることで、ＴＦＴ５１のしきい値がばらついても、駆動電流がばらつかないようにしたドライバ回路が用いられる。 The three voltage write type current driver circuits 19A-1 to 19A-m, 19B-1 to 19B-m, and 19C-1 to 19C-m are used as the voltage write type current driver circuits according to the above-described eighth circuit example. That is, after the operation of electrically short-circuiting the gate and drain of the driving TFT 51 for a predetermined period, the gate of the TFT 51 and the signal input line 16 are capacitively coupled, so that even if the threshold value of the TFT 51 varies, the driving is performed. A driver circuit is used in which current does not vary.

電圧書き込み型電流ドライバ回路をデータ線毎に３系統設けた理由は次の通りである。すなわち、第８回路例に係る電流ドライバ回路は、先述したように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす。そこで、本実施形態に係るアクティブマトリクス型表示装置では、ある走査サイクルにおいて、図２８に示すように、３列（３系統）あるデータ線駆動回路のうち１列がリセット動作を、別の１列が被書き込み動作を、残りの１列が駆動動作を行うようにし、各々の動作を走査線切り替え周期ごとに切り替えるようにしている。 The reason why three systems of voltage write type current driver circuits are provided for each data line is as follows. That is, as described above, the current driver circuit according to the eighth circuit example fulfills a desired function by repeating the three types of operations of the reset operation, the write operation, and the drive operation. Therefore, in the active matrix display device according to the present embodiment, in one scanning cycle, as shown in FIG. 28, one column among three columns (three systems) of data line driving circuits performs a reset operation, and another column. However, the operation to be written is performed, and the remaining one column performs the driving operation, and each operation is switched every scanning line switching period.

このように、リセット動作・被書き込み動作・駆動動作の３種類の動作を繰り返すことによって所望の機能を果たす電圧書き込み型電流ドライバ回路をデータ線ドライバ回路として用いたアクティブマトリクス型表示装置において、電圧書き込み型電流ドライバ回路を１本のデータ線について３系統ずつ設け、ある走査サイクルにおいて１系統のドライバ回路がリセット動作を、他の１系統のドライバ回路が被書き込み動作を、残りの１系統のドライバ回路が駆動動作を行うようにしたことで、各々の動作に１走査線の切り替え周期（１Ｈ）を費やすことが可能となるため、確実な動作が可能となる。 Thus, in an active matrix display device using a voltage write type current driver circuit that performs a desired function by repeating three types of operations of reset operation, write operation, and drive operation as a data line driver circuit, voltage write 3 type current driver circuits are provided for each data line, and in one scanning cycle, one driver circuit performs a reset operation, the other one driver circuit performs a write operation, and the remaining one driver circuit. By performing the driving operation, it is possible to spend one scanning line switching period (1H) for each operation, and thus a reliable operation is possible.

［第５実施形態］
図２９は、本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６とグランドとの間に、例えばＮＭＯＳトランジスタからなるリーク素子（ＬＫ）５５を接続した点を特徴としている。 [Fifth Embodiment]
FIG. 29 is a block diagram showing a configuration example of an active matrix display device according to the fifth embodiment of the present invention. In FIG. 29, the same parts as those in FIG. The active matrix display device according to the present embodiment has the same basic configuration as the active matrix display device according to the first embodiment. In addition to this, between the signal input line 16 and the ground, For example, it is characterized in that a leak element (LK) 55 made of an NMOS transistor is connected.

以下に、リーク素子５５の作用について説明する。電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の書き込みサイクルにおいて信号入力線１６に「白」レベル、即ち比較的大きな電流が書き込まれ、結果として、信号入力線１６の電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。 Hereinafter, the operation of the leak element 55 will be described. In the current writing type pixel circuit, the case of writing “black” corresponds to the case where the writing current is zero. At this time, if a “white” level, that is, a relatively large current is written to the signal input line 16 in the immediately preceding write cycle and, as a result, the potential of the signal input line 16 is at a relatively high level, immediately after that, It takes a long time to write “black”.

なんとなれば、「黒」を書き込むというのは、例えば図４に示す電流ドライバ回路において、ＴＦＴ３ｌによって信号入力線１６の容量Ｃｓなどに蓄えられた初期電荷がディスチャージされ、図３０に示すように、信号入力線１６の電圧がＴＦＴ３ｌのしきい値になるということである。このように、信号入力線１６の電圧が下がってＴＦＴ３ｌのしきい値近傍になると、ＴＦＴ３ｌのインピーダンスが高くなり、理論的には永久に「黒」書き込みが終了しない。現実には、有限の時間で書き込みを行う訳であるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現れ、画像のコントラストを低下させる。 For example, writing “black” means that in the current driver circuit shown in FIG. 4, for example, the initial charge stored in the capacitor Cs of the signal input line 16 is discharged by the TFT 3l. That is, the voltage of the signal input line 16 becomes the threshold value of the TFT 3l. As described above, when the voltage of the signal input line 16 decreases and becomes close to the threshold value of the TFT 3l, the impedance of the TFT 3l increases, and theoretically, “black” writing does not end permanently. Actually, since writing is performed in a finite time, this appears as a so-called black floating phenomenon in which the “black” level does not completely sink, and reduces the contrast of the image.

これに対し、本実施形態に係るアクティブマトリクス型表示装置では、信号入力線１６と所定の電位点（例えば、接地電位）との間にリーク素子５５、具体的にはＮＭＯＳトランジスタを接続し、そのゲート電圧Ｖｇとして一定バイアスを与えるようにしている。これにより、図３０に示すように、「黒」書き込み時にＴＦＴ３ｌのしきい値近傍においてもデータ線電位が比較的高速に低下し、上述した黒浮きを防止することができる。 On the other hand, in the active matrix display device according to the present embodiment, a leak element 55, specifically an NMOS transistor, is connected between the signal input line 16 and a predetermined potential point (for example, ground potential). A constant bias is applied as the gate voltage Vg. As a result, as shown in FIG. 30, the data line potential is lowered relatively quickly even in the vicinity of the threshold value of the TFT 31 when writing “black”, and the above-described black floating can be prevented.

なお、リーク素子５５としては、単純な抵抗素子などでも良いが、その場合、「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗素子に流れる電流が増加する。これは、図４に示す電流ドライバ回路において、ＴＦＴ３ｌに流れる電流の低下や消費電力の悪化を招く。 The leak element 55 may be a simple resistance element. In this case, when the data line potential rises at the time of “white” writing, the current flowing through the resistance element increases in proportion thereto. This causes a decrease in current flowing through the TFT 3l and a deterioration in power consumption in the current driver circuit shown in FIG.

これに対して、図２９に示すように、リーク素子５５としてＮＭＯＳトランジスタを使用し、当該トランジスタを飽和領域で動作させれば定電流動作となるため、そのような弊害を最小限に抑えることができる。また、ＮＭＯＳトランジスタのリーク素子（ＬＫ）５５を、必要なとき（例えば、黒書き込み時）にのみ導通状態になるようにゲート電位を制御する構成を採ることもできる。 On the other hand, as shown in FIG. 29, if an NMOS transistor is used as the leak element 55 and the transistor is operated in the saturation region, a constant current operation is performed. it can. Further, it is possible to adopt a configuration in which the gate potential is controlled so that the leakage element (LK) 55 of the NMOS transistor becomes conductive only when necessary (for example, during black writing).

このように、信号入力線１６と接地電位との間にリーク素子５５を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路、あるいは図１９のような電圧書き込み型のデータ線ドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、リーク素子５５としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。 Thus, the configuration in which the leak element 55 is connected between the signal input line 16 and the ground potential is an active matrix having the configuration shown in FIG. 1 using a current write type driver circuit as shown in FIG. 4 as the data line driver circuit. The present invention is not limited to the type display device, and similarly applies to other current writing type driver circuits or active matrix type display devices having a configuration using a voltage writing type data line driver circuit as shown in FIG. Applicable. The leak element 55 can be composed of a TFT or can be composed of an external component separately from the TFT process.

［第６実施形態］
図３１は、本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第１実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線１６と正電源Ｖｄｄとの間に、初期値設定用素子、例えばＰＭＯＳトランジスタからなるプリチャージ素子（ＰＣ）５６を接続した点を特徴としている。 [Sixth Embodiment]
FIG. 31 is a block diagram showing a configuration example of an active matrix display device according to the sixth embodiment of the present invention, in which the same reference numerals are given to the same portions as FIG. The active matrix display device according to the present embodiment has the same basic configuration as the active matrix display device according to the first embodiment. In addition, the active matrix display device between the signal input line 16 and the positive power supply Vdd is used. Further, an initial value setting element, for example, a precharge element (PC) 56 made of a PMOS transistor is connected.

以下に、プリチャージ素子５６の作用について説明する。電流書き込み型の画素回路において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図３２では、書き込み開始時のデータ線の電位が０Ｖである場合を示している。これは、直前の書き込みサイクルにおいて「黒」を書いた場合で、書き込まれた電流ドライバ回路（例えば、図４の場合）のＴＦＴ３ｌのしきい値が０Ｖ程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子５５を備えた場合に起こり得る。 Hereinafter, the operation of the precharge element 56 will be described. In a current writing type pixel circuit, it may take a long time to write gray close to black. FIG. 32 shows a case where the potential of the data line at the start of writing is 0V. This is the case where “black” was written in the immediately preceding write cycle, and the threshold value of the TFT 3l of the written current driver circuit (for example, in the case of FIG. 4) is as low as about 0 V, or similarly black writing is performed. This may occur when the above-described leakage element 55 for preventing black float is provided.

従来技術では、初期値の０Ｖから「黒」に近いグレー、即ち非常に小さな電流値を書き込んでいるため、平衡電位に達するのに長い時間がかかる。例えば、所定の書き込み時間内にＴＦＴ３ｌのしきい値に達しないことも考えられる。この場合、ＴＦＴ３ｌはデータ線１３の駆動時にオフ状態となり、表示画像はいわゆる黒潰れの状態となる。 In the prior art, since a gray value close to “black” from an initial value of 0 V, that is, a very small current value is written, it takes a long time to reach the equilibrium potential. For example, it is conceivable that the threshold value of the TFT 3l is not reached within a predetermined writing time. In this case, the TFT 31 is turned off when the data line 13 is driven, and the display image is in a so-called blackened state.

本実施形態に係るアクティブマトリクス型表示装置では、データ線１３と電源電位Ｖｄｄとの間に、プリチャージ素子５６としてＰＭＯＳトランジスタを接続し、そのゲート電位Ｖｇとして、書き込みサイクルの最初にパルスを与えるようにしている。このパルス印加によって、信号入力線１６の電圧がＴＦＴ３ｌのしきい値以上に上昇し、その後は書き込み電流Ｉｗとデータ線ドライバ回路内部のＴＦＴの動作とのバランスで決まる平衡電位に向かって比較的高速に収束するので、正しい輝度データの書き込みが高速で可能になる。 In the active matrix display device according to the present embodiment, a PMOS transistor is connected as the precharge element 56 between the data line 13 and the power supply potential Vdd, and a pulse is given as the gate potential Vg at the beginning of the write cycle. I have to. By applying this pulse, the voltage of the signal input line 16 rises above the threshold value of the TFT 3l, and thereafter relatively high toward an equilibrium potential determined by the balance between the write current Iw and the operation of the TFT in the data line driver circuit. Therefore, correct luminance data can be written at high speed.

このように、信号入力線１６と正電源Ｖｄｄとの間にプリチャージ素子５６を接続する構成は、データ線ドライバ回路として図４のような電流書き込み型のドライバ回路を用いた図１の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、プリチャージ素子５６としては、ＴＦＴで構成することも、ＴＦＴプロセスとは別個に外部部品で構成することも可能である。 Thus, the configuration in which the precharge element 56 is connected between the signal input line 16 and the positive power supply Vdd is the configuration of FIG. 1 using a current write type driver circuit as shown in FIG. 4 as the data line driver circuit. The present invention is not limited to application to an active matrix display device, and can be similarly applied to an active matrix display device having a configuration using another current writing type driver circuit. Note that the precharge element 56 can be constituted by a TFT or can be constituted by an external component separately from the TFT process.

なお、上記各実施形態では、電流書き込み型画素回路１１の表示素子として、有機ＥＬ素子を用いたアクティブマトリクス型有機ＥＬ表示装置に適用した場合を例に採って説明したが、本発明はこれに限定されるものではなく、流れる電流によって輝度が変化する電気光学素子を表示素子として用いたアクティブマトリクス型表示装置全般に適用し得るものである。 In each of the above embodiments, the case where the present invention is applied to an active matrix organic EL display device using an organic EL element as the display element of the current writing type pixel circuit 11 has been described as an example. The present invention is not limited, and the present invention can be applied to all active matrix display devices using electro-optical elements whose luminance changes with flowing current as display elements.

また、上記各実施形態で用いる各回路例においては、書き込み電流を電圧に変換する変換部としての第１の電界効果トランジスタと、キャパシタ（保持部）で保持した電圧を駆動電流に変換してデータ線を駆動する駆動部としての第２の電界効果トランジスタとをそれぞれ別々のトランジスタで構成するとしたが、同一のトランジスタで構成し、電流−電圧の変換動作とそれに基づくデータ線の駆動動作とを時分割的に行うように構成することも可能である。これによれば、原理的に、両動作間にばらつきが生じない。 In each circuit example used in each of the above embodiments, the data held by converting the voltage held by the first field effect transistor and the capacitor (holding unit) as a conversion unit that converts the write current into a voltage is converted into a driving current. The second field effect transistor as the drive unit for driving the line is composed of separate transistors. However, the second field effect transistor is composed of the same transistor, and the current-voltage conversion operation and the data line drive operation based thereon are sometimes performed. It can also be configured to be performed in a divided manner. According to this, in principle, there is no variation between both operations.

本発明の第１実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。1 is a block diagram illustrating a configuration example of an active matrix display device according to a first embodiment of the present invention. 第１実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。3 is a timing chart for explaining a circuit operation of the active matrix display device according to the first embodiment. 有機ＥＬ素子の構成の一例を示す断面構造図である。It is a sectional structure figure showing an example of composition of an organic EL element. データ線ドライバ回路の第１回路例を示す回路図である。It is a circuit diagram showing a first circuit example of a data line driver circuit. 第１回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。6 is a timing chart of the circuit operation of the data line driver circuit according to the first circuit example. データ線ドライバ回路の第２回路例を示す回路図である。FIG. 10 is a circuit diagram illustrating a second circuit example of the data line driver circuit. 第２回路例の変形例を示す回路図である。It is a circuit diagram which shows the modification of the 2nd circuit example. 本発明の第２実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on 2nd Embodiment of this invention. 第２実施形態に係るアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。12 is a timing chart for explaining a circuit operation of the active matrix display device according to the second embodiment. データ線ドライバ回路の第３回路例を示す回路図である。FIG. 10 is a circuit diagram illustrating a third circuit example of the data line driver circuit. 第２実施形態の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on the modification of 2nd Embodiment. 第２実施形態の他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on the other modification of 2nd Embodiment. 第２実施形態のさらに他の変形例に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on the further another modification of 2nd Embodiment. データ線ドライバ回路の第４回路例を示す回路図である。FIG. 10 is a circuit diagram illustrating a fourth circuit example of the data line driver circuit. 第４回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。It is a timing chart of circuit operation of a data line driver circuit concerning the 4th circuit example. 第４回路例の変形例を示す回路図である。It is a circuit diagram which shows the modification of a 4th circuit example. データ線ドライバ回路の第５回路例を示す回路図である。FIG. 10 is a circuit diagram illustrating a fifth circuit example of the data line driver circuit. 本発明の第３実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on 3rd Embodiment of this invention. データ線ドライバ回路の第６回路例を示す回路図である。FIG. 10 is a circuit diagram illustrating a sixth circuit example of the data line driver circuit. 第６回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。It is a timing chart of circuit operation of the data line driver circuit concerning the 6th circuit example. データ線ドライバ回路の第７回路例を示す回路図である。FIG. 20 is a circuit diagram showing a seventh circuit example of the data line driver circuit. データ線ドライバ回路の第８回路例を示す回路図である。It is a circuit diagram which shows the 8th circuit example of a data line driver circuit. 第８回路例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。It is a timing chart of circuit operation of the data line driver circuit concerning the 8th circuit example. 第８回路例の変形例を示す回路図である。It is a circuit diagram which shows the modification of the 8th circuit example. 第８回路例のさらに他の変形例を示す回路図である。It is a circuit diagram which shows the other modification of the 8th circuit example. 第８回路例のさらに他の変形例に係るデータ線ドライバ回路の回路動作のタイミングチャートである。It is a timing chart of the circuit operation of the data line driver circuit concerning the further modification of the 8th circuit example. 本発明の第４実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on 4th Embodiment of this invention. 第４実施形態に係るアクティブマトリクス型表示装置の動作説明図である。It is operation | movement explanatory drawing of the active matrix type display apparatus which concerns on 4th Embodiment. 本発明の第５実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on 5th Embodiment of this invention. 第５実施形態に係るアクティブマトリクス型表示装置におけるリーク素子（ＬＫ）の効果を説明する図である。It is a figure explaining the effect of the leak element (LK) in the active matrix type display device concerning a 5th embodiment. 本発明の第６実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the active matrix type display apparatus which concerns on 6th Embodiment of this invention. 第６実施形態に係るアクティブマトリクス型表示装置におけるプリチャージ素子（ＰＣ）の効果を説明する図である。It is a figure explaining the effect of the precharge element (PC) in the active matrix type display device concerning a 6th embodiment. 従来例に係る画素回路の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the pixel circuit which concerns on a prior art example. 線順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。FIG. 11 is a block diagram illustrating a configuration example of an active matrix display device of a line sequential driving method. 従来例に係る電流書き込み型画素回路の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the current writing type pixel circuit which concerns on a prior art example. 従来例に係る電流書き込み型画素回路の回路動作を説明するためのタイミングチャートである。It is a timing chart for explaining circuit operation of a current writing type pixel circuit concerning a conventional example. 点順次駆動方式のアクティブマトリクス型表示装置の構成例を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration example of a dot sequential drive type active matrix display device. 点順次駆動方式のアクティブマトリクス型表示装置の回路動作を説明するためのタイミングチャートである。6 is a timing chart for explaining a circuit operation of an active matrix display device of a dot sequential driving method. 電流書き込み型画素回路を採用した場合のアクティブマトリクス型表示装置の構成例を示すブロック図である。It is a block diagram showing an example of composition of an active matrix type display device at the time of adopting a current writing type pixel circuit.

符号の説明Explanation of symbols

１１…電流書き込み型画素回路、１２−１〜１２−ｎ…走査線、１３−１〜１３−ｍ，１３Ｕ−１〜１３Ｕ−ｍ，１３Ｄ−１〜１３Ｄ−ｍ…データ線、１４…走査線駆動回路、１５，１９…データ線ドライバ回路、１５−１〜１５−ｍ，１５Ａ−１〜１５Ａ−ｍ，１５Ｂ−１〜１５Ｂ−ｍ…電流書き込み型電流ドライバ回路、１６，１６−１，１６−２，１６Ｕ−１，１６Ｕ−２，１６Ｄ−１，１６Ｄ−２…信号入力線、１８…水平スキャナ（ＨＳＣＡＮ）、１９−１〜１９−ｍ，１９Ａ−１〜１９Ａ−ｍ，１９Ｂ−１〜１９Ｂ−ｍ，１９Ｃ−１〜１９Ｃ−ｍ…電圧書き込み型電流ドライバ回路、５５…リーク素子、５６…プリチャージ素子 DESCRIPTION OF SYMBOLS 11 ... Current writing type pixel circuit, 12-1 to 12-n ... Scan line, 13-1 to 13-m, 13U-1 to 13U-m, 13D-1 to 13D-m ... Data line, 14 ... Scan line Drive circuit, 15, 19 ... data line driver circuit, 15-1 to 15-m, 15A-1 to 15A-m, 15B-1 to 15B-m ... current write type current driver circuit, 16, 16-1, 16 -2, 16U-1, 16U-2, 16D-1, 16D-2 ... signal input line, 18 ... horizontal scanner (HSCAN), 19-1 to 19-m, 19A-1 to 19A-m, 19B-1 -19B-m, 19C-1 to 19C-m ... Voltage writing type current driver circuit, 55 ... Leak element, 56 ... Precharge element

Claims

画像情報が電流の形で与えられる画素回路がマトリクス状に配置されるとともに、これら各画素回路を選択する複数本の走査線および各画素回路に画像情報を供給する複数本のデータ線が配線されてなる表示部と、
前記データ線毎に配置され、各画素回路に対する画像情報の書き込み駆動を行う複数の駆動回路と、
前記複数の駆動回路に対して画像情報を電流の形で供給する、少なくとも一本の信号入力線と、
前記表示部および前記複数の駆動回路が形成されたパネルの外部に設けられ、前記信号入力線を通して前記複数の駆動回路に前記画像情報を与える電流源とを備え、
前記信号入力線は、前記複数の駆動回路に対して１走査線期間内に時分割的に画像情報を供給し、
前記複数の駆動回路は、画像情報を一旦保持した後電流の形で前記複数本のデータ線の各々に同時に与える
アクティブマトリクス型表示装置。 Pixel circuits to which image information is given in the form of current are arranged in a matrix, and a plurality of scanning lines for selecting each pixel circuit and a plurality of data lines for supplying image information to each pixel circuit are wired. A display unit,
A plurality of drive circuits arranged for each of the data lines and for driving writing image information to each pixel circuit;
At least one signal input line for supplying image information in the form of current to the plurality of drive circuits ;
A current source provided outside the panel on which the display unit and the plurality of drive circuits are formed, and supplying the image information to the plurality of drive circuits through the signal input lines ;
The signal input line supplies image information to the plurality of driving circuits in a time division manner within one scanning line period,
The plurality of drive circuits is an active matrix display device that once holds image information and simultaneously applies the information to each of the plurality of data lines in the form of current.