KR20240086084A - Display device and gate driving circuit - Google Patents

Abstract

본 개시의 실시예들은 디스플레이 장치 및 게이트 구동 회로에 관한 것으로서, 더욱 상세하게는, 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 데이터 라인을 통해 상기 디스플레이 패널에 데이터 전압을 공급하는 데이터 구동 회로와, 게이트 전압 라인을 공유하는 스캔 드라이버와 발광 드라이버를 포함하며, 상기 스캔 드라이버에서 생성된 스캔 신호와 상기 발광 드라이버에서 생성된 발광 신호를 상기 디스플레이 패널에 공급하는 게이트 구동 회로와, 상기 데이터 구동 회로와 상기 게이트 구동 회로를 제어하는 타이밍 컨트롤러와, 상기 게이트 전압 라인을 통해 상기 게이트 구동 회로에 게이트 하이 전압 또는 게이트 로우 전압을 공급하는 파워 관리 회로를 포함하는 디스플레이 장치를 제공할 수 있다.Embodiments of the present disclosure relate to a display device and a gate driving circuit, and more specifically, to a display panel on which a plurality of subpixels are arranged, and a data driving circuit that supplies a data voltage to the display panel through a plurality of data lines. and a gate driving circuit comprising a scan driver and a light emitting driver sharing a gate voltage line, supplying a scan signal generated by the scan driver and a light emitting signal generated by the light emitting driver to the display panel, and the data driving circuit. A display device including a timing controller that controls the gate driving circuit, and a power management circuit that supplies a gate high voltage or a gate low voltage to the gate driving circuit through the gate voltage line.

Description

디스플레이 장치 및 게이트 구동 회로{DISPLAY DEVICE AND GATE DRIVING CIRCUIT}Display device and gate driving circuit {DISPLAY DEVICE AND GATE DRIVING CIRCUIT}

본 개시의 실시예들은 디스플레이 장치 및 게이트 구동 회로에 관한 것으로서, 보다 구체적으로는 커플링 커패시턴스에 의한 휘도 편차를 감소시킬 수 있는 디스플레이 장치 및 게이트 구동 회로에 관한 것이다.Embodiments of the present disclosure relate to a display device and a gate driving circuit, and more specifically, to a display device and a gate driving circuit capable of reducing luminance deviation due to coupling capacitance.

정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이, 유기 발광 디스플레이 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.As the information society develops, various demands for display devices that display images are increasing, and various types of display devices such as liquid crystal displays and organic light emitting displays are being utilized.

이러한 디스플레이 장치 중 유기 발광 디스플레이 장치는, 스스로 발광하는 유기 발광 다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점이 존재한다.Among these display devices, organic light emitting display devices use organic light emitting diodes that emit light on their own, so they have advantages in terms of fast response speed, contrast ratio, luminous efficiency, luminance, and viewing angle.

유기 발광 디스플레이 장치는, 디스플레이 패널에 배열된 다수의 서브픽셀(Subpixel) 각각에 배치된 유기 발광 다이오드를 포함하고, 유기 발광 다이오드에 흐르는 전류 제어를 통해 유기 발광 다이오드를 발광시킴으로써 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.An organic light emitting display device includes an organic light emitting diode disposed in each of a plurality of subpixels arranged on a display panel, and emits light by controlling the current flowing through the organic light emitting diode, so that each subpixel displays The image can be displayed while controlling the luminance.

이 때, 디스플레이 패널에 인접한 영역들 사이에 휘도 차이가 큰 이미지 패턴이 공급되는 경우에, 게이트 전압 라인에 야기되는 커플링 커패시턴스에 의해 크로스토크가 발생하고, 이로 인해 영상 품질이 저하되는 문제가 발생할 수 있다. At this time, when an image pattern with a large luminance difference between adjacent areas of the display panel is supplied, crosstalk occurs due to the coupling capacitance caused by the gate voltage line, which causes the problem of deteriorating image quality. You can.

이에, 본 개시의 발명자들은 게이트 전압 라인에 야기되는 커플링 커패시턴스에 의한 크로스토크를 개선할 수 있는 디스플레이 장치 및 게이트 구동 회로를 발명하였다.Accordingly, the inventors of the present disclosure have invented a display device and a gate driving circuit that can improve crosstalk caused by coupling capacitance caused by the gate voltage line.

본 개시의 실시예들은 스캔 드라이버와 발광 드라이버가 게이트 전압 라인을 공유하되, 일부 영역에서 오픈 구조를 형성함으로써, 커플링 커패시턴스에 의한 크로스토크를 개선하고 저전력이 가능한 디스플레이 장치 및 게이트 구동 회로를 제공할 수 있다.Embodiments of the present disclosure provide a display device and a gate driving circuit that improve crosstalk due to coupling capacitance and enable low power consumption by forming an open structure in some areas while the scan driver and the light emitting driver share the gate voltage line. You can.

또한, 본 개시의 실시예들은 스캔 드라이버와 발광 드라이버가 게이트 전압 라인을 공유하되, 데이터 구동 회로에 가까운 영역에 메쉬 구조를 형성하고 데이터 구동 회로에서 먼 영역에 오픈 구조를 형성함으로써, 커플링 커패시턴스에 의한 크로스토크를 개선하고 저전력이 가능한 디스플레이 장치 및 게이트 구동 회로를 제공할 수 있다.In addition, in embodiments of the present disclosure, the scan driver and the light emitting driver share a gate voltage line, but by forming a mesh structure in an area close to the data driving circuit and an open structure in an area far from the data driving circuit, the coupling capacitance is reduced. It is possible to provide a display device and gate driving circuit that improve crosstalk and enable low power consumption.

본 개시의 실시예들은 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 데이터 라인을 통해 상기 디스플레이 패널에 데이터 전압을 공급하는 데이터 구동 회로와, 게이트 전압 라인을 공유하는 스캔 드라이버와 발광 드라이버를 포함하며, 상기 스캔 드라이버에서 생성된 스캔 신호와 상기 발광 드라이버에서 생성된 발광 신호를 상기 디스플레이 패널에 공급하는 게이트 구동 회로와, 상기 데이터 구동 회로와 상기 게이트 구동 회로를 제어하는 타이밍 컨트롤러와, 상기 게이트 전압 라인을 통해 상기 게이트 구동 회로에 게이트 하이 전압 또는 게이트 로우 전압을 공급하는 파워 관리 회로를 포함하는 디스플레이 장치를 제공할 수 있다.Embodiments of the present disclosure include a display panel on which a plurality of subpixels are arranged, a data driving circuit that supplies a data voltage to the display panel through a plurality of data lines, and a scan driver and a light emitting driver that share a gate voltage line. A gate driving circuit that supplies the scan signal generated by the scan driver and the light emitting signal generated by the light emitting driver to the display panel, a timing controller that controls the data driving circuit and the gate driving circuit, and the gate voltage. A display device including a power management circuit that supplies a gate high voltage or a gate low voltage to the gate driving circuit through a line can be provided.

본 개시의 실시예들은 스캔 신호 라인을 통해 스캔 신호를 출력하는 스캔 드라이버와, 발광 신호 라인을 통해 발광 신호를 출력하는 발광 드라이버를 포함하되, 상기 스캔 드라이버와 상기 발광 드라이버는 게이트 하이 전압 또는 게이트 로우 전압이 공급되는 게이트 전압 라인을 공유하는 게이트 구동 회로를 제공할 수 있다.Embodiments of the present disclosure include a scan driver that outputs a scan signal through a scan signal line and a light emitting driver that outputs a light emitting signal through a light emitting signal line, wherein the scan driver and the light emitting driver operate at a gate high voltage or a gate low voltage. A gate driving circuit that shares a gate voltage line to which a voltage is supplied can be provided.

본 개시의 실시예들에 의하면, 게이트 전압 라인에 야기되는 커플링 커패시턴스에 의한 크로스토크를 개선할 수 있는 효과가 있다. According to embodiments of the present disclosure, there is an effect of improving crosstalk caused by coupling capacitance caused by the gate voltage line.

또한, 본 개시의 실시예들에 의하면, 스캔 드라이버와 발광 드라이버가 게이트 전압 라인을 공유하되, 일부 영역에서 오픈 구조를 형성함으로써, 커플링 커패시턴스에 의한 크로스토크를 개선하고 저전력이 가능한 효과가 있다.Additionally, according to embodiments of the present disclosure, the scan driver and the light emitting driver share a gate voltage line but form an open structure in some areas, thereby improving crosstalk due to coupling capacitance and enabling low power consumption.

또한, 본 개시의 실시예들에 의하면, 스캔 드라이버와 발광 드라이버가 게이트 전압 라인을 공유하되, 데이터 구동 회로에 가까운 영역에 메쉬 구조를 형성하고 데이터 구동 회로에서 먼 영역에 오픈 구조를 형성함으로써, 커플링 커패시턴스에 의한 크로스토크를 개선하고 저전력이 가능한 효과가 있다.In addition, according to embodiments of the present disclosure, the scan driver and the light emitting driver share a gate voltage line, but form a mesh structure in an area close to the data driving circuit and an open structure in an area far from the data driving circuit, so that the couple It has the effect of improving crosstalk caused by ring capacitance and enabling low power consumption.

도 1은 본 개시의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시 도면이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치의 서브픽셀 회로를 예시로 나타낸 도면이다.
도 4는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.
도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 패널에 게이트 신호를 공급하는 구조를 나타낸 예시 도면이다.
도 6은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 집적 회로의 개략적 구성을 나타낸 블록도이다.
도 7은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 집적 회로를 구성하는 시프트 레지스터와 버퍼 회로의 신호 파형을 예시로 나타낸 도면이다.
도 8은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로의 게이트 전압 라인 공유 구조를 예시로 나타낸 도면이다.
도 9는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 전압 라인을 공유하는 게이트 구동 회로의 동작에 대한 신호 파형도를 예시로 나타낸 도면이다.
도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 메쉬 구조와 오픈 구조가 결합된 게이트 전압 라인 구조를 예시로 나타낸 도면이다.
도 11은 본 개시의 실시예들에 따른 디스플레이 장치에서, 폐쇄 구조의 게이트 전압 라인과 메쉬/오픈 구조의 게이트 전압 라인에서의 크로스토크 비율을 측정한 실험 결과이다.1 is a diagram schematically showing a display device according to embodiments of the present disclosure.
Figure 2 is a system diagram of a display device according to embodiments of the present disclosure.
Figure 3 is a diagram showing an example of a subpixel circuit of a display device according to embodiments of the present disclosure.
FIG. 4 is a diagram showing an example of a display panel in which a gate driving circuit is implemented as a GIP type in a display device according to embodiments of the present disclosure.
Figure 5 is an example diagram showing a structure for supplying a gate signal to a display panel in a display device according to embodiments of the present disclosure.
FIG. 6 is a block diagram showing a schematic configuration of a gate driving integrated circuit in a display device according to embodiments of the present disclosure.
FIG. 7 is a diagram illustrating signal waveforms of a shift register and a buffer circuit constituting a gate driving integrated circuit in a display device according to embodiments of the present disclosure.
FIG. 8 is a diagram illustrating an example of a gate voltage line sharing structure of a gate driving circuit in a display device according to embodiments of the present disclosure.
FIG. 9 is a diagram illustrating signal waveforms for the operation of a gate driving circuit sharing a gate voltage line in a display device according to embodiments of the present disclosure.
FIG. 10 is a diagram illustrating an example of a gate voltage line structure combining a mesh structure and an open structure in a display device according to embodiments of the present disclosure.
FIG. 11 shows the results of an experiment measuring the crosstalk ratio between a gate voltage line of a closed structure and a gate voltage line of a mesh/open structure in a display device according to embodiments of the present disclosure.

이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present disclosure will be described in detail with reference to illustrative drawings. In adding reference numerals to components in each drawing, identical components may have the same reference numerals as much as possible even if they are shown in different drawings. Additionally, in describing the present disclosure, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present disclosure, the detailed description may be omitted. When “comprises,” “has,” “consists of,” etc. mentioned in the specification are used, other parts may be added unless “only” is used. When a component is expressed in the singular, it can also include the plural, unless specifically stated otherwise.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. Additionally, in describing the components of the present disclosure, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the components are not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of components, when two or more components are described as being “connected,” “coupled,” or “connected,” the two or more components are directly “connected,” “coupled,” or “connected.” ", but it should be understood that two or more components and other components may be further "interposed" and "connected," "combined," or "connected." Here, other components may be included in one or more of two or more components that are “connected,” “coupled,” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the explanation of temporal flow relationships related to components, operation methods, production methods, etc., for example, temporal precedence relationships such as “after”, “after”, “after”, “before”, etc. Or, when a sequential relationship is described, non-continuous cases may be included unless “immediately” or “directly” is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when a numerical value or corresponding information (e.g. level, etc.) for a component is mentioned, even if there is no separate explicit description, the numerical value or corresponding information is related to various factors (e.g. process factors, internal or external shocks, It can be interpreted as including the error range that may occur due to noise, etc.).

이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present disclosure will be described in detail with reference to the attached drawings.

도 1은 본 개시의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 1 is a diagram schematically showing a display device according to embodiments of the present disclosure.

도 1을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 디스플레이 패널(110) 및 디스플레이 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다. Referring to FIG. 1, a display device 100 according to embodiments of the present disclosure may include a display panel 110 and a driving circuit for driving the display panel 110.

디스플레이 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 베젤 영역(BA)을 포함할 수 있다. 베젤 영역(BA)은 비표시 영역이라고도 할 수 있다. The display panel 110 may include a display area (DA) where an image is displayed and a bezel area (BA) where an image is not displayed. The bezel area (BA) can also be called a non-display area.

디스플레이 패널(110)은 영상 표시를 위하여 다수의 서브픽셀(SP)을 포함할 수 있다. 예를 들어, 다수의 서브픽셀(SP)은 표시 영역(DA)에 배치될 수 있다. 경우에 따라, 베젤 영역(BA)에 적어도 하나의 서브픽셀(SP)이 배치될 수도 있다. 베젤 영역(BA)에 배치되는 적어도 하나의 서브픽셀(SP)은 더미 서브픽셀이라고도 한다. The display panel 110 may include multiple subpixels (SP) to display images. For example, a plurality of subpixels SP may be arranged in the display area DA. In some cases, at least one subpixel (SP) may be disposed in the bezel area (BA). At least one subpixel (SP) disposed in the bezel area (BA) is also called a dummy subpixel.

디스플레이 패널(110)은 다수의 서브픽셀(SP)을 구동하기 위한 다수의 신호 라인들을 포함할 수 있다. 예를 들어, 다수의 신호 라인들은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)을 포함할 수 있다. 신호 라인들은 서브픽셀(SP)의 구조에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 다른 신호 라인들을 더 포함할 수도 있다. 예를 들어, 다른 신호 라인들은 구동 전압 라인 및 기준 전압 라인 등을 포함할 수 있다. The display panel 110 may include a plurality of signal lines for driving a plurality of subpixels (SP). For example, multiple signal lines may include multiple data lines (DL) and multiple gate lines (GL). Depending on the structure of the subpixel (SP), the signal lines may further include a plurality of data lines (DL) and a plurality of gate lines (GL) and other signal lines. For example, other signal lines may include a driving voltage line and a reference voltage line.

다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차할 수 있다. 다수의 데이터 라인(DL) 각각은 제 1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인(GL) 각각은 제 2 방향으로 연장되면서 배치될 수 있다. 여기서, 제 1 방향은 열(Column) 방향이고 제 2 방향은 행(Row) 방향일 수 있다. 본 명세서에서, 열(Column) 방향과 행(Row) 방향은 상대적인 것이다. 예를 들어, 열 방향은 세로 방향이고 행 방향은 가로 방향일 수 있다. 다른 예를 들어, 열 방향은 가로 방향이고 행 방향은 세로 방향일 수도 있다.Multiple data lines (DL) and multiple gate lines (GL) may cross each other. Each of the plurality of data lines DL may be arranged to extend in the first direction. Each of the plurality of gate lines GL may be arranged to extend in the second direction. Here, the first direction may be a column direction and the second direction may be a row direction. In this specification, column direction and row direction are relative. For example, the column direction may be vertical and the row direction may be horizontal. For another example, the column direction may be horizontal and the row direction may be vertical.

구동 회로는 다수의 데이터 라인(DL)을 구동하기 위한 데이터 구동 회로(130) 및 다수의 게이트 라인들(GL)을 구동하기 위한 게이트 구동 회로(120)를 포함할 수 있다. 구동 회로는 데이터 구동 회로(130) 및 게이트 구동 회로(120)를 제어하기 위한 타이밍 컨트롤러(140)를 더 포함할 수도 있다. The driving circuit may include a data driving circuit 130 for driving the plurality of data lines DL and a gate driving circuit 120 for driving the plurality of gate lines GL. The driving circuit may further include a timing controller 140 for controlling the data driving circuit 130 and the gate driving circuit 120.

데이터 구동 회로(130)는 다수의 데이터 라인(DL)을 구동하기 위한 회로이고, 다수의 데이터 라인(DL)으로 영상 신호에 해당하는 데이터 신호(데이터 전압이라고도 함)을 출력할 수 있다. 게이트 구동 회로(120)는 다수의 게이트 라인(GL)을 구동하기 위한 회로이고, 게이트 신호들을 생성하여 다수의 게이트 라인(GL)으로 게이트 신호들을 출력할 수 있다. 게이트 신호는 하나 이상의 스캔 신호와 발광 신호를 포함할 수 있다.The data driving circuit 130 is a circuit for driving a plurality of data lines DL, and can output a data signal (also referred to as a data voltage) corresponding to an image signal through the plurality of data lines DL. The gate driving circuit 120 is a circuit for driving a plurality of gate lines GL, and can generate gate signals and output the gate signals to the plurality of gate lines GL. The gate signal may include one or more scan signals and light emission signals.

타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다. 타이밍 컨트롤러(140)는, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 데이터 구동 회로(130)에 공급할 수 있다. The timing controller 140 can start scanning according to the timing implemented in each frame and control data driving at an appropriate time according to the scan. The timing controller 140 may convert externally input image data to fit the data signal format used in the data driving circuit 130 and supply the converted image data (DATA) to the data driving circuit 130.

타이밍 컨트롤러(140)는, 입력 영상 데이터와 함께, 디스플레이 구동 제어 신호들을 외부의 호스트 시스템(200)으로부터 수신할 수 있다. 예를 들어, 디스플레이 구동 제어 신호들은 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함할 수 있다. The timing controller 140 may receive display driving control signals from the external host system 200 along with input image data. For example, display driving control signals may include a vertical synchronization signal, a horizontal synchronization signal, an input data enable signal, a clock signal, etc.

타이밍 컨트롤러(140)는, 호스트 시스템(200)에서 입력된 디스플레이 구동 제어 신호들에 기초하여, 데이터 구동 제어 신호(DCS) 및 게이트 구동 제어 신호(GCS)를 생성할 수 있다. 타이밍 컨트롤러(140)는, 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(130)에 공급함으로써, 데이터 구동 회로(130)의 구동 동작 및 구동 타이밍을 제어할 수 있다. 타이밍 컨트롤러(140)는, 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(120)에 공급함으로써, 게이트 구동 회로(120)의 구동 동작 및 구동 타이밍을 제어할 수 있다. The timing controller 140 may generate a data driving control signal (DCS) and a gate driving control signal (GCS) based on display driving control signals input from the host system 200. The timing controller 140 may control the driving operation and timing of the data driving circuit 130 by supplying a data driving control signal (DCS) to the data driving circuit 130 . The timing controller 140 may control the driving operation and timing of the gate driving circuit 120 by supplying the gate driving control signal (GCS) to the gate driving circuit 120 .

데이터 구동 회로(130)는 하나 이상의 소스 구동 집적 회로(Source Driving Integrated Circuit; SDIC)를 포함할 수 있다. 각 소스 구동 집적 회로는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(Digital to Analog Converter; DAC), 출력 버퍼 등을 포함할 수 있다. 각 소스 구동 집적 회로는, 경우에 따라서, 아날로그 디지털 컨버터(Analog to Digital Converter; ADC)를 더 포함할 수 있다. The data driving circuit 130 may include one or more source driving integrated circuits (SDICs). Each source driving integrated circuit may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, etc. Each source driving integrated circuit may, in some cases, further include an analog to digital converter (ADC).

예를 들어, 각 소스 구동 집적 회로는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 방식으로 디스플레이 패널(110)과 연결되거나, 칩 온 글래스(Chip On Glass; COG) 또는 칩 온 패널(Chip On Panel; COP) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 칩 온 필름(Chip On Film; COF) 방식으로 구현되어 디스플레이 패널(110)과 연결될 수 있다. For example, each source driving integrated circuit is connected to the display panel 110 using Tape Automated Bonding (TAB), Chip On Glass (COG), or Chip On Panel. ; It may be connected to the bonding pad of the display panel 110 in a COP) method, or may be implemented in a Chip On Film (COF) method and connected to the display panel 110.

게이트 구동 회로(120)는 타이밍 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(120)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다. The gate driving circuit 120 may output a gate signal of a turn-on level voltage or a gate signal of a turn-off level voltage according to the control of the timing controller 140. The gate driving circuit 120 may sequentially drive a plurality of gate lines GL by sequentially supplying a gate signal with a turn-on level voltage to the plurality of gate lines GL.

게이트 구동 회로(120)는 하나 이상의 게이트 구동 집적 회로(Gate Driving Integrated Circuit; GDIC)를 포함할 수 있다.The gate driving circuit 120 may include one or more gate driving integrated circuits (GDIC).

게이트 구동 회로(120)는 테이프 오토메티드 본딩(TAB) 방식으로 디스플레이 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 디스플레이 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(120)는 게이트 인 패널(Gate In Panel; GIP) 타입으로 디스플레이 패널(110)의 베젤 영역(BA)에 형성될 수 있다. 게이트 구동 회로(120)는 기판 상에 배치되거나 기판에 연결될 수 있다. 즉, 게이트 구동 회로(120)는 게이트 인 패널(GIP) 타입인 경우 기판의 베젤 영역(BA)에 배치될 수 있다. 게이트 구동 회로(120)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판에 연결될 수 있다.The gate driving circuit 120 is connected to the display panel 110 using a tape automated bonding (TAB) method, or is connected to a bonding pad of the display panel 110 using a chip on glass (COG) or chip on panel (COP) method. Pad) or may be connected to the display panel 110 according to the chip-on-film (COF) method. Alternatively, the gate driving circuit 120 may be a gate in panel (GIP) type and may be formed in the bezel area (BA) of the display panel 110. The gate driving circuit 120 may be disposed on or connected to the substrate. That is, if the gate driving circuit 120 is a gate-in-panel (GIP) type, it may be disposed in the bezel area (BA) of the substrate. The gate driving circuit 120 may be connected to the substrate if it is a chip-on-glass (COG) type, a chip-on-film (COF) type, etc.

한편, 데이터 구동 회로(130) 및 게이트 구동 회로(120) 중 적어도 하나의 구동 회로는 표시 영역(DA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(130) 및 게이트 구동 회로(120) 중 적어도 하나의 구동 회로는 서브픽셀들(SP)과 중첩되지 않게 배치될 수도 있고, 서브픽셀(SP)과 일부 또는 전체가 중첩되게 배치될 수도 있다. Meanwhile, at least one of the data driving circuit 130 and the gate driving circuit 120 may be disposed in the display area DA. For example, at least one of the data driving circuit 130 and the gate driving circuit 120 may be arranged not to overlap the subpixels SP, or may partially or entirely overlap the subpixels SP. It may be arranged accordingly.

데이터 구동 회로(130)는 디스플레이 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(130)는 디스플레이 패널(110)의 양측(예: 상측과 하측)에 모두 연결되거나, 디스플레이 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다. The data driving circuit 130 may be connected to one side (eg, the upper or lower side) of the display panel 110. Depending on the driving method, panel design method, etc., the data driving circuit 130 may be connected to both sides (e.g., upper and lower sides) of the display panel 110, or may be connected to two or more of the four sides of the display panel 110. there is.

게이트 구동 회로(120)는 디스플레이 패널(110)의 일측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(120)는 디스플레이 패널(110)의 양측(예: 좌측과 우측)에 모두 연결되거나, 디스플레이 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.The gate driving circuit 120 may be connected to one side (eg, left or right) of the display panel 110. Depending on the driving method, panel design method, etc., the gate driving circuit 120 may be connected to both sides (e.g., left and right) of the display panel 110, or may be connected to two or more of the four sides of the display panel 110. there is.

타이밍 컨트롤러(140)는, 데이터 구동 회로(130)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(130)와 함께 통합되어 집적 회로로 구현될 수 있다. 타이밍 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 컨트롤러(Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 제어 장치 내 회로일 수도 있다. 타이밍 컨트롤러(140)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다. The timing controller 140 may be implemented as a separate component from the data driving circuit 130, or may be integrated with the data driving circuit 130 and implemented as an integrated circuit. The timing controller 140 may be a controller used in typical display technology, a control device that can perform other control functions including a timing controller, or a circuit within the control device. The timing controller 140 may be implemented with various circuits or electronic components, such as an Integrated Circuit (IC), Field Programmable Gate Array (FPGA), Application Specific Integrated Circuit (ASIC), or Processor.

타이밍 컨트롤러(140)는 인쇄 회로 기판, 연성 인쇄 회로 등에 실장 되고, 인쇄 회로 기판, 연성 인쇄 회로 등을 통해 데이터 구동 회로(130) 및 게이트 구동 회로(120)와 전기적으로 연결될 수 있다. 타이밍 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(130)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SP(Serial Peripheral Interface) 등을 포함할 수 있다. The timing controller 140 may be mounted on a printed circuit board, a flexible printed circuit, etc., and may be electrically connected to the data driving circuit 130 and the gate driving circuit 120 through a printed circuit board, a flexible printed circuit, etc. The timing controller 140 may transmit and receive signals to and from the data driving circuit 130 according to one or more predetermined interfaces. Here, for example, the interface may include a Low Voltage Differential Signaling (LVDS) interface, an EPI interface, and a Serial Peripheral Interface (SP).

본 개시의 실시예들에 따른 디스플레이 장치(100)는 디스플레이 패널(110)이 자체적으로 발광하는 자체 발광 디스플레이 장치일 수 있다. 본 개시의 실시예들에 따른 디스플레이 장치(100)가 자체 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP) 각각은 발광 소자를 포함할 수 있다. 예를 들어, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 발광 소자가 유기 발광 다이오드(Organic Light Emitting Diode; OLED)로 구현된 유기 발광 디스플레이 장치일 수 있다. 다른 예를 들어, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 디스플레이 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 구현된 퀀텀닷 디스플레이 장치일 수 있다.The display device 100 according to embodiments of the present disclosure may be a self-luminous display device in which the display panel 110 emits light on its own. When the display device 100 according to embodiments of the present disclosure is a self-light emitting display device, each of the plurality of subpixels (SP) may include a light emitting element. For example, the display device 100 according to embodiments of the present disclosure may be an organic light emitting display device in which a light emitting element is implemented as an organic light emitting diode (OLED). For another example, the display device 100 according to embodiments of the present disclosure may be an inorganic light-emitting display device in which light-emitting elements are implemented with inorganic-based light-emitting diodes. For another example, the display device 100 according to embodiments of the present disclosure may be a quantum dot display device in which a light-emitting element is implemented with quantum dots, which are semiconductor crystals that emit light on their own.

도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 시스템 예시 도면이다. Figure 2 is a system diagram of a display device according to embodiments of the present disclosure.

도 2를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 데이터 구동 회로(130)가 다양한 방식들(TAB, COG, COF 등) 중에서 COF (Chip On Film) 방식으로 구현되고, 게이트 구동 회로(120)가 다양한 방식들(TAB, COG, COF, GIP 등) 중에서 GIP (Gate In Panel) 형태로 구현된 경우를 나타낸 것이다. Referring to FIG. 2, in the display device 100 according to embodiments of the present disclosure, the data driving circuit 130 is implemented in a COF (Chip On Film) method among various methods (TAB, COG, COF, etc.), This shows a case where the gate driving circuit 120 is implemented in a GIP (Gate In Panel) form among various methods (TAB, COG, COF, GIP, etc.).

게이트 구동 회로(120)가 GIP 형태로 구현되는 경우, 게이트 구동 회로(120)에 포함된 복수의 게이트 구동 집적 회로(GDIC)는 디스플레이 패널(110)의 베젤 영역에 직접 형성될 수 있다. 이 때, 게이트 구동 집적 회로(GDIC)는 베젤 영역에 배치된 게이트 구동 관련 신호 라인을 통해, 스캔 신호의 생성에 필요한 각종 신호(클럭, 게이트 하이 신호, 게이트 로우 신호 등)를 공급받을 수 있다. When the gate driving circuit 120 is implemented in the GIP form, a plurality of gate driving integrated circuits (GDICs) included in the gate driving circuit 120 may be formed directly in the bezel area of the display panel 110. At this time, the gate driving integrated circuit (GDIC) can receive various signals (clock, gate high signal, gate low signal, etc.) necessary for generating the scan signal through the gate driving related signal line disposed in the bezel area.

마찬가지로, 데이터 구동 회로(130)에 포함된 하나 이상의 소스 구동 집적 회로(SDIC)는 각각 소스 필름(SF) 상에 실장될 수 있으며, 소스 필름(SF)의 일측은 디스플레이 패널(110)과 전기적으로 연결될 수 있다. 또한, 소스 필름(SF)의 상부에는 소스 구동 집적 회로(SDIC)와 디스플레이 패널(110)을 전기적으로 연결하기 위한 배선들이 배치될 수 있다. Likewise, one or more source driving integrated circuits (SDICs) included in the data driving circuit 130 may each be mounted on the source film (SF), and one side of the source film (SF) is electrically connected to the display panel 110. can be connected Additionally, wires for electrically connecting the source driving integrated circuit (SDIC) and the display panel 110 may be disposed on the source film SF.

이러한 디스플레이 장치(100)는 복수의 소스 구동 집적 회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해서, 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board; SPCB)과, 제어 부품들 및 각종 전기 장치들을 실장하기 위한 컨트롤 인쇄 회로 기판(Control Printed Circuit Board; CPCB)을 포함할 수 있다. This display device 100 includes at least one source printed circuit board (SPCB), control components, and various electrical components for circuit connection between a plurality of source driving integrated circuits (SDICs) and other devices. It may include a control printed circuit board (CPCB) for mounting devices.

이 때, 적어도 하나의 소스 인쇄 회로 기판(SPCB)에는 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)의 타측이 연결될 수 있다. 즉, 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)은 일측이 디스플레이 패널(110)과 전기적으로 연결되고, 타측이 소스 인쇄 회로 기판(SPCB)과 전기적으로 연결될 수 있다. At this time, the other side of the source film (SF) on which the source driving integrated circuit (SDIC) is mounted may be connected to at least one source printed circuit board (SPCB). That is, one side of the source film SF on which the source driving integrated circuit (SDIC) is mounted may be electrically connected to the display panel 110, and the other side may be electrically connected to the source printed circuit board (SPCB).

컨트롤 인쇄 회로 기판(CPCB)에는 타이밍 컨트롤러(140)와 파워 관리 회로(150)가 실장될 수 있다. 타이밍 컨트롤러(140)는 데이터 구동 회로(130) 및 게이트 구동 회로(120)의 동작을 제어할 수 있다. 파워 관리 회로(150)는 디스플레이 패널(110), 데이터 구동 회로(130), 및 게이트 구동 회로(120) 등으로 구동 전압이나 전류를 공급할 수도 있고, 공급되는 전압이나 전류를 제어할 수 있다.A timing controller 140 and a power management circuit 150 may be mounted on a control printed circuit board (CPCB). The timing controller 140 may control the operations of the data driving circuit 130 and the gate driving circuit 120. The power management circuit 150 may supply driving voltage or current to the display panel 110, the data driving circuit 130, and the gate driving circuit 120, and may control the supplied voltage or current.

적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있으며, 연결 부재는 예를 들어, 플렉서블 인쇄 회로(Flexible Printed Circuit; FPC), 플렉서블 플랫 케이블(Flexible Flat Cable; FFC) 등으로 이루어질 수 있다. 또한, 적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 하나의 인쇄 회로 기판으로 통합되어 구현될 수도 있다. At least one source printed circuit board (SPCB) and a control printed circuit board (CPCB) may be connected circuitously through at least one connecting member, for example, a flexible printed circuit (FPC). , it may be made of a flexible flat cable (FFC), etc. Additionally, at least one source printed circuit board (SPCB) and a control printed circuit board (CPCB) may be integrated and implemented as one printed circuit board.

디스플레이 장치(100)는 컨트롤 인쇄 회로 기판(CPCB)과 전기적으로 연결된 세트 보드(Set Board, 170)를 더 포함할 수 있다. 이 때, 세트 보드(170)는 파워 보드(Power Board)라고 할 수도 있다. 이러한 세트 보드(170)에는 디스플레이 장치(100)의 전체 파워를 관리하는 메인 파워 관리 회로(160)가 존재할 수 있다. 메인 파워 관리 회로(160)는 파워 관리 회로(150)와 연동될 수 있다. The display device 100 may further include a set board (Set Board) 170 electrically connected to a control printed circuit board (CPCB). At this time, the set board 170 may also be referred to as a power board. A main power management circuit 160 that manages the entire power of the display device 100 may be present in this set board 170. The main power management circuit 160 may be interconnected with the power management circuit 150.

위와 같은 구성으로 이루어진 디스플레이 장치(100)의 경우, 구동 전압은 세트 보드(170)에서 발생되어 컨트롤 인쇄 회로 기판(CPCB) 내의 파워 관리 회로(150)로 전달된다. 파워 관리 회로(150)는 디스플레이 구동 또는 특성값 센싱에 필요한 구동 전압을 플렉서블 인쇄 회로(FPC), 또는 플렉서블 플랫 케이블(FFC)을 통해 소스 인쇄 회로 기판(SPCB)으로 전달한다. 소스 인쇄 회로 기판(SPCB)으로 전달된 구동 전압은 소스 구동 집적 회로(SDIC)를 통해 디스플레이 패널(110) 내의 특정 서브픽셀(SP)을 발광하거나 센싱하기 위해 공급된다.In the case of the display device 100 configured as above, the driving voltage is generated in the set board 170 and transmitted to the power management circuit 150 in the control printed circuit board (CPCB). The power management circuit 150 transmits the driving voltage required for display driving or characteristic value sensing to the source printed circuit board (SPCB) through a flexible printed circuit (FPC) or flexible flat cable (FFC). The driving voltage delivered to the source printed circuit board (SPCB) is supplied to emit or sense a specific subpixel (SP) in the display panel 110 through the source driving integrated circuit (SDIC).

이 때, 디스플레이 장치(100) 내의 디스플레이 패널(110)에 배열된 각 서브픽셀(SP)은 발광 소자와, 이를 구동하기 위한 구동 트랜지스터 등의 회로 소자로 구성될 수 있다. At this time, each subpixel SP arranged on the display panel 110 in the display device 100 may be composed of a light emitting element and a circuit element such as a driving transistor for driving the same.

각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다The type and number of circuit elements constituting each subpixel (SP) can be determined in various ways depending on the provided function and design method.

도 3은 본 개시의 실시예들에 따른 디스플레이 장치의 서브픽셀 회로를 예시로 나타낸 도면이다.Figure 3 is a diagram showing an example of a subpixel circuit of a display device according to embodiments of the present disclosure.

도 3을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)의 서브픽셀(SP)은 제 1 내지 제 7 스위칭 트랜지스터(T1 - T7), 구동 트랜지스터(DRT), 스토리지 커패시터(Cst), 및 발광 소자(ED)를 포함할 수 있다. Referring to FIG. 3, the subpixel (SP) of the display device 100 according to embodiments of the present disclosure includes first to seventh switching transistors (T1 - T7), a driving transistor (DRT), and a storage capacitor (Cst). , and may include a light emitting element (ED).

여기서, 발광 소자(ED)는 일 예로, 유기 발광 다이오드(OLED: Organic Light Emitting Diode) 등과 같이 스스로 빛을 낼 수 있는 자발광 소자일 수 있다. Here, the light emitting device (ED) may be a self-light emitting device that can emit light on its own, such as an organic light emitting diode (OLED).

본 개시의 실시예들에 따른 서브픽셀(SP)에서, 제 2 내지 제 4 스위칭 트랜지스터(T2-T4), 제 6 스위칭 트랜지스터(T6), 제 7 스위칭 트랜지스터(T7) 및 구동 트랜지스터(DRT)는 P형 트랜지스터일 수 있다. 또한, 제 1 스위칭 트랜지스터(T1)와 제 5 스위칭 트랜지스터(T5)는 N형 트랜지스터일 수 있다.In the subpixel (SP) according to embodiments of the present disclosure, the second to fourth switching transistors (T2-T4), the sixth switching transistor (T6), the seventh switching transistor (T7), and the driving transistor (DRT) are It may be a P-type transistor. Additionally, the first switching transistor T1 and the fifth switching transistor T5 may be N-type transistors.

P형 트랜지스터는 N형 트랜지스터에 비해 비교적 신뢰성이 높다. P형 트랜지스터의 경우, 발광 시 소스 전극을 고전위 구동 전압(VDD)으로 고정시킬 수 있기 때문에 발광 소자(ED)에 흐르는 전류가 커패시터(Cst)에 의해 흔들리지 않는다는 장점이 있다. 따라서 전류를 안정적으로 공급하기 쉽다. P-type transistors are relatively more reliable than N-type transistors. In the case of a P-type transistor, the source electrode can be fixed to a high potential driving voltage (VDD) when emitting light, so the current flowing through the light-emitting device (ED) is not affected by the capacitor (Cst). Therefore, it is easy to supply current stably.

P형 트랜지스터는 발광 소자(ED)의 애노드 전극과 연결되어 포화(Saturation) 영역에서 동작할 경우 문턱 전압의 변화에 상관없이 일정한 전류를 흘려줄 수 있으므로 신뢰성이 비교적 높다.The P-type transistor is connected to the anode electrode of the light-emitting device (ED) and can pass a constant current regardless of changes in the threshold voltage when operated in the saturation region, so its reliability is relatively high.

이러한 서브픽셀(SP) 구조에서, N형 트랜지스터(T1, T5)는 산화물 반도체를 이용하여 형성되는 산화물 트랜지스터(예를 들어, 인듐, 갈륨, 아연 산화물 또는 IGZO와 같은 산화물 반도체로부터 형성된 채널을 갖는 트랜지스터)로 이루어질 수 있고, 그 밖의 P형 트랜지스터(DRT, T2-T4, T6, T7)는 실리콘과 같은 반도체로부터 형성된 실리콘 트랜지스터(예를 들어, LTPS 또는 저온 폴리 실리콘으로 지칭되는 저온 프로세스를 이용하여 형성된 폴리 실리콘 채널을 갖는 트랜지스터)일 수 있다.In this subpixel (SP) structure, the N-type transistors T1 and T5 are oxide transistors formed using an oxide semiconductor (e.g., a transistor having a channel formed from an oxide semiconductor such as indium, gallium, zinc oxide, or IGZO). ), and other P-type transistors (DRT, T2-T4, T6, T7) are silicon transistors formed from semiconductors such as silicon (e.g., formed using a low-temperature process referred to as LTPS or low-temperature polysilicon). transistor with a polysilicon channel).

산화물 트랜지스터는 실리콘 트랜지스터보다 상대적으로 누설 전류가 낮은 특징을 가지므로, 산화물 트랜지스터를 이용하여 트랜지스터를 구현하는 경우, 구동 트랜지스터(DRT)의 게이트 전극으로부터 전류가 누설되는 것을 방지함으로써 플리커와 같은 영상 품질의 불량을 감소시킬 수 있는 효과가 있다.Oxide transistors have a relatively lower leakage current than silicon transistors, so when implementing a transistor using an oxide transistor, current leakage from the gate electrode of the driving transistor (DRT) is prevented, thereby improving image quality such as flicker. It has the effect of reducing defects.

한편, N형 트랜지스터에 해당하는 제 1 스위칭 트랜지스터(T1)와 제 5 스위칭 트랜지스터(T5)를 제외한 나머지 P 형 트랜지스터(DRT, T2-T4, T6, T7)는 저온 폴리 실리콘으로 이루어질 수 있다. Meanwhile, the remaining P-type transistors (DRT, T2-T4, T6, T7), excluding the first switching transistor (T1) and the fifth switching transistor (T5) corresponding to the N-type transistors, may be made of low-temperature polysilicon.

이 때, 스위칭 트랜지스터의 소스 전극 및 드레인 전극은 입력되는 전압에 따라 드레인 전극과 소스 전극으로 지칭되는 용어가 바뀔 수도 있을 것이다At this time, the terminology for the source electrode and drain electrode of the switching transistor may be changed depending on the input voltage.

제 1 스위칭 트랜지스터(T1)의 게이트 전극은 제 1 스캔 신호(SCAN1)를 공급받는다. 제 1 스위칭 트랜지스터(T1)의 드레인 전극은 구동 트랜지스터(DRT)의 게이트 전극과 연결된다. 또한, 제 1 스위칭 트랜지스터(T1)의 소스 전극은 구동 트랜지스터(DRT)의 드레인 전극과 연결된다.The gate electrode of the first switching transistor T1 receives the first scan signal SCAN1. The drain electrode of the first switching transistor (T1) is connected to the gate electrode of the driving transistor (DRT). Additionally, the source electrode of the first switching transistor (T1) is connected to the drain electrode of the driving transistor (DRT).

제 1 스위칭 트랜지스터(T1)는 제 1 스캔 신호(SCAN1)에 의해 턴-온 되어, 일 단자가 고전위 구동 전압 (VDD)으로 고정된 스토리지 커패시터(Cst)에 의해 구동 트랜지스터(DRT)의 게이트 전압을 일정하게 유지시킨다.The first switching transistor (T1) is turned on by the first scan signal (SCAN1), and one terminal is set to the gate voltage of the driving transistor (DRT) by the storage capacitor (Cst) fixed to the high potential driving voltage (VDD). is kept constant.

제 1 스위칭 트랜지스터(T1)는 산화물 트랜지스터를 구성하기 위해, N형 MOS 트랜지스터로 이루어질 수 있다. N형 MOS 트랜지스터는 정공이 아닌 전자를 캐리어로 사용하기 때문에, P형 MOS 트랜지스터에 비해 이동도가 빠르므로 스위칭 속도도 빠를 수 있다.The first switching transistor T1 may be made of an N-type MOS transistor to form an oxide transistor. Because the N-type MOS transistor uses electrons rather than holes as carriers, it has faster mobility than the P-type MOS transistor and can therefore have a faster switching speed.

제 2 스위칭 트랜지스터(T2)의 게이트 전극은 제 2 스캔 신호(SCAN2)를 공급받는다. 제 2 스위칭 트랜지스터(T2)의 소스 전극은 데이터 전압(Vdata)을 공급받을 수 있다. 제 2 스위칭 트랜지스터(T2)의 드레인 전극은 구동 트랜지스터(DRT)의 소스 전극과 연결된다. The gate electrode of the second switching transistor T2 receives the second scan signal SCAN2. The source electrode of the second switching transistor T2 may be supplied with the data voltage Vdata. The drain electrode of the second switching transistor (T2) is connected to the source electrode of the driving transistor (DRT).

제 2 스위칭 트랜지스터(T2)는 제 2 스캔 신호(SCAN2)에 의해 턴-온되어, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 소스 전극에 공급한다.The second switching transistor T2 is turned on by the second scan signal SCAN2 and supplies the data voltage Vdata to the source electrode of the driving transistor DRT.

제 3 스위칭 트랜지스터(T3)의 게이트 전극은 발광 신호(EM)를 공급받는다. 제 3 스위칭 트랜지스터(T3)의 소스 전극은 고전위 구동 전압(VDD)을 공급받는다. 제 3 스위칭 트랜지스터(T3)의 드레인 전극은 구동 트랜지스터(DRT)의 소스 전극과 연결된다. The gate electrode of the third switching transistor T3 receives the light emission signal EM. The source electrode of the third switching transistor (T3) is supplied with a high potential driving voltage (VDD). The drain electrode of the third switching transistor (T3) is connected to the source electrode of the driving transistor (DRT).

제 3 스위칭 트랜지스터(T3)는 발광 신호(EM)에 의해 턴-온 되어, 고전위 구동 전압(VDD)을 구동 트랜지스터(DRT)의 소스 전극에 공급한다.The third switching transistor T3 is turned on by the light emission signal EM and supplies the high potential driving voltage VDD to the source electrode of the driving transistor DRT.

제 4 스위칭 트랜지스터(T4)의 게이트 전극은 발광 신호(EM)를 공급받는다. 제 4 스위칭 트랜지스터(T4)의 소스 전극은 구동 트랜지스터(DRT)의 드레인 전극과 연결된다. 제 4 스위칭 트랜지스터(T4)의 드레인 전극은 발광 소자(ED)의 애노드 전극과 연결된다. The gate electrode of the fourth switching transistor T4 receives the light emission signal EM. The source electrode of the fourth switching transistor (T4) is connected to the drain electrode of the driving transistor (DRT). The drain electrode of the fourth switching transistor (T4) is connected to the anode electrode of the light emitting element (ED).

제 4 스위칭 트랜지스터(T4)는 발광 신호(EM)에 의해 턴-온 되어, 발광 소자(ED)의 애노드 전극에 구동 전류(Id)를 공급한다.The fourth switching transistor T4 is turned on by the light emitting signal EM and supplies the driving current Id to the anode electrode of the light emitting element ED.

제 5 스위칭 트랜지스터(T5)의 게이트 전극은 제 4 스캔 신호(SCAN4)를 공급받는다. The gate electrode of the fifth switching transistor T5 receives the fourth scan signal SCAN4.

여기에서, 제 4 스캔 신호(SCAN4)는 다른 위치의 서브픽셀(SP)에 공급되는 제 1 스캔 신호(SCAN1)와 위상이 다른 신호일 수 있다. 예를 들어, 제 1 스캔 신호(SCAN1)가 n번째 게이트 라인에 인가되는 경우, 제 4 스캔 신호(SCAN4)는 n-1 번째 게이트 라인에 인가되는 제 1 스캔 신호(SCAN1[n-1])를 이용할 수 있다. 즉, 제 4 스캔 신호(SCAN4)는 디스플레이 패널(110)이 구동되는 위상에 따라 게이트 라인(GL)을 달리하는 제 1 스캔 신호(SCAN1)를 이용할 수 있다.Here, the fourth scan signal SCAN4 may be a signal whose phase is different from the first scan signal SCAN1 supplied to the subpixel SP at a different location. For example, when the first scan signal (SCAN1) is applied to the nth gate line, the fourth scan signal (SCAN4) is the first scan signal (SCAN1[n-1]) applied to the n-1th gate line. can be used. That is, the fourth scan signal SCAN4 may use the first scan signal SCAN1 that varies the gate line GL depending on the phase in which the display panel 110 is driven.

제 5 스위칭 트랜지스터(T5)의 드레인 전극은 안정화 전압(Vini)을 공급받는다. 제 5 스위칭 트랜지스터(T5)의 소스 전극은 구동 트랜지스터(DRT)의 게이트 전극과 스토리지 커패시터(Cst)에 연결된다.The drain electrode of the fifth switching transistor (T5) is supplied with the stabilization voltage (Vini). The source electrode of the fifth switching transistor (T5) is connected to the gate electrode of the driving transistor (DRT) and the storage capacitor (Cst).

제 5 스위칭 트랜지스터(T5)는 제 4 스캔 신호(SCAN4)에 의해 턴-온 되어, 구동 트랜지스터(DRT)의 게이트 전극에 안정화 전압(Vini)을 공급한다.The fifth switching transistor T5 is turned on by the fourth scan signal SCAN4 and supplies the stabilization voltage Vini to the gate electrode of the driving transistor DRT.

제 6 스위칭 트랜지스터(T6)의 게이트 전극은 제 3 스캔 신호(SCAN3)를 공급받는다. The gate electrode of the sixth switching transistor T6 receives the third scan signal SCAN3.

제 6 스위칭 트랜지스터(T6)의 소스 전극은 리셋 전압(VAR)을 공급받는다. 제 6 스위칭 트랜지스터(T6)의 드레인 전극은 발광 소자(ED)의 애노드 전극과 연결된다. The source electrode of the sixth switching transistor (T6) is supplied with a reset voltage (VAR). The drain electrode of the sixth switching transistor (T6) is connected to the anode electrode of the light emitting device (ED).

제 6 스위칭 트랜지스터(T6)는 제 3 스캔 신호(SCAN3)에 의해 턴-온 되어, 발광 소자(ED)의 애노드 전극에 리셋 전압(VAR)을 공급한다.The sixth switching transistor T6 is turned on by the third scan signal SCAN3 and supplies the reset voltage VAR to the anode electrode of the light emitting device ED.

제 7 스위칭 트랜지스터(T7)의 게이트 전극은 제 5 스캔 신호(SCAN5)를 공급받는다. The gate electrode of the seventh switching transistor T7 receives the fifth scan signal SCAN5.

제 7 스위칭 트랜지스터(T7)의 소스 전극은 바이어스 전압(VOBS)을 공급받는다. 제 7 스위칭 트랜지스터(T7)의 드레인 전극은 구동 트랜지스터(DRT)의 소스 전극과 연결된다. The source electrode of the seventh switching transistor T7 is supplied with a bias voltage VOBS. The drain electrode of the seventh switching transistor (T7) is connected to the source electrode of the driving transistor (DRT).

여기에서, 제 5 스캔 신호(SCAN5)는 다른 위치의 서브픽셀(SP)에 공급되는 제 3 스캔 신호(SCAN3)와 위상이 다른 신호일 수 있다. 예를 들어, 제 3 스캔 신호(SCAN3)가 n번째 게이트 라인에 인가되는 경우, 제 5 스캔 신호(SCAN5)는 n-1 번째 게이트 라인에 인가되는 제 3 스캔 신호(SCAN3)일 수 있다. 즉, 제 5 스캔 신호(SCAN5)는 디스플레이 패널(110)이 구동되는 위상에 따라 게이트 라인(GL)을 달리하는 제 3 스캔 신호(SCAN3)를 이용할 수 있다.Here, the fifth scan signal SCAN5 may be a signal whose phase is different from the third scan signal SCAN3 supplied to the subpixel SP at a different location. For example, when the third scan signal SCAN3 is applied to the n-th gate line, the fifth scan signal SCAN5 may be the third scan signal SCAN3 applied to the n-1-th gate line. That is, the fifth scan signal SCAN5 may use the third scan signal SCAN3 that varies the gate line GL depending on the phase in which the display panel 110 is driven.

한편, 제 5 스캔 신호(SCAN5)는 구동 트랜지스터(DRT)에 바이어스 전압(VOBS)을 인가하기 위한 신호이므로, 데이터 전압(Vdata)을 인가하기 위한 제 2 스캔 신호(SCAN2)와는 구분되는 것이 바람직하다.Meanwhile, since the fifth scan signal SCAN5 is a signal for applying a bias voltage VOBS to the driving transistor DRT, it is preferable to be distinguished from the second scan signal SCAN2 for applying the data voltage Vdata. .

구동 트랜지스터(DRT)의 게이트 전극은 제 1 스위칭 트랜지스터(T1)의 드레인 전극에 연결되어 있다. 구동 트랜지스터(DRT)의 소스 전극은 제 2 스위칭 트랜지스터(T2)의 드레인 전극에 연결되어 있다. 구동 트랜지스터(DRT)의 드레인 전극은 제 1 스위칭 트랜지스터(T1)의 소스 전극에 연결되어 있다. The gate electrode of the driving transistor (DRT) is connected to the drain electrode of the first switching transistor (T1). The source electrode of the driving transistor (DRT) is connected to the drain electrode of the second switching transistor (T2). The drain electrode of the driving transistor (DRT) is connected to the source electrode of the first switching transistor (T1).

구동 트랜지스터(DRT)는 게이트 전극과 소스 전극의 전압 차이에 의해 턴-온 되어, 발광 소자(ED)로 구동 전류(Id)가 인가된다.The driving transistor (DRT) is turned on by the voltage difference between the gate electrode and the source electrode, and the driving current (Id) is applied to the light emitting device (ED).

제 1 스위칭 트랜지스터(T1)의 소스 전극과 드레인 전극은 각각 구동 트랜지스터(DRT)의 드레인 전극과 게이트 전극에 연결되며, 제 1 스위칭 트랜지스터(T1)가 턴-온된 상태에서 구동 트랜지스터(DRT)의 소스 전극에 인가되는 데이터 전압(Vdata)에 의해서 구동 트랜지스터(DRT)의 문턱 전압을 샘플링하고 보상하는 동작이 이루어질 수 있다.The source electrode and drain electrode of the first switching transistor (T1) are connected to the drain electrode and gate electrode of the driving transistor (DRT), respectively, and when the first switching transistor (T1) is turned on, the source of the driving transistor (DRT) An operation of sampling and compensating the threshold voltage of the driving transistor (DRT) can be performed by the data voltage (Vdata) applied to the electrode.

스토리지 커패시터(Cst)의 일 전극은 고전위 구동 전압(VDD)이 인가되며, 타 전극은 구동 트랜지스터(DRT)의 게이트 전극과 연결되어 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 전극의 전압을 저장한다.A high-potential driving voltage (VDD) is applied to one electrode of the storage capacitor (Cst), and the other electrode is connected to the gate electrode of the driving transistor (DRT). The storage capacitor (Cst) stores the voltage of the gate electrode of the driving transistor (DRT).

발광 소자(ED)의 애노드 전극은 제 4 스위칭 트랜지스터(T4)의 드레인 전극 및 제 6 스위칭 트랜지스터(T6)의 드레인 전극과 연결되어 있다. 발광 소자(ED)의 캐소드 전극에는 저전위 구동 전압(VSS)이 인가된다. The anode electrode of the light emitting element (ED) is connected to the drain electrode of the fourth switching transistor (T4) and the drain electrode of the sixth switching transistor (T6). A low potential driving voltage (VSS) is applied to the cathode electrode of the light emitting device (ED).

발광 소자(ED)는 구동 트랜지스터(DRT)에 의해 흐르는 구동 전류(Id)에 의해 소정의 밝기로 발광한다.The light emitting element (ED) emits light with a predetermined brightness by the driving current (Id) flowing through the driving transistor (DRT).

이 때, 안정화 전압(Vini)은 구동 트랜지스터(DRT)의 게이트 전극에 형성되는 커패시턴의 변화를 안정화 시키기 위해서 공급되고, 리셋 전압(VAR)은 발광 소자(ED)의 애노드 전극을 리셋시키기 위해서 공급된다.At this time, the stabilization voltage (Vini) is supplied to stabilize the change in capacitance formed on the gate electrode of the driving transistor (DRT), and the reset voltage (VAR) is supplied to reset the anode electrode of the light emitting element (ED). supplied.

발광 소자(ED)의 애노드 전극과 구동 트랜지스터(DRT)의 사이에 위치하며 발광 신호(EM)로 제어되는 제 4 스위칭 트랜지스터(T4)를 턴-오프 시킨 상태에서 발광 소자(ED)의 애노드 전극에 리셋 전압(VAR)을 공급하는 경우, 발광 소자(ED)의 애노드 전극은 리셋될 수 있다. The fourth switching transistor (T4), located between the anode electrode of the light emitting device (ED) and the driving transistor (DRT) and controlled by the light emitting signal (EM), is turned off and applied to the anode electrode of the light emitting device (ED). When supplying the reset voltage VAR, the anode electrode of the light emitting element ED may be reset.

리셋 전압(VAR)을 공급하는 제 6 스위칭 트랜지스터(T6)는 발광 소자(ED)의 애노드 전극과 연결된다.The sixth switching transistor (T6) that supplies the reset voltage (VAR) is connected to the anode electrode of the light emitting device (ED).

구동 트랜지스터(DRT)의 구동 동작과 발광 소자(ED)의 애노드 전극을 리셋시키는 동작이 별도로 수행될 수 있도록, 구동 트랜지스터(DRT)를 구동하거나 구동 트랜지스터(DRT)를 안정화시키기 위한 제 4 스캔 신호(SCAN4)와 발광 소자(ED)의 애노드 전극으로 리셋 전압(VAR)의 공급을 제어하기 위한 제 3 스캔 신호(SCAN3)는 서로 분리된다.A fourth scan signal ( SCAN4) and the third scan signal (SCAN3) for controlling the supply of the reset voltage (VAR) to the anode electrode of the light emitting device (ED) are separated from each other.

이 때, 안정화 전압(Vini) 및 리셋 전압(VAR)을 공급하는 스위칭 트랜지스터(T5, T6)를 턴-온 시킬 때, 구동 트랜지스터(DRT)의 드레인 전극과 발광 소자(ED)의 애노드 전극을 연결하는 제 4 스위칭 트랜지스터(T4)를 턴-오프시켜서 구동 트랜지스터(DRT)의 구동 전류(Id)가 발광 소자(ED)의 애노드 전극에 흐르지 않도록 차단하고, 애노드 전극에 리셋 전압(VAR) 이외의 다른 전압에 의한 영향이 없도록 서브픽셀(SP)을 구성할 수 있다.At this time, when turning on the switching transistors (T5, T6) that supply the stabilization voltage (Vini) and reset voltage (VAR), the drain electrode of the driving transistor (DRT) and the anode electrode of the light emitting element (ED) are connected. The fourth switching transistor (T4) is turned off to block the driving current (Id) of the driving transistor (DRT) from flowing to the anode electrode of the light emitting element (ED), and the anode electrode is applied with anything other than the reset voltage (VAR). The subpixel (SP) can be configured so that it is not affected by voltage.

이와 같이, 8개의 트랜지스터(DRT, T1, T2, T3, T4, T5, T6, T7)와 1개의 스토리지 커패시터(Cst)로 이루어지는 서브픽셀(SP)을 8T1C 구조라고 할 수 있다.In this way, a subpixel (SP) consisting of eight transistors (DRT, T1, T2, T3, T4, T5, T6, T7) and one storage capacitor (Cst) can be referred to as an 8T1C structure.

여기에서는 다양한 구조의 서브픽셀(SP) 회로 중에서 8T1C 구조를 예시로 나타내었으며, 서브픽셀(SP)을 구성하는 트랜지스터와 커패시터의 구조 및 개수는 다양하게 변경될 수 있을 것이다. 한편, 복수의 서브픽셀(SP) 각각이 동일한 구조로 되어 있을 수도 있고, 복수의 서브픽셀(SP) 중 일부는 다른 구조로 되어 있을 수도 있다.Here, the 8T1C structure is shown as an example among the various structures of subpixel (SP) circuits, and the structure and number of transistors and capacitors that make up the subpixel (SP) may be changed in various ways. Meanwhile, each of the plurality of subpixels (SP) may have the same structure, or some of the plurality of subpixels (SP) may have a different structure.

도 4는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로가 GIP 타입으로 구현된 디스플레이 패널을 예시로 나타낸 도면이다.FIG. 4 is a diagram showing an example of a display panel in which a gate driving circuit is implemented as a GIP type in a display device according to embodiments of the present disclosure.

도 4를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 영상을 표시하기 위한 표시 영역(DA)에 n개의 게이트 라인(GL)이 배치될 수 있다.Referring to FIG. 4 , the display device 100 according to embodiments of the present disclosure may have n gate lines GL disposed in the display area DA for displaying an image.

여기에서 표시 영역(DA)은 해당하는 색상의 빛을 발광하기 위한 복수의 서브픽셀(SP), 예를 들어 화이트 서브픽셀, 레드 서브픽셀, 그린 서브픽셀, 및 블루 서브픽셀이 배치되어 영상을 표시하는 영역이다. 또한, 표시 영역(DA)의 일부 위치에는 게이트 신호 또는 데이터 전압(Vdata)이 인가되지 않아서 빛을 발광하지는 않지만 서브픽셀(SP)과 유사한 부하를 가지는 복수의 더미 픽셀이 위치할 수 있다.Here, the display area (DA) displays an image by arranging a plurality of subpixels (SP), such as white subpixel, red subpixel, green subpixel, and blue subpixel, to emit light of the corresponding color. This is the area where Additionally, a plurality of dummy pixels that do not emit light because the gate signal or data voltage (Vdata) is not applied but have a load similar to that of the subpixel (SP) may be located in some locations of the display area (DA).

본 개시의 실시예들에서는 해당하는 색상의 빛을 발광하는 복수의 서브픽셀 영역과 빛을 발광하지 않는 더미 픽셀이 배치되는 영역을 포함하여 표시 영역(DA)으로 지칭한다. 또는, 해당하는 색상의 빛을 발광하는 복수의 서브픽셀 영역과 빛을 발광하지 않는 더미 픽셀이 배치되는 영역을 포함하여 픽셀 어레이로 지칭할 수도 있을 것이다.In embodiments of the present disclosure, a plurality of subpixel areas that emit light of a corresponding color and an area in which dummy pixels that do not emit light are disposed are referred to as a display area (DA). Alternatively, it may be referred to as a pixel array, including a plurality of subpixel areas that emit light of a corresponding color and an area in which dummy pixels that do not emit light are disposed.

게이트 구동 회로(120)는 표시 영역(DA)의 좌측 또는 우측에서 서브픽셀이 형성되지 않는 베젤 영역(BA)에 내장되어 배치되며, n개의 게이트 라인(GL)에 대응되는 n개의 게이트 구동 집적 회로(GDIC)를 포함할 수 있다.The gate driving circuit 120 is embedded and disposed in the bezel area (BA) where no subpixels are formed on the left or right side of the display area (DA), and is an n gate driving integrated circuit corresponding to n gate lines (GL). (GDIC) may be included.

이 때, 각 게이트 구동 집적 회로(GDIC)는 게이트 라인(GL)을 통해 스캔 신호를 공급하는 스캔 드라이버(SCD)와, 게이트 라인(GL)을 통해 발광 신호를 공급하는 발광 드라이버(EMD)를 각각 포함할 수 있다. At this time, each gate driving integrated circuit (GDIC) includes a scan driver (SCD) that supplies a scan signal through the gate line (GL) and an emission driver (EMD) that supplies a light emission signal through the gate line (GL). It can be included.

예를 들어, 제 1 게이트 구동 집적 회로(GDIC1)는 제 1 게이트 라인(GL1)을 통해 스캔 신호(SCAN)를 공급하는 제 1 스캔 드라이버(SCD1)와, 제 1 게이트 라인(GL1)을 통해 발광 신호(EM)를 공급하는 제 1 발광 드라이버(EMD1)를 포함할 수 있다. 또한, 제 2 게이트 구동 집적 회로(GDIC2)는 제 2 게이트 라인(GL2)을 통해 스캔 신호를 공급하는 제 2 스캔 드라이버(SCD2)와, 제 2 게이트 라인(GL2)을 통해 발광 신호를 공급하는 제 2 발광 드라이버(EMD2)를 포함할 수 있을 것이다.For example, the first gate driving integrated circuit (GDIC1) includes a first scan driver (SCD1) that supplies a scan signal (SCAN) through the first gate line (GL1), and light emission through the first gate line (GL1). It may include a first light emitting driver (EMD1) that supplies a signal (EM). Additionally, the second gate driving integrated circuit (GDIC2) includes a second scan driver (SCD2) that supplies a scan signal through the second gate line (GL2), and a second driver that supplies a light emitting signal through the second gate line (GL2). 2 It may include an emitting driver (EMD2).

n개의 게이트 구동 집적 회로(GDIC)는 n개의 게이트 라인(GL)으로 각각 스캔 신호(SCAN)와 발광 신호(EM)를 출력할 수 있다. 여기에서, 게이트 라인(GL)은 스캔 신호(SCAN)가 공급되는 스캔 신호 라인과 발광 신호(EM)가 공급되는 발광 신호 라인을 포함할 수 있다.The n gate driving integrated circuit (GDIC) can output a scan signal (SCAN) and an emission signal (EM) through n gate lines (GL), respectively. Here, the gate line GL may include a scan signal line to which the scan signal SCAN is supplied and an emission signal line to which the emission signal EM is supplied.

이와 같이, 게이트 구동 회로(120)를 GIP 타입으로 구현하는 경우, 게이트 구동 기능이나 발광 구동 기능을 갖는 별도의 집적 회로를 제작하고, 이를 디스플레이 패널(110)에 본딩할 필요가 없으므로, 집적 회로의 수를 줄여주고 집적 회로를 디스플레이 패널(110)에 연결하는 공정을 생략할 수 있다. 또한, 디스플레이 패널(110)에서 집적 회로를 본딩하는 베젤 영역(BA)의 크기를 줄일 수 있다.In this way, when the gate driving circuit 120 is implemented as a GIP type, there is no need to manufacture a separate integrated circuit with a gate driving function or a light emission driving function and bond it to the display panel 110, so the integrated circuit The number can be reduced and the process of connecting the integrated circuit to the display panel 110 can be omitted. Additionally, the size of the bezel area BA that bonds the integrated circuit in the display panel 110 can be reduced.

이 때, n개의 게이트 구동 집적 회로(GDIC)는 표시 영역(DA)의 일측에 배치될 수도 있지만, 디스플레이 패널(110)의 양측에 배치될 수도 있을 것이다.At this time, n gate driving integrated circuits (GDIC) may be placed on one side of the display area DA, but may also be placed on both sides of the display panel 110.

표시 영역(DA)의 일측에서 서브픽셀이 형성되지 않는 베젤 영역(BA)에는 게이트 신호(스캔 신호와 발광 신호)의 생성 및 출력에 필요한 게이트 클럭(GCLK)을 게이트 구동 회로(120)에 전달하기 위한 복수의 클럭 라인이 배치될 수 있다.In the bezel area (BA) where subpixels are not formed on one side of the display area (DA), the gate clock (GCLK) required for generating and outputting the gate signal (scan signal and light emission signal) is transmitted to the gate driving circuit 120. A plurality of clock lines may be arranged for.

도 5는 본 개시의 실시예들에 따른 디스플레이 장치에서, 디스플레이 패널에 게이트 신호를 공급하는 구조를 나타낸 예시 도면이다.Figure 5 is an example diagram showing a structure for supplying a gate signal to a display panel in a display device according to embodiments of the present disclosure.

도 5를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)는 복수의 게이트 구동 집적 회로(GDIC)로 이루어지고, 데이터 구동 회로(130)는 복수의 소스 구동 집적 회로(SDIC)로 이루어질 수 있다. 일 예로, 게이트 구동 회로(120)는 복수의 게이트 구동 집적 회로(GDIC)가 GIP 형태로 디스플레이 패널(110) 상에 구현되고, 데이터 구동 회로(130)는 복수의 소스 구동 집적 회로(SDIC)로 이루어져서 디스플레이 패널(110)의 하단에 구현될 수 있다.Referring to FIG. 5, in the display device 100 according to embodiments of the present disclosure, the gate driving circuit 120 is composed of a plurality of gate driving integrated circuits (GDIC), and the data driving circuit 130 is composed of a plurality of gate driving integrated circuits (GDIC). It may be made of a source driven integrated circuit (SDIC). As an example, the gate driving circuit 120 is implemented on the display panel 110 with a plurality of gate driving integrated circuits (GDIC) in the form of a GIP, and the data driving circuit 130 is implemented with a plurality of source driving integrated circuits (SDIC). It can be implemented at the bottom of the display panel 110.

파워 관리 회로(150)는 게이트 전압 라인(GVL)을 통해 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 복수의 게이트 구동 집적 회로(GDIC)에 공급한다. 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)은 게이트 구동 집적 회로(GDIC)를 구동하기 위한 게이트 구동 전압에 해당한다.The power management circuit 150 supplies the gate high voltage (VGH) and the gate low voltage (VGL) to the plurality of gate driving integrated circuits (GDIC) through the gate voltage line (GVL). The gate high voltage (VGH) and gate low voltage (VGL) correspond to the gate driving voltage for driving the gate driving integrated circuit (GDIC).

게이트 구동 집적 회로(GDIC)는 스캔 신호(SCAN)를 생성하는 스캔 드라이버와 발광 신호(EM)를 생성하는 발광 드라이버를 포함할 수 있다. 게이트 구동 집적 회로(GDIC)는 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)에 근거하여 게이트 하이 전압(VGH)의 레벨 또는 게이트 로우 전압(VGL)의 레벨을 갖는 스캔 신호(SCAN)와 발광 신호(EM)를 생성하고, 이를 복수의 게이트 라인(GL)으로 순차적으로 공급할 수 있다.The gate driving integrated circuit (GDIC) may include a scan driver that generates a scan signal (SCAN) and an emission driver that generates an emission signal (EM). The gate driving integrated circuit (GDIC) emits light and a scan signal (SCAN) having the level of the gate high voltage (VGH) or the level of the gate low voltage (VGL) based on the gate high voltage (VGH) and the gate low voltage (VGL). A signal (EM) can be generated and sequentially supplied to a plurality of gate lines (GL).

이 때, 게이트 전압 라인(GVL) 또는 게이트 라인(GL)에는 게이트 하이 전류(IVGH) 또는 게이트 로우 전류(IVGL)가 발생할 수 있다. 여기에서, 게이트 하이 전류(IVGH)는 게이트 하이 전압(VGH)과 관련하여 게이트 전압 라인(GVL) 또는 게이트 라인(GL)에 흐르는 전류를 의미한다. 게이트 로우 전류(IVGL)는 게이트 로우 전압(VGL)과 관련하여 게이트 전압 라인(GVL) 또는 게이트 라인(GL)에 흐르는 전류를 의미한다.At this time, a gate high current (IVGH) or gate low current (IVGL) may be generated in the gate voltage line (GVL) or gate line (GL). Here, the gate high current (IVGH) refers to the current flowing in the gate voltage line (GVL) or gate line (GL) in relation to the gate high voltage (VGH). Gate low current (IVGL) refers to the current flowing in the gate voltage line (GVL) or gate line (GL) in relation to the gate low voltage (VGL).

파워 관리 회로(150)에서 출력되는 전압은 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)의 레벨을 가질 수 있다. 그러나, 스캔 신호(SCAN) 및 발광 신호(EM)의 생성을 위해, 각 게이트 구동 집적 회로(GDIC)에 전달되는 전압은 게이트 전압 라인(GVL)의 저항 성분이 큰 경우에 레벨이 낮아질 수도 있고, 인접한 신호 라인 사이에 형성되는 커플링 커패시턴스에 의해 레벨이 변동될 수도 있다.The voltage output from the power management circuit 150 may have the levels of a gate high voltage (VGH) and a gate low voltage (VGL). However, for the generation of the scan signal (SCAN) and the emission signal (EM), the voltage delivered to each gate driving integrated circuit (GDIC) may be lowered in level if the resistance component of the gate voltage line (GVL) is large, The level may vary due to coupling capacitance formed between adjacent signal lines.

이와 같이, 파워 관리 회로(150)에서 출력되는 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 게이트 구동 회로(120)를 구성하는 게이트 구동 집적 회로(GDIC)에서 달라지는 경우, 디스플레이 패널(110)에 인가되는 스캔 신호(SCAN)의 하이 레벨 또는 로우 레벨이 변경된다. 그 결과, 스캔 신호(SCAN)가 인가되는 트랜지스터의 턴-온 또는 턴-오프 동작이 변동되어 디스플레이 패널(110)의 특정 영역에서 휘도 변화가 나타날 수 있다.In this way, when the gate high voltage (VGH) or gate low voltage (VGL) output from the power management circuit 150 varies in the gate driving integrated circuit (GDIC) constituting the gate driving circuit 120, the display panel 110 ) The high level or low level of the scan signal (SCAN) applied to ) changes. As a result, the turn-on or turn-off operation of the transistor to which the scan signal SCAN is applied may change, resulting in a change in luminance in a specific area of the display panel 110.

이러한 현상은 스캔 신호(SCAN)에 의해 동작하는 트랜지스터가 산화물 반도체를 이용하여 형성되는 산화물 트랜지스터(예를 들어, 인듐, 갈륨, 아연 산화물 또는 IGZO와 같은 산화물 반도체로부터 형성된 채널을 갖는 트랜지스터)인 경우에 더욱 심해질 수 있다.This phenomenon occurs when the transistor operated by the scan signal (SCAN) is an oxide transistor formed using an oxide semiconductor (e.g., a transistor having a channel formed from an oxide semiconductor such as indium, gallium, zinc oxide, or IGZO). It can get even worse.

즉, 산화물 트랜지스터의 게이트 전극에 인가되는 게이트 하이 전압(VGH)이 커플링 커패시턴스 등으로 인해 위치에 따라 다른 변동값을 가지는 경우, 해당 영역에 인가되는 데이터 전압과의 차이로 인해 서로 다른 휘도를 나타낼 수 있다.In other words, if the gate high voltage (VGH) applied to the gate electrode of the oxide transistor has different fluctuation values depending on the location due to coupling capacitance, etc., different luminances may appear due to the difference with the data voltage applied to the corresponding area. You can.

도 6은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 집적 회로의 개략적 구성을 나타낸 블록도이다.FIG. 6 is a block diagram showing a schematic configuration of a gate driving integrated circuit in a display device according to embodiments of the present disclosure.

도 6을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 하나의 게이트 구동 집적 회로(GDIC)는 시프트 레지스터(Shift Register, 122)와 버퍼 회로(124)를 포함할 수 있다. 여기에서는 스캔 신호(SCAN)를 생성하는 스캔 드라이버와 발광 신호(EM)를 생성하는 발광 드라이버를 하나의 게이트 구동 집적 회로(GDIC)로 표현하였다.Referring to FIG. 6, in the display device 100 according to embodiments of the present disclosure, one gate driving integrated circuit (GDIC) may include a shift register (Shift Register) 122 and a buffer circuit 124. . Here, the scan driver that generates the scan signal (SCAN) and the light emitting driver that generates the light emission signal (EM) are expressed as one gate driving integrated circuit (GDIC).

게이트 구동 집적 회로(GDIC)는 게이트 스타트 펄스(GSP)에 따라 동작하기 시작해서 게이트 클럭(GCLK)이 로우 레벨에서 하이 레벨로 상승하는 상승 에지 또는 하이 레벨에서 로우 레벨로 하강하는 하강 에지에 동기되어 스캔 신호(SCAN) 또는 발광 신호(EM)를 출력한다. 게이트 구동 집적 회로(GDIC)에서 출력되는 스캔 신호(SCAN) 또는 발광 신호(EM)는 순차적으로 시프트되어 게이트 라인을 통해 공급된다.The gate driver integrated circuit (GDIC) starts operating according to the gate start pulse (GSP) and is synchronized to the rising edge of the gate clock (GCLK) rising from low level to high level or the falling edge falling from high level to low level. Outputs a scan signal (SCAN) or an emission signal (EM). The scan signal (SCAN) or the emission signal (EM) output from the gate driving integrated circuit (GDIC) is sequentially shifted and supplied through the gate line.

버퍼 회로(124)는 게이트 구동 상태에 중요한 2가지 노드(Q, QB)가 존재하며, 풀업 트랜지스터(TU) 및 풀다운 트랜지스터(TD)를 포함할 수 있다. 여기서, 풀업 트랜지스터(TU)의 게이트 노드가 Q 노드에 해당하고, 풀다운 트랜지스터(TD)의 게이트 노드가 QB 노드에 해당할 수 있다.The buffer circuit 124 has two nodes (Q, QB) that are important for the gate driving state and may include a pull-up transistor (TU) and a pull-down transistor (TD). Here, the gate node of the pull-up transistor (TU) may correspond to the Q node, and the gate node of the pull-down transistor (TD) may correspond to the QB node.

시프트 레지스터(122)는 시프트 로직(Shift Logic) 회로라고도 할 수 있으며, 게이트 클럭(GCLK)에 동기 되어 스캔 신호(SCAN) 또는 발광 신호(EM)를 생성하는데 사용될 수 있다.The shift register 122 may also be referred to as a shift logic circuit, and may be used to generate a scan signal (SCAN) or an emission signal (EM) in synchronization with the gate clock (GCLK).

시프트 레지스터(122)는 버퍼 회로(124)가 스캔 신호(SCAN) 또는 발광 신호(EM)를 출력할 수 있도록, 버퍼 회로(124)에 연결되는 Q 노드와 QB 노드를 제어할 수 있으며, 이를 위해, 다수의 트랜지스터들을 포함할 수 있다.The shift register 122 can control the Q node and QB node connected to the buffer circuit 124 so that the buffer circuit 124 can output a scan signal (SCAN) or an emission signal (EM). , may include multiple transistors.

시프트 레지스터(122)는 스캔 신호(SCAN) 또는 발광 신호(EM)를 발생시키기 시작하여 게이트 클럭(GCLK)에 따라 시프트 레지시터(122)의 출력이 차례로 턴-온 된다. 즉, 게이트 클럭(GCLK)를 이용하여 시프트 레지스터(122)의 출력 시간을 제어함으로써, 순차적으로 게이트 라인의 온/오프를 결정하는 로직 상태를 버퍼 회로(124)로 전달할 수 있다.The shift register 122 begins to generate a scan signal (SCAN) or an emission signal (EM), and the output of the shift register 122 is sequentially turned on according to the gate clock (GCLK). That is, by controlling the output time of the shift register 122 using the gate clock (GCLK), the logic state that determines the on/off of the gate line can be sequentially transmitted to the buffer circuit 124.

스캔 신호(SCAN) 또는 발광 신호(EM)의 하이 레벨을 결정하는 게이트 하이 전압(VGH)은 풀다운 트랜지스터(TD)의 드레인 노드에 인가되고, 스캔 신호(SCAN) 또는 발광 신호(EM)의 로우 레벨을 결정하는 게이트 로우 전압(VGL)은 및 풀업 트랜지스터(TU)의 드레인 노드에 인가될 수 있다. The gate high voltage (VGH), which determines the high level of the scan signal (SCAN) or the emitting signal (EM), is applied to the drain node of the pull-down transistor (TD), and the low level of the scan signal (SCAN) or the emitting signal (EM) is applied to the drain node. The gate low voltage (VGL) that determines may be applied to the drain node of the pull-up transistor (TU).

버퍼 회로(124)는 Q 노드와 QB 노드의 전압 레벨에 따라, 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)의 공통 소스 노드를 통해 스캔 신호(SCAN)와 발광 신호(EM)를 출력한다. 이 때, 스캔 신호(SCAN) 또는 발광 신호(EM)는 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)의 레벨을 가질 수 있다. The buffer circuit 124 outputs a scan signal (SCAN) and an emission signal (EM) through the common source node of the pull-up transistor (TU) and the pull-down transistor (TD) according to the voltage levels of the Q node and QB node. At this time, the scan signal (SCAN) or the emission signal (EM) may have the level of the gate high voltage (VGH) or the gate low voltage (VGL).

여기에서는 게이트 로우 전압(VGL)에 의해서 P형 트랜지스터를 턴-온시킬 수 있도록 스캔 신호(SCAN)와 발광 신호(EM)를 생성하는 경우를 나타내고 있으며, 게이트 하이 전압(VGH)에 의해서 N형 트랜지스터를 턴-온시킬 수 있도록 스캔 신호(SCAN)와 발광 신호(EM)를 생성하는 경우에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 연결 구성이 달라질 수 있을 것이다.Here, a case is shown in which a scan signal (SCAN) and an emission signal (EM) are generated to turn on the P-type transistor by the gate low voltage (VGL), and the N-type transistor is turned on by the gate high voltage (VGH). When generating a scan signal (SCAN) and an emission signal (EM) to turn on, the connection configuration of the gate high voltage (VGH) and the gate low voltage (VGL) may be different.

이러한 시프트 레지스터(122)에 따라, 버퍼 회로(124)의 Q 노드와 QB 노드 각각의 전압 상태가 달라질 수 있다. 이에 따라, 버퍼 회로(124)는 해당하는 게이트 라인을 구동하기 위한 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 게이트 라인으로 출력될 수 있다.Depending on the shift register 122, the voltage states of each of the Q node and QB node of the buffer circuit 124 may vary. Accordingly, the buffer circuit 124 may output a gate high voltage (VGH) or a gate low voltage (VGL) to the gate line for driving the corresponding gate line.

이 때, 게이트 구동 집적 회로(GDIC)를 구성하는 시프트 레지스터(122)와 버퍼 회로(124)는 다양한 구조로 연결될 수 있다.At this time, the shift register 122 and the buffer circuit 124 constituting the gate driving integrated circuit (GDIC) may be connected in various structures.

도 7은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 집적 회로를 구성하는 시프트 레지스터와 버퍼 회로의 신호 파형을 예시로 나타낸 도면이다.FIG. 7 is a diagram illustrating signal waveforms of a shift register and a buffer circuit constituting a gate driving integrated circuit in a display device according to embodiments of the present disclosure.

도 7을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 시프트 레지스터(122)는 게이트 스타트 펄스(GSP) 또는 이전 스테이지로부터 수신되는 캐리 신호를 입력 받아 Q 노드를 충전하되, Q 노드와 QB 노드를 서로 반대로 충전한다.Referring to FIG. 7, in the display device 100 according to embodiments of the present disclosure, the shift register 122 receives a gate start pulse (GSP) or a carry signal received from the previous stage to charge the Q node, The Q node and QB node are charged oppositely to each other.

버퍼 회로(124)는 시프트 레지스터(122)의 Q 노드 전압에 따라 턴-온(turn-on)되어 게이트 로우 전압(VGL)의 레벨로 출력 노드를 충전하는 풀업 트랜지스터(TU)와, QB 노드 전압에 따라 턴-온되어 출력 노드를 게이트 하이 전압(VGH)의 레벨로 방전하는 풀다운 트랜지스터(TD)를 포함한다. 이러한 과정을 통해 생성된 스캔 신호(SCAN) 또는 발광 신호(EM)는 게이트 라인(GL)을 통해 디스플레이 패널(110)에 인가된다.The buffer circuit 124 includes a pull-up transistor (TU) that is turned on according to the Q node voltage of the shift register 122 and charges the output node to the level of the gate low voltage (VGL), and the QB node voltage. It includes a pull-down transistor (TD) that is turned on and discharges the output node to the level of the gate high voltage (VGH). The scan signal (SCAN) or the emission signal (EM) generated through this process is applied to the display panel 110 through the gate line (GL).

이 때, 풀업 트랜지스터(TU)는 Q 노드가 게이트 로우 전압(VGL)만큼 충전된 상태에서, 게이트 클럭(GCLK)이 입력될 때 게이트 클럭(GCLK)의 전압까지 출력 노드를 추가로 충전할 수 있다. At this time, the pull-up transistor (TU) can additionally charge the output node up to the voltage of the gate clock (GCLK) when the gate clock (GCLK) is input while the Q node is charged by the gate low voltage (VGL). .

따라서, 게이트 클럭(GCLK)이 입력될 때, 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)되어 게이트 로우 전압(VGL)이 누적된 2 게이트 로우 전압(2 VGL)까지 하강한다. 이와 같이, Q 노드의 전압이 2 게이트 로우 전압(2 VGL)까지 하강할 때 풀업 트랜지스터(TU)가 턴-온되어 출력 노드의 전압이 게이트 로우 전압(VGL)의 레벨을 나타낼 수 있다. Accordingly, when the gate clock (GCLK) is input, the voltage of the floating Q node is bootstrapped and the gate low voltage (VGL) falls to the accumulated 2 gate low voltage (2 VGL). In this way, when the voltage of the Q node falls to 2 gate low voltage (2 VGL), the pull-up transistor (TU) is turned on so that the voltage of the output node can indicate the level of the gate low voltage (VGL).

반면, 풀다운 트랜지스터(TD)는 QB 노드의 전압이 게이트 하이 전압(VGH)만큼 충전될 때, 출력 노드를 게이트 하이 전압(VGH)에 연결되어 스캔 신호(SCAN) 또는 발광 신호(EM)를 게이트 하이 전압(VGH)까지 방전시킨다.On the other hand, when the voltage of the QB node is charged to the gate high voltage (VGH), the pull-down transistor (TD) connects the output node to the gate high voltage (VGH) and sends the scan signal (SCAN) or the emission signal (EM) to the gate high voltage. Discharge to voltage (VGH).

이 때, 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 인가되는 게이트 전압 라인(GVL)의 저항 성분은 연장되는 길이에 비례하고, 차지하는 면적에 반비례하게 된다. 따라서, 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 인가되는 게이트 전압 라인(GVL)을 공유하는 경우 저항 성분은 감소하고 전체 커패시턴스는 증가하게 된다.At this time, the resistance component of the gate voltage line (GVL) to which the gate high voltage (VGH) or gate low voltage (VGL) is applied is proportional to the extended length and inversely proportional to the area occupied. Therefore, when the gate high voltage (VGH) or the gate low voltage (VGL) shares the applied gate voltage line (GVL), the resistance component decreases and the total capacitance increases.

이 때, 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 인가되는 게이트 전압 라인(GVL) 사이의 공간이 유전체의 역할을 하게 되어 게이트 전압 라인(GVL)들 사이에 커플링 커패시턴스가 형성될 수 있다.At this time, the space between the gate voltage lines (GVL) to which the high voltage (VGH) or gate low voltage (VGL) is applied acts as a dielectric, so that a coupling capacitance can be formed between the gate voltage lines (GVL). there is.

게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 게이트 전압 라인(GVL)의 저항 성분 또는 커플링 커패시턴스에 의해서 달라지는 경우, 디스플레이 패널(110)에 인가되는 스캔 신호(SCAN) 및 발광 신호(EM)의 레벨이 변경될 수 있으며, 디스플레이 패널(110)의 특정 영역에서 휘도 변화가 나타날 수 있다When the gate high voltage (VGH) or gate low voltage (VGL) varies depending on the resistance component or coupling capacitance of the gate voltage line (GVL), the scan signal (SCAN) and the emission signal (EM) applied to the display panel 110 ) may change, and a luminance change may appear in a specific area of the display panel 110.

본 개시의 디스플레이 장치(100)는 게이트 전압 라인(GVL)의 저항 성분을 줄임으로써 소비전력을 저감하고, 게이트 전압 라인에 야기되는 커플링 커패시턴스의 영향을 감소시킴으로써, 크로스토크를 개선하고 영상 품질을 개선할 수 있도록 한다.The display device 100 of the present disclosure reduces power consumption by reducing the resistance component of the gate voltage line (GVL), improves crosstalk, and improves image quality by reducing the influence of coupling capacitance caused by the gate voltage line. Make improvements.

도 8은 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 구동 회로의 게이트 전압 라인 공유 구조를 예시로 나타낸 도면이다.FIG. 8 is a diagram illustrating an example of a gate voltage line sharing structure of a gate driving circuit in a display device according to embodiments of the present disclosure.

도 8을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)는 복수의 스캔 신호(SCAN)를 출력하는 복수의 스캔 드라이버(SCD)와 복수의 발광 신호(EM)를 출력하는 복수의 발광 드라이버(EMD)를 포함할 수 있다.Referring to FIG. 8, in the display device 100 according to embodiments of the present disclosure, the gate driving circuit 120 includes a plurality of scan drivers (SCD) that output a plurality of scan signals (SCAN) and a plurality of light emitting signals. It may include a plurality of light emitting drivers (EMD) that output (EM).

각 스캔 드라이버(SCD)는 하나 이상의 스캔 신호(SCAN)를 출력하고, 각 발광 드라이버(EMD)는 하나 이상의 발광 신호(EM)를 출력할 수 있다. 여기에서는 이해의 편의를 위해서, 하나의 스캔 드라이버(SCD)에서 하나의 스캔 신호(SCAN)를 출력하고, 하나의 발광 드라이버(EMD)에서 하나의 발광 신호(EM)를 출력하는 경우로 단순화해서 나타내고 있다.Each scan driver (SCD) may output one or more scan signals (SCAN), and each emission driver (EMD) may output one or more emission signals (EM). Here, for convenience of understanding, it is simplified to the case where one scan signal (SCAN) is output from one scan driver (SCD) and one emission signal (EM) is output from one emission driver (EMD). there is.

각 스캔 드라이버(SCD)와 각 발광 드라이버(EMD)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 게이트 구동 전압으로 인가되는 풀업 트랜지스터와 풀다운 트랜지스터로 이루어질 수 있다. 각 스캔 드라이버(SCD)와 각 발광 드라이버(EMD)는 풀업 트랜지스터 또는 풀다운 트랜지스터의 동작에 따라 게이트 하이 전압(VGH)이나 게이트 로우 전압(VGL)의 레벨을 나타내는 스캔 신호(SCAN) 또는 발광 신호(EM)를 출력한다.Each scan driver (SCD) and each light emitting driver (EMD) may be composed of a pull-up transistor and a pull-down transistor to which a gate high voltage (VGH) and a gate low voltage (VGL) are applied as gate driving voltages. Each scan driver (SCD) and each light emission driver (EMD) generate a scan signal (SCAN) or an emission signal (EM) that indicates the level of the gate high voltage (VGH) or gate low voltage (VGL) depending on the operation of the pull-up transistor or pull-down transistor. ) is output.

이 때, 스캔 신호(SCAN)와 발광 신호(EM)는 동일한 레벨의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 가질 수 있다. 따라서, 게이트 구동 회로(120)를 구성하는 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)에 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 공급하기 위한 게이트 전압 라인(GVL)을 공유하도록 형성할 수 있다.At this time, the scan signal SCAN and the emission signal EM may have the same level of the gate high voltage VGH and the gate low voltage VGL. Therefore, a gate voltage line (GVL) for supplying a gate high voltage (VGH) or a gate low voltage (VGL) to a plurality of scan drivers (SCD) and a plurality of light emission drivers (EMD) constituting the gate driving circuit 120. can be formed to share.

예를 들어, 파워 관리 회로(150)에서 연장되는 게이트 전압 라인(GVL)은 게이트 구동 회로(120)의 외측면을 둘러싸는 폐쇄 구조로 형성되어, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)에 연결될 수 있다.For example, the gate voltage line (GVL) extending from the power management circuit 150 is formed in a closed structure surrounding the outer surface of the gate driving circuit 120, and includes a plurality of scan drivers (SCD) and a plurality of light emitting drivers. (EMD) can be connected.

이와 같이, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우, 게이트 전압 라인(GVL)이 차지하는 면적이 증가하게 되어 게이트 전압 라인(GVL)의 저항 성분이 감소하게 된다. 그 결과, 게이트 전압 라인(GVL)을 통해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 잘 전달될 수 있기 때문에 소비 전력을 저감하고, 스캔 신호(SCAN) 또는 발광 신호(EM)의 레벨이 변경되는 것을 방지하여 영상 품질을 개선할 수 있다.In this way, when a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) share the gate voltage line (GVL), the area occupied by the gate voltage line (GVL) increases and the area of the gate voltage line (GVL) increases. The resistance component decreases. As a result, the gate high voltage (VGH) or gate low voltage (VGL) can be well transmitted through the gate voltage line (GVL), thereby reducing power consumption and increasing the level of the scan signal (SCAN) or emission signal (EM). By preventing this change, you can improve image quality.

또한, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 전압 라인(GVL)이 차지하는 면적이 증가하게 되어 게이트 전압 라인(GVL)에 의한 전체 커패시턴스가 증가하여 노이즈 성분에 의한 영향이 감소될 수 있다.Additionally, when a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) share the gate voltage line (GVL), the area occupied by the gate voltage line (GVL) increases. The total capacitance can be increased to reduce the influence of noise components.

한편, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)는가 게이트 전압 라인(GVL)을 공유하는 경우에는, 디스플레이 구동 과정에서 게이트 전압 라인(GVL)에 야기되는 커플링 커패시턴스가 게이트 전압 라인(GVL)을 따라 전달될 수 있으며, 이로 인해 인접한 서브픽셀 사이에 크로스토크가 발생할 수 있다.Meanwhile, when a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) share the gate voltage line (GVL), the coupling capacitance caused to the gate voltage line (GVL) during the display driving process is the gate voltage line (GVL). (GVL), which may cause crosstalk between adjacent subpixels.

도 9는 본 개시의 실시예들에 따른 디스플레이 장치에서, 게이트 전압 라인을 공유하는 게이트 구동 회로의 동작에 대한 신호 파형도를 예시로 나타낸 도면이다.FIG. 9 is a diagram illustrating signal waveforms for the operation of a gate driving circuit sharing a gate voltage line in a display device according to embodiments of the present disclosure.

도 9를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)는 초기화 기간(P1), 샘플링 기간(P2), 및 유지 기간(P3)을 포함할 수 있다.Referring to FIG. 9, in the display device 100 according to embodiments of the present disclosure, the gate driving circuit 120 may include an initialization period (P1), a sampling period (P2), and a sustain period (P3). there is.

도 3의 서브픽셀 회로를 기준으로 게이트 구동 회로(120)의 동작을 설명하면 다음과 같다.The operation of the gate driving circuit 120 will be described based on the subpixel circuit of FIG. 3 as follows.

초기화 기간(P1)은 서브픽셀(SP)을 구성하는 구동 트랜지스터(DRT)의 게이트 노드를 초기화시키는 기간이다. 샘플링 기간(P2)은 구동 트랜지스터(DRT)의 문턱 전압을 샘플링하면서 발광 소자(ED)를 초기화하는 기간이다. 유지 기간(P3)은 데이터 라인(DL)을 통해 인가된 데이터 전압(Vdata)을 특정 노드에 유지시키는 기간이다. 이후, 구동 전류를 통해 발광 소자(ED)를 발광시키는 발광 기간이 진행될 수 있다.The initialization period (P1) is a period for initializing the gate node of the driving transistor (DRT) constituting the subpixel (SP). The sampling period (P2) is a period for initializing the light emitting device (ED) while sampling the threshold voltage of the driving transistor (DRT). The maintenance period (P3) is a period during which the data voltage (Vdata) applied through the data line (DL) is maintained at a specific node. Afterwards, a light emission period in which the light emitting element ED emits light through the driving current may proceed.

제 1 스위칭 트랜지스터(T1)는 제 1 스캔 신호(SCAN1)에 따라 턴-온 또는 턴-오프되며, 턴-온 상태에서 구동 트랜지스터의 게이트 노드와 구동 트랜지스터(DRT)의 드레인 노드를 전기적으로 연결한다.The first switching transistor T1 is turned on or off according to the first scan signal SCAN1, and in the turned-on state, the gate node of the driving transistor and the drain node of the driving transistor DRT are electrically connected. .

제 1 스위칭 트랜지스터(T1)는 초기화 기간(P1)에 턴-온되어 구동 트랜지스터(DRT)의 게이트 노드를 초기화한다. 제 1 스위칭 트랜지스터(T1)는 샘플링 기간(P2)에 턴-온되어 구동 트랜지스터(DRT)의 게이트 노드와 구동 트랜지스터(DRT)의 드레인 노드 사이에 전류 패스를 형성한다. 또한, 제 1 스위칭 트랜지스터(T1)는 유지 기간(P3)에 턴-온되어 데이터 라인(DL)을 통해 인가된 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 소스 노드에 유지될 수 있도록 한다.The first switching transistor T1 is turned on in the initialization period P1 to initialize the gate node of the driving transistor DRT. The first switching transistor T1 is turned on during the sampling period P2 to form a current path between the gate node of the driving transistor DRT and the drain node of the driving transistor DRT. Additionally, the first switching transistor T1 is turned on during the sustain period P3 so that the data voltage Vdata applied through the data line DL can be maintained at the source node of the driving transistor DRT.

제 2 스위칭 트랜지스터(T2)는 제 2 스캔 신호(SCAN2)에 따라 턴-온 또는 턴-오프되며, 턴-온 상태에서 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 소스 노드에 공급한다. 제 2 스위칭 트랜지스터(T2)의 출력 노드(예를 들어, 드레인 노드)는 제 3 스위칭 트랜지스터(T3)의 출력 노드(예를 들어, 드레인 노드)에 연결될 수 있다. 제 2 스위칭 트랜지스터(T2)는 샘플링 기간(P2)에 턴-온되어 데이터 라인(DL)과 구동 트랜지스터(DRT) 사이에 전류 패스를 형성한다.The second switching transistor T2 is turned on or off according to the second scan signal SCAN2, and in the turned-on state, supplies the data voltage Vdata to the source node of the driving transistor DRT. The output node (eg, drain node) of the second switching transistor T2 may be connected to the output node (eg, drain node) of the third switching transistor T3. The second switching transistor T2 is turned on during the sampling period P2 to form a current path between the data line DL and the driving transistor DRT.

초기화 기간(P1) 동안에는 제 2 스캔 신호(SCAN2)가 P형 제 2 스위칭 트랜지스터(T2)의 턴-오프 전압에 해당하는 하이 레벨로 출력되고, 제 1 스캔 신호(SCAN1)가 N형 제 1 스위칭 트랜지스터(T1)의 턴-온 전압에 해당하는 하이 레벨로 출력된다. During the initialization period (P1), the second scan signal (SCAN2) is output at a high level corresponding to the turn-off voltage of the P-type second switching transistor (T2), and the first scan signal (SCAN1) is output at a high level corresponding to the turn-off voltage of the P-type second switching transistor (T2). It is output at a high level corresponding to the turn-on voltage of the transistor (T1).

초기화 기간(P1) 동안 제 3 및 제 4 스위칭 트랜지스터(T3, T4)가 턴-온되고, 제 1 및 제 5 스위칭 트랜지스터(T2, T5)가 턴-온된다. 이로 인해, 제 5 스위칭 트랜지스터(T5)를 통해 기준 전압(Vref)이 구동 트랜지스터(DRT)의 게이트 노드로 공급되어 초기화된다.During the initialization period P1, the third and fourth switching transistors T3 and T4 are turned on, and the first and fifth switching transistors T2 and T5 are turned on. As a result, the reference voltage Vref is supplied to the gate node of the driving transistor DRT through the fifth switching transistor T5 and is initialized.

샘플링 기간(P2) 동안에는 제 1 스캔 신호(SCAN1)가 턴-온 전압에 해당하는 하이 레벨로 출력되고, 제 2 스캔 신호(SCAN2)가 턴-온 전압에 해당하는 로우 레벨로 출력된다.During the sampling period P2, the first scan signal SCAN1 is output at a high level corresponding to the turn-on voltage, and the second scan signal SCAN2 is output at a low level corresponding to the turn-on voltage.

샘플링 기간(P2)동안, 제 1 스위칭 트랜지스터(T1) 및 제 2 스위칭 트랜지스터(T2)가 제 1 스캔 신호(SCAN1) 및 제 2 스캔 신호(SCAN2)에 응답하여 턴-온되며, 제 3 스위칭 트랜지스터(T3)와 제 4 스위칭 트랜지스터(T4)는 발광 신호(EM)에 응답하여 턴-오프 상태를 유지한다. During the sampling period P2, the first switching transistor T1 and the second switching transistor T2 are turned on in response to the first scan signal SCAN1 and the second scan signal SCAN2, and the third switching transistor (T3) and the fourth switching transistor (T4) maintain the turn-off state in response to the light emission signal (EM).

따라서, 제 1 스위칭 트랜지스터(T1)를 통해 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 소스 노드에 공급된다. 그리고 구동 트랜지스터(DRT)는 턴-온된 제 2 스위칭 트랜지스터(T2)에 의해 데이터 전압(Vdata)과 구동 트랜지스터(DRT)의 문턱 전압(Vth)의 차이(Vdata-Vth)를 샘플링하여 구동 트랜지스터(DRT)의 게이트 노드로 공급한다.Accordingly, the data voltage Vdata is supplied to the source node of the driving transistor DRT through the first switching transistor T1. And the driving transistor (DRT) samples the difference (Vdata-Vth) between the data voltage (Vdata) and the threshold voltage (Vth) of the driving transistor (DRT) by the turned-on second switching transistor (T2). ) is supplied to the gate node of ).

유지 기간(P3) 동안에는 제 2 스캔 신호(SCAN2)가 모두 턴-오프 전압인 하이 레벨로 출력되며, 구동 트랜지스터(DRT)의 소스 노드에 공급된 데이터 전압(Vdata)이 유지된다. 유지 기간(P3)은 샘플링 기간(P2)과 이후의 발광 기간이 소정의 시간차를 가짐으로써, 샘플링 기간(P2)과 발광 기간이 겹치지 않도록 할 수 있다.During the maintenance period P3, the second scan signal SCAN2 is output at a high level, which is the turn-off voltage, and the data voltage Vdata supplied to the source node of the driving transistor DRT is maintained. The maintenance period P3 has a predetermined time difference between the sampling period P2 and the subsequent light emission period, so that the sampling period P2 and the subsequent light emission period do not overlap.

이 때, 게이트 구동 회로(120)를 구성하는 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우, 제 2 스캔 신호(SCAN2)가 공급되는 신호 라인과 게이트 하이 전압(VGH)이 공급되는 게이트 전압 라인(GVL) 사이에 커플링 커패시턴스가 발생하게 된다.At this time, when a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) constituting the gate driving circuit 120 share the gate voltage line (GVL), the second scan signal (SCAN2) is supplied. A coupling capacitance occurs between the line and the gate voltage line (GVL) to which the gate high voltage (VGH) is supplied.

따라서, 데이터 전압(Vdata)의 변동에 따라 게이트 전압 라인(GVL)을 통해 전달되는 게이트 하이 전압(VGH)이 변동되고, 이로 인해 인접한 서브픽셀(SP)에 위치하는 구동 트랜지스터(DRT)의 게이트 전압(Vg)이 변동되어 휘도 편차가 발생할 수 있다.Therefore, the gate high voltage (VGH) transmitted through the gate voltage line (GVL) changes according to the change in the data voltage (Vdata), which causes the gate voltage of the driving transistor (DRT) located in the adjacent subpixel (SP) (Vg) may fluctuate, resulting in luminance deviation.

이 때, P형 트랜지스터는 로우 레벨의 스캔 신호(SCAN)와 발광 신호(EM)에 의해 턴-온되기 때문에, P형 트랜지스터가 턴-온된 상태에서의 휘도 변화는 턴-오프 레벨에 해당하는 게이트 하이 전압(VGH)에 영향을 크게 받게 된다. 따라서, P형 트랜지스터를 구동하는 스캔 드라이버(SCD)와 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 하이 전압(VGH)의 변동에 의한 휘도 편차가 발생할 가능성이 높다.At this time, since the P-type transistor is turned on by the low-level scan signal (SCAN) and the emission signal (EM), the change in luminance when the P-type transistor is turned on is caused by the gate corresponding to the turn-off level. It is greatly affected by high voltage (VGH). Therefore, when the scan driver (SCD) and the light emitting driver (EMD) that drive the P-type transistor share the gate voltage line (GVL), there is a high possibility that luminance deviation will occur due to variation in the gate high voltage (VGH).

반면, N형 트랜지스터는 하이 레벨의 스캔 신호(SCAN)와 발광 신호(EM)에 의해 턴-온되기 때문에, N형 트랜지스터가 턴-온된 상태에서의 휘도 변화는 턴-오프 레벨에 해당하는 게이트 로우 전압(VGL)에 영향을 크게 받게 된다. 따라서, N형 트랜지스터를 구동하는 스캔 드라이버(SCD)와 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 로우 전압(VGL)의 변동에 의한 휘도 편차가 발생할 가능성이 높다.On the other hand, since the N-type transistor is turned on by a high-level scan signal (SCAN) and an emission signal (EM), the change in luminance when the N-type transistor is turned on is caused by the gate low corresponding to the turn-off level. It is greatly affected by voltage (VGL). Therefore, when the scan driver (SCD) and the light emitting driver (EMD) that drive the N-type transistor share the gate voltage line (GVL), there is a high possibility that luminance deviation will occur due to variation in the gate low voltage (VGL).

여기에서는 게이트 하이 전압(VGH)의 변동에 의해서, 구동 트랜지스터(DRT)의 게이트 전압(Vg)이 변동되는 경우를 예로 들어서 설명하였지만, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 로우 전압(VGL)이 인가되는 게이트 전압 라인(GVL)을 공유하는 경우에도 게이트 로우 전압(VGL)의 변동에 의하여 휘도 편차가 발생할 수 있다.Here, the case where the gate voltage (Vg) of the driving transistor (DRT) changes due to changes in the gate high voltage (VGH) is explained as an example, but multiple scan drivers (SCD) and multiple light emitting drivers (EMD) Even when the gate voltage line (GVL) to which the gate low voltage (VGL) is applied is shared, a luminance deviation may occur due to a change in the gate low voltage (VGL).

본 개시의 디스플레이 장치(100)는 제 1 영역에서 게이트 전압 라인(GVL)을 사다리꼴 형상의 메쉬 구조로 형성하고, 제 2 영역에서 중앙 부분이 오픈된 구조로 형성함으로써, 저항 성분을 줄여서 소비 전력을 저감할 뿐만 아니라 커플링 커패시턴스가 전달되는 경로를 차단함으로써 크로스토크를 감소시킬 수 있다.In the display device 100 of the present disclosure, the gate voltage line (GVL) is formed in a trapezoidal mesh structure in the first region, and the central portion is formed in an open structure in the second region, thereby reducing the resistance component and reducing power consumption. In addition to reducing crosstalk, crosstalk can be reduced by blocking the path through which the coupling capacitance is transmitted.

도 10은 본 개시의 실시예들에 따른 디스플레이 장치에서, 메쉬 구조와 오픈 구조가 결합된 게이트 전압 라인 구조를 예시로 나타낸 도면이다.FIG. 10 is a diagram illustrating an example of a gate voltage line structure combining a mesh structure and an open structure in a display device according to embodiments of the present disclosure.

도 10을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)는 복수의 스캔 신호(SCAN)를 출력하는 복수의 스캔 드라이버(SCD)와 복수의 발광 신호(EM)를 출력하는 복수의 발광 드라이버(EMD)를 포함할 수 있다.Referring to FIG. 10, in the display device 100 according to embodiments of the present disclosure, the gate driving circuit 120 includes a plurality of scan drivers (SCD) that output a plurality of scan signals (SCAN) and a plurality of light emitting signals. It may include a plurality of light emitting drivers (EMD) that output (EM).

각 스캔 드라이버(SCD)는 하나 이상의 스캔 신호(SCAN)를 출력하고, 각 발광 드라이버(EMD)는 하나 이상의 발광 신호(EM)를 출력할 수 있다. 여기에서는 이해의 편의를 위해서, 하나의 스캔 드라이버(SCD)에서 하나의 스캔 신호(SCAN)를 출력하고, 하나의 발광 드라이버(EMD)에서 하나의 발광 신호(EM)를 출력하는 경우로 단순화해서 나타내고 있다.Each scan driver (SCD) may output one or more scan signals (SCAN), and each emission driver (EMD) may output one or more emission signals (EM). Here, for convenience of understanding, it is simplified to the case where one scan signal (SCAN) is output from one scan driver (SCD) and one emission signal (EM) is output from one emission driver (EMD). there is.

각 스캔 드라이버(SCD)와 각 발광 드라이버(EMD)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 게이트 구동 전압으로 인가되는 풀업 트랜지스터와 풀다운 트랜지스터를 포함할 수 있다. 각 스캔 드라이버(SCD)와 각 발광 드라이버(EMD)는 풀업 트랜지스터 또는 풀다운 트랜지스터의 동작에 따라 게이트 하이 전압(VGH)이나 게이트 로우 전압(VGL)의 레벨을 나타내는 스캔 신호(SCAN) 또는 발광 신호(EM)를 출력한다.Each scan driver (SCD) and each light emitting driver (EMD) may include a pull-up transistor and a pull-down transistor to which a gate high voltage (VGH) and a gate low voltage (VGL) are applied as gate driving voltages. Each scan driver (SCD) and each light emission driver (EMD) generate a scan signal (SCAN) or an emission signal (EM) that indicates the level of the gate high voltage (VGH) or gate low voltage (VGL) depending on the operation of the pull-up transistor or pull-down transistor. ) is output.

이 때, 스캔 신호(SCAN)와 발광 신호(EM)는 동일한 레벨의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 가질 수 있다. 따라서, 게이트 구동 회로(120)를 구성하는 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)에 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 공급하기 위한 게이트 전압 라인(GVL)을 공유하도록 형성할 수 있다.At this time, the scan signal SCAN and the emission signal EM may have the same level of the gate high voltage VGH and the gate low voltage VGL. Therefore, a gate voltage line (GVL) for supplying a gate high voltage (VGH) or a gate low voltage (VGL) to a plurality of scan drivers (SCD) and a plurality of light emission drivers (EMD) constituting the gate driving circuit 120. can be formed to share.

이와 같이, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우, 게이트 전압 라인(GVL)의 저항 성분이 감소해서 소비 전력을 저감하고, 스캔 신호(SCAN) 또는 발광 신호(EM)의 레벨이 변경되는 것을 방지함으로써 영상 품질을 개선할 수 있다.In this way, when a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) share the gate voltage line (GVL), the resistance component of the gate voltage line (GVL) is reduced to reduce power consumption, and the scan signal Image quality can be improved by preventing changes in the level of the (SCAN) or emission signal (EM).

또한, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 전압 라인(GVL)에 의한 전체 커패시턴스가 증가하여 커플링 커패시턴스와 같은 노이즈 성분에 의한 영향이 감소될 수 있다.In addition, when multiple scan drivers (SCD) and multiple light emitting drivers (EMD) share the gate voltage line (GVL), the total capacitance due to the gate voltage line (GVL) increases, reducing noise components such as coupling capacitance. The impact may be reduced.

반면, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는, 디스플레이 구동 과정에서 게이트 전압 라인(GVL)에 야기되는 커플링 커패시턴스가 게이트 전압 라인(GVL)을 통해 전달되어 인접한 서브픽셀 사이의 휘도 편차로 인한 크로스토크가 발생할 수 있다.On the other hand, when multiple scan drivers (SCD) and multiple light emitting drivers (EMD) share the gate voltage line (GVL), the coupling capacitance caused by the gate voltage line (GVL) during the display driving process is the gate voltage line (GVL). (GVL), crosstalk may occur due to luminance deviation between adjacent subpixels.

이에 따라, 본 개시의 디스플레이 장치(100)는 스캔 드라이버(SCD)와 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하되, 제 1 영역(MA)에서 게이트 전압 라인(GVL)을 사다리꼴 형상의 메쉬 구조로 형성하고 제 2 영역(OA)에서 게이트 전압 라인(GVL)은 중앙 부분을 오픈 구조로 형성함으로써, 저항 성분을 줄여서 소비 전력을 저감하는 동시에 커플링 커패시턴스가 전달되는 효과를 감소시킬 수 있도록 한다.Accordingly, in the display device 100 of the present disclosure, the scan driver (SCD) and the light emitting driver (EMD) share the gate voltage line (GVL), but the gate voltage line (GVL) has a trapezoidal shape in the first area (MA). By forming a mesh structure and forming the central part of the gate voltage line (GVL) in the second area (OA) in an open structure, the resistance component can be reduced to reduce power consumption and at the same time reduce the effect of coupling capacitance being transmitted. Let it happen.

제 1 영역(MA)은 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 공급하는 파워 관리 회로(150)에서 가까운 영역일 수 있다. 구체적으로, 제 1 영역(MA)은 파워 관리 회로(150)가 위치하는 영역으로부터, 디스플레이 패널(110)의 1/3 이하 또는 1/2 이하에 해당하는 영역이 될 수 있다.The first area MA may be an area close to the power management circuit 150 that supplies the gate high voltage VGH and the gate low voltage VGL. Specifically, the first area MA may be an area corresponding to less than 1/3 or less than 1/2 of the display panel 110 from the area where the power management circuit 150 is located.

이에 따라, 파워 관리 회로(150)에서 전달되는 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)은 레벨 변화가 거의 없이 스캔 드라이버(SCD)와 발광 드라이버(EMD)에 공급될 수 있다.Accordingly, the gate high voltage (VGH) and gate low voltage (VGL) transmitted from the power management circuit 150 can be supplied to the scan driver (SCD) and the light emitting driver (EMD) with little level change.

이 때, 제 1 영역(MA)에 형성되는 메쉬 구조의 게이트 전압 라인(GVL)은 기준 간격(MW)으로 이격될 수 있는데, 제 1 영역(MA)에서 게이트 전압 라인(GVL)이 이격되는 기준 간격(MW)은 열 방향으로 배열된 10 내지 20 서브픽셀(SP) 간격에 해당할 수 있다.At this time, the gate voltage line (GVL) of the mesh structure formed in the first area (MA) may be spaced apart by a reference distance (MW), which is the standard at which the gate voltage line (GVL) is spaced in the first area (MA). The spacing (MW) may correspond to a spacing of 10 to 20 subpixels (SP) arranged in the column direction.

제 2 영역(OA)은 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 공급하는 파워 관리 회로(150)에서 멀리 떨어진 영역일 수 있다. 예를 들어, 제 2 영역(OA)은 제 1 영역(MA)보다 파워 관리 회로(150)에서 멀리 떨어진 영역일 수 있다. The second area OA may be an area far from the power management circuit 150 that supplies the gate high voltage VGH and the gate low voltage VGL. For example, the second area OA may be farther away from the power management circuit 150 than the first area MA.

제 2 영역(OA)에서는 게이트 전압 라인(GVL)을 게이트 구동 회로(120)의 외곽을 따라 연장해서 스캔 드라이버(SCD)와 발광 드라이버(EMD)를 연결하되, 중앙 부분을 오픈 구조로 형성할 수 있다. 이 때, 제 2 영역(OA)에서 게이트 전압 라인(GVL)이 오픈되는 위치는 게이트 구동 회로(120)의 가장 외곽 라인에 해당할 수 있다.In the second area (OA), the gate voltage line (GVL) is extended along the outer edge of the gate driving circuit 120 to connect the scan driver (SCD) and the light emitting driver (EMD), but the central portion can be formed as an open structure. there is. At this time, the position where the gate voltage line (GVL) is open in the second area (OA) may correspond to the outermost line of the gate driving circuit 120.

이에 따라, 게이트 전압 라인(GVL)에 야기되는 커플링 커패시턴스가 제 2 영역(OA)으로 전달되는 것을 감소시킬 수 있다.Accordingly, it is possible to reduce the coupling capacitance caused by the gate voltage line GVL from being transmitted to the second area OA.

따라서, 제 2 영역(OA)에 대응되는 서브픽셀에 스캔 신호(SCAN) 또는 발광 신호(EM)를 전달하는 게이트 라인(GL)에는 커플링 커패시턴스에 의한 영향이 줄어들기 때문에, 스캔 신호(SCAN) 또는 발광 신호(EM)의 변동에 의한 크로스토크가 감소할 수 있다.Accordingly, because the influence of the coupling capacitance is reduced on the gate line GL that transmits the scan signal (SCAN) or the emission signal (EM) to the subpixel corresponding to the second area (OA), the scan signal (SCAN) Alternatively, crosstalk due to fluctuations in the emission signal (EM) may be reduced.

이 때, P형 트랜지스터를 구동하는 스캔 드라이버(SCD)와 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 하이 전압(VGH)의 변동에 의한 휘도 편차가 발생할 가능성이 높으므로, 게이트 하이 전압 라인을 메쉬 구조 및 오픈 구조가 결합된 형태로 형성하는 것이 효과적일 것이다.At this time, if the scan driver (SCD) and the light emitting driver (EMD) that drive the P-type transistor share the gate voltage line (GVL), there is a high possibility that luminance deviation will occur due to fluctuations in the gate high voltage (VGH). , it would be effective to form the gate high voltage line in a combination of a mesh structure and an open structure.

반면, N형 트랜지스터를 구동하는 스캔 드라이버(SCD)와 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 경우에는 게이트 로우 전압(VGL)의 변동에 의한 휘도 편차가 발생할 가능성이 높으므로, 게이트 로우 전압 라인을 메쉬 구조 및 오픈 구조가 결합된 형태로 형성하는 것이 효과적일 것이다.On the other hand, when the scan driver (SCD) and the light emitting driver (EMD) that drive the N-type transistor share the gate voltage line (GVL), there is a high possibility that luminance deviation will occur due to fluctuations in the gate low voltage (VGL). It would be effective to form the gate low voltage line in a form that combines a mesh structure and an open structure.

도 11은 본 개시의 실시예들에 따른 디스플레이 장치에서, 폐쇄 구조의 게이트 전압 라인과 메쉬/오픈 구조의 게이트 전압 라인에서의 크로스토크 비율을 측정한 실험 결과이다.FIG. 11 shows the results of an experiment measuring the crosstalk ratio between a gate voltage line of a closed structure and a gate voltage line of a mesh/open structure in a display device according to embodiments of the present disclosure.

도 11을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 게이트 구동 회로(120)를 구성하는 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하되, 게이트 구동 회로(120)의 외곽을 둘러싸는 폐쇄 구조(Closed Structure)로 형성함으로써, 게이트 전압 라인(GVL)의 저항 성분을 감소시켜서 소비 전력을 저감하고 영상 품질을 개선할 수 있다.Referring to FIG. 11, the display device 100 according to embodiments of the present disclosure includes a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) constituting the gate driving circuit 120 to drive the gate voltage line (GVL). ) is shared, but by forming a closed structure surrounding the exterior of the gate driving circuit 120, the resistance component of the gate voltage line (GVL) can be reduced, thereby reducing power consumption and improving image quality. .

또한, 본 개시의 실시예들에 따른 디스플레이 장치(100)는 게이트 구동 회로(120)를 구성하는 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하되, 제 1 영역(MA)에서 게이트 전압 라인(GVL)을 메쉬 구조로 형성하고, 제 2 영역(OA)에서 게이트 전압 라인(GVL)의 중앙 부분을 오픈 구조로 형성하는 메쉬/오픈 구조(Mesh/Open Structure)를 통해, 저항 성분을 줄여서 소비 전력을 저감할 뿐만 아니라 커플링 커패시턴스의 영향을 감소시킬 수 있다.In addition, in the display device 100 according to embodiments of the present disclosure, a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) constituting the gate driving circuit 120 share the gate voltage line (GVL). , a mesh/open structure (Mesh/ Open Structure), not only can power consumption be reduced by reducing the resistance component, but the influence of coupling capacitance can also be reduced.

예를 들어, 복수의 스캔 드라이버(SCD)와 복수의 발광 드라이버(EMD)가 게이트 전압 라인(GVL)을 공유하는 구조에서, 제 7 행에 배열된 서브픽셀로 이루어진 제 7 서브픽셀 라인에서 게이트 전압 라인(GVL)에 커플링 커패시턴스가 발생하면, 인접한 제 5 행 및 제 6 행에 배열된 서브픽셀로 이루어진 제 5 서브픽셀 라인 및 제 6 서브픽셀 라인에 위치하는 구동 트랜지스터(DRT)의 게이트 전압(Vg)이 변동될 수 있다. 그 결과, 제 7 서브픽셀 라인의 휘도와 제 6 서브픽셀 라인의 휘도에 편차가 발생하여 크로스토크가 발생할 수 있다.For example, in a structure where a plurality of scan drivers (SCD) and a plurality of light emitting drivers (EMD) share the gate voltage line (GVL), the gate voltage at the 7th subpixel line consisting of subpixels arranged in the 7th row When a coupling capacitance occurs in the line GVL, the gate voltage ( Vg) may vary. As a result, a deviation may occur in the luminance of the 7th subpixel line and the luminance of the 6th subpixel line, resulting in crosstalk.

이 때, 제 1 영역(MA)의 메쉬 구조와 제 2 영역(OA)의 오픈 구조로 게이트 전압 라인(GVL)이 형성되는 메쉬/오픈 구조(Mesh/Open Structure)의 경우, 특정 서브픽셀 라인에 야기되는 커플링 커패시턴스가 인접한 서브픽셀 라인으로 전달되는 것을 차단하여 크로스토크 현상을 감소시킬 수 있다.At this time, in the case of a mesh/open structure in which the gate voltage line (GVL) is formed with the mesh structure of the first area (MA) and the open structure of the second area (OA), a specific subpixel line Crosstalk phenomenon can be reduced by blocking the resulting coupling capacitance from being transmitted to adjacent subpixel lines.

이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.The embodiments of the present disclosure described above are briefly described as follows.

본 개시의 실시예들에 따른 디스플레이 장치(100)는 복수의 서브픽셀(SP)이 배치된 디스플레이 패널(110)과, 복수의 데이터 라인(DL)을 통해 상기 디스플레이 패널(110)에 데이터 전압(Vdata)을 공급하는 데이터 구동 회로(130)과, 게이트 전압 라인(GVL)을 공유하는 스캔 드라이버(SCD)와 발광 드라이버(EMD)를 포함하며, 상기 스캔 드라이버(SCD)에서 생성된 스캔 신호(SCAN)와 상기 발광 드라이버(EMD)에서 생성된 발광 신호(EM)를 상기 디스플레이 패널(110)에 공급하는 게이트 구동 회로(120)와, 상기 데이터 구동 회로(130)와 상기 게이트 구동 회로(120)를 제어하는 타이밍 컨트롤러(140)와, 상기 게이트 전압 라인(GVL)을 통해 상기 게이트 구동 회로(120)에 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 공급하는 파워 관리 회로(150)를 포함할 수 있다.The display device 100 according to embodiments of the present disclosure includes a display panel 110 on which a plurality of subpixels (SP) are arranged, and a data voltage ( It includes a data driving circuit 130 that supplies Vdata), a scan driver (SCD) and an emission driver (EMD) that share a gate voltage line (GVL), and a scan signal (SCAN) generated by the scan driver (SCD). ) and a gate driving circuit 120 that supplies the light emitting signal (EM) generated by the light emitting driver (EMD) to the display panel 110, the data driving circuit 130, and the gate driving circuit 120. It includes a timing controller 140 for controlling and a power management circuit 150 for supplying a gate high voltage (VGH) or a gate low voltage (VGL) to the gate driving circuit 120 through the gate voltage line (GVL). can do.

상기 스캔 드라이버(SCD)는 게이트 클럭(GCLK)의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터(122)와, 상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압(VGL)이 드레인 노드에 인가되는 풀업 트랜지스터(TU)와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압(VGH)이 드레인 노드에 인가되는 풀다운 트랜지스터(TD)의 공통 소스 노드를 통해 상기 스캔 신호(SCAN)를 출력하는 버퍼 회로(124)를 포함할 수 있다.The scan driver (SCD) includes a shift register 122 that is synchronized with the rising edge or falling edge of the gate clock (GCLK) and controls the output of the Q node and QB node, the Q node is connected to the gate node, and the gate low Through the common source node of the pull-up transistor (TU) to which the voltage (VGL) is applied to the drain node, and the pull-down transistor (TD) to which the QB node is connected to the gate node and the gate high voltage (VGH) is applied to the drain node. It may include a buffer circuit 124 that outputs the scan signal (SCAN).

상기 발광 드라이버(EMD)는 게이트 클럭(GCLK)의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터(122)와, 상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압(VGL)이 드레인 노드에 인가되는 풀업 트랜지스터(TU)와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압(VGH)이 드레인 노드에 인가되는 풀다운 트랜지스터(TD)의 공통 소스 노드를 통해 상기 발광 신호(EM)를 출력하는 버퍼 회로(124)를 포함할 수 있다.The light emitting driver (EMD) includes a shift register 122 that is synchronized with the rising edge or falling edge of the gate clock (GCLK) and controls the output of the Q node and QB node, the Q node is connected to the gate node, and the gate low Through the common source node of the pull-up transistor (TU) to which the voltage (VGL) is applied to the drain node, and the pull-down transistor (TD) to which the QB node is connected to the gate node and the gate high voltage (VGH) is applied to the drain node. It may include a buffer circuit 124 that outputs the light emitting signal (EM).

상기 게이트 전압 라인(GVL)은 상기 게이트 구동 회로(120)의 외곽을 따라 연장된 폐쇄 구조로 이루어질 수 있다.The gate voltage line (GVL) may have a closed structure extending along the outer edge of the gate driving circuit 120.

상기 게이트 전압 라인(GVL)은 제 1 영역(MA)에 형성된 사다리꼴 형상의 메쉬 구조와, 제 2 영역(OA)에 형성된 중앙 부분이 오픈 구조로 이루어질 수 있다.The gate voltage line GVL may have a trapezoidal mesh structure formed in the first area MA, and a central portion formed in the second area OA may have an open structure.

상기 제 1 영역(MA)은 상기 파워 관리 회로(150)에 가까운 영역이고, 상기 제 2 영역(OA)은 상기 파워 관리 회로(150)에서 먼 영역일 수 있다.The first area MA may be close to the power management circuit 150, and the second area OA may be an area far from the power management circuit 150.

상기 제 1 영역(MA)은 상기 디스플레이 패널(110)의 1/3 또는 1/2에 해당하는 영역일 수 있다.The first area MA may be an area corresponding to 1/3 or 1/2 of the display panel 110.

상기 메쉬 구조는 10 내지 20 서브픽셀(SP)의 간격으로 이격될 수 있다.The mesh structure may be spaced apart at intervals of 10 to 20 subpixels (SP).

상기 오픈 구조는 상기 게이트 구동 회로(120)의 가장 외곽 라인에서 오픈될 수 있다.The open structure may be open at the outermost line of the gate driving circuit 120.

또한, 본 개시의 실시예들에 따른 게이트 구동 회로(120)는 스캔 신호 라인을 통해 스캔 신호(SCAN)를 출력하는 스캔 드라이버(SCD)와, 발광 신호 라인을 통해 발광 신호(EM)를 출력하는 발광 드라이버(EMD)를 포함하되, 상기 스캔 드라이버(SCD)와 상기 발광 드라이버(EMD)는 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)이 공급되는 게이트 전압 라인(GVL)을 공유할 수 있다.In addition, the gate driving circuit 120 according to embodiments of the present disclosure includes a scan driver (SCD) that outputs a scan signal (SCAN) through a scan signal line, and an emission signal (EM) that outputs an emission signal (EM) through an emission signal line. Includes a light emitting driver (EMD), wherein the scan driver (SCD) and the light emitting driver (EMD) may share a gate voltage line (GVL) to which a gate high voltage (VGH) or gate low voltage (VGL) is supplied. .

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.The above description is merely an illustrative explanation of the technical idea of the present invention, and various modifications and variations will be possible to those skilled in the art without departing from the essential characteristics of the present invention. In addition, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but rather to explain it, and therefore the scope of the technical idea of the present invention is not limited by these embodiments.

100: 터치 디스플레이 장치
110: 디스플레이 패널
120: 게이트 구동 회로
122: 시프트 레지스터
124: 버퍼 회로
130: 데이터 구동 회로
140: 타이밍 컨트롤러
150: 파워 관리 회로
160: 메인 파워 관리 회로
170: 세트 보드
200: 호스트 시스템100: touch display device
110: display panel
120: Gate driving circuit
122: shift register
124: buffer circuit
130: data driving circuit
140: Timing controller
150: power management circuit
160: main power management circuit
170: set board
200: Host system

Claims (18)

복수의 서브픽셀이 배치된 디스플레이 패널;
복수의 데이터 라인을 통해 상기 디스플레이 패널에 데이터 전압을 공급하는 데이터 구동 회로;
게이트 전압 라인을 공유하는 스캔 드라이버와 발광 드라이버를 포함하며, 상기 스캔 드라이버에서 생성된 스캔 신호와 상기 발광 드라이버에서 생성된 발광 신호를 상기 디스플레이 패널에 공급하는 게이트 구동 회로;
상기 데이터 구동 회로와 상기 게이트 구동 회로를 제어하는 타이밍 컨트롤러; 및
상기 게이트 전압 라인을 통해 상기 게이트 구동 회로에 게이트 하이 전압 또는 게이트 로우 전압을 공급하는 파워 관리 회로를 포함하는 디스플레이 장치.
A display panel on which a plurality of subpixels are arranged;
a data driving circuit that supplies a data voltage to the display panel through a plurality of data lines;
a gate driving circuit including a scan driver and a light emitting driver sharing a gate voltage line, and supplying a scan signal generated by the scan driver and a light emitting signal generated by the light emitting driver to the display panel;
a timing controller that controls the data driving circuit and the gate driving circuit; and
A display device comprising a power management circuit that supplies a gate high voltage or a gate low voltage to the gate driving circuit through the gate voltage line.
제 1 항에 있어서,
상기 스캔 드라이버는
게이트 클럭의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터; 및
상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압이 드레인 노드에 인가되는 풀업 트랜지스터와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압이 드레인 노드에 인가되는 풀다운 트랜지스터의 공통 소스 노드를 통해 상기 스캔 신호를 출력하는 버퍼 회로를 포함하는 디스플레이 장치.
According to claim 1,
The scan driver is
A shift register that controls the output of the Q node and QB node in synchronization with the rising edge or falling edge of the gate clock; and
Through a common source node of a pull-up transistor in which the Q node is connected to the gate node and the gate low voltage is applied to the drain node, and a pull-down transistor in which the QB node is connected to the gate node and the gate high voltage is applied to the drain node. A display device including a buffer circuit that outputs the scan signal.
제 1 항에 있어서,
상기 발광 드라이버는
게이트 클럭의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터; 및
상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압이 드레인 노드에 인가되는 풀업 트랜지스터와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압이 드레인 노드에 인가되는 풀다운 트랜지스터의 공통 소스 노드를 통해 상기 발광 신호를 출력하는 버퍼 회로를 포함하는 디스플레이 장치.
According to claim 1,
The light emitting driver is
A shift register that controls the output of the Q node and QB node in synchronization with the rising edge or falling edge of the gate clock; and
Through a common source node of a pull-up transistor in which the Q node is connected to the gate node and the gate low voltage is applied to the drain node, and a pull-down transistor in which the QB node is connected to the gate node and the gate high voltage is applied to the drain node. A display device including a buffer circuit that outputs the light emitting signal.
제 1 항에 있어서,
상기 게이트 전압 라인은
상기 게이트 구동 회로의 외곽을 따라 연장된 폐쇄 구조로 이루어진 디스플레이 장치.
According to claim 1,
The gate voltage line is
A display device having a closed structure extending along the outer edge of the gate driving circuit.
제 1 항에 있어서,
상기 게이트 전압 라인은
제 1 영역에 형성된 사다리꼴 형상의 메쉬 구조; 및
제 2 영역에 형성된 중앙 부분이 오픈 구조로 이루어지는 디스플레이 장치.
According to claim 1,
The gate voltage line is
A trapezoidal mesh structure formed in the first area; and
A display device in which a central portion formed in the second area has an open structure.
제 5 항에 있어서,
상기 제 1 영역은
상기 파워 관리 회로에 가까운 영역이고,
상기 제 2 영역은
상기 파워 관리 회로에서 먼 영역인 디스플레이 장치.
According to claim 5,
The first area is
It is an area close to the power management circuit,
The second area is
A display device in an area remote from the power management circuit.
제 5 항에 있어서,
상기 제 1 영역은
상기 디스플레이 패널의 1/3 또는 1/2에 해당하는 영역인 디스플레이 장치.
According to claim 5,
The first area is
A display device that is an area corresponding to 1/3 or 1/2 of the display panel.
제 5 항에 있어서,
상기 메쉬 구조는
10 내지 20 서브픽셀의 간격으로 이격되는 디스플레이 장치.
According to claim 5,
The mesh structure is
Display devices spaced at intervals of 10 to 20 subpixels.
제 5 항에 있어서,
상기 오픈 구조는
상기 게이트 구동 회로의 가장 외곽 라인에서 오픈되는 디스플레이 장치.
According to claim 5,
The open structure is
A display device that opens at the outermost line of the gate driving circuit.
스캔 신호 라인을 통해 스캔 신호를 출력하는 스캔 드라이버; 및
발광 신호 라인을 통해 발광 신호를 출력하는 발광 드라이버를 포함하되,
상기 스캔 드라이버와 상기 발광 드라이버는
게이트 하이 전압 또는 게이트 로우 전압이 공급되는 게이트 전압 라인을 공유하는 게이트 구동 회로.
A scan driver that outputs a scan signal through a scan signal line; and
Includes a light emitting driver that outputs a light emitting signal through a light emitting signal line,
The scan driver and the light emitting driver are
A gate drive circuit that shares a gate voltage line supplied with either the gate high voltage or the gate low voltage.
제 10 항에 있어서,
상기 스캔 드라이버는
게이트 클럭의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터; 및
상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압이 드레인 노드에 인가되는 풀업 트랜지스터와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압이 드레인 노드에 인가되는 풀다운 트랜지스터의 공통 소스 노드를 통해 상기 스캔 신호를 출력하는 버퍼 회로를 포함하는 게이트 구동 회로.
According to claim 10,
The scan driver is
A shift register that controls the output of the Q node and QB node in synchronization with the rising edge or falling edge of the gate clock; and
Through a common source node of a pull-up transistor in which the Q node is connected to the gate node and the gate low voltage is applied to the drain node, and a pull-down transistor in which the QB node is connected to the gate node and the gate high voltage is applied to the drain node. A gate driving circuit including a buffer circuit that outputs the scan signal.
제 10 항에 있어서,
상기 발광 드라이버는
게이트 클럭의 상승 에지 또는 하강 에지에 동기되어 Q 노드 및 QB 노드의 출력을 제어하는 시프트 레지스터; 및
상기 Q 노드가 게이트 노드에 연결되고 상기 게이트 로우 전압이 드레인 노드에 인가되는 풀업 트랜지스터와, 상기 QB 노드가 게이트 노드에 연결되고 상기 게이트 하이 전압이 드레인 노드에 인가되는 풀다운 트랜지스터의 공통 소스 노드를 통해 상기 발광 신호를 출력하는 버퍼 회로를 포함하는 게이트 구동 회로.
According to claim 10,
The light emitting driver is
A shift register that controls the output of the Q node and QB node in synchronization with the rising edge or falling edge of the gate clock; and
Through a common source node of a pull-up transistor in which the Q node is connected to the gate node and the gate low voltage is applied to the drain node, and a pull-down transistor in which the QB node is connected to the gate node and the gate high voltage is applied to the drain node. A gate driving circuit including a buffer circuit that outputs the light emitting signal.
제 10 항에 있어서,
상기 게이트 전압 라인은
외곽을 따라 연장된 폐쇄 구조로 이루어진 게이트 구동 회로.
According to claim 10,
The gate voltage line is
A gate driving circuit consisting of a closed structure extending along the perimeter.
제 10 항에 있어서,
상기 게이트 전압 라인은
제 1 영역에 형성된 사다리꼴 형상의 메쉬 구조; 및
제 2 영역에 형성된 중앙 부분이 오픈 구조로 이루어지는 게이트 구동 회로.
According to claim 10,
The gate voltage line is
A trapezoidal mesh structure formed in the first area; and
A gate driving circuit in which the central portion formed in the second region has an open structure.
제 14 항에 있어서,
상기 제 1 영역은
파워 관리 회로에 가까운 영역이고,
상기 제 2 영역은
상기 파워 관리 회로에서 먼 영역인 게이트 구동 회로.
According to claim 14,
The first area is
It is an area close to the power management circuit,
The second area is
A gate driving circuit that is distant from the power management circuit.
제 14 항에 있어서,
상기 제 1 영역은
디스플레이 패널의 1/3 또는 1/2에 해당하는 영역인 게이트 구동 회로.
According to claim 14,
The first area is
Gate driving circuit, an area corresponding to 1/3 or 1/2 of the display panel.
제 14 항에 있어서,
상기 메쉬 구조는
10 내지 20 서브픽셀의 간격으로 이격되는 게이트 구동 회로.
According to claim 14,
The mesh structure is
Gate driving circuits spaced at intervals of 10 to 20 subpixels.
제 14 항에 있어서,
상기 오픈 구조는
가장 외곽 라인에서 오픈되는 게이트 구동 회로.

According to claim 14,
The open structure is
A gate driving circuit that opens at the outermost line.

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