JP4210804B2 - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期整流型ＤＣ−ＤＣコンバータ、特に起動時等において出力電圧が不安定なときの同期整流回路の誤動作の防止を図った同期整流型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
低出力電圧のＤＣ−ＤＣコンバータの出力整流回路には従来から一般にショットキ・バリア・ダイオード（ＳＢＤ）等のダイオード整流器が使用されているが、ダイオード整流器の順方向電圧のために導通時の電力損失が大きくなり、効率低下の原因となっている。このため、出力整流回路に導通時の電気抵抗が低くかつ順方向電圧のないＭＯＳ-ＦＥＴ等のスイッチング素子を同期整流器として使用して、効率の改善を図った同期整流型ＤＣ−ＤＣコンバータが提案されている。例えば、図４に示す同期整流型ＤＣ−ＤＣコンバータは、バッテリ又はコンデンサ入力型整流回路等の直流電源１と、直流電源１の両端に直列接続されたトランス２の１次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁気結合される２次巻線２bと直列に接続された同期整流用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ４の直列接続回路の両端に接続された平滑回路としての平滑コンデンサ５とを備えている。トランス２の２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子との間には抵抗６、７及びダイオード８が直列に接続され、トランス２の２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗９、１０及びダイオード１１が直列に接続されている。また、抵抗７及びダイオード８の接続点と同期整流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗１２が接続されている。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、１０の接続点の電圧Ｖ2はそれぞれコンパレータ１３の反転入力端子及び非反転入力端子に入力されて比較され、コンパレータ１３の比較出力端子からパルス信号Ｖ3が出力される。コンパレータ１３の出力信号Ｖ3はドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流制御信号ＶG2として付与され、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６、７、９、１０、１２及びダイオード８、１１及びコンパレータ１３及びドライブ回路１４は同期整流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１５を構成する。
【０００３】
また、平滑コンデンサ５の両端とＭＯＳ-ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の両端に接続される負荷１６に供給される直流出力電圧ＶOに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅を制御することによりＭＯＳ-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路１７が設けられている。定電圧制御回路１７は、出力電圧値を規定する基準電圧ＶR1を発生する基準電源１８と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1を比較してその差分に応じた電圧を出力する誤差増幅器１９と、誤差増幅器１９の出力により駆動される発光部２０a及び発光部２０aの光出力に応じて自身に流れる電流を制御する受光部２０bからなるフォトカプラ２０と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０bに流れる電流に応じて制御するＰＷＭ変調回路２１とから構成されている。ＰＷＭ変調回路２１は、フォトカプラ２０の発光部２０aの光出力が増加して受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号ＶG1のパルス幅を狭める動作をし、フォトカプラ２０の発光部２０aの光出力が減少して受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号ＶG1のパルス幅を広げる動作をする。
【０００４】
図４に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作は次の通りである。定電圧制御回路１７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が直流電源１の直流入力電圧Ｅに略等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して２次側回路に電流Ｉ0が流れ、電流Ｉ0の最大値からＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１５内の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2であるので、コンパレータ１３からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG 2は高レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１６に直流出力が供給される。
２次側回路に流れる電流Ｉ0が略０となり、コンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2になると、コンパレータ１３からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が高レベルから低レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１６に供給される。また、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流電源１からトランス２にエネルギが蓄積される。
【０００５】
また、図４に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は次の通りである。例えば、負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇すると、誤差増幅器１９の出力電圧が増加してフォトカプラ２０の発光部２０aの光出力が増加する。これに従って、フォトカプラ２０の受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が短くなるので直流出力電圧ＶOが低下する。前記とは逆に、負荷１６が過負荷状態となり直流出力電圧ＶOが低下すると、誤差増幅器１９の出力電圧が減少してフォトカプラ２０の発光部２０aの光出力が減少する。これに従って、フォトカプラ２０の受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇する。これにより、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期間が長くなるので直流出力電圧ＶOが上昇する。以上の動作により、図４に示す同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOが一定値に制御され、負荷１６に定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】
ところで、図４に示す従来の同期整流型ＤＣ−ＤＣコンバータでは、起動時等で負荷１６に供給される直流出力電圧ＶOが十分に立ち上がらず不安定な場合、同期整流制御回路１５内のコンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差が小さく、コンパレータ１３から出力される信号の電圧レベルが不安定になる。そのため、例えば図４に示すようなフライバック方式の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態のときのトランス２へのエネルギ蓄積時間において、コンパレータ１３から高レベルの電圧信号がドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン状態となる等の誤動作を生じることがある。したがって、起動時等で出力電圧が安定しない場合において同期整流回路の誤動作が生じ、同期整流型ＤＣ−ＤＣコンバータの信頼性が著しく低下する欠点があった。
【０００７】
そこで、本発明は起動時等で出力電圧が安定しないときの同期整流回路の誤動作を防止できる同期整流型ＤＣ−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による同期整流型ＤＣ−ＤＣコンバータは、直流電源(1)の両端に直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の２次巻線(2b)に直列に接続された同期整流用スイッチング素子(4)と、２次巻線(2b)及び同期整流用スイッチング素子(4)の直列回路の両端に接続された平滑回路(5)とを備える。平滑回路(5)の出力電圧に応じて主スイッチング素子(3)をオン・オフ制御することにより、トランス(2)の２次巻線(2b)から平滑回路(5)を介して負荷(16)に定電圧の直流出力を供給する。この同期整流型ＤＣ−ＤＣコンバータは、基準電圧(VR2)を発生する基準電源(22)と、トランス(2)の２次側回路に流れる電流(I0)により同期整流用スイッチング素子(4)をオン・オフ制御する比較手段(13)と、同期整流用スイッチング素子(4)に並列に接続されて同期整流用スイッチング素子(4)のオフ時に整流動作を行う整流素子(4a)と、平滑回路(5)の出力電圧と基準電源(22)の基準電圧(VR2)とを比較して、平滑回路(5)の出力電圧が基準電源(22)の基準電圧(VR2)未満のとき、同期整流用スイッチング素子(4)をオフ状態とすると共に、平滑回路(5)の出力電圧が前記基準電源(22)の基準電圧(VR2)以上のとき、前記比較手段(13)により同期整流用スイッチング素子(4)をオン・オフ制御させるコンパレータ(23)とを備える。
起動時等に、平滑回路(5)の出力電圧が基準電源(22)の基準電圧(VR2)未満のとき、コンパレータ(23)は、同期整流用スイッチング素子(4)をオフ状態として、同期整流用スイッチング素子(4)に並列に接続される整流素子(4a)により整流動作が行われる。平滑回路(5)の出力電圧が基準電圧(VR2)以上になると、コンパレータ(23)は、比較手段(13)により同期整流用スイッチング素子(4)をオン・オフ制御させて、同期整流用スイッチング素子(4)による整流動作が行われる。このように、平滑回路(5)の出力電圧が基準電圧(VR2)未満となる起動時等の出力電圧が安定しないときに、同期整流用スイッチング素子(4)が動作しないため、同期整流回路の誤動作を防止できる。
本発明の実施形態では、整流素子(4a)は、同期整流用スイッチング素子(4)に内蔵されている。この場合は、同期整流用スイッチング素子(4)に並列に整流素子を外付けする必要がないので、部品点数を削減できる。
【０００９】
【発明の実施の形態】
以下、本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を図１に基づいて説明する。但し、図１では図４に示す箇所と同一の部分には同一の符号を付し、その説明を省略する。
本実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示すように、基準値としての起動電圧値を規定する基準電圧ＶR2を発生する基準電源２２と、平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOを基準電源２２の基準電圧ＶR2と比較して直流出力電圧ＶOが基準電圧ＶR2以上となるときに高レベル信号を出力するコンパレータ２３と、コンパレータ１３の比較出力信号及びコンパレータ２３の比較出力信号の論理積信号をドライブ回路１４に出力するＡＮＤゲート２４とから成る比較手段としての比較回路２５を図４に示す同期整流制御回路１５内に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生ダイオード４aを使用したものである。その他の回路構成は、図４に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１０】
次に、図１に示す同期整流型ＤＣ−ＤＣコンバータの起動時における主回路の動作について説明する。起動時において、平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOは比較回路２５内のコンパレータ２３の非反転入力端子に入力され、これと同時に反転入力端子に入力される基準電源２２の基準電圧ＶR2と比較される。このときの直流出力電圧ＶOは立ち上がりが不十分で安定せず、基準電源２２の基準電圧ＶR2よりも低いため、コンパレータ２３の比較出力端子から低レベル信号が出力される。コンパレータ２３からの低レベル信号はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート２４に入力され、これらの論理積信号がＡＮＤゲート２４からドライブ回路１４に出力される。このとき、ＡＮＤゲート２４から出力される論理積信号は低レベルとなるから、同期整流制御回路１５からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。したがって、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。
平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが十分に立ち上がり、基準電源２２の基準電圧ＶR2以上になると、コンパレータ２３の比較出力端子から高レベル信号が出力される。この高レベル信号はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート２４に入力され、これらの論理積信号がＡＮＤゲート２４からドライブ回路１４に出力される。このとき、ＡＮＤゲート２４から出力される論理積信号はコンパレータ１３からの比較出力信号Ｖ3となるから、同期整流制御回路１５からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は通常時と同様である。したがって、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータの通常時における主回路の動作並びに定電圧制御動作は先述の図４に示す場合と略同様であるので説明は省略する。
【００１１】
本実施形態の同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、比較回路２５の出力信号により同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流動作が行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、比較回路２５の出力信号により同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行われる。したがって、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは同期整流用ＭＯＳ-ＦＥＴ４が動作しないため、起動時等で直流出力電圧ＶOが安定しない場合における同期整流回路の誤動作を防止できる。また、本実施形態では、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵された寄生ダイオード４aを使用したので、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に整流ダイオード等を外付けする必要がなく、そのため部品点数を削減できる。
【００１２】
図１に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは変更が可能である。例えば、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパレータ２３の比較出力端子を直列抵抗２６を介してコンパレータ１３の反転入力端子に接続し、コンパレータ２３の非反転入力端子に基準電源２２を接続し、コンパレータ２３の反転入力端子と平滑コンデンサ５の一端とを接続してＡＮＤゲート２４を省略したものである。即ち、図２に示す実施形態では、基準電源２２及びコンパレータ２３及び直列抵抗２６により比較回路２５が構成されている。その他の回路構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１３】
図２に示す同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、比較回路２５内のコンパレータ２３から高レベル信号が出力され、直列抵抗２６を介してコンパレータ１３の反転入力端子に入力される。このとき、コンパレータ１３から出力される信号Ｖ3が低レベルとなるので、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。このため、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、比較回路２５内のコンパレータ２３から低レベル信号が出力される。このとき、コンパレータ１３の反転入力端子に抵抗６、７の接続点の電圧Ｖ1が入力されると共にコンパレータ２３から直列抵抗２６を介して低レベル信号が入力され、非反転入力端子に抵抗９、１０の接続点の電圧Ｖ2が入力されるので、コンパレータ１３の比較出力端子から通常時と同様の信号が出力される。このため、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。したがって、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図１に示す実施形態の場合と略同様の効果が得られる。特に、図２に示す実施形態ではＡＮＤゲート等の論理回路が不要となるので、図１に示す実施形態に比較して部品コストを低減できる利点がある。
【００１４】
また、図３に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパレータ２３の比較出力端子を直列抵抗２６を介してトランジスタ２７のベース端子に接続し、トランジスタ２７のエミッタ端子を同期整流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５との接続点に接続し、トランジスタ２７のコレクタ端子をコンパレータ１３の比較出力端子に接続し、コンパレータ２３の非反転入力端子に基準電源２２を接続し、コンパレータ２３の反転入力端子と平滑コンデンサ５の一端とを接続してＡＮＤゲート２４を省略したものである。即ち、図３に示す実施形態では、基準電源２２及びコンパレータ２３及び直列抵抗２６及びトランジスタ２７により比較回路２５が構成されている。その他の回路構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１５】
図３に示す同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、コンパレータ２３から直列抵抗２６を介してトランジスタ２７のベース端子に高レベル信号が出力される。このとき、トランジスタ２７がオン状態となり、トランジスタ２７のコレクタ端子からコンパレータ１３の比較出力端子に出力される信号が低レベルとなるので、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。このため、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、コンパレータ２３から直列抵抗２５を介してトランジスタ２７のベース端子に低レベル信号が出力される。このとき、トランジスタ２７がオフ状態となるので、トランジスタ２７のコレクタ端子からは何も出力されない。このため、コンパレータ１３の比較出力端子からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。したがって、図３に示す実施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図１に示す実施形態の場合と略同様の効果が得られる。特に、図３に示す実施形態ではＡＮＤゲート等の論理回路が不要となるので、図２に示す実施形態と同様に図１に示す実施形態に比較して部品コストを低減できる利点がある。更に、図３に示す実施形態では比較回路２５内のトランジスタ２７のオン又はオフによりコンパレータ１３の出力信号Ｖ3を低レベル信号又は通常時と略同様の信号の何れかに切り替えるので、図２に示す実施形態に比較して動作が確実である利点がある。
【００１６】
本発明の実施態様は前記の各実施形態に限定されず、更に種々の変更が可能である。例えば、上記の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを使用した形態を示したが、寄生ダイオード４aの効果が期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に通常の整流用ダイオードを並列に接続すればよい。また、上記の各実施形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧制御方式として、制御パルス信号の周波数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変調）方式を採用したが、制御パルス信号のオン期間を一定にしてオフ期間を制御するＰＦＭ（パルス周波数変調）方式を採用することも可能である。この場合、上記の実施形態におけるＰＷＭ変調回路２１の代わりに、フォトカプラ２０の発光部２０aの光出力が増加して受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号出力のオフ期間を広げる動作をし、フォトカプラ２０の発光部２０aの光出力が減少して受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号出力のオフ期間を狭める動作をするＰＦＭ変調回路を使用すればよい。更に、上記の各実施形態ではフライバック型の同期整流型ＤＣ−ＤＣコンバータに本発明を適用した形態を示したが、フォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発明を適用することが可能である。
【００１７】
【発明の効果】
本発明によれば、起動時等で出力電圧が安定しない場合には同期整流用スイッチング素子がオフ状態であるため、起動時等において発生する同期整流回路の誤動作を防止して同期整流型ＤＣ−ＤＣコンバータの信頼性を向上することが可能となる。また、電流共振型ＤＣ−ＤＣコンバータのようにスイッチング周波数を上昇させて出力電圧を抑制する方式のスイッチング電源に同期整流回路を使用すると、出力電圧の低下に伴ってスイッチング周波数が上昇し、同期整流回路を構成する同期整流用スイッチング素子のドライブ回路の損失が増加する。しかしながら、本発明の同期整流回路においては、出力電圧が基準値未満まで低下すると同期整流用スイッチング素子のオン・オフ動作が停止し、同期整流用スイッチング素子と並列に接続された整流素子により整流動作が行われるので、同期整流用スイッチング素子のドライブ回路の損失を抑制できる利点がある。
【図面の簡単な説明】
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を示す電気回路図
【図２】 図１の変更実施形態を示す電気回路図
【図３】 図１のもう一つの変更実施形態を示す電気回路図
【図４】 従来の同期整流型ＤＣ−ＤＣコンバータを示す電気回路図
【符号の説明】
１．．．直流電源、２．．．トランス、２a．．．１次巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥＴ（同期整流用スイッチング素子）、４a．．．寄生ダイオード（整流素子）、５．．．平滑コンデンサ（平滑回路）、６，７．．．抵抗、８．．．ダイオード、９，１０．．．抵抗、１１．．．ダイオード、１２．．．抵抗、１３．．．コンパレータ、１４．．．ドライブ回路、１５．．．同期整流制御回路、１６．．．負荷、１７．．．定電圧制御回路、１８．．．基準電源、１９．．．誤差増幅器、２０．．．フォトカプラ、２０a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ変調回路、２２．．．基準電源、２３．．．コンパレータ、２４．．．ＡＮＤゲート、２５．．．比較回路（比較手段）、２６．．．直列抵抗、２７．．．トランジスタ
【発明の属する技術分野】
本発明は同期整流型ＤＣ−ＤＣコンバータ、特に起動時等において出力電圧が不安定なときの同期整流回路の誤動作の防止を図った同期整流型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
低出力電圧のＤＣ−ＤＣコンバータの出力整流回路には従来から一般にショットキ・バリア・ダイオード（ＳＢＤ）等のダイオード整流器が使用されているが、ダイオード整流器の順方向電圧のために導通時の電力損失が大きくなり、効率低下の原因となっている。このため、出力整流回路に導通時の電気抵抗が低くかつ順方向電圧のないＭＯＳ-ＦＥＴ等のスイッチング素子を同期整流器として使用して、効率の改善を図った同期整流型ＤＣ−ＤＣコンバータが提案されている。例えば、図４に示す同期整流型ＤＣ−ＤＣコンバータは、バッテリ又はコンデンサ入力型整流回路等の直流電源１と、直流電源１の両端に直列接続されたトランス２の１次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥＴ３と、トランス２の１次巻線２aと逆極性で磁気結合される２次巻線２bと直列に接続された同期整流用スイッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ４の直列接続回路の両端に接続された平滑回路としての平滑コンデンサ５とを備えている。トランス２の２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレイン端子との間には抵抗６、７及びダイオード８が直列に接続され、トランス２の２次巻線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗９、１０及びダイオード１１が直列に接続されている。また、抵抗７及びダイオード８の接続点と同期整流用ＭＯＳ-ＦＥＴ４のソース端子との間には抵抗１２が接続されている。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、１０の接続点の電圧Ｖ2はそれぞれコンパレータ１３の反転入力端子及び非反転入力端子に入力されて比較され、コンパレータ１３の比較出力端子からパルス信号Ｖ3が出力される。コンパレータ１３の出力信号Ｖ3はドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に同期整流制御信号ＶG2として付与され、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗６、７、９、１０、１２及びダイオード８、１１及びコンパレータ１３及びドライブ回路１４は同期整流用ＭＯＳ-ＦＥＴ４の同期整流制御回路１５を構成する。
【０００３】
また、平滑コンデンサ５の両端とＭＯＳ-ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の両端に接続される負荷１６に供給される直流出力電圧ＶOに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅を制御することによりＭＯＳ-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路１７が設けられている。定電圧制御回路１７は、出力電圧値を規定する基準電圧ＶR1を発生する基準電源１８と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1を比較してその差分に応じた電圧を出力する誤差増幅器１９と、誤差増幅器１９の出力により駆動される発光部２０a及び発光部２０aの光出力に応じて自身に流れる電流を制御する受光部２０bからなるフォトカプラ２０と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パルス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０bに流れる電流に応じて制御するＰＷＭ変調回路２１とから構成されている。ＰＷＭ変調回路２１は、フォトカプラ２０の発光部２０aの光出力が増加して受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号ＶG1のパルス幅を狭める動作をし、フォトカプラ２０の発光部２０aの光出力が減少して受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号ＶG1のパルス幅を広げる動作をする。
【０００４】
図４に示す同期整流型ＤＣ−ＤＣコンバータの主回路の動作は次の通りである。定電圧制御回路１７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態になると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が直流電源１の直流入力電圧Ｅに略等しくなる。このとき、トランス２の２次巻線２bに逆起電力が発生して２次側回路に電流Ｉ0が流れ、電流Ｉ0の最大値からＶS／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bのインダクタンス）の比率で徐々に減少して行く。２次側回路に流れる電流Ｉ0により、同期整流制御回路１５内の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2であるので、コンパレータ１３からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG 2は高レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ４及び平滑コンデンサ５を介して負荷１６に直流出力が供給される。
２次側回路に流れる電流Ｉ0が略０となり、コンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2になると、コンパレータ１３からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2が高レベルから低レベルとなる。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４のオン期間中に充電された平滑コンデンサ５の電荷が負荷１６に供給される。また、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流電源１からトランス２にエネルギが蓄積される。
【０００５】
また、図４に示す同期整流型ＤＣ−ＤＣコンバータの定電圧制御動作は次の通りである。例えば、負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇すると、誤差増幅器１９の出力電圧が増加してフォトカプラ２０の発光部２０aの光出力が増加する。これに従って、フォトカプラ２０の受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が短くなるので直流出力電圧ＶOが低下する。前記とは逆に、負荷１６が過負荷状態となり直流出力電圧ＶOが低下すると、誤差増幅器１９の出力電圧が減少してフォトカプラ２０の発光部２０aの光出力が減少する。これに従って、フォトカプラ２０の受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇する。これにより、ＰＷＭ変調回路２１からＭＯＳ-ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期間が長くなるので直流出力電圧ＶOが上昇する。以上の動作により、図４に示す同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOが一定値に制御され、負荷１６に定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】
ところで、図４に示す従来の同期整流型ＤＣ−ＤＣコンバータでは、起動時等で負荷１６に供給される直流出力電圧ＶOが十分に立ち上がらず不安定な場合、同期整流制御回路１５内のコンパレータ１３の反転入力端子及び非反転入力端子にそれぞれ入力される電圧Ｖ1、Ｖ2の差が小さく、コンパレータ１３から出力される信号の電圧レベルが不安定になる。そのため、例えば図４に示すようなフライバック方式の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-ＦＥＴ３がオン状態のときのトランス２へのエネルギ蓄積時間において、コンパレータ１３から高レベルの電圧信号がドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン状態となる等の誤動作を生じることがある。したがって、起動時等で出力電圧が安定しない場合において同期整流回路の誤動作が生じ、同期整流型ＤＣ−ＤＣコンバータの信頼性が著しく低下する欠点があった。
【０００７】
そこで、本発明は起動時等で出力電圧が安定しないときの同期整流回路の誤動作を防止できる同期整流型ＤＣ−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による同期整流型ＤＣ−ＤＣコンバータは、直流電源(1)の両端に直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の２次巻線(2b)に直列に接続された同期整流用スイッチング素子(4)と、２次巻線(2b)及び同期整流用スイッチング素子(4)の直列回路の両端に接続された平滑回路(5)とを備える。平滑回路(5)の出力電圧に応じて主スイッチング素子(3)をオン・オフ制御することにより、トランス(2)の２次巻線(2b)から平滑回路(5)を介して負荷(16)に定電圧の直流出力を供給する。この同期整流型ＤＣ−ＤＣコンバータは、基準電圧(VR2)を発生する基準電源(22)と、トランス(2)の２次側回路に流れる電流(I0)により同期整流用スイッチング素子(4)をオン・オフ制御する比較手段(13)と、同期整流用スイッチング素子(4)に並列に接続されて同期整流用スイッチング素子(4)のオフ時に整流動作を行う整流素子(4a)と、平滑回路(5)の出力電圧と基準電源(22)の基準電圧(VR2)とを比較して、平滑回路(5)の出力電圧が基準電源(22)の基準電圧(VR2)未満のとき、同期整流用スイッチング素子(4)をオフ状態とすると共に、平滑回路(5)の出力電圧が前記基準電源(22)の基準電圧(VR2)以上のとき、前記比較手段(13)により同期整流用スイッチング素子(4)をオン・オフ制御させるコンパレータ(23)とを備える。
起動時等に、平滑回路(5)の出力電圧が基準電源(22)の基準電圧(VR2)未満のとき、コンパレータ(23)は、同期整流用スイッチング素子(4)をオフ状態として、同期整流用スイッチング素子(4)に並列に接続される整流素子(4a)により整流動作が行われる。平滑回路(5)の出力電圧が基準電圧(VR2)以上になると、コンパレータ(23)は、比較手段(13)により同期整流用スイッチング素子(4)をオン・オフ制御させて、同期整流用スイッチング素子(4)による整流動作が行われる。このように、平滑回路(5)の出力電圧が基準電圧(VR2)未満となる起動時等の出力電圧が安定しないときに、同期整流用スイッチング素子(4)が動作しないため、同期整流回路の誤動作を防止できる。
本発明の実施形態では、整流素子(4a)は、同期整流用スイッチング素子(4)に内蔵されている。この場合は、同期整流用スイッチング素子(4)に並列に整流素子を外付けする必要がないので、部品点数を削減できる。
【０００９】
【発明の実施の形態】
以下、本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を図１に基づいて説明する。但し、図１では図４に示す箇所と同一の部分には同一の符号を付し、その説明を省略する。
本実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示すように、基準値としての起動電圧値を規定する基準電圧ＶR2を発生する基準電源２２と、平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOを基準電源２２の基準電圧ＶR2と比較して直流出力電圧ＶOが基準電圧ＶR2以上となるときに高レベル信号を出力するコンパレータ２３と、コンパレータ１３の比較出力信号及びコンパレータ２３の比較出力信号の論理積信号をドライブ回路１４に出力するＡＮＤゲート２４とから成る比較手段としての比較回路２５を図４に示す同期整流制御回路１５内に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生ダイオード４aを使用したものである。その他の回路構成は、図４に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１０】
次に、図１に示す同期整流型ＤＣ−ＤＣコンバータの起動時における主回路の動作について説明する。起動時において、平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOは比較回路２５内のコンパレータ２３の非反転入力端子に入力され、これと同時に反転入力端子に入力される基準電源２２の基準電圧ＶR2と比較される。このときの直流出力電圧ＶOは立ち上がりが不十分で安定せず、基準電源２２の基準電圧ＶR2よりも低いため、コンパレータ２３の比較出力端子から低レベル信号が出力される。コンパレータ２３からの低レベル信号はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート２４に入力され、これらの論理積信号がＡＮＤゲート２４からドライブ回路１４に出力される。このとき、ＡＮＤゲート２４から出力される論理積信号は低レベルとなるから、同期整流制御回路１５からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。したがって、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。
平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが十分に立ち上がり、基準電源２２の基準電圧ＶR2以上になると、コンパレータ２３の比較出力端子から高レベル信号が出力される。この高レベル信号はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲート２４に入力され、これらの論理積信号がＡＮＤゲート２４からドライブ回路１４に出力される。このとき、ＡＮＤゲート２４から出力される論理積信号はコンパレータ１３からの比較出力信号Ｖ3となるから、同期整流制御回路１５からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は通常時と同様である。したがって、同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。なお、図１に示す同期整流型ＤＣ−ＤＣコンバータの通常時における主回路の動作並びに定電圧制御動作は先述の図４に示す場合と略同様であるので説明は省略する。
【００１１】
本実施形態の同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、比較回路２５の出力信号により同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流動作が行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、比較回路２５の出力信号により同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行われる。したがって、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは同期整流用ＭＯＳ-ＦＥＴ４が動作しないため、起動時等で直流出力電圧ＶOが安定しない場合における同期整流回路の誤動作を防止できる。また、本実施形態では、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵された寄生ダイオード４aを使用したので、同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に整流ダイオード等を外付けする必要がなく、そのため部品点数を削減できる。
【００１２】
図１に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは変更が可能である。例えば、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパレータ２３の比較出力端子を直列抵抗２６を介してコンパレータ１３の反転入力端子に接続し、コンパレータ２３の非反転入力端子に基準電源２２を接続し、コンパレータ２３の反転入力端子と平滑コンデンサ５の一端とを接続してＡＮＤゲート２４を省略したものである。即ち、図２に示す実施形態では、基準電源２２及びコンパレータ２３及び直列抵抗２６により比較回路２５が構成されている。その他の回路構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１３】
図２に示す同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、比較回路２５内のコンパレータ２３から高レベル信号が出力され、直列抵抗２６を介してコンパレータ１３の反転入力端子に入力される。このとき、コンパレータ１３から出力される信号Ｖ3が低レベルとなるので、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。このため、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、比較回路２５内のコンパレータ２３から低レベル信号が出力される。このとき、コンパレータ１３の反転入力端子に抵抗６、７の接続点の電圧Ｖ1が入力されると共にコンパレータ２３から直列抵抗２６を介して低レベル信号が入力され、非反転入力端子に抵抗９、１０の接続点の電圧Ｖ2が入力されるので、コンパレータ１３の比較出力端子から通常時と同様の信号が出力される。このため、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。したがって、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図１に示す実施形態の場合と略同様の効果が得られる。特に、図２に示す実施形態ではＡＮＤゲート等の論理回路が不要となるので、図１に示す実施形態に比較して部品コストを低減できる利点がある。
【００１４】
また、図３に示す実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパレータ２３の比較出力端子を直列抵抗２６を介してトランジスタ２７のベース端子に接続し、トランジスタ２７のエミッタ端子を同期整流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５との接続点に接続し、トランジスタ２７のコレクタ端子をコンパレータ１３の比較出力端子に接続し、コンパレータ２３の非反転入力端子に基準電源２２を接続し、コンパレータ２３の反転入力端子と平滑コンデンサ５の一端とを接続してＡＮＤゲート２４を省略したものである。即ち、図３に示す実施形態では、基準電源２２及びコンパレータ２３及び直列抵抗２６及びトランジスタ２７により比較回路２５が構成されている。その他の回路構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと略同一である。
【００１５】
図３に示す同期整流型ＤＣ−ＤＣコンバータでは、起動時において平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2より低いときは、コンパレータ２３から直列抵抗２６を介してトランジスタ２７のベース端子に高レベル信号が出力される。このとき、トランジスタ２７がオン状態となり、トランジスタ２７のコレクタ端子からコンパレータ１３の比較出力端子に出力される信号が低レベルとなるので、ドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御信号ＶG2は低レベルとなる。このため、同期整流用ＭＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行われる。平滑コンデンサ５から負荷１６に供給される直流出力電圧ＶOが基準電源２２の基準電圧ＶR2以上になると、コンパレータ２３から直列抵抗２５を介してトランジスタ２７のベース端子に低レベル信号が出力される。このとき、トランジスタ２７がオフ状態となるので、トランジスタ２７のコレクタ端子からは何も出力されない。このため、コンパレータ１３の比較出力端子からドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と略同様に２次側回路の整流動作が行われる。したがって、図３に示す実施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図１に示す実施形態の場合と略同様の効果が得られる。特に、図３に示す実施形態ではＡＮＤゲート等の論理回路が不要となるので、図２に示す実施形態と同様に図１に示す実施形態に比較して部品コストを低減できる利点がある。更に、図３に示す実施形態では比較回路２５内のトランジスタ２７のオン又はオフによりコンパレータ１３の出力信号Ｖ3を低レベル信号又は通常時と略同様の信号の何れかに切り替えるので、図２に示す実施形態に比較して動作が確実である利点がある。
【００１６】
本発明の実施態様は前記の各実施形態に限定されず、更に種々の変更が可能である。例えば、上記の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に並列に接続される整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを使用した形態を示したが、寄生ダイオード４aの効果が期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のドレイン−ソース端子間に通常の整流用ダイオードを並列に接続すればよい。また、上記の各実施形態では同期整流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧制御方式として、制御パルス信号の周波数を一定にしてパルス幅を制御するＰＷＭ（パルス幅変調）方式を採用したが、制御パルス信号のオン期間を一定にしてオフ期間を制御するＰＦＭ（パルス周波数変調）方式を採用することも可能である。この場合、上記の実施形態におけるＰＷＭ変調回路２１の代わりに、フォトカプラ２０の発光部２０aの光出力が増加して受光部２０bに流れる電流が増加し、受光部２０bのコレクタ−エミッタ間の電圧が低下するときに制御パルス信号出力のオフ期間を広げる動作をし、フォトカプラ２０の発光部２０aの光出力が減少して受光部２０bに流れる電流が減少し、受光部２０bのコレクタ−エミッタ間の電圧が上昇するときに制御パルス信号出力のオフ期間を狭める動作をするＰＦＭ変調回路を使用すればよい。更に、上記の各実施形態ではフライバック型の同期整流型ＤＣ−ＤＣコンバータに本発明を適用した形態を示したが、フォワード型の同期整流型ＤＣ−ＤＣコンバータにも本発明を適用することが可能である。
【００１７】
【発明の効果】
本発明によれば、起動時等で出力電圧が安定しない場合には同期整流用スイッチング素子がオフ状態であるため、起動時等において発生する同期整流回路の誤動作を防止して同期整流型ＤＣ−ＤＣコンバータの信頼性を向上することが可能となる。また、電流共振型ＤＣ−ＤＣコンバータのようにスイッチング周波数を上昇させて出力電圧を抑制する方式のスイッチング電源に同期整流回路を使用すると、出力電圧の低下に伴ってスイッチング周波数が上昇し、同期整流回路を構成する同期整流用スイッチング素子のドライブ回路の損失が増加する。しかしながら、本発明の同期整流回路においては、出力電圧が基準値未満まで低下すると同期整流用スイッチング素子のオン・オフ動作が停止し、同期整流用スイッチング素子と並列に接続された整流素子により整流動作が行われるので、同期整流用スイッチング素子のドライブ回路の損失を抑制できる利点がある。
【図面の簡単な説明】
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバータの一実施形態を示す電気回路図
【図２】 図１の変更実施形態を示す電気回路図
【図３】 図１のもう一つの変更実施形態を示す電気回路図
【図４】 従来の同期整流型ＤＣ−ＤＣコンバータを示す電気回路図
【符号の説明】
１．．．直流電源、２．．．トランス、２a．．．１次巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥＴ（同期整流用スイッチング素子）、４a．．．寄生ダイオード（整流素子）、５．．．平滑コンデンサ（平滑回路）、６，７．．．抵抗、８．．．ダイオード、９，１０．．．抵抗、１１．．．ダイオード、１２．．．抵抗、１３．．．コンパレータ、１４．．．ドライブ回路、１５．．．同期整流制御回路、１６．．．負荷、１７．．．定電圧制御回路、１８．．．基準電源、１９．．．誤差増幅器、２０．．．フォトカプラ、２０a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ変調回路、２２．．．基準電源、２３．．．コンパレータ、２４．．．ＡＮＤゲート、２５．．．比較回路（比較手段）、２６．．．直列抵抗、２７．．．トランジスタ
Claims (2)
- 直流電源の両端に直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの２次巻線に直列に接続された同期整流用スイッチング素子と、前記２次巻線及び前記同期整流用スイッチング素子の直列回路の両端に接続された平滑回路とを備え、前記平滑回路の出力電圧に応じて前記主スイッチング素子をオン・オフ制御することにより、前記トランスの２次巻線から前記平滑回路を介して負荷に定電圧の直流出力を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、
基準電圧を発生する基準電源と、
前記トランスの２次側回路に流れる電流により前記同期整流用スイッチング素子をオン・オフ制御する比較手段と、
前記同期整流用スイッチング素子に並列に接続されて前記同期整流用スイッチング素子のオフ時に整流動作を行う整流素子と、
前記平滑回路の出力電圧と基準電源の基準電圧とを比較して、前記平滑回路の出力電圧が前記基準電源の基準電圧未満のとき、前記同期整流用スイッチング素子をオフ状態とすると共に、前記平滑回路の出力電圧が前記基準電源の基準電圧以上のとき、前記比較手段により前記同期整流用スイッチング素子をオン・オフ制御させるコンパレータとを備えることを特徴とする同期整流型ＤＣ−ＤＣコンバータ。 - 前記整流素子は、前記同期整流用スイッチング素子に内蔵された請求項１に記載の同期整流型ＤＣ−ＤＣコンバータ。
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