JPH11341799A - 同期整流型ｄｃ−ｄｃコンバータ - Google Patents
同期整流型ｄｃ−ｄｃコンバータInfo
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- JPH11341799A JPH11341799A JP14440998A JP14440998A JPH11341799A JP H11341799 A JPH11341799 A JP H11341799A JP 14440998 A JP14440998 A JP 14440998A JP 14440998 A JP14440998 A JP 14440998A JP H11341799 A JPH11341799 A JP H11341799A
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Abstract
(57)【要約】
【課題】 同期整流型ＤＣ−ＤＣコンバータにおいて起
動時等で出力電圧が不安定なときの同期整流回路の誤動
作を防止する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、起動時において平滑コンデンサ５からの直
流出力電圧ＶOが基準電源２２の基準電圧ＶR2未満のと
きは、比較回路２５の出力信号により同期整流用ＭＯＳ
-ＦＥＴ４をオフ状態にして同期整流用ＭＯＳ-ＦＥＴ４
内の寄生ダイオード４aにより整流動作が行われる。平
滑コンデンサ５からの直流出力電圧ＶOが基準電源２２
の基準電圧ＶR2以上になると、比較回路２５の出力信号
により同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御さ
れ整流動作が行われる。したがって、平滑コンデンサ５
からの直流出力電圧ＶOが基準電源２２の基準電圧ＶR2
未満のときは同期整流用ＭＯＳ-ＦＥＴ４が動作しない
ため、起動時等で直流出力電圧ＶOが不安定なときの同
期整流回路の誤動作を防止できる。
動時等で出力電圧が不安定なときの同期整流回路の誤動
作を防止する。 【解決手段】 本発明による同期整流型ＤＣ−ＤＣコン
バータでは、起動時において平滑コンデンサ５からの直
流出力電圧ＶOが基準電源２２の基準電圧ＶR2未満のと
きは、比較回路２５の出力信号により同期整流用ＭＯＳ
-ＦＥＴ４をオフ状態にして同期整流用ＭＯＳ-ＦＥＴ４
内の寄生ダイオード４aにより整流動作が行われる。平
滑コンデンサ５からの直流出力電圧ＶOが基準電源２２
の基準電圧ＶR2以上になると、比較回路２５の出力信号
により同期整流用ＭＯＳ-ＦＥＴ４がオン・オフ制御さ
れ整流動作が行われる。したがって、平滑コンデンサ５
からの直流出力電圧ＶOが基準電源２２の基準電圧ＶR2
未満のときは同期整流用ＭＯＳ-ＦＥＴ４が動作しない
ため、起動時等で直流出力電圧ＶOが不安定なときの同
期整流回路の誤動作を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は同期整流型ＤＣ−Ｄ
Ｃコンバータ、特に起動時等において出力電圧が不安定
なときの同期整流回路の誤動作の防止を図った同期整流
型ＤＣ−ＤＣコンバータに関するものである。
Ｃコンバータ、特に起動時等において出力電圧が不安定
なときの同期整流回路の誤動作の防止を図った同期整流
型ＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】低出力電圧のＤＣ−ＤＣコンバータの出
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器の順方向電圧のために導通時
の電力損失が大きくなり、効率低下の原因となってい
る。このため、出力整流回路に導通時の電気抵抗が低く
かつ順方向電圧のないＭＯＳ-ＦＥＴ等のスイッチング
素子を同期整流器として使用して、効率の改善を図った
同期整流型ＤＣ−ＤＣコンバータが提案されている。例
えば、図４に示す同期整流型ＤＣ−ＤＣコンバータは、
バッテリ又はコンデンサ入力型整流回路等の直流電源１
と、直流電源１の両端に直列接続されたトランス２の１
次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥ
Ｔ３と、トランス２の１次巻線２aと逆極性で磁気結合
される２次巻線２bと直列に接続された同期整流用スイ
ッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、
トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ
４の直列接続回路の両端に接続された平滑回路としての
平滑コンデンサ５とを備えている。トランス２の２次巻
線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレイン端
子との間には抵抗６、７及びダイオード８が直列に接続
され、トランス２の２次巻線２bの上端と同期整流用Ｍ
ＯＳ-ＦＥＴ４のソース端子との間には抵抗９、１０及
びダイオード１１が直列に接続されている。また、抵抗
７及びダイオード８の接続点と同期整流用ＭＯＳ-ＦＥ
Ｔ４のソース端子との間には抵抗１２が接続されてい
る。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、１０の
接続点の電圧Ｖ2はそれぞれコンパレータ１３の反転入
力端子及び非反転入力端子に入力されて比較され、コン
パレータ１３の比較出力端子からパルス信号Ｖ3が出力
される。コンパレータ１３の出力信号Ｖ3はドライブ回
路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端
子に同期整流制御信号ＶG2として付与され、同期整流用
ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗
６、７、９、１０、１２及びダイオード８、１１及びコ
ンパレータ１３及びドライブ回路１４は同期整流用ＭＯ
Ｓ-ＦＥＴ４の同期整流制御回路１５を構成する。
力整流回路には従来から一般にショットキ・バリア・ダ
イオード（ＳＢＤ）等のダイオード整流器が使用されて
いるが、ダイオード整流器の順方向電圧のために導通時
の電力損失が大きくなり、効率低下の原因となってい
る。このため、出力整流回路に導通時の電気抵抗が低く
かつ順方向電圧のないＭＯＳ-ＦＥＴ等のスイッチング
素子を同期整流器として使用して、効率の改善を図った
同期整流型ＤＣ−ＤＣコンバータが提案されている。例
えば、図４に示す同期整流型ＤＣ−ＤＣコンバータは、
バッテリ又はコンデンサ入力型整流回路等の直流電源１
と、直流電源１の両端に直列接続されたトランス２の１
次巻線２a及び主スイッチング素子としてのＭＯＳ-ＦＥ
Ｔ３と、トランス２の１次巻線２aと逆極性で磁気結合
される２次巻線２bと直列に接続された同期整流用スイ
ッチング素子としての同期整流用ＭＯＳ-ＦＥＴ４と、
トランス２の２次巻線２b及び同期整流用ＭＯＳ-ＦＥＴ
４の直列接続回路の両端に接続された平滑回路としての
平滑コンデンサ５とを備えている。トランス２の２次巻
線２bの上端と同期整流用ＭＯＳ-ＦＥＴ４のドレイン端
子との間には抵抗６、７及びダイオード８が直列に接続
され、トランス２の２次巻線２bの上端と同期整流用Ｍ
ＯＳ-ＦＥＴ４のソース端子との間には抵抗９、１０及
びダイオード１１が直列に接続されている。また、抵抗
７及びダイオード８の接続点と同期整流用ＭＯＳ-ＦＥ
Ｔ４のソース端子との間には抵抗１２が接続されてい
る。抵抗６、７の接続点の電圧Ｖ1及び抵抗９、１０の
接続点の電圧Ｖ2はそれぞれコンパレータ１３の反転入
力端子及び非反転入力端子に入力されて比較され、コン
パレータ１３の比較出力端子からパルス信号Ｖ3が出力
される。コンパレータ１３の出力信号Ｖ3はドライブ回
路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端
子に同期整流制御信号ＶG2として付与され、同期整流用
ＭＯＳ-ＦＥＴ４がオン・オフ動作される。即ち、抵抗
６、７、９、１０、１２及びダイオード８、１１及びコ
ンパレータ１３及びドライブ回路１４は同期整流用ＭＯ
Ｓ-ＦＥＴ４の同期整流制御回路１５を構成する。
【０００３】また、平滑コンデンサ５の両端とＭＯＳ-
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１６に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１７が設けられている。定電圧制御回路１７は、出力電
圧値を規定する基準電圧ＶR1を発生する基準電源１８
と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1
を比較してその差分に応じた電圧を出力する誤差増幅器
１９と、誤差増幅器１９の出力により駆動される発光部
２０a及び発光部２０aの光出力に応じて自身に流れる電
流を制御する受光部２０bからなるフォトカプラ２０
と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パル
ス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０
bに流れる電流に応じて制御するＰＷＭ変調回路２１と
から構成されている。ＰＷＭ変調回路２１は、フォトカ
プラ２０の発光部２０aの光出力が増加して受光部２０b
に流れる電流が増加し、受光部２０bのコレクタ−エミ
ッタ間の電圧が低下するときに制御パルス信号ＶG1のパ
ルス幅を狭める動作をし、フォトカプラ２０の発光部２
０aの光出力が減少して受光部２０bに流れる電流が減少
し、受光部２０bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
ＦＥＴ３のゲート端子との間には、平滑コンデンサ５の
両端に接続される負荷１６に供給される直流出力電圧Ｖ
Oに応じてＭＯＳ-ＦＥＴ３のゲート端子に付与する制御
パルス信号ＶG1のパルス幅を制御することによりＭＯＳ
-ＦＥＴ３のオン・オフ期間を制御する定電圧制御回路
１７が設けられている。定電圧制御回路１７は、出力電
圧値を規定する基準電圧ＶR1を発生する基準電源１８
と、直流出力電圧ＶO及び基準電源１８の基準電圧ＶR1
を比較してその差分に応じた電圧を出力する誤差増幅器
１９と、誤差増幅器１９の出力により駆動される発光部
２０a及び発光部２０aの光出力に応じて自身に流れる電
流を制御する受光部２０bからなるフォトカプラ２０
と、ＭＯＳ-ＦＥＴ３のゲート端子に付与する制御パル
ス信号ＶG1のパルス幅をフォトカプラ２０の受光部２０
bに流れる電流に応じて制御するＰＷＭ変調回路２１と
から構成されている。ＰＷＭ変調回路２１は、フォトカ
プラ２０の発光部２０aの光出力が増加して受光部２０b
に流れる電流が増加し、受光部２０bのコレクタ−エミ
ッタ間の電圧が低下するときに制御パルス信号ＶG1のパ
ルス幅を狭める動作をし、フォトカプラ２０の発光部２
０aの光出力が減少して受光部２０bに流れる電流が減少
し、受光部２０bのコレクタ−エミッタ間の電圧が上昇
するときに制御パルス信号ＶG1のパルス幅を広げる動作
をする。
【０００４】図４に示す同期整流型ＤＣ−ＤＣコンバー
タの主回路の動作は次の通りである。定電圧制御回路１
７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付
与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態にな
ると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧Ｖ
DS1が直流電源１の直流入力電圧Ｅに略等しくなる。こ
のとき、トランス２の２次巻線２bに逆起電力が発生し
て２次側回路に電流Ｉ0が流れ、電流Ｉ0の最大値からＶ
S／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bの
インダクタンス）の比率で徐々に減少して行く。２次側
回路に流れる電流Ｉ0により、同期整流制御回路１５内
の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電
圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレ
ータ１３の反転入力端子及び非反転入力端子にそれぞれ
入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2
であるので、コンパレータ１３からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG 2は高レベルとなる。これに
より、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、
トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ
４及び平滑コンデンサ５を介して負荷１６に直流出力が
供給される。２次側回路に流れる電流Ｉ0が略０とな
り、コンパレータ１３の反転入力端子及び非反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2
になると、コンパレータ１３からドライブ回路１４を介
して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与さ
れる同期整流制御信号ＶG2が高レベルから低レベルとな
る。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状
態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４の
オン期間中に充電された平滑コンデンサ５の電荷が負荷
１６に供給される。また、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３
がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３の
ドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流
電源１からトランス２にエネルギが蓄積される。
タの主回路の動作は次の通りである。定電圧制御回路１
７内のＰＷＭ変調回路２１から制御パルス信号ＶG1が付
与され、ＭＯＳ-ＦＥＴ３がオン状態からオフ状態にな
ると、ＭＯＳ-ＦＥＴ３のドレイン−ソース間の電圧Ｖ
DS1が直流電源１の直流入力電圧Ｅに略等しくなる。こ
のとき、トランス２の２次巻線２bに逆起電力が発生し
て２次側回路に電流Ｉ0が流れ、電流Ｉ0の最大値からＶ
S／ＬS（ＶS：２次巻線２bの電圧、ＬS：２次巻線２bの
インダクタンス）の比率で徐々に減少して行く。２次側
回路に流れる電流Ｉ0により、同期整流制御回路１５内
の抵抗６、７及び抵抗９、１０のそれぞれの接続点に電
圧Ｖ1、Ｖ2が発生し、これらの電圧Ｖ1、Ｖ2がコンパレ
ータ１３の反転入力端子及び非反転入力端子にそれぞれ
入力される。このときの電圧Ｖ1、Ｖ2の関係はＶ1＜Ｖ2
であるので、コンパレータ１３からドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与
される同期整流制御信号ＶG 2は高レベルとなる。これに
より、同期整流用ＭＯＳ-ＦＥＴ４がオン状態となり、
トランス２の２次巻線２bから同期整流用ＭＯＳ-ＦＥＴ
４及び平滑コンデンサ５を介して負荷１６に直流出力が
供給される。２次側回路に流れる電流Ｉ0が略０とな
り、コンパレータ１３の反転入力端子及び非反転入力端
子にそれぞれ入力される電圧Ｖ1、Ｖ2の関係がＶ1＞Ｖ2
になると、コンパレータ１３からドライブ回路１４を介
して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に付与さ
れる同期整流制御信号ＶG2が高レベルから低レベルとな
る。これにより、同期整流用ＭＯＳ-ＦＥＴ４がオン状
態からオフ状態となり、同期整流用ＭＯＳ-ＦＥＴ４の
オン期間中に充電された平滑コンデンサ５の電荷が負荷
１６に供給される。また、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1が低レベルから高レベルとなり、ＭＯＳ-ＦＥＴ３
がオフ状態からオン状態となると、ＭＯＳ-ＦＥＴ３の
ドレイン−ソース間の電圧ＶDS1が略０Ｖとなり、直流
電源１からトランス２にエネルギが蓄積される。
【０００５】また、図４に示す同期整流型ＤＣ−ＤＣコ
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１９の出力電圧が増加してフォトカプ
ラ２０の発光部２０aの光出力が増加する。これに従っ
て、フォトカプラ２０の受光部２０bに流れる電流が増
加し、受光部２０bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１６が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１９の出力電圧が減少してフォト
カプラ２０の発光部２０aの光出力が減少する。これに
従って、フォトカプラ２０の受光部２０bに流れる電流
が減少し、受光部２０bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図４に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１６に
定電圧の直流出力が供給される。
ンバータの定電圧制御動作は次の通りである。例えば、
負荷１６が軽負荷状態となり直流出力電圧ＶOが上昇す
ると、誤差増幅器１９の出力電圧が増加してフォトカプ
ラ２０の発光部２０aの光出力が増加する。これに従っ
て、フォトカプラ２０の受光部２０bに流れる電流が増
加し、受光部２０bのコレクタ−エミッタ間の電圧が低
下する。これにより、ＰＷＭ変調回路２１からＭＯＳ-
ＦＥＴ３のゲート端子に付与される制御パルス信号ＶG1
のパルス幅が狭くなり、ＭＯＳ-ＦＥＴ３のオン期間が
短くなるので直流出力電圧ＶOが低下する。前記とは逆
に、負荷１６が過負荷状態となり直流出力電圧ＶOが低
下すると、誤差増幅器１９の出力電圧が減少してフォト
カプラ２０の発光部２０aの光出力が減少する。これに
従って、フォトカプラ２０の受光部２０bに流れる電流
が減少し、受光部２０bのコレクタ−エミッタ間の電圧
が上昇する。これにより、ＰＷＭ変調回路２１からＭＯ
Ｓ-ＦＥＴ３のゲート端子に付与される制御パルス信号
ＶG1のパルス幅が広くなり、ＭＯＳ-ＦＥＴ３のオン期
間が長くなるので直流出力電圧ＶOが上昇する。以上の
動作により、図４に示す同期整流型ＤＣ−ＤＣコンバー
タの直流出力電圧ＶOが一定値に制御され、負荷１６に
定電圧の直流出力が供給される。
【０００６】
【発明が解決しようとする課題】ところで、図４に示す
従来の同期整流型ＤＣ−ＤＣコンバータでは、起動時等
で負荷１６に供給される直流出力電圧ＶOが十分に立ち
上がらず不安定な場合、同期整流制御回路１５内のコン
パレータ１３の反転入力端子及び非反転入力端子にそれ
ぞれ入力される電圧Ｖ1、Ｖ2の差が小さく、コンパレー
タ１３から出力される信号の電圧レベルが不安定にな
る。そのため、例えば図４に示すようなフライバック方
式の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-Ｆ
ＥＴ３がオン状態のときのトランス２へのエネルギ蓄積
時間において、コンパレータ１３から高レベルの電圧信
号がドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥ
Ｔ４のゲート端子に付与されて同期整流用ＭＯＳ-ＦＥ
Ｔ４がオン状態となる等の誤動作を生じることがある。
したがって、起動時等で出力電圧が安定しない場合にお
いて同期整流回路の誤動作が生じ、同期整流型ＤＣ−Ｄ
Ｃコンバータの信頼性が著しく低下する欠点があった。
従来の同期整流型ＤＣ−ＤＣコンバータでは、起動時等
で負荷１６に供給される直流出力電圧ＶOが十分に立ち
上がらず不安定な場合、同期整流制御回路１５内のコン
パレータ１３の反転入力端子及び非反転入力端子にそれ
ぞれ入力される電圧Ｖ1、Ｖ2の差が小さく、コンパレー
タ１３から出力される信号の電圧レベルが不安定にな
る。そのため、例えば図４に示すようなフライバック方
式の同期整流型ＤＣ−ＤＣコンバータでは、ＭＯＳ-Ｆ
ＥＴ３がオン状態のときのトランス２へのエネルギ蓄積
時間において、コンパレータ１３から高レベルの電圧信
号がドライブ回路１４を介して同期整流用ＭＯＳ-ＦＥ
Ｔ４のゲート端子に付与されて同期整流用ＭＯＳ-ＦＥ
Ｔ４がオン状態となる等の誤動作を生じることがある。
したがって、起動時等で出力電圧が安定しない場合にお
いて同期整流回路の誤動作が生じ、同期整流型ＤＣ−Ｄ
Ｃコンバータの信頼性が著しく低下する欠点があった。
【０００７】そこで、本発明は起動時等で出力電圧が安
定しないときの同期整流回路の誤動作を防止できる同期
整流型ＤＣ−ＤＣコンバータを提供することを目的とす
る。
定しないときの同期整流回路の誤動作を防止できる同期
整流型ＤＣ−ＤＣコンバータを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明による同期整流型
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子の一対の主端子
間に発生する電圧降下を検出しかつ該検出値に応じて前
記同期整流用スイッチング素子をオン・オフ制御すると
共に、前記平滑回路の出力電圧に応じて前記主スイッチ
ング素子をオン・オフ制御することにより、前記トラン
スの２次巻線から前記平滑回路を介して負荷に定電圧の
直流出力を供給する。この同期整流型ＤＣ−ＤＣコンバ
ータでは、前記同期整流用スイッチング素子と並列に接
続される整流素子と、前記平滑回路の出力電圧が基準値
未満のときは前記同期整流用スイッチング素子をオフ状
態としかつ前記平滑回路の出力電圧が前記基準値以上の
ときに前記同期整流用スイッチング素子をオン・オフ制
御する比較手段とを備え、前記平滑回路の出力電圧が基
準値未満のときは前記整流素子を介して整流動作を行
い、前記平滑回路の出力電圧が前記基準値以上のときに
前記同期整流用スイッチング素子のオン・オフ動作によ
り前記整流動作を行う。起動時等で平滑回路の出力電圧
が基準値未満のときは、比較手段により同期整流用スイ
ッチング素子がオフ状態となり、同期整流用スイッチン
グ素子と並列に接続された整流素子により整流動作が行
われる。そして、平滑回路の出力電圧が基準値以上にな
ると、比較手段により同期整流用スイッチング素子がオ
ン・オフ制御され整流動作が行われる。したがって、起
動時等で平滑回路の出力電圧が基準値未満のときは同期
整流用スイッチング素子が動作しないため、起動時等で
出力電圧が安定しないときの同期整流回路の誤動作を防
止できる。本発明の実施形態では、前記整流素子が前記
同期整流用スイッチング素子に内蔵されている。この場
合は、同期整流用スイッチング素子と並列に整流素子を
外付けする必要がないので、部品点数を削減できる。
ＤＣ−ＤＣコンバータは、直流電源の両端に直列に接続
されたトランスの１次巻線及び主スイッチング素子と、
前記トランスの２次巻線と直列に接続された同期整流用
スイッチング素子と、前記２次巻線及び前記同期整流用
スイッチング素子の直列回路の両端に接続された平滑回
路とを備え、前記主スイッチング素子のオン・オフ動作
により前記同期整流用スイッチング素子の一対の主端子
間に発生する電圧降下を検出しかつ該検出値に応じて前
記同期整流用スイッチング素子をオン・オフ制御すると
共に、前記平滑回路の出力電圧に応じて前記主スイッチ
ング素子をオン・オフ制御することにより、前記トラン
スの２次巻線から前記平滑回路を介して負荷に定電圧の
直流出力を供給する。この同期整流型ＤＣ−ＤＣコンバ
ータでは、前記同期整流用スイッチング素子と並列に接
続される整流素子と、前記平滑回路の出力電圧が基準値
未満のときは前記同期整流用スイッチング素子をオフ状
態としかつ前記平滑回路の出力電圧が前記基準値以上の
ときに前記同期整流用スイッチング素子をオン・オフ制
御する比較手段とを備え、前記平滑回路の出力電圧が基
準値未満のときは前記整流素子を介して整流動作を行
い、前記平滑回路の出力電圧が前記基準値以上のときに
前記同期整流用スイッチング素子のオン・オフ動作によ
り前記整流動作を行う。起動時等で平滑回路の出力電圧
が基準値未満のときは、比較手段により同期整流用スイ
ッチング素子がオフ状態となり、同期整流用スイッチン
グ素子と並列に接続された整流素子により整流動作が行
われる。そして、平滑回路の出力電圧が基準値以上にな
ると、比較手段により同期整流用スイッチング素子がオ
ン・オフ制御され整流動作が行われる。したがって、起
動時等で平滑回路の出力電圧が基準値未満のときは同期
整流用スイッチング素子が動作しないため、起動時等で
出力電圧が安定しないときの同期整流回路の誤動作を防
止できる。本発明の実施形態では、前記整流素子が前記
同期整流用スイッチング素子に内蔵されている。この場
合は、同期整流用スイッチング素子と並列に整流素子を
外付けする必要がないので、部品点数を削減できる。
【０００９】
【発明の実施の形態】以下、本発明による同期整流型Ｄ
Ｃ−ＤＣコンバータの一実施形態を図１に基づいて説明
する。但し、図１では図４に示す箇所と同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
同期整流型ＤＣ−ＤＣコンバータは、図１に示すよう
に、基準値としての起動電圧値を規定する基準電圧ＶR2
を発生する基準電源２２と、平滑コンデンサ５から負荷
１６に供給される直流出力電圧ＶOを基準電源２２の基
準電圧ＶR2と比較して直流出力電圧ＶOが基準電圧ＶR2
以上となるときに高レベル信号を出力するコンパレータ
２３と、コンパレータ１３の比較出力信号及びコンパレ
ータ２３の比較出力信号の論理積信号をドライブ回路１
４に出力するＡＮＤゲート２４とから成る比較手段とし
ての比較回路２５を図４に示す同期整流制御回路１５内
に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に並列に接続される整流素子とし
て同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生ダイオ
ード４aを使用したものである。その他の回路構成は、
図４に示す同期整流型ＤＣ−ＤＣコンバータと略同一で
ある。
Ｃ−ＤＣコンバータの一実施形態を図１に基づいて説明
する。但し、図１では図４に示す箇所と同一の部分には
同一の符号を付し、その説明を省略する。本実施形態の
同期整流型ＤＣ−ＤＣコンバータは、図１に示すよう
に、基準値としての起動電圧値を規定する基準電圧ＶR2
を発生する基準電源２２と、平滑コンデンサ５から負荷
１６に供給される直流出力電圧ＶOを基準電源２２の基
準電圧ＶR2と比較して直流出力電圧ＶOが基準電圧ＶR2
以上となるときに高レベル信号を出力するコンパレータ
２３と、コンパレータ１３の比較出力信号及びコンパレ
ータ２３の比較出力信号の論理積信号をドライブ回路１
４に出力するＡＮＤゲート２４とから成る比較手段とし
ての比較回路２５を図４に示す同期整流制御回路１５内
に追加し、図４に示す同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に並列に接続される整流素子とし
て同期整流用ＭＯＳ-ＦＥＴ４内に存在する寄生ダイオ
ード４aを使用したものである。その他の回路構成は、
図４に示す同期整流型ＤＣ−ＤＣコンバータと略同一で
ある。
【００１０】次に、図１に示す同期整流型ＤＣ−ＤＣコ
ンバータの起動時における主回路の動作について説明す
る。起動時において、平滑コンデンサ５から負荷１６に
供給される直流出力電圧ＶOは比較回路２５内のコンパ
レータ２３の非反転入力端子に入力され、これと同時に
反転入力端子に入力される基準電源２２の基準電圧Ｖ R2
と比較される。このときの直流出力電圧ＶOは立ち上が
りが不十分で安定せず、基準電源２２の基準電圧ＶR2よ
りも低いため、コンパレータ２３の比較出力端子から低
レベル信号が出力される。コンパレータ２３からの低レ
ベル信号はコンパレータ１３の比較出力信号Ｖ3と共に
ＡＮＤゲート２４に入力され、これらの論理積信号がＡ
ＮＤゲート２４からドライブ回路１４に出力される。こ
のとき、ＡＮＤゲート２４から出力される論理積信号は
低レベルとなるから、同期整流制御回路１５からドライ
ブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲー
ト端子に付与される同期整流制御信号ＶG2は低レベルと
なる。したがって、同期整流用ＭＯＳ-ＦＥＴ４はオフ
状態であり、このときの２次側回路の整流動作は同期整
流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行
われる。平滑コンデンサ５から負荷１６に供給される直
流出力電圧ＶOが十分に立ち上がり、基準電源２２の基
準電圧ＶR2以上になると、コンパレータ２３の比較出力
端子から高レベル信号が出力される。この高レベル信号
はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲ
ート２４に入力され、これらの論理積信号がＡＮＤゲー
ト２４からドライブ回路１４に出力される。このとき、
ＡＮＤゲート２４から出力される論理積信号はコンパレ
ータ１３からの比較出力信号Ｖ3となるから、同期整流
制御回路１５からドライブ回路１４を介して同期整流用
ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制
御信号ＶG2は通常時と同様である。したがって、同期整
流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と
略同様に２次側回路の整流動作が行われる。なお、図１
に示す同期整流型ＤＣ−ＤＣコンバータの通常時におけ
る主回路の動作並びに定電圧制御動作は先述の図４に示
す場合と略同様であるので説明は省略する。
ンバータの起動時における主回路の動作について説明す
る。起動時において、平滑コンデンサ５から負荷１６に
供給される直流出力電圧ＶOは比較回路２５内のコンパ
レータ２３の非反転入力端子に入力され、これと同時に
反転入力端子に入力される基準電源２２の基準電圧Ｖ R2
と比較される。このときの直流出力電圧ＶOは立ち上が
りが不十分で安定せず、基準電源２２の基準電圧ＶR2よ
りも低いため、コンパレータ２３の比較出力端子から低
レベル信号が出力される。コンパレータ２３からの低レ
ベル信号はコンパレータ１３の比較出力信号Ｖ3と共に
ＡＮＤゲート２４に入力され、これらの論理積信号がＡ
ＮＤゲート２４からドライブ回路１４に出力される。こ
のとき、ＡＮＤゲート２４から出力される論理積信号は
低レベルとなるから、同期整流制御回路１５からドライ
ブ回路１４を介して同期整流用ＭＯＳ-ＦＥＴ４のゲー
ト端子に付与される同期整流制御信号ＶG2は低レベルと
なる。したがって、同期整流用ＭＯＳ-ＦＥＴ４はオフ
状態であり、このときの２次側回路の整流動作は同期整
流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aを介して行
われる。平滑コンデンサ５から負荷１６に供給される直
流出力電圧ＶOが十分に立ち上がり、基準電源２２の基
準電圧ＶR2以上になると、コンパレータ２３の比較出力
端子から高レベル信号が出力される。この高レベル信号
はコンパレータ１３の比較出力信号Ｖ3と共にＡＮＤゲ
ート２４に入力され、これらの論理積信号がＡＮＤゲー
ト２４からドライブ回路１４に出力される。このとき、
ＡＮＤゲート２４から出力される論理積信号はコンパレ
ータ１３からの比較出力信号Ｖ3となるから、同期整流
制御回路１５からドライブ回路１４を介して同期整流用
ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制
御信号ＶG2は通常時と同様である。したがって、同期整
流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と
略同様に２次側回路の整流動作が行われる。なお、図１
に示す同期整流型ＤＣ−ＤＣコンバータの通常時におけ
る主回路の動作並びに定電圧制御動作は先述の図４に示
す場合と略同様であるので説明は省略する。
【００１１】本実施形態の同期整流型ＤＣ−ＤＣコンバ
ータでは、起動時において平滑コンデンサ５から負荷１
６に供給される直流出力電圧ＶOが基準電源２２の基準
電圧ＶR2より低いときは、比較回路２５の出力信号によ
り同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整
流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流
動作が行われる。平滑コンデンサ５から負荷１６に供給
される直流出力電圧Ｖ Oが基準電源２２の基準電圧ＶR2
以上になると、比較回路２５の出力信号により同期整流
用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行
われる。したがって、起動時において平滑コンデンサ５
から負荷１６に供給される直流出力電圧ＶOが基準電源
２２の基準電圧ＶR2より低いときは同期整流用ＭＯＳ-
ＦＥＴ４が動作しないため、起動時等で直流出力電圧Ｖ
Oが安定しない場合における同期整流回路の誤動作を防
止できる。また、本実施形態では、同期整流用ＭＯＳ-
ＦＥＴ４のドレイン−ソース端子間に並列に接続される
整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵され
た寄生ダイオード４aを使用したので、同期整流用ＭＯ
Ｓ-ＦＥＴ４のドレイン−ソース端子間に整流ダイオー
ド等を外付けする必要がなく、そのため部品点数を削減
できる。
ータでは、起動時において平滑コンデンサ５から負荷１
６に供給される直流出力電圧ＶOが基準電源２２の基準
電圧ＶR2より低いときは、比較回路２５の出力信号によ
り同期整流用ＭＯＳ-ＦＥＴ４をオフ状態にして同期整
流用ＭＯＳ-ＦＥＴ４内の寄生ダイオード４aにより整流
動作が行われる。平滑コンデンサ５から負荷１６に供給
される直流出力電圧Ｖ Oが基準電源２２の基準電圧ＶR2
以上になると、比較回路２５の出力信号により同期整流
用ＭＯＳ-ＦＥＴ４がオン・オフ制御され整流動作が行
われる。したがって、起動時において平滑コンデンサ５
から負荷１６に供給される直流出力電圧ＶOが基準電源
２２の基準電圧ＶR2より低いときは同期整流用ＭＯＳ-
ＦＥＴ４が動作しないため、起動時等で直流出力電圧Ｖ
Oが安定しない場合における同期整流回路の誤動作を防
止できる。また、本実施形態では、同期整流用ＭＯＳ-
ＦＥＴ４のドレイン−ソース端子間に並列に接続される
整流素子として同期整流用ＭＯＳ-ＦＥＴ４に内蔵され
た寄生ダイオード４aを使用したので、同期整流用ＭＯ
Ｓ-ＦＥＴ４のドレイン−ソース端子間に整流ダイオー
ド等を外付けする必要がなく、そのため部品点数を削減
できる。
【００１２】図１に示す実施形態の同期整流型ＤＣ−Ｄ
Ｃコンバータは変更が可能である。例えば、図２に示す
実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に
示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパ
レータ２３の比較出力端子を直列抵抗２６を介してコン
パレータ１３の反転入力端子に接続し、コンパレータ２
３の非反転入力端子に基準電源２２を接続し、コンパレ
ータ２３の反転入力端子と平滑コンデンサ５の一端とを
接続してＡＮＤゲート２４を省略したものである。即
ち、図２に示す実施形態では、基準電源２２及びコンパ
レータ２３及び直列抵抗２６により比較回路２５が構成
されている。その他の回路構成は、図１に示す同期整流
型ＤＣ−ＤＣコンバータと略同一である。
Ｃコンバータは変更が可能である。例えば、図２に示す
実施形態の同期整流型ＤＣ−ＤＣコンバータは、図１に
示す同期整流型ＤＣ−ＤＣコンバータにおいて、コンパ
レータ２３の比較出力端子を直列抵抗２６を介してコン
パレータ１３の反転入力端子に接続し、コンパレータ２
３の非反転入力端子に基準電源２２を接続し、コンパレ
ータ２３の反転入力端子と平滑コンデンサ５の一端とを
接続してＡＮＤゲート２４を省略したものである。即
ち、図２に示す実施形態では、基準電源２２及びコンパ
レータ２３及び直列抵抗２６により比較回路２５が構成
されている。その他の回路構成は、図１に示す同期整流
型ＤＣ−ＤＣコンバータと略同一である。
【００１３】図２に示す同期整流型ＤＣ−ＤＣコンバー
タでは、起動時において平滑コンデンサ５から負荷１６
に供給される直流出力電圧ＶOが基準電源２２の基準電
圧ＶR 2より低いときは、比較回路２５内のコンパレータ
２３から高レベル信号が出力され、直列抵抗２６を介し
てコンパレータ１３の反転入力端子に入力される。この
とき、コンパレータ１３から出力される信号Ｖ3が低レ
ベルとなるので、ドライブ回路１４を介して同期整流用
ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制
御信号ＶG2は低レベルとなる。このため、同期整流用Ｍ
ＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回
路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダ
イオード４aを介して行われる。平滑コンデンサ５から
負荷１６に供給される直流出力電圧ＶOが基準電源２２
の基準電圧ＶR2以上になると、比較回路２５内のコンパ
レータ２３から低レベル信号が出力される。このとき、
コンパレータ１３の反転入力端子に抵抗６、７の接続点
の電圧Ｖ1が入力されると共にコンパレータ２３から直
列抵抗２６を介して低レベル信号が入力され、非反転入
力端子に抵抗９、１０の接続点の電圧Ｖ2が入力される
ので、コンパレータ１３の比較出力端子から通常時と同
様の信号が出力される。このため、ドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常
時と略同様の同期整流制御信号ＶG2が付与されて同期整
流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と
略同様に２次側回路の整流動作が行われる。したがっ
て、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバ
ータにおいても図１に示す実施形態の場合と略同様の効
果が得られる。特に、図２に示す実施形態ではＡＮＤゲ
ート等の論理回路が不要となるので、図１に示す実施形
態に比較して部品コストを低減できる利点がある。
タでは、起動時において平滑コンデンサ５から負荷１６
に供給される直流出力電圧ＶOが基準電源２２の基準電
圧ＶR 2より低いときは、比較回路２５内のコンパレータ
２３から高レベル信号が出力され、直列抵抗２６を介し
てコンパレータ１３の反転入力端子に入力される。この
とき、コンパレータ１３から出力される信号Ｖ3が低レ
ベルとなるので、ドライブ回路１４を介して同期整流用
ＭＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制
御信号ＶG2は低レベルとなる。このため、同期整流用Ｍ
ＯＳ-ＦＥＴ４はオフ状態であり、このときの２次側回
路の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダ
イオード４aを介して行われる。平滑コンデンサ５から
負荷１６に供給される直流出力電圧ＶOが基準電源２２
の基準電圧ＶR2以上になると、比較回路２５内のコンパ
レータ２３から低レベル信号が出力される。このとき、
コンパレータ１３の反転入力端子に抵抗６、７の接続点
の電圧Ｖ1が入力されると共にコンパレータ２３から直
列抵抗２６を介して低レベル信号が入力され、非反転入
力端子に抵抗９、１０の接続点の電圧Ｖ2が入力される
ので、コンパレータ１３の比較出力端子から通常時と同
様の信号が出力される。このため、ドライブ回路１４を
介して同期整流用ＭＯＳ-ＦＥＴ４のゲート端子に通常
時と略同様の同期整流制御信号ＶG2が付与されて同期整
流用ＭＯＳ-ＦＥＴ４がオン・オフ制御され、通常時と
略同様に２次側回路の整流動作が行われる。したがっ
て、図２に示す実施形態の同期整流型ＤＣ−ＤＣコンバ
ータにおいても図１に示す実施形態の場合と略同様の効
果が得られる。特に、図２に示す実施形態ではＡＮＤゲ
ート等の論理回路が不要となるので、図１に示す実施形
態に比較して部品コストを低減できる利点がある。
【００１４】また、図３に示す実施形態の同期整流型Ｄ
Ｃ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−Ｄ
Ｃコンバータにおいて、コンパレータ２３の比較出力端
子を直列抵抗２６を介してトランジスタ２７のベース端
子に接続し、トランジスタ２７のエミッタ端子を同期整
流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５
との接続点に接続し、トランジスタ２７のコレクタ端子
をコンパレータ１３の比較出力端子に接続し、コンパレ
ータ２３の非反転入力端子に基準電源２２を接続し、コ
ンパレータ２３の反転入力端子と平滑コンデンサ５の一
端とを接続してＡＮＤゲート２４を省略したものであ
る。即ち、図３に示す実施形態では、基準電源２２及び
コンパレータ２３及び直列抵抗２６及びトランジスタ２
７により比較回路２５が構成されている。その他の回路
構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと
略同一である。
Ｃ−ＤＣコンバータは、図１に示す同期整流型ＤＣ−Ｄ
Ｃコンバータにおいて、コンパレータ２３の比較出力端
子を直列抵抗２６を介してトランジスタ２７のベース端
子に接続し、トランジスタ２７のエミッタ端子を同期整
流用ＭＯＳ-ＦＥＴ４のソース端子と平滑コンデンサ５
との接続点に接続し、トランジスタ２７のコレクタ端子
をコンパレータ１３の比較出力端子に接続し、コンパレ
ータ２３の非反転入力端子に基準電源２２を接続し、コ
ンパレータ２３の反転入力端子と平滑コンデンサ５の一
端とを接続してＡＮＤゲート２４を省略したものであ
る。即ち、図３に示す実施形態では、基準電源２２及び
コンパレータ２３及び直列抵抗２６及びトランジスタ２
７により比較回路２５が構成されている。その他の回路
構成は、図１に示す同期整流型ＤＣ−ＤＣコンバータと
略同一である。
【００１５】図３に示す同期整流型ＤＣ−ＤＣコンバー
タでは、起動時において平滑コンデンサ５から負荷１６
に供給される直流出力電圧ＶOが基準電源２２の基準電
圧ＶR 2より低いときは、コンパレータ２３から直列抵抗
２６を介してトランジスタ２７のベース端子に高レベル
信号が出力される。このとき、トランジスタ２７がオン
状態となり、トランジスタ２７のコレクタ端子からコン
パレータ１３の比較出力端子に出力される信号が低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。平滑コンデンサ５から負
荷１６に供給される直流出力電圧Ｖ Oが基準電源２２の
基準電圧ＶR2以上になると、コンパレータ２３から直列
抵抗２５を介してトランジスタ２７のベース端子に低レ
ベル信号が出力される。このとき、トランジスタ２７が
オフ状態となるので、トランジスタ２７のコレクタ端子
からは何も出力されない。このため、コンパレータ１３
の比較出力端子からドライブ回路１４を介して同期整流
用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同
期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-Ｆ
ＥＴ４がオン・オフ制御され、通常時と略同様に２次側
回路の整流動作が行われる。したがって、図３に示す実
施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図
１に示す実施形態の場合と略同様の効果が得られる。特
に、図３に示す実施形態ではＡＮＤゲート等の論理回路
が不要となるので、図２に示す実施形態と同様に図１に
示す実施形態に比較して部品コストを低減できる利点が
ある。更に、図３に示す実施形態では比較回路２５内の
トランジスタ２７のオン又はオフによりコンパレータ１
３の出力信号Ｖ3を低レベル信号又は通常時と略同様の
信号の何れかに切り替えるので、図２に示す実施形態に
比較して動作が確実である利点がある。
タでは、起動時において平滑コンデンサ５から負荷１６
に供給される直流出力電圧ＶOが基準電源２２の基準電
圧ＶR 2より低いときは、コンパレータ２３から直列抵抗
２６を介してトランジスタ２７のベース端子に高レベル
信号が出力される。このとき、トランジスタ２７がオン
状態となり、トランジスタ２７のコレクタ端子からコン
パレータ１３の比較出力端子に出力される信号が低レベ
ルとなるので、ドライブ回路１４を介して同期整流用Ｍ
ＯＳ-ＦＥＴ４のゲート端子に付与される同期整流制御
信号ＶG2は低レベルとなる。このため、同期整流用ＭＯ
Ｓ-ＦＥＴ４はオフ状態であり、このときの２次側回路
の整流動作は同期整流用ＭＯＳ-ＦＥＴ４内の寄生ダイ
オード４aを介して行われる。平滑コンデンサ５から負
荷１６に供給される直流出力電圧Ｖ Oが基準電源２２の
基準電圧ＶR2以上になると、コンパレータ２３から直列
抵抗２５を介してトランジスタ２７のベース端子に低レ
ベル信号が出力される。このとき、トランジスタ２７が
オフ状態となるので、トランジスタ２７のコレクタ端子
からは何も出力されない。このため、コンパレータ１３
の比較出力端子からドライブ回路１４を介して同期整流
用ＭＯＳ-ＦＥＴ４のゲート端子に通常時と略同様の同
期整流制御信号ＶG2が付与されて同期整流用ＭＯＳ-Ｆ
ＥＴ４がオン・オフ制御され、通常時と略同様に２次側
回路の整流動作が行われる。したがって、図３に示す実
施形態の同期整流型ＤＣ−ＤＣコンバータにおいても図
１に示す実施形態の場合と略同様の効果が得られる。特
に、図３に示す実施形態ではＡＮＤゲート等の論理回路
が不要となるので、図２に示す実施形態と同様に図１に
示す実施形態に比較して部品コストを低減できる利点が
ある。更に、図３に示す実施形態では比較回路２５内の
トランジスタ２７のオン又はオフによりコンパレータ１
３の出力信号Ｖ3を低レベル信号又は通常時と略同様の
信号の何れかに切り替えるので、図２に示す実施形態に
比較して動作が確実である利点がある。
【００１６】本発明の実施態様は前記の各実施形態に限
定されず、更に種々の変更が可能である。例えば、上記
の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に並列に接続される整流素子として同
期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを
使用した形態を示したが、寄生ダイオード４aの効果が
期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に通常の整流用ダイオードを並列
に接続すればよい。また、上記の各実施形態では同期整
流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧
制御方式として、制御パルス信号の周波数を一定にして
パルス幅を制御するＰＷＭ（パルス幅変調）方式を採用
したが、制御パルス信号のオン期間を一定にしてオフ期
間を制御するＰＦＭ（パルス周波数変調）方式を採用す
ることも可能である。この場合、上記の実施形態におけ
るＰＷＭ変調回路２１の代わりに、フォトカプラ２０の
発光部２０aの光出力が増加して受光部２０bに流れる電
流が増加し、受光部２０bのコレクタ−エミッタ間の電
圧が低下するときに制御パルス信号出力のオフ期間を広
げる動作をし、フォトカプラ２０の発光部２０aの光出
力が減少して受光部２０bに流れる電流が減少し、受光
部２０bのコレクタ−エミッタ間の電圧が上昇するとき
に制御パルス信号出力のオフ期間を狭める動作をするＰ
ＦＭ変調回路を使用すればよい。更に、上記の各実施形
態ではフライバック型の同期整流型ＤＣ−ＤＣコンバー
タに本発明を適用した形態を示したが、フォワード型の
同期整流型ＤＣ−ＤＣコンバータにも本発明を適用する
ことが可能である。
定されず、更に種々の変更が可能である。例えば、上記
の各実施形態では同期整流用ＭＯＳ-ＦＥＴ４のドレイ
ン−ソース端子間に並列に接続される整流素子として同
期整流用ＭＯＳ-ＦＥＴ４に内蔵の寄生ダイオード４aを
使用した形態を示したが、寄生ダイオード４aの効果が
期待できない場合には同期整流用ＭＯＳ-ＦＥＴ４のド
レイン−ソース端子間に通常の整流用ダイオードを並列
に接続すればよい。また、上記の各実施形態では同期整
流型ＤＣ−ＤＣコンバータの直流出力電圧ＶOの定電圧
制御方式として、制御パルス信号の周波数を一定にして
パルス幅を制御するＰＷＭ（パルス幅変調）方式を採用
したが、制御パルス信号のオン期間を一定にしてオフ期
間を制御するＰＦＭ（パルス周波数変調）方式を採用す
ることも可能である。この場合、上記の実施形態におけ
るＰＷＭ変調回路２１の代わりに、フォトカプラ２０の
発光部２０aの光出力が増加して受光部２０bに流れる電
流が増加し、受光部２０bのコレクタ−エミッタ間の電
圧が低下するときに制御パルス信号出力のオフ期間を広
げる動作をし、フォトカプラ２０の発光部２０aの光出
力が減少して受光部２０bに流れる電流が減少し、受光
部２０bのコレクタ−エミッタ間の電圧が上昇するとき
に制御パルス信号出力のオフ期間を狭める動作をするＰ
ＦＭ変調回路を使用すればよい。更に、上記の各実施形
態ではフライバック型の同期整流型ＤＣ−ＤＣコンバー
タに本発明を適用した形態を示したが、フォワード型の
同期整流型ＤＣ−ＤＣコンバータにも本発明を適用する
ことが可能である。
【００１７】
【発明の効果】本発明によれば、起動時等で出力電圧が
安定しない場合には同期整流用スイッチング素子がオフ
状態であるため、起動時等において発生する同期整流回
路の誤動作を防止して同期整流型ＤＣ−ＤＣコンバータ
の信頼性を向上することが可能となる。また、電流共振
型ＤＣ−ＤＣコンバータのようにスイッチング周波数を
上昇させて出力電圧を抑制する方式のスイッチング電源
に同期整流回路を使用すると、出力電圧の低下に伴って
スイッチング周波数が上昇し、同期整流回路を構成する
同期整流用スイッチング素子のドライブ回路の損失が増
加する。しかしながら、本発明の同期整流回路において
は、出力電圧が基準値未満まで低下すると同期整流用ス
イッチング素子のオン・オフ動作が停止し、同期整流用
スイッチング素子と並列に接続された整流素子により整
流動作が行われるので、同期整流用スイッチング素子の
ドライブ回路の損失を抑制できる利点がある。
安定しない場合には同期整流用スイッチング素子がオフ
状態であるため、起動時等において発生する同期整流回
路の誤動作を防止して同期整流型ＤＣ−ＤＣコンバータ
の信頼性を向上することが可能となる。また、電流共振
型ＤＣ−ＤＣコンバータのようにスイッチング周波数を
上昇させて出力電圧を抑制する方式のスイッチング電源
に同期整流回路を使用すると、出力電圧の低下に伴って
スイッチング周波数が上昇し、同期整流回路を構成する
同期整流用スイッチング素子のドライブ回路の損失が増
加する。しかしながら、本発明の同期整流回路において
は、出力電圧が基準値未満まで低下すると同期整流用ス
イッチング素子のオン・オフ動作が停止し、同期整流用
スイッチング素子と並列に接続された整流素子により整
流動作が行われるので、同期整流用スイッチング素子の
ドライブ回路の損失を抑制できる利点がある。
【図１】 本発明による同期整流型ＤＣ−ＤＣコンバー
タの一実施形態を示す電気回路図
タの一実施形態を示す電気回路図
【図２】 図１の変更実施形態を示す電気回路図
【図３】 図１のもう一つの変更実施形態を示す電気回
路図
路図
【図４】 従来の同期整流型ＤＣ−ＤＣコンバータを示
す電気回路図
す電気回路図
１．．．直流電源、２．．．トランス、２a．．．１次
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード（整流素子）、５．．．平滑コンデンサ（平滑
回路）、６，７．．．抵抗、８．．．ダイオード、９，
１０．．．抵抗、１１．．．ダイオード、１２．．．抵
抗、１３．．．コンパレータ、１４．．．ドライブ回
路、１５．．．同期整流制御回路、１６．．．負荷、１
７．．．定電圧制御回路、１８．．．基準電源、１
９．．．誤差増幅器、２０．．．フォトカプラ、２０
a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ
変調回路、２２．．．基準電源、２３．．．コンパレー
タ、２４．．．ＡＮＤゲート、２５．．．比較回路（比
較手段）、２６．．．直列抵抗、２７．．．トランジス
タ
巻線、２b．．．２次巻線、３．．．ＭＯＳ-ＦＥＴ（主
スイッチング素子）、４．．．同期整流用ＭＯＳ-ＦＥ
Ｔ（同期整流用スイッチング素子）、４a．．．寄生ダ
イオード（整流素子）、５．．．平滑コンデンサ（平滑
回路）、６，７．．．抵抗、８．．．ダイオード、９，
１０．．．抵抗、１１．．．ダイオード、１２．．．抵
抗、１３．．．コンパレータ、１４．．．ドライブ回
路、１５．．．同期整流制御回路、１６．．．負荷、１
７．．．定電圧制御回路、１８．．．基準電源、１
９．．．誤差増幅器、２０．．．フォトカプラ、２０
a．．．発光部、２０b．．．受光部、２１．．．ＰＷＭ
変調回路、２２．．．基準電源、２３．．．コンパレー
タ、２４．．．ＡＮＤゲート、２５．．．比較回路（比
較手段）、２６．．．直列抵抗、２７．．．トランジス
タ
Claims (2)
- 【請求項１】 直流電源の両端に直列に接続されたトラ
ンスの１次巻線及び主スイッチング素子と、前記トラン
スの２次巻線と直列に接続された同期整流用スイッチン
グ素子と、前記２次巻線及び前記同期整流用スイッチン
グ素子の直列回路の両端に接続された平滑回路とを備
え、前記主スイッチング素子のオン・オフ動作により前
記同期整流用スイッチング素子の一対の主端子間に発生
する電圧降下を検出しかつ該検出値に応じて前記同期整
流用スイッチング素子をオン・オフ制御すると共に、前
記平滑回路の出力電圧に応じて前記主スイッチング素子
をオン・オフ制御することにより、前記トランスの２次
巻線から前記平滑回路を介して負荷に定電圧の直流出力
を供給する同期整流型ＤＣ−ＤＣコンバータにおいて、 前記同期整流用スイッチング素子と並列に接続される整
流素子と、前記平滑回路の出力電圧が基準値未満のとき
は前記同期整流用スイッチング素子をオフ状態としかつ
前記平滑回路の出力電圧が前記基準値以上のときに前記
同期整流用スイッチング素子をオン・オフ制御する比較
手段とを備え、前記平滑回路の出力電圧が基準値未満の
ときは前記整流素子を介して整流動作を行い、前記平滑
回路の出力電圧が前記基準値以上のときに前記同期整流
用スイッチング素子のオン・オフ動作により前記整流動
作を行うことを特徴とする同期整流型ＤＣ−ＤＣコンバ
ータ。 - 【請求項２】 前記整流素子が前記同期整流用スイッチ
ング素子に内蔵された「請求項１」に記載の同期整流型
ＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14440998A JP4210804B2 (ja) | 1998-05-26 | 1998-05-26 | 同期整流型ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14440998A JP4210804B2 (ja) | 1998-05-26 | 1998-05-26 | 同期整流型ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11341799A true JPH11341799A (ja) | 1999-12-10 |
| JP4210804B2 JP4210804B2 (ja) | 2009-01-21 |
Family
ID=15361507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14440998A Expired - Fee Related JP4210804B2 (ja) | 1998-05-26 | 1998-05-26 | 同期整流型ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4210804B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781852B2 (en) | 2001-12-05 | 2004-08-24 | Tdk Corporation | Switching power supply using a transformer, rectifier, control circuit and voltage generating circuits |
| WO2005034324A1 (ja) * | 2003-09-30 | 2005-04-14 | Sanken Electric Co., Ltd. | スイッチング電源装置 |
| JP2014143909A (ja) * | 2013-01-22 | 2014-08-07 | Power Integrations Inc | 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法 |
| WO2019123868A1 (ja) * | 2017-12-20 | 2019-06-27 | ソニー株式会社 | 同期整流制御回路、制御方法、電源システム、電子機器、電動車両及び電力システム |
| CN111466072B (zh) * | 2017-12-20 | 2024-07-26 | 索尼公司 | 同步整流控制电路、控制方法、电源***、电子装置、电动车辆和电力*** |
-
1998
- 1998-05-26 JP JP14440998A patent/JP4210804B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11088621B2 (en) | 2013-01-22 | 2021-08-10 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| US11824453B2 (en) | 2013-01-22 | 2023-11-21 | Power Integrations, Inc. | Secondary controller for use in synchronous flyback converter |
| WO2019123868A1 (ja) * | 2017-12-20 | 2019-06-27 | ソニー株式会社 | 同期整流制御回路、制御方法、電源システム、電子機器、電動車両及び電力システム |
| CN111466072A (zh) * | 2017-12-20 | 2020-07-28 | 索尼公司 | 同步整流控制电路、控制方法、电源***、电子装置、电动车辆和电力*** |
| US11251715B2 (en) | 2017-12-20 | 2022-02-15 | Sony Corporation | Synchronous rectification control circuit, control method, power supply system, electronic apparatus, electric vehicle, and electric power system |
| CN111466072B (zh) * | 2017-12-20 | 2024-07-26 | 索尼公司 | 同步整流控制电路、控制方法、电源***、电子装置、电动车辆和电力*** |
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| Publication number | Publication date |
|---|---|
| JP4210804B2 (ja) | 2009-01-21 |
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