JP4208207B2 - 半導体層を平坦化する方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に、半導体装置に関し、さらに詳しくは、半導体処理において用いられる層を平坦化する方法に関する。
【０００２】
【従来の技術】
半導体製造では、技術的進歩により、新しい半導体装置のコストを節減する必要がある一方で、同時に半導体装置の性能を改善しなければならない。これらの条件は、半導体装置の小型化を推し進める原動力となっている。半導体装置の小型化に伴い、これらの装置を作製するプロセス・フローは、半導体装置を形成するために用いられる材料の層の相対的な平坦化にますます依存している。例えば、フォトリソグラフィまたはエッチング・プロセスの処理能力は、下層の形状に正比例する。
【０００３】
プロセス・フロー中における平坦な表面の必要性は、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing ）の開発の動機になっている。一般にＣＭＰプロセスは、研磨スラリ溶液と組み合わせて回転パッドを利用して、層の表面を滑らかに研磨する。理想的には、回転パッドに圧力が印加される際に、半導体基板の表面の最も高い部分が除去される。このプロセスは、表面全体が相対的に平坦になるまで続けることができる。
【０００４】
【発明が解決しようとする課題】
しかし、この方法は完全でない。プロセスの変動のため、半導体層の全ての部分が等しく平坦化されず、表面は均等に平坦にならない。小さな分離した構造は、大きな密接した形状パターンに比べて速く除去できることは当技術分野で周知である。その結果、パターン密度の差によって、研磨レートに局所的なばらつきが生じて、そのため形状にばらつきが生じる。
【０００５】
これらの研磨レート変動を定量化するため、パッド緩和距離(pad relaxation distance) とも呼ばれることがある遷移距離(transition length) が測定される。パッド緩和距離は、ウェハに対するパッドの回転速度，パッドによってウェハに印加される力，パッドの組成，パッドの寿命および他の要因の関数である。研磨プロセス後の基板の平坦性の局所変動は、基板における厚さの漸次的変化によって特徴づけられる。これらの変動は、パッド緩和距離の関数である。
【０００６】
ＣＭＰプロセスの平坦性を改善する第１の従来の方法は、研磨パッドによってウェハに印加される圧力を軽減する。印加圧力を軽減することにより、研磨パッドはウェハの形状にそれほど強く適合せずに済み、パッド緩和距離は改善される。しかし、この方法は、遅い研磨レートが用いられるので、製造プロセスのスループットを低減する。
【０００７】
膜の平坦性を改善する第２の従来の方法は、ウェハの周囲の膜の一部を露出し、除去する。従来これは、フォトリソグラフィ・マスクを利用して、ウェハのエッジ部分を含む半導体基板の全ての部分を露出することによって行われてきた。そうすることで、形状のうち大きく密接した部分は、研磨プロセスではなく、以降のエッチング・プロセスによって、ウェハのエッジ部分とともに除去される。ウェハの周囲を露出するためフォトリソグラフィ・システムによって費やされる余分な時間のため、この第２の方法は、フォトリソグラフィ・プロセスのスループットを２０パーセントから５０パーセント低減する。スループットへの実際の影響は、半導体ウェハの寸法と、内部ダイスとエッジ・ダイスの比率とによって決定される。
【０００８】
【課題を解決するための手段】
以上から、研磨プロセス、特に、半導体基板のエッジ・ダイス付近の均等性を改善する方法を提供することは有利であることが理解されよう。この方法が上記の従来の方法に比べて、平坦化プロセスのスループットを改善すれば、さらに有利である。
【０００９】
【実施例】
図１および図２は、半導体装置を形成するために用いられる層を研磨することに伴う問題点を示す。図１は、表面に材料１１の第１層を有する半導体基板１０の拡大断面図である。図１に示すように、材料１１の第１層は、３つのパターン１５，１６，１７を有する。第１パターン１５は、半導体装置内で信号を伝達するために一般に用いられる分離した小さい金属ラインを表す。第２パターン１６は、半導体装置内で電気バスを形成するために用いられる典型的な反復形状を表し、第３パターン１７は、周囲で半導体基板１０のエッジに沿った材料１１の第１層の部分を表す。材料１１の第１層を以降の上層から電気的に分離するためには、材料１２の誘電層または第２層が材料１１の第１層上に被着(deposit) される。
【００１０】
被着されると、材料１２の第２層は材料１１の第１層の形状にほぼ従い、そのため、以降のフォトリソグラフィおよびエッチング・プロセスの処理能力を改善するためには平坦化しなければならない。材料１１の第１層を平坦化する場合、従来の化学的，機械的あるいは化学機械的研磨（ＣＭＰ）プロセスが用いられ、材料１２の第２層の***した部分を除去する。図２は、材料１１の第１層の異なる部分における研磨プロセスの均等性を示す。第１パターン１５および第２パターン１６では、材料１２の第２層の平坦性は実質的に滑らかである。
【００１１】
しかし、対照的に、第３パターン１７付近の材料１２の第２層の縦断面(profile) は傾き、***している。この大きな***領域のため、第３パターン１７の研磨レートは第１パターン１５および第２パターン１６の形状の研磨レートよりも遅い。その結果、半導体基板１０の周囲は第１パターン１５および第２パターン１６の領域に比べて平坦ではない。材料１２の第２層における勾配は、当技術分野において緩和距離(relaxation distance) と呼ばれ、図２において距離１３として示される横方向の距離で生じる。研磨パッドはこの領域における材料１２の第２層を効果的に平坦化できないので、第３パターン１７において厚さ１４として示される余分な厚さが生じる。
【００１２】
材料１２の第２層における厚さの差は、材料１２の第２層に対して施されるフォトリソグラフィおよびエッチング工程の処理能力に悪影響を及ぼす。この処理能力の損失は、半導体ウェハのエッジ付近で形成される半導体装置の機能的な歩留りの損失に大きく寄与する。例えば、材料１２の第２層を介してコンタクト開口部（図示せず）を形成するために用いられるエッチング・プロセスは、第１パターン１５および第２パターン１６付近の部分などの材料１２の第２層の薄い部分付近の下にある材料１１の第１層を破損せずに、第３パターン１７付近の部分などの材料１２の第２層の厚い部分を介してエッチングできなければならない。エッチング・レートはウェハに亘って一般に一定なので、コンタクト開口部は最初に材料１２の第２層の薄い部分に形成され、材料１２の第２層の厚い部分に形成するのには時間がかかる。コンタクト開口部が薄い部分で最初に完成すると、これらの部分は、材料１２の第２層の厚い部分にコンタクト開口部が完成するまで、下の層を露出する。ただし、理想的には、材料１２の第２層は、予測可能かつ制御可能なエッチング・プロセスを可能にするように平坦でなければならない。これは、下層が潜在的に有害なエッチング剤に露出されることを最小限に抑える。
【００１３】
従って、以降のフォトリソグラフィまたはエッチング・プロセスの処理能力を改善するためには、平坦化された層の縦断面を半導体ウェハ上の全ての臨界領域全体で均等にしなければならない。臨界領域(critical areas)とは、半導体ウェハのエッジ付近の領域を含め、機能的な半導体装置が形成される領域のことである。以下で説明するように、本発明の改善の一つは、この縦断面の厚い部分が半導体ウェハの不可欠でない部分に移動されるか、あるいは完全に除去されることである。ここで、図３を参照して、半導体装置を形成するために用いられる材料の層を平坦化する、本発明による改善された方法について説明する。
【００１４】
図３に示すように、材料１１の第１層の一部は除去され、モート(moat)またはモート・パターン１９を形成する。モート・パターン１９となる材料１１の第１層の部分は、材料１１の第１層の他の部分と同時にパターニングされ、除去される。モート・パターン１９は、半導体基板１０の周囲に形成され、そのため、半導体基板１０に形成される半導体装置（図示せず）の性能に機能的な影響を及ぼさない。
【００１５】
非臨界領域における材料１１の第１層の部分を除去することにより、材料１２の第２層の肉圧部分は、半導体基板１０のエッジに近づけることで臨界部分から離れる。この移動は距離１８として示され、図２に示す以前の縦断面に比べて肉圧な縦断面が移動した横方向の距離を示す。この移動量は、厳密な研磨条件に依存するが、モート・パターン１９の幅にほぼ等しい。モート・パターン１９の幅を増加すると、距離１３として示される傾斜縦断面は周囲に更に移動し、半導体基板１０のエッジに近づくことを意味する。好ましくは、モート・パターン１９の幅は約０．１〜１０ミリメートルであり、またモート・パターン１９の幅は、半導体基板１０の周囲における材料１１の第１層のすべてが除去されるように延長できることが理解される。
【００１６】
ここで、本発明のモート・パターン１９を形成する方法について説明する。図４は、図５に示すような半導体基板上にモート・パターン１９を形成するために用いられるフォトリソグラフィ・マスク２０を示す。図５は、表面上にフォト・パターンを有する半導体基板３０を示す。要するに、本発明は、フォト・パターンを半導体基板３０において露光する際に半導体基板３０の周囲にモート・パターン１９を形成する。半導体基板３０の臨界領域は、エッジ・ダイス３１によって取り囲まれる内部ダイス３２を収容する。モート・パターン１９は、各エッジ・ダイス３１がブレーディング(blading) 方法とともに図４に示す特殊フォトリソグラフィ・マスク２０を利用して露光される際に、区画に形成される。
【００１７】
フォトリソグラフィ・マスク２０は、エッジ・ダイス３１および内部ダイス３２をなす半導体装置を画定するために用いられるパターンを収容する第１部分２１と、モート・パターン１９を形成するために用いられる第２部分２２とによって構成される。第１部分２１および第２部分２２は、フレーム・パターン２３によって分離される。フレーム・パターン２３は、一般にステッパ(stepper) と呼ばれる光イメージング・システムのブレードとともに用いられ、モート・パターン１９が半導体ウェハの臨界領域に形成されないようにする。フレーム・パターン２３は、約１０〜１０００ミクロン幅なので、ブレーディング・プロセスの不正確さに対する緩衝域となる。フレーム・パターン２３の幅は、モート・パターン１９が各エッジ・ダイ３１のエッジからどれだけ離れて開始するかを決定する図５を参照して、半導体基板３０上にモート・パターン１９を形成するために用いられるブレーディング・プロセスについてさらに詳しく説明する。半導体基板３０は、業界で一般に用いられる任意の基板でもよく、以下の例では、材料の第１層（図示せず）上に被着されたフォトレジストの層を有する。半導体基板３０は、２つの領域、すなわち第１領域３４および第２領域３３を有する。第１領域３４は、半導体装置が形成される半導体基板３０の臨界領域である。図５に示すように、第１領域３４は、エッジ・ダイス３１によって取り囲まれた内部ダイス３２を有し、エッジ・ダイス３１は第１領域３４の境界となる。半導体基板３０の第２領域３３は、半導体基板３０のエッジ付近の非機能的な周囲領域であり、モート・パターン１９が形成される領域である。
【００１８】
内部ダイス３２およびエッジ・ダイス３１の機能部分は同一であり、図４に示されるようにフォトリソグラフィ・マスク２０の第１部分２１によって画定される。内部ダイス３２を画定するため、フォトリソグラフィ・マスク２０の第１部分２１のみが各露光により半導体基板３０の表面に転写されるように、フォトリソグラフィ・ステッパのブレードは設定される。
【００１９】
エッジ・ダイス３１が画定されるとき、第２部分２２の区画も基板３０の表面に転写され、モート・パターン１９を形成する。好ましくは、ポジ・レジスト・プロセスが用いられ、フォトリソグラフィ・マスク２０の第２部分２２は透明である。これにより、露光され基板３０の表面に転写される第２部分２２の領域は、以降のエッチング・プロセス中に材料の第１層の下の区画を除去できる。例えば、上部右側エッジ・ダイ３１を露光する場合、第１部分２１が転写され、エッジ・ダイス３１を構成する半導体構造のパターンとなるように、フォトリソグラフィ・ステッパのブレードは設定される。また、ブレードは、フォトリソグラフィ・マスク２０の第２部分２２の下および左部分が表面に転写されないように設定される。さらに、ブレードは、第２部分２２の上および右部分が表面に転写され、モート・パターン１９のこれらの区画となるように設定される。
【００２０】
ブレードが表面に転写することを許す第２部分２２の量は、モート・パターン１９の形状を決定する。ブレードのエッジとフレーム・パターン２３のエッジとの間の距離は、モート・パターン１９の幅である。この方法は、エッジ・ダイス３１のそれぞれが露光される際にモート・パターン１９の適切な区画を露光するように調整される。なお、フォトリソグラフィ・ステッパのブレードは、第２部分２２が内部ダイス３２またはエッジ・ダイス３１に不適切に重複することを防ぐことに留意されたい。また、第２部分２２が半導体基板３０の周囲の実質的にすべてを露光するように、ブレードを調整できることを理解されたい。
【００２１】
上の例では、モート・パターン１９は、フォトリソグラフィ・マスク２０上のクリア部分と、フォトリソグラフィ・ステッパのブレードとによって設けられる。また、モート・パターン１９のエッジを画定するためにブレードの利用を必要としない暗視野(dark field)においてクリア・ストリップを第２部分２２が有するように、フォトリソグラフィ・マスクをパターニングすることによって、光学的に同等な効果を達成できることを理解されたい。この場合、モート・パターン１９の幅はストリップの幅であり、ブレードの配置に依存しない。
【００２２】
どの実施例を利用するかに拘わらず、このプロセスは、内部ダイス３２およびエッジ・ダイス３１からなる半導体基板においてフォト・パターンを形成するために用いられる。モート・パターン１９は、エッジ・ダイス３１のそれぞれがフォトレジストの層にパターニングされる際に、半導体基板３０の周囲に区画として形成される。次に、フォトレジストの層は、当業者に周知の方法を利用して現像され、材料の下の層は適切なエッチング処理を利用してエッチングされる。材料の第２層（図５で図示せず）は、材料の第１層上に形成され、ついで適切な研磨プロセスを利用して平坦化される。
【００２３】
平坦化プロセスの均等性を改善するためにモート・パターン１９または同様な構造を形成することは、プロセス・フローの任意の適切な箇所で利用できる。例えば、モート・パターンを導電層に形成して、レベル間絶縁を施すために用いられる上部誘電層の平坦性を改善できる。この誘電層は、以降のプロセスの処理能力を改善するために平坦化する必要のあるＰＳＧ(phosphosilicate glass) ，低温酸化物（ＬＴＯ：low temperature oxide ）などの層でもよい。また、モート・パターン１９は、研磨される特定の層を含む多くの他の種類の層にも形成できることを理解されたい。
【００２４】
本発明の重要な利点は、周囲における余分なフォトリソグラフィ・パターンの無駄な露光を必要としないことである。研磨プロセスの平坦性を改善するための一つの従来の既知の方法では、内部およびエッジ・ダイスをパターニングするために用いられるフォトリソグラフィ・マスクを利用して、半導体基板の上面全体を完全にパターニングする。これは、パターンを半導体ウェハの周囲に転写すべく露光工程を実施するために、ステッパにおいて余分な時間を必要とする。一般に、この余分な時間は、フォトリソグラフィ・マスクの寸法，ウェハの直径および周囲の表面積に応じて、ステッパのスループットを２０〜５０パーセント低減する。しかし、本発明は、モート・パターン１９を形成するため、エッジ・ダイス３１および内部ダイス３２をパターニングするために要する同じ数の露光しか必要としないので、余分な露光工程は必要ない。従って、本発明は、フォトリソグラフィ・プロセスのスループットを２０〜５０パーセント改善でき、これは最終製造コストを節減する。
【００２５】
以上、本発明はフォトリソグラフィ・マスクならびに平坦化プロセスの均等性を改善する方法を提供することが明らかである。この方法は、研磨プロセスへの調整を必要とせず、そのため研磨レートに対する影響がない。これにより、本発明は、最も効率的な研磨プロセスとともに利用できる。また、本発明は、フォトリソグラフィ・プロセス中の余分な露光を必要としないので、スループットを改善し、製造コストを節減する。モート・パターン１９の形成は、既存のプロセス・フローに組み込まれ、余分なプロセス工程なしに実施できる。
【図面の簡単な説明】
【図１】半導体基板を研磨する従来の方法を示す拡大断面図である。
【図２】半導体基板を研磨する従来の方法を示す拡大断面図である。
【図３】本発明の実施例を示す拡大断面図である。
【図４】本発明によるフォトリソグラフィ・マスクの拡大上面図である。
【図５】本発明による半導体基板の上面図である。
【符号の説明】
１０ 半導体基板
１１ 第１層
１２ 誘電層（第２層）
１３ 距離
１５ 第１パターン
１６ 第２パターン
１７ 第３パターン
１８ 距離
１９ モート・パターン
２０ フォトリソグラフィ・マスク
２１ 第１部分
２２ 第２部分
２３ フレーム・パターン
３０ 半導体基板
３１ エッジ・ダイス
３２ 内部ダイス
３３ 第２領域
３４ 第１領域
【産業上の利用分野】
本発明は、一般に、半導体装置に関し、さらに詳しくは、半導体処理において用いられる層を平坦化する方法に関する。
【０００２】
【従来の技術】
半導体製造では、技術的進歩により、新しい半導体装置のコストを節減する必要がある一方で、同時に半導体装置の性能を改善しなければならない。これらの条件は、半導体装置の小型化を推し進める原動力となっている。半導体装置の小型化に伴い、これらの装置を作製するプロセス・フローは、半導体装置を形成するために用いられる材料の層の相対的な平坦化にますます依存している。例えば、フォトリソグラフィまたはエッチング・プロセスの処理能力は、下層の形状に正比例する。
【０００３】
プロセス・フロー中における平坦な表面の必要性は、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing ）の開発の動機になっている。一般にＣＭＰプロセスは、研磨スラリ溶液と組み合わせて回転パッドを利用して、層の表面を滑らかに研磨する。理想的には、回転パッドに圧力が印加される際に、半導体基板の表面の最も高い部分が除去される。このプロセスは、表面全体が相対的に平坦になるまで続けることができる。
【０００４】
【発明が解決しようとする課題】
しかし、この方法は完全でない。プロセスの変動のため、半導体層の全ての部分が等しく平坦化されず、表面は均等に平坦にならない。小さな分離した構造は、大きな密接した形状パターンに比べて速く除去できることは当技術分野で周知である。その結果、パターン密度の差によって、研磨レートに局所的なばらつきが生じて、そのため形状にばらつきが生じる。
【０００５】
これらの研磨レート変動を定量化するため、パッド緩和距離(pad relaxation distance) とも呼ばれることがある遷移距離(transition length) が測定される。パッド緩和距離は、ウェハに対するパッドの回転速度，パッドによってウェハに印加される力，パッドの組成，パッドの寿命および他の要因の関数である。研磨プロセス後の基板の平坦性の局所変動は、基板における厚さの漸次的変化によって特徴づけられる。これらの変動は、パッド緩和距離の関数である。
【０００６】
ＣＭＰプロセスの平坦性を改善する第１の従来の方法は、研磨パッドによってウェハに印加される圧力を軽減する。印加圧力を軽減することにより、研磨パッドはウェハの形状にそれほど強く適合せずに済み、パッド緩和距離は改善される。しかし、この方法は、遅い研磨レートが用いられるので、製造プロセスのスループットを低減する。
【０００７】
膜の平坦性を改善する第２の従来の方法は、ウェハの周囲の膜の一部を露出し、除去する。従来これは、フォトリソグラフィ・マスクを利用して、ウェハのエッジ部分を含む半導体基板の全ての部分を露出することによって行われてきた。そうすることで、形状のうち大きく密接した部分は、研磨プロセスではなく、以降のエッチング・プロセスによって、ウェハのエッジ部分とともに除去される。ウェハの周囲を露出するためフォトリソグラフィ・システムによって費やされる余分な時間のため、この第２の方法は、フォトリソグラフィ・プロセスのスループットを２０パーセントから５０パーセント低減する。スループットへの実際の影響は、半導体ウェハの寸法と、内部ダイスとエッジ・ダイスの比率とによって決定される。
【０００８】
【課題を解決するための手段】
以上から、研磨プロセス、特に、半導体基板のエッジ・ダイス付近の均等性を改善する方法を提供することは有利であることが理解されよう。この方法が上記の従来の方法に比べて、平坦化プロセスのスループットを改善すれば、さらに有利である。
【０００９】
【実施例】
図１および図２は、半導体装置を形成するために用いられる層を研磨することに伴う問題点を示す。図１は、表面に材料１１の第１層を有する半導体基板１０の拡大断面図である。図１に示すように、材料１１の第１層は、３つのパターン１５，１６，１７を有する。第１パターン１５は、半導体装置内で信号を伝達するために一般に用いられる分離した小さい金属ラインを表す。第２パターン１６は、半導体装置内で電気バスを形成するために用いられる典型的な反復形状を表し、第３パターン１７は、周囲で半導体基板１０のエッジに沿った材料１１の第１層の部分を表す。材料１１の第１層を以降の上層から電気的に分離するためには、材料１２の誘電層または第２層が材料１１の第１層上に被着(deposit) される。
【００１０】
被着されると、材料１２の第２層は材料１１の第１層の形状にほぼ従い、そのため、以降のフォトリソグラフィおよびエッチング・プロセスの処理能力を改善するためには平坦化しなければならない。材料１１の第１層を平坦化する場合、従来の化学的，機械的あるいは化学機械的研磨（ＣＭＰ）プロセスが用いられ、材料１２の第２層の***した部分を除去する。図２は、材料１１の第１層の異なる部分における研磨プロセスの均等性を示す。第１パターン１５および第２パターン１６では、材料１２の第２層の平坦性は実質的に滑らかである。
【００１１】
しかし、対照的に、第３パターン１７付近の材料１２の第２層の縦断面(profile) は傾き、***している。この大きな***領域のため、第３パターン１７の研磨レートは第１パターン１５および第２パターン１６の形状の研磨レートよりも遅い。その結果、半導体基板１０の周囲は第１パターン１５および第２パターン１６の領域に比べて平坦ではない。材料１２の第２層における勾配は、当技術分野において緩和距離(relaxation distance) と呼ばれ、図２において距離１３として示される横方向の距離で生じる。研磨パッドはこの領域における材料１２の第２層を効果的に平坦化できないので、第３パターン１７において厚さ１４として示される余分な厚さが生じる。
【００１２】
材料１２の第２層における厚さの差は、材料１２の第２層に対して施されるフォトリソグラフィおよびエッチング工程の処理能力に悪影響を及ぼす。この処理能力の損失は、半導体ウェハのエッジ付近で形成される半導体装置の機能的な歩留りの損失に大きく寄与する。例えば、材料１２の第２層を介してコンタクト開口部（図示せず）を形成するために用いられるエッチング・プロセスは、第１パターン１５および第２パターン１６付近の部分などの材料１２の第２層の薄い部分付近の下にある材料１１の第１層を破損せずに、第３パターン１７付近の部分などの材料１２の第２層の厚い部分を介してエッチングできなければならない。エッチング・レートはウェハに亘って一般に一定なので、コンタクト開口部は最初に材料１２の第２層の薄い部分に形成され、材料１２の第２層の厚い部分に形成するのには時間がかかる。コンタクト開口部が薄い部分で最初に完成すると、これらの部分は、材料１２の第２層の厚い部分にコンタクト開口部が完成するまで、下の層を露出する。ただし、理想的には、材料１２の第２層は、予測可能かつ制御可能なエッチング・プロセスを可能にするように平坦でなければならない。これは、下層が潜在的に有害なエッチング剤に露出されることを最小限に抑える。
【００１３】
従って、以降のフォトリソグラフィまたはエッチング・プロセスの処理能力を改善するためには、平坦化された層の縦断面を半導体ウェハ上の全ての臨界領域全体で均等にしなければならない。臨界領域(critical areas)とは、半導体ウェハのエッジ付近の領域を含め、機能的な半導体装置が形成される領域のことである。以下で説明するように、本発明の改善の一つは、この縦断面の厚い部分が半導体ウェハの不可欠でない部分に移動されるか、あるいは完全に除去されることである。ここで、図３を参照して、半導体装置を形成するために用いられる材料の層を平坦化する、本発明による改善された方法について説明する。
【００１４】
図３に示すように、材料１１の第１層の一部は除去され、モート(moat)またはモート・パターン１９を形成する。モート・パターン１９となる材料１１の第１層の部分は、材料１１の第１層の他の部分と同時にパターニングされ、除去される。モート・パターン１９は、半導体基板１０の周囲に形成され、そのため、半導体基板１０に形成される半導体装置（図示せず）の性能に機能的な影響を及ぼさない。
【００１５】
非臨界領域における材料１１の第１層の部分を除去することにより、材料１２の第２層の肉圧部分は、半導体基板１０のエッジに近づけることで臨界部分から離れる。この移動は距離１８として示され、図２に示す以前の縦断面に比べて肉圧な縦断面が移動した横方向の距離を示す。この移動量は、厳密な研磨条件に依存するが、モート・パターン１９の幅にほぼ等しい。モート・パターン１９の幅を増加すると、距離１３として示される傾斜縦断面は周囲に更に移動し、半導体基板１０のエッジに近づくことを意味する。好ましくは、モート・パターン１９の幅は約０．１〜１０ミリメートルであり、またモート・パターン１９の幅は、半導体基板１０の周囲における材料１１の第１層のすべてが除去されるように延長できることが理解される。
【００１６】
ここで、本発明のモート・パターン１９を形成する方法について説明する。図４は、図５に示すような半導体基板上にモート・パターン１９を形成するために用いられるフォトリソグラフィ・マスク２０を示す。図５は、表面上にフォト・パターンを有する半導体基板３０を示す。要するに、本発明は、フォト・パターンを半導体基板３０において露光する際に半導体基板３０の周囲にモート・パターン１９を形成する。半導体基板３０の臨界領域は、エッジ・ダイス３１によって取り囲まれる内部ダイス３２を収容する。モート・パターン１９は、各エッジ・ダイス３１がブレーディング(blading) 方法とともに図４に示す特殊フォトリソグラフィ・マスク２０を利用して露光される際に、区画に形成される。
【００１７】
フォトリソグラフィ・マスク２０は、エッジ・ダイス３１および内部ダイス３２をなす半導体装置を画定するために用いられるパターンを収容する第１部分２１と、モート・パターン１９を形成するために用いられる第２部分２２とによって構成される。第１部分２１および第２部分２２は、フレーム・パターン２３によって分離される。フレーム・パターン２３は、一般にステッパ(stepper) と呼ばれる光イメージング・システムのブレードとともに用いられ、モート・パターン１９が半導体ウェハの臨界領域に形成されないようにする。フレーム・パターン２３は、約１０〜１０００ミクロン幅なので、ブレーディング・プロセスの不正確さに対する緩衝域となる。フレーム・パターン２３の幅は、モート・パターン１９が各エッジ・ダイ３１のエッジからどれだけ離れて開始するかを決定する図５を参照して、半導体基板３０上にモート・パターン１９を形成するために用いられるブレーディング・プロセスについてさらに詳しく説明する。半導体基板３０は、業界で一般に用いられる任意の基板でもよく、以下の例では、材料の第１層（図示せず）上に被着されたフォトレジストの層を有する。半導体基板３０は、２つの領域、すなわち第１領域３４および第２領域３３を有する。第１領域３４は、半導体装置が形成される半導体基板３０の臨界領域である。図５に示すように、第１領域３４は、エッジ・ダイス３１によって取り囲まれた内部ダイス３２を有し、エッジ・ダイス３１は第１領域３４の境界となる。半導体基板３０の第２領域３３は、半導体基板３０のエッジ付近の非機能的な周囲領域であり、モート・パターン１９が形成される領域である。
【００１８】
内部ダイス３２およびエッジ・ダイス３１の機能部分は同一であり、図４に示されるようにフォトリソグラフィ・マスク２０の第１部分２１によって画定される。内部ダイス３２を画定するため、フォトリソグラフィ・マスク２０の第１部分２１のみが各露光により半導体基板３０の表面に転写されるように、フォトリソグラフィ・ステッパのブレードは設定される。
【００１９】
エッジ・ダイス３１が画定されるとき、第２部分２２の区画も基板３０の表面に転写され、モート・パターン１９を形成する。好ましくは、ポジ・レジスト・プロセスが用いられ、フォトリソグラフィ・マスク２０の第２部分２２は透明である。これにより、露光され基板３０の表面に転写される第２部分２２の領域は、以降のエッチング・プロセス中に材料の第１層の下の区画を除去できる。例えば、上部右側エッジ・ダイ３１を露光する場合、第１部分２１が転写され、エッジ・ダイス３１を構成する半導体構造のパターンとなるように、フォトリソグラフィ・ステッパのブレードは設定される。また、ブレードは、フォトリソグラフィ・マスク２０の第２部分２２の下および左部分が表面に転写されないように設定される。さらに、ブレードは、第２部分２２の上および右部分が表面に転写され、モート・パターン１９のこれらの区画となるように設定される。
【００２０】
ブレードが表面に転写することを許す第２部分２２の量は、モート・パターン１９の形状を決定する。ブレードのエッジとフレーム・パターン２３のエッジとの間の距離は、モート・パターン１９の幅である。この方法は、エッジ・ダイス３１のそれぞれが露光される際にモート・パターン１９の適切な区画を露光するように調整される。なお、フォトリソグラフィ・ステッパのブレードは、第２部分２２が内部ダイス３２またはエッジ・ダイス３１に不適切に重複することを防ぐことに留意されたい。また、第２部分２２が半導体基板３０の周囲の実質的にすべてを露光するように、ブレードを調整できることを理解されたい。
【００２１】
上の例では、モート・パターン１９は、フォトリソグラフィ・マスク２０上のクリア部分と、フォトリソグラフィ・ステッパのブレードとによって設けられる。また、モート・パターン１９のエッジを画定するためにブレードの利用を必要としない暗視野(dark field)においてクリア・ストリップを第２部分２２が有するように、フォトリソグラフィ・マスクをパターニングすることによって、光学的に同等な効果を達成できることを理解されたい。この場合、モート・パターン１９の幅はストリップの幅であり、ブレードの配置に依存しない。
【００２２】
どの実施例を利用するかに拘わらず、このプロセスは、内部ダイス３２およびエッジ・ダイス３１からなる半導体基板においてフォト・パターンを形成するために用いられる。モート・パターン１９は、エッジ・ダイス３１のそれぞれがフォトレジストの層にパターニングされる際に、半導体基板３０の周囲に区画として形成される。次に、フォトレジストの層は、当業者に周知の方法を利用して現像され、材料の下の層は適切なエッチング処理を利用してエッチングされる。材料の第２層（図５で図示せず）は、材料の第１層上に形成され、ついで適切な研磨プロセスを利用して平坦化される。
【００２３】
平坦化プロセスの均等性を改善するためにモート・パターン１９または同様な構造を形成することは、プロセス・フローの任意の適切な箇所で利用できる。例えば、モート・パターンを導電層に形成して、レベル間絶縁を施すために用いられる上部誘電層の平坦性を改善できる。この誘電層は、以降のプロセスの処理能力を改善するために平坦化する必要のあるＰＳＧ(phosphosilicate glass) ，低温酸化物（ＬＴＯ：low temperature oxide ）などの層でもよい。また、モート・パターン１９は、研磨される特定の層を含む多くの他の種類の層にも形成できることを理解されたい。
【００２４】
本発明の重要な利点は、周囲における余分なフォトリソグラフィ・パターンの無駄な露光を必要としないことである。研磨プロセスの平坦性を改善するための一つの従来の既知の方法では、内部およびエッジ・ダイスをパターニングするために用いられるフォトリソグラフィ・マスクを利用して、半導体基板の上面全体を完全にパターニングする。これは、パターンを半導体ウェハの周囲に転写すべく露光工程を実施するために、ステッパにおいて余分な時間を必要とする。一般に、この余分な時間は、フォトリソグラフィ・マスクの寸法，ウェハの直径および周囲の表面積に応じて、ステッパのスループットを２０〜５０パーセント低減する。しかし、本発明は、モート・パターン１９を形成するため、エッジ・ダイス３１および内部ダイス３２をパターニングするために要する同じ数の露光しか必要としないので、余分な露光工程は必要ない。従って、本発明は、フォトリソグラフィ・プロセスのスループットを２０〜５０パーセント改善でき、これは最終製造コストを節減する。
【００２５】
以上、本発明はフォトリソグラフィ・マスクならびに平坦化プロセスの均等性を改善する方法を提供することが明らかである。この方法は、研磨プロセスへの調整を必要とせず、そのため研磨レートに対する影響がない。これにより、本発明は、最も効率的な研磨プロセスとともに利用できる。また、本発明は、フォトリソグラフィ・プロセス中の余分な露光を必要としないので、スループットを改善し、製造コストを節減する。モート・パターン１９の形成は、既存のプロセス・フローに組み込まれ、余分なプロセス工程なしに実施できる。
【図面の簡単な説明】
【図１】半導体基板を研磨する従来の方法を示す拡大断面図である。
【図２】半導体基板を研磨する従来の方法を示す拡大断面図である。
【図３】本発明の実施例を示す拡大断面図である。
【図４】本発明によるフォトリソグラフィ・マスクの拡大上面図である。
【図５】本発明による半導体基板の上面図である。
【符号の説明】
１０ 半導体基板
１１ 第１層
１２ 誘電層（第２層）
１３ 距離
１５ 第１パターン
１６ 第２パターン
１７ 第３パターン
１８ 距離
１９ モート・パターン
２０ フォトリソグラフィ・マスク
２１ 第１部分
２２ 第２部分
２３ フレーム・パターン
３０ 半導体基板
３１ エッジ・ダイス
３２ 内部ダイス
３３ 第２領域
３４ 第１領域
Claims (5)
- 半導体装置を形成する方法であって：
第１領域および第２領域を有する半導体基板（１０）を設ける段階であって、前記第１領域は内部ダイスおよび該内部ダイスを取り囲むエッジ・ダイスからなり、前記第１領域は前記エッジ・ダイスの外側で前記内部ダイスに対向していない周辺部を有し、前記第２領域は前記第１領域の前記周辺部の全体を連続的に取り囲む、段階；
前記第１領域および前記第２領域上に第１材料層（１１）を設ける段階；
前記第１材料層（１１）をパターニングして前記第２領域上にモート領域（１９）を画定し、前記第１領域上の前記第１材料層（１１）の第１部分と、前記第２領域上の前記第１材料層（１１）の第２部分とを残す（leave）段階であって、前記第２部分は前記モート領域と前記第１部分との間にある、段階；
前記第１部分，前記第２部分および前記モート領域（１９）上に第２材料層（１２）を設ける段階；および
前記第２材料層（１２）を研磨する段階；
によって構成されることを特徴とする方法。 - 半導体装置を形成する方法であって：
第１領域および第２領域を有する半導体基板（１０）を設ける段階であって、前記第１領域は内部ダイスおよび該内部ダイスを取り囲むエッジ・ダイスからなり、前記第１領域は前記エッジ・ダイスの外側で前記内部ダイスに対向していない周辺部を有し、前記第２領域は前記第１領域の前記周辺部の全体を連続的に取り囲む、段階；
前記第１領域および前記第２領域上に第１材料層（１１）を設ける段階；
前記第１材料層（１１）をパターニングして、前記第２領域上にモート領域（１９）を画定し、前記第１領域の上の前記第１材料層（１１）の第１部分と、前記第２領域の上の前記第１材料層（１１）の第２部分と、前記第２領域上の前記第１材料層（１１）の第３部分とを残す段階であって、前記モート領域（１９）は前記第２部分と前記第３部分との間にある、段階；
前記第１部分，前記第２部分，前記第３部分および前記モート領域（１９）の上に第２材料層（１２）を設ける段階；および
前記第２材料層（１２）を研磨する段階；
によって構成されることを特徴とする方法。 - 半導体装置を形成する方法であって：
第１領域および第２領域を有する半導体基板（１０）を設ける段階であって、前記第１領域は内部ダイスおよび該内部ダイスを取り囲むエッジ・ダイスからなり、前記第１領域は前記エッジ・ダイスの外側で前記内部ダイスに対向していない周辺部を有し、前記第２領域は前記第１領域の前記周辺部の全体を連続的に取り囲む、段階；
前記第１領域および前記第２領域上に導電層（１１）を設ける段階；
前記導電層（１１）上にレジスト層を形成する段階；
前記レジスト層をパターニングしてマスクを形成する段階であって、前記レジスト層は、ブレーディング・プロセスによって遮蔽されたフォトリソグラフィ・マスクの一部を有するフォトリソグラフィ・マスク（２０）を利用してパターニングされる、段階；
前記マスクを利用して前記導電層（１１）をパターニングして、前記第２領域上にモート領域（１９）を画定し、前記第１領域上の前記第１材料層（１１）の第１部分と、前記第２領域上にある前記第１材料層（１１）の第２部分とを残す段階であって、前記第２部分は前記モート領域と前記第１部分との間にある、段階；
前記第１部分，前記第２部分および前記モート領域（１９）上に誘電層（１２）を設ける段階；および
前記誘電層（１２）を研磨する段階；
によって構成されることを特徴とする方法。 - 半導体装置を形成する方法であって：
第１領域および第２領域を有する半導体基板（１０）を設ける段階であって、前記第１領域は内部ダイスおよび該内部ダイスを取り囲むエッジ・ダイスからなり、前記第１領域は前記エッジ・ダイスの外側で前記内部ダイスに対向していない周辺部を有し、前記第２領域は前記第１領域の前記周辺部の全体を連続的に取り囲む、段階；
前記第１領域および前記第２領域上に第１材料層（１１）を設ける段階；
前記第１材料層（１１）をパターニングして、前記第２領域上にモート領域（１９）を画定し、前記第１領域上にある前記第１材料層（１１）の第１部分と、前記第２領域上の前記第１材料層（１１）の第２部分と、前記第２領域上にある前記第１材料層（１１）の第３部分とを残す段階であって、前記モート領域（１９）は前記第１領域の前記周辺部を取り囲み、０．１ミリメートルから１０ミリメートルの幅であり、前記第２部分と前記第３部分との間にある、段階；
前記第１部分，前記第２部分，前記第３部分および前記モート領域（１９）上に第２材料層（１２）を設ける段階；および
前記第２材料層（１２）を研磨する段階；
によって構成されることを特徴とする方法。 - 半導体装置を形成する方法であって：
第１領域および第２領域を有する半導体基板（１０）を設ける段階であって、前記第１領域は内部ダイスおよび該内部ダイスを取り囲むエッジ・ダイスからなり、前記第１領域は前記エッジ・ダイスの外側で前記内部ダイスに対向していない周辺部を有し、前記第２領域は前記第１領域の前記周辺部の全体を連続的に取り囲む、段階；
前記第１領域および前記第２領域上に導電層（１１）を設ける段階；
前記導電層をパターニングして前記第２領域上にモート領域（１９）を画定し、前記第１領域上の前記第１材料層（１１）の第１部分と、前記第２領域上にある前記第１材料層（１１）の第２部分とを残す段階であって、前記モート領域は前記第１領域の前記周辺部を取り囲み、前記第２部分は前記モート領域と前記第１部分との間にある、段階；
前記第１部分，前記第２部分および前記モート領域（１９）上に誘電層（１２）を設ける段階；および
前記誘電層（１２）を研磨する段階；
によって構成されることを特徴とする方法。
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