JP4206672B2 - 受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は受信回路に関し、特に受信感度最適化のための受信回路に関する。
【０００２】
【従来の技術】
一般に、光受信回路の受信感度を決定する受信感度制御パラメータは光受信レベル毎に最適値が存在する。この受信感度制御パラメータは、受信回路自体の受信感度向上のパラメータとして受信信号の識別レベル（識別電圧）、識別位相、増倍作用をもつ受光素子(APD:Avalanche Photo Diode) の増倍率、リミッタアンプなどの増幅回路の周波数特性等があり、伝送路の信号波形劣化補償手段（受信回路に入力する光受信波形の最適化）のパラメータとして分散補償器、送信端でのプリエンファシス回路等がある。
【０００３】
従来は便宜的にこれらの受信感度制御パラメータを、ある一点において最適になるように調整して運用していた。図１３は従来の光受信回路の一例の構成図である。同図を参照すると、従来の光受信回路の一例は受光素子１０１と、プリアンプ１０２と、リミッタアンプ１０３と、Ｄ−ＦＦ（Ｄフリップフロップ）１０４と、クロック抽出回路（ＰＬＬ回路）１０５とから構成されていた。
【０００４】
そして、受光素子１０１からの受信信号はプリアンプ１０２で増幅された後、リミッタアンプ１０３に入力される。次に、リミッタアンプ１０３にてその信号レベルが一定の識別電圧Ｖth１０６と比較され、“０”か“１”かの判別がなされる。次に、クロック抽出回路１０５にてその判別結果である２値化等化データ信号からクロックが抽出される。次に、Ｄ−ＦＦ１０４にその２値化等化データ信号とクロックが入力され、出力データが得られる。
【０００５】
このように、識別電圧Ｖth１０６が一定であっても、S/N （信号対雑音比）劣化要因がほぼ伝送路の損失だけであったため、実用上十分であった。
【０００６】
しかしながら、昨今の、光アンプやＷＤＭ（波長多重伝送）を含む高速、長距離伝送においては、従来の光伝送系に比べて、光受信信号のS/N を劣化させる要因が増えたため、例えば、光ファイバアンプが発生するASE （amplified spontaneous emission）雑音、光ファイバの分散や非線形効果による波形劣化、波長多重伝送における隣接チャネルからのクロストーク等、受信感度制御パラメータの最適位置からのずれに対する許容度が低くなってきている。
【０００７】
【発明が解決しようとする課題】
このような高速、長距離伝送系においては、上記のような受信感度制御パラメータを固定的に与える方法では必要な受信感度が確保できず、このため伝送距離が制限されるなどの欠点があった。また、受信感度制御パラメータが最適位置からずれることによってエラーレート特性の曲がり（フロア）が生じることもあった。このフロアはダイナミックレンジを狭め、最悪の場合エラーフリーとなる領域が無くなることがある。
【０００８】
ところで、受信感度に関係するものとして受信信号を２値変換して得られる２値化等化データ信号のジッタ(jitter)がある。以下、受信感度を示すビットエラーレ−ト(Bit Error Rate :BER) とジッタとの相関について図１４を参照しながら簡単に説明する。図１４は受信電力(Input Power) とビットエラーレ−トとジッタとの相関関係の一例を示す図である。同図は横軸が受信電力を、上方向縦軸がビットエラーレ−トを、下方向縦軸がジッタ量を夫々示している。同図に示すように、受信電力が減少するとそれに伴いビットエラーレ−トが大きくなり、ジッタ量も増加する。従って、ビットエラーレ−トが大きくなるとジッタ量が増加することになる。一方、受信電力が増加するとそれに伴いビットエラーレ−トが小さくなり、ジッタ量も減少する。従って、ビットエラーレ−トが小さくなるとジッタ量も減少する。このように、ビットエラーレ−トとジッタ量は一意に対応するため、ジッタ量を測定することで受信感度を測定することが可能となる。
【０００９】
そこで本発明の目的は、受信信号品質を表すパラメータとして受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能な受信回路を提供することにある。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明による受信回路は、受信信号を２値変換して得られる２値化等化データ信号から検出したジッタ量に基づき光受信回路の受信感度を決定する受信感度制御パラメータの任意の１つ又は複数を制御する制御手段を含み、前記受信感度制御パラメータは受信信号の２値識別の基準となる識別電圧又は識別位相であり、かつ前記受信信号の雑音と前記識別電圧との特性におけるアイ開口部の中間と前記２値化等化データ信号から検出したジッタ量の最小値とが一致することを特徴とする。
【００１３】
本発明によれば、上記構成により受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。まず、第１の実施の形態について説明する。図１は本発明に係る光受信回路の第１の実施の形態の構成図である。同図を参照すると、本発明に係る光受信回路は、バイアス回路１と、受光素子２と、プリアンプ３と、リミッタアンプ４と、Ｄ−ＦＦ（Ｄフリップフロップ）５と、クロック抽出回路（ＰＬＬ回路）６と、ジッタ検出回路７と、制御回路８とを含んで構成される。
【００１５】
バイアス回路１は受光素子２に所定のバイアス電圧を供給する。受光素子２は受信した光信号を電気信号に変換する。プリアンプ３は受光素子２からの電気信号を増幅する。リミッタアンプ４は識別電圧Ｖth９を用いてプリアンプ３からの電気信号を２値識別する。Ｄ−ＦＦ５以下については後述する。
【００１６】
受光素子２で電気信号に変換されたデータ信号からクロックを抽出して識別再生する光受信回路（本実施形態では、バイアス回路１、プリアンプ３、リミッタアンプ４、D-FF５、クロック抽出回路６から構成されている）において、ジッタ検出回路７はリミッタアンプ４において、"1" 又は"0" に識別された２値化等化データ信号と、クロック抽出回路６からのクロックを入力して２値化等化データ信号のジッタに対応する電圧を出力する。
【００１７】
制御回路８はジッタ検出回路７の出力を受けて、DSP (Digital Signal Processor)などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。
【００１８】
次に、光受信回路の動作について説明する。受光素子２とプリアンプ３とで電気信号に変換された光データ信号は、リミッタアンプ４のもう一方の端子に入力される識別電圧Ｖth９との比較により"1" 又は"0" の２値化等化データ信号に変換される。D-FF５は、リミッタアンプ４の出力である２値化等化データ信号を、２値化等化データ信号からクロック抽出回路６で抽出されたクロックのタイミングで読み込むことによりジッタのないデータ信号を再生する。
【００１９】
このリミッタアンプ４により２値化等化データ信号は振幅方向の雑音は除去されるものの、データの立ち上がり部や立下り部に重畳された雑音がジッタとして現れる。
【００２０】
そこで、受信信号を２値変換して得られる２値化等化データ信号のジッタ量（時間軸方向の幅）を測定し、ジッタ量が最小になるように、光受信回路の受信感度を決定する受信感度制御パラメータ（識別位置や受光素子の増倍率等）を制御する。
【００２１】
リミッタアンプ４から出力される２値化等化データ信号と、クロック抽出回路６で抽出されたクロックとはジッタ検出回路７に入力され、ジッタ検出回路７から２値化等化データ信号のジッタ量に対応する電圧が出力される。制御回路８はジッタ検出回路７の出力を受けて、DSP などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。
【００２２】
次に、リミッタアンプ４に入力されるデータ信号に重畳される雑音について説明する。図２はリミッタアンプ４に入力されるデータ信号の雑音と識別電圧Ｖｔｈとの関係を示す図である。同図（Ａ）はリミッタアンプ４に入力されるデータ信号Ｓ１と、このデータ信号Ｓ１に重畳される雑音Ｓ２との関係を示す図で、横軸は時間（秒）を、縦軸はレベル（Ｖ）を夫々示している。又、同図（Ｂ）は同図（Ａ）に示す信号を識別電圧Ｖｔｈで２値化した２値化等化データ信号のジッタ量と、識別電圧Ｖｔｈとの関係を示す図で、横軸はジッタ量を、縦軸は識別電圧Ｖｔｈ（Ｖ）を夫々示している。
【００２３】
同図（Ａ）を参照すると、破線で示すデータ信号Ｓ１のレベルが高い部分がデータ“１”を表し、レベルが低い部分がデータ“０”を表している。雑音Ｓ２はデータ信号Ｓ１に重畳される雑音で、斜線の部分の振幅を有する。
【００２４】
同図（Ａ）に示すように、データ信号Ｓ１に重畳される雑音Ｓ２は、一例として光アンプを含む系ではASE 雑音等の影響により、“０”に重畳される雑音よりも“１”に重畳される雑音の方が大きく、また、データの立ち上がり時間と立ち下り時間が有限であるので、“０”近傍におけるデータの立ち上がり及び立下りは裾を引いている。リミッタアンプ４に入力されるデータ信号Ｓ１に重畳される雑音Ｓ２は、リミッタアンプ４の出力である２値化等化データ信号の立ち上がり及び立ち下り部分においてはジッタとして現れ、アイ開口部Ｈの中間付近で識別するのがもっともジッタ量が少なくなる。同図（Ｂ）は識別電圧Ｖｔｈが“２”の時にジッタ量が最小となることを示している。
【００２５】
このように、雑音Ｓ２が重畳されたデータ信号Ｓ１の”１”又は”０”を識別するための識別電圧Ｖth９は、アイ開口部の中間に設定するのが最適であるため、ジッタ検出回路７の出力が最小になるようにリミッタアンプ４の識別電圧Ｖth９を制御すればよい。
【００２６】
次に、ジッタ検出回路７の構成について説明する。図３はジッタ検出回路７の一例の構成図である。同図を参照すると、ジッタ検出回路７は遅延回路１１と、D-FF１２と、平均値検出回路１３とを含んで構成される。遅延回路１１はクロック抽出回路６からのクロックを９０度遅延させる。この９０度遅延されたクロックを以後“ＣＬＫ９０”と表示する。D-FF１２は２値化等化データ信号の変化点で遅延回路１１の出力（ＣＬＫ９０）を読み込む。平均値検出回路１３はD-FF１２の出力の平均値を検出する。
【００２７】
次に、ジッタ検出回路７の動作について説明する。図４はジッタ検出回路７の動作を示すタイミングチャート、図５は同動作を示す波形図である。図４を参照すると、同図（Ａ）に２値化等化データ信号Ｓ１が、同図（Ｂ）にクロック抽出回路６で抽出されたクロック（ＣＬＫ）が、同図（Ｃ）にＣＬＫ９０が、同図（Ｄ）にD-FF１２の出力が夫々表示されている。
【００２８】
同図（Ａ）は２値化等化データ信号Ｓ１の立ち上がり部及び立ち下がり部に重畳された雑音がジッタとして現れている様子を示している。同図（Ｂ）はクロックＣＬＫの立ち下がり時に２値化等化データ信号Ｓ１が立ち上がりもしくは立ち下がることを示している。一般にD-FFのクロック入力と２値化等化データ信号との位相関係はこのようになる。同図（Ｃ）はＣＬＫ９０はクロックＣＬＫよりも位相が９０度遅延したクロックであることを示している。同図（Ｄ）は上述したようにD-FF１２の出力である。
【００２９】
ここで注目すべき点は、ＣＬＫ９０をクロックＣＬＫよりも位相を９０度遅延させたことにより、２値化等化データ信号Ｓ１の立ち上がり及び立ち下がり時点（時間軸Ｔ上）がＣＬＫ９０の“１”レベルの中間（時間軸Ｔ上）に来ることである。
【００３０】
同図（Ａ）を参照して、２値化等化データ信号Ｓ１のジッタの幅が比較的狭い場合（ジッタ：小）を考える。この場合、ジッタの幅はＣＬＫ９０のパルス幅Ｗ１以下であるとする。この場合、D-FF１２において２値化等化データ信号Ｓ１のジッタのどの位置でＣＬＫ９０をサンプリングしてもD-FF１２の出力は“１”レベル一定である。
【００３１】
一方、２値化等化データ信号Ｓ１のジッタの幅が比較的広い場合（ジッタ：大）を考えると（同図（Ａ）参照）、この場合はジッタの幅はＣＬＫ９０のパルス幅Ｗ１より大きいため、そのパルス幅Ｗ１を超えた部分でＣＬＫ９０を読み込むとD-FF１２の出力は“０”レベルとなる。即ち、ジッタの幅が広くなるにつれてD-FF１２の出力が“０”となる確率が高くなる。従って、このD-FF１２の出力を監視することにより２値化等化データ信号Ｓ１のジッタ量を検出することが可能となる。
【００３２】
図５はジッタ検出回路７において２値化等化データ信号Ｓ１の立ち上がりエッジの確率分布とD-FF１２の出力の関係を示した図である。即ち、同図を参照すると、ジッタが小さく、２値化等化データ信号Ｓ１の立上がりエッジの確率分布がＣＬＫ９０の“１”レベルの幅以内に納まる場合は、D-FF１２の出力は“１”一定であり、平均値検出回路１３の出力も“１”レベル一定となる。
【００３３】
一方、ジッタが中もしくは大の場合は２値化等化データ信号Ｓ１の立上がりエッジの確率分布がＣＬＫ９０の“１”レベルの幅からはみ出ることになる。そして、そのはみ出た分についてはD-FF１２の出力が“０”レベルとなる。このように、ジッタの幅が広くなるにつれてD-FF１２の出力が“０”となる確率が高くなるため、その平均値は低くなり、平均値検出回路１３の出力が低下する。即ち、平均値検出回路１３の出力がジッタ量に対応することになる。
【００３４】
なお、本実施形態ではＣＬＫ９０をクロックＣＬＫよりも位相を９０度遅延させたが、位相遅延は９０度に限定されるものではない。ＣＬＫ９０の位相遅延を９０度未満あるいは９０度を超えるように設定した方がジッタ検出の感度を向上させ得る場合が存在するからである。又、同様にＣＬＫ９０のデュ−ティを変えることで、ジッタ検出感度を調整することもできる。
【００３５】
図６はジッタ検出回路７の一変形例の構成図である。なお、同図において図３と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、ジッタ検出回路７の一変形例は平均値検出回路１３の後段に、特性変換回路１４を接続したものである。このような構成により、ジッタ量と平均値検出回路１３との出力の関係を制御回路８において制御しやすい関係に変換してもよい。例えば、非線形／線形変換回路を用いて線形にすることが考えられる。
【００３６】
次に、図７及び図８を参照しながら制御回路８の動作について説明する。図７は制御回路８の制御アルゴリズムの一例を示す図、図８はその制御アルゴリズムの動作の説明図である。制御回路８は２値化等化データ信号Ｓ１のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。制御方法の一例として、DSP などを用いて次のようなアルゴリズムで制御すればよい。
【００３７】
いま、識別電圧Ｖth９の各電圧Ｖn(n=0,1,2 …) に対するジッタ量が、ジッタ検出回路７の各出力( 以下ジッタ量) Ｊn n=0,1,2…) に対応するものとする。
【００３８】
初期値設定で識別電圧Ｖの初期値Ｖ０（Ｖａ）と１ステップ毎の増加量ΔＶを決める（図７のＳ１）。次に、識別電圧Ｖ０（Ｖａ）におけるジッタ量の初期値Ｊ０（Ｊａ）（図８のＪ０（Ｊａ））を測定する（図７のＳ２）。次に、ＶをΔＶだけ増加（図８のＶ２（Ｖｂ））させて（図７のＳ３）、ジッタ量Ｊ１（Ｊｂ）を測定する（図７のＳ４）。Ｊ０（Ｊａ）とＪ１（Ｊｂ）を比較すると、Ｊ１（Ｊｂ）のジッタ量の方が少ないので（図７のＳ５にてｙｅｓ）、Ｖ２（Ｖｃ）＝Ｖ１＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ２（Ｊｃ）を測定する（図７のＳ４）。Ｊ１（Ｊｂ）とＪ２（Ｊｃ）を比較するとＪ２（Ｊｃ）の方がジッタ量が少ないので（図７のＳ５にてｙｅｓ）、Ｖ３（Ｖｄ）＝Ｖ２＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ３（Ｊｄ）を測定する（図７のＳ４）。
【００３９】
Ｊ２（Ｊｃ）とＪ３（Ｊｄ）を比較するとＪ３（Ｊｄ）のジッタ量の方が少ないので（図７のＳ５にてｙｅｓ）、さらにＶ４（Ｖｅ）＝Ｖ３＋ΔＶとしてジッタ量Ｊ４（Ｊｅ）を測定する（図７のＳ４）。今度はジッタ量Ｊ４（Ｊｅ）はジッタ量Ｊ３（Ｊｄ）より大きくなった（図７のＳ５にてｎｏ）。このことは、最適位置よりも遠のいたことを意味する。このような場合は、図７のフローチャートの右側の過程に移り、ΔＶの増減の向きを逆転させる。すなわち、Ｖ５＝Ｖ４（Ｖｅ）−ΔＶ（すなわち、Ｖｄにもどる）にして（図７のＳ６）、ジッタ量Ｊ５（Ｊｄ）を計測して（図７のＳ７）、Ｊ４（Ｊｅ）と比較する（図７のＳ８）。Ｊ５（Ｊｄ）とＪ４（Ｊｅ）ではＪ５（Ｊｄ）の方が小さいので（図７のＳ８にてｙｅｓ）、Ｖ６＝Ｖ３（Ｖｄ）−ΔＶ（すなわち、Ｖｃにもどる）として（図７のＳ６）、ジッタ量Ｊ６（Ｊｃ）を測定する（図７のＳ７）。Ｊ６（Ｊｃ）とＪ５（Ｊｄ）ではＪ６（Ｊｃ）の方が大きいので（図７のＳ８にてｎｏ）、再びΔＶの増減の向きを逆転させ、すなわち図５のフローチャートの左側の過程に移り、Ｖ７（Ｖｄ）＝Ｖ６（Ｖｃ）＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ７（Ｊｄ）を測定する（図７のＳ４）。
【００４０】
この結果、Ｖａ→Ｖｂ→Ｖｃ→Ｖｄ（最適位置）→Ｖｅ→Ｖｄ（最適位置）→Ｖｃ→Ｖｄ（最適位置）→Ｖｅ→…を繰り返し、常にＶの最適位置近傍Ｖｄに制御される。もちろんＶの初期値をＶの大きい値Ｖｇからジッタ量が減少（改善）するごとにΔＶづつ減少させ、エラーが増加（悪化）すれば増減の向きを反転させてΔＶだけ識別電圧Ｖを増加させる制御を行ってもよく、Ｖのどの値からスタートさせても同じ結果になる。
【００４１】
次に、第２の実施の形態について説明する。図９は第２の実施の形態の構成図である。なお、同図において図１と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、第２の実施の形態の構成が第１の実施の形態（図１参照）と異なる点は、制御回路８が識別電圧Ｖth９とともにバイアス回路１をも制御するように構成した点である。
【００４２】
第２の実施の形態は受光素子２にAPD など増倍作用を持つ受光素子を用いる場合で、受光素子２の増倍率が最適になるように制御する実施例である。APD など増倍作用を持つ受光素子は、S/N が最適となる増倍率が存在し、バイアス回路１が与える逆バイアス電圧を変えることで増倍率を制御することができる。
【００４３】
従って、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、バイアス回路１を介して逆バイアス電圧を制御することにより受光素子の増倍率を最適値に制御することができる。なお、本実施形態では、識別電圧Ｖth９の制御と併用した場合について述べたが、バイアス回路１のみを制御するように構成することも可能である。
【００４４】
次に、第３の実施の形態について説明する。図１０は第３の実施の形態の構成図である。なお、同図において図９と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、第３の実施の形態の構成が第２の実施の形態（図９参照）と異なる点は、制御回路８が識別電圧Ｖth９及びバイアス回路１とともに新規に設けた分散制御回路１０をも制御するように構成した点である。同図を参照すると、分散制御回路１０が受光素子２の前段に設けられている。即ち、入力光信号は分散制御回路１０を介して受光素子２へ入力される。
【００４５】
第３の実施の形態は光ファイバの分散による波形劣化を補償するよう分散制御回路１０の分散量を制御する実施例である。本実施形態の場合も、識別電圧Ｖth９の制御と、バイアス回路１の制御と、分散制御回路１０の制御とを併用した場合について述べたが、分散制御回路１０のみ、又は、分散制御回路１０と識別電圧Ｖth９、又は、分散制御回路１０とバイアス回路１を制御するように構成することも可能である。
【００４６】
次に、第４の実施の形態について説明する。図１１は第４の実施の形態の構成図である。第４の実施の形態は本発明による光受信回路を含む光受信装置と、光送信装置と、これら両装置を接続する伝送路とから構成される通信システムに関するものである。同図を参照すると、通信システムは光送信装置２１と、光受信装置２２と、光送信装置２１と光受信装置２２とを接続する伝送路２３とから構成される。
【００４７】
そして、光受信装置２２には、図１、図３、図６、図９及び図１０に示す光受信回路のいずれかが含まれている。この通信システムによれば、第１〜第３の実施の形態と同様に、光受信装置２２において受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能である。
【００４８】
次に、第５の実施の形態について説明する。図１２は第５の実施の形態の構成図である。なお、同図において図１０と同様の構成部分には同一番号を付し、その説明を省略する。第５の実施の形態が第３の実施の形態（図１０参照）と異なる点は、光送信装置２１が送信側において波形を整形するプリエンファシス部３１を有する場合、受信波形が最適になるようにプリエンファシス部３１を制御するように構成した点である。もちろん、この場合も識別電圧Ｖth９の制御と、バイアス回路１の制御と、分散制御回路１０の制御のうちの１つ又は複数と組み合わせて制御してもよい。
【００４９】
第５の実施の形態では光受信装置２２における受信信号（２値化等化データ信号）のジッタ量が最小になるように光送信装置２１のプリエンファシス部３１のプリエンファシス量を制御装置８が制御する。
【００５０】
【発明の効果】
本発明によれば、受信信号を２値変換して得られる２値化等化データ信号から検出したジッタ量に基づき受信感度制御パラメータを制御するため、光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能となる。
【００５１】
具体的に説明すると、各受信レベルにおいて、光受信回路の受信感度制御パラメータが最適位置に制御されるので受信感度を改善し、伝送距離を伸ばすことができる。又、受信感度制御パラメータが最適位置からずれることによって生じるエラーレート特性の曲がり（フロア）を防ぐことができる。このフロアはダイナミックレンジを狭め、最悪の場合エラーフリーとなる領域が無くなる。又、人手に頼っていた光受信回路の精密な調整を自動化できる。又、調整工数を従来よりも削減することができる。又、光受信環境（受信レベル変動、温度変動等、電源変動等）の変動に追従して受信感度制御パラメータを最適位置に保つことができる。さらに、大規模なロジック回路を用いていないので比較的簡単に実現できる。このため光受信回路のCDR(clock and data recovery circuit)を構成するLSI の中に一体実装することができる。また、高速（例えばＧｂ／ｓ以上の信号速度）で動作する回路に用いる場合に有利である。
【図面の簡単な説明】
【図１】本発明に係る光受信回路の第１の実施の形態の構成図である。
【図２】リミッタアンプ４に入力されるデータ信号の雑音と識別電圧Ｖｔｈで識別した２値化等化データ信号のジッタ量との関係を示す図である。
【図３】ジッタ検出回路７の一例の構成図である。
【図４】ジッタ検出回路７の動作を示すタイミングチャートである。
【図５】同動作を示す波形図である。
【図６】ジッタ検出回路７の一変形例の構成図である。
【図７】制御回路８の制御アルゴリズムの一例を示す図である。
【図８】その制御アルゴリズムの動作の説明図である。
【図９】第２の実施の形態の構成図である。
【図１０】第３の実施の形態の構成図である。
【図１１】第４の実施の形態の構成図である。
【図１２】第５の実施の形態の構成図である。
【図１３】従来の光受信回路の一例の構成図である。
【図１４】受信電力とビットエラーレ−トとジッタとの相関関係の一例を示す図である。
【符号の説明】
１ バイアス回路
２ 受光素子
３ プリアンプ
４ リミッタアンプ
５，１２ D-FF
６ クロック抽出回路
７ ジッタ検出回路
８ 制御回路
１０ 分散制御回路
１１ 遅延回路
１３ 平均値検出回路
１４ 特性変換回路
２１ 光送信装置
２２ 光受信装置
３１ プリエンファシス部
【発明の属する技術分野】
本発明は受信回路に関し、特に受信感度最適化のための受信回路に関する。
【０００２】
【従来の技術】
一般に、光受信回路の受信感度を決定する受信感度制御パラメータは光受信レベル毎に最適値が存在する。この受信感度制御パラメータは、受信回路自体の受信感度向上のパラメータとして受信信号の識別レベル（識別電圧）、識別位相、増倍作用をもつ受光素子(APD:Avalanche Photo Diode) の増倍率、リミッタアンプなどの増幅回路の周波数特性等があり、伝送路の信号波形劣化補償手段（受信回路に入力する光受信波形の最適化）のパラメータとして分散補償器、送信端でのプリエンファシス回路等がある。
【０００３】
従来は便宜的にこれらの受信感度制御パラメータを、ある一点において最適になるように調整して運用していた。図１３は従来の光受信回路の一例の構成図である。同図を参照すると、従来の光受信回路の一例は受光素子１０１と、プリアンプ１０２と、リミッタアンプ１０３と、Ｄ−ＦＦ（Ｄフリップフロップ）１０４と、クロック抽出回路（ＰＬＬ回路）１０５とから構成されていた。
【０００４】
そして、受光素子１０１からの受信信号はプリアンプ１０２で増幅された後、リミッタアンプ１０３に入力される。次に、リミッタアンプ１０３にてその信号レベルが一定の識別電圧Ｖth１０６と比較され、“０”か“１”かの判別がなされる。次に、クロック抽出回路１０５にてその判別結果である２値化等化データ信号からクロックが抽出される。次に、Ｄ−ＦＦ１０４にその２値化等化データ信号とクロックが入力され、出力データが得られる。
【０００５】
このように、識別電圧Ｖth１０６が一定であっても、S/N （信号対雑音比）劣化要因がほぼ伝送路の損失だけであったため、実用上十分であった。
【０００６】
しかしながら、昨今の、光アンプやＷＤＭ（波長多重伝送）を含む高速、長距離伝送においては、従来の光伝送系に比べて、光受信信号のS/N を劣化させる要因が増えたため、例えば、光ファイバアンプが発生するASE （amplified spontaneous emission）雑音、光ファイバの分散や非線形効果による波形劣化、波長多重伝送における隣接チャネルからのクロストーク等、受信感度制御パラメータの最適位置からのずれに対する許容度が低くなってきている。
【０００７】
【発明が解決しようとする課題】
このような高速、長距離伝送系においては、上記のような受信感度制御パラメータを固定的に与える方法では必要な受信感度が確保できず、このため伝送距離が制限されるなどの欠点があった。また、受信感度制御パラメータが最適位置からずれることによってエラーレート特性の曲がり（フロア）が生じることもあった。このフロアはダイナミックレンジを狭め、最悪の場合エラーフリーとなる領域が無くなることがある。
【０００８】
ところで、受信感度に関係するものとして受信信号を２値変換して得られる２値化等化データ信号のジッタ(jitter)がある。以下、受信感度を示すビットエラーレ−ト(Bit Error Rate :BER) とジッタとの相関について図１４を参照しながら簡単に説明する。図１４は受信電力(Input Power) とビットエラーレ−トとジッタとの相関関係の一例を示す図である。同図は横軸が受信電力を、上方向縦軸がビットエラーレ−トを、下方向縦軸がジッタ量を夫々示している。同図に示すように、受信電力が減少するとそれに伴いビットエラーレ−トが大きくなり、ジッタ量も増加する。従って、ビットエラーレ−トが大きくなるとジッタ量が増加することになる。一方、受信電力が増加するとそれに伴いビットエラーレ−トが小さくなり、ジッタ量も減少する。従って、ビットエラーレ−トが小さくなるとジッタ量も減少する。このように、ビットエラーレ−トとジッタ量は一意に対応するため、ジッタ量を測定することで受信感度を測定することが可能となる。
【０００９】
そこで本発明の目的は、受信信号品質を表すパラメータとして受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能な受信回路を提供することにある。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明による受信回路は、受信信号を２値変換して得られる２値化等化データ信号から検出したジッタ量に基づき光受信回路の受信感度を決定する受信感度制御パラメータの任意の１つ又は複数を制御する制御手段を含み、前記受信感度制御パラメータは受信信号の２値識別の基準となる識別電圧又は識別位相であり、かつ前記受信信号の雑音と前記識別電圧との特性におけるアイ開口部の中間と前記２値化等化データ信号から検出したジッタ量の最小値とが一致することを特徴とする。
【００１３】
本発明によれば、上記構成により受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。まず、第１の実施の形態について説明する。図１は本発明に係る光受信回路の第１の実施の形態の構成図である。同図を参照すると、本発明に係る光受信回路は、バイアス回路１と、受光素子２と、プリアンプ３と、リミッタアンプ４と、Ｄ−ＦＦ（Ｄフリップフロップ）５と、クロック抽出回路（ＰＬＬ回路）６と、ジッタ検出回路７と、制御回路８とを含んで構成される。
【００１５】
バイアス回路１は受光素子２に所定のバイアス電圧を供給する。受光素子２は受信した光信号を電気信号に変換する。プリアンプ３は受光素子２からの電気信号を増幅する。リミッタアンプ４は識別電圧Ｖth９を用いてプリアンプ３からの電気信号を２値識別する。Ｄ−ＦＦ５以下については後述する。
【００１６】
受光素子２で電気信号に変換されたデータ信号からクロックを抽出して識別再生する光受信回路（本実施形態では、バイアス回路１、プリアンプ３、リミッタアンプ４、D-FF５、クロック抽出回路６から構成されている）において、ジッタ検出回路７はリミッタアンプ４において、"1" 又は"0" に識別された２値化等化データ信号と、クロック抽出回路６からのクロックを入力して２値化等化データ信号のジッタに対応する電圧を出力する。
【００１７】
制御回路８はジッタ検出回路７の出力を受けて、DSP (Digital Signal Processor)などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。
【００１８】
次に、光受信回路の動作について説明する。受光素子２とプリアンプ３とで電気信号に変換された光データ信号は、リミッタアンプ４のもう一方の端子に入力される識別電圧Ｖth９との比較により"1" 又は"0" の２値化等化データ信号に変換される。D-FF５は、リミッタアンプ４の出力である２値化等化データ信号を、２値化等化データ信号からクロック抽出回路６で抽出されたクロックのタイミングで読み込むことによりジッタのないデータ信号を再生する。
【００１９】
このリミッタアンプ４により２値化等化データ信号は振幅方向の雑音は除去されるものの、データの立ち上がり部や立下り部に重畳された雑音がジッタとして現れる。
【００２０】
そこで、受信信号を２値変換して得られる２値化等化データ信号のジッタ量（時間軸方向の幅）を測定し、ジッタ量が最小になるように、光受信回路の受信感度を決定する受信感度制御パラメータ（識別位置や受光素子の増倍率等）を制御する。
【００２１】
リミッタアンプ４から出力される２値化等化データ信号と、クロック抽出回路６で抽出されたクロックとはジッタ検出回路７に入力され、ジッタ検出回路７から２値化等化データ信号のジッタ量に対応する電圧が出力される。制御回路８はジッタ検出回路７の出力を受けて、DSP などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。
【００２２】
次に、リミッタアンプ４に入力されるデータ信号に重畳される雑音について説明する。図２はリミッタアンプ４に入力されるデータ信号の雑音と識別電圧Ｖｔｈとの関係を示す図である。同図（Ａ）はリミッタアンプ４に入力されるデータ信号Ｓ１と、このデータ信号Ｓ１に重畳される雑音Ｓ２との関係を示す図で、横軸は時間（秒）を、縦軸はレベル（Ｖ）を夫々示している。又、同図（Ｂ）は同図（Ａ）に示す信号を識別電圧Ｖｔｈで２値化した２値化等化データ信号のジッタ量と、識別電圧Ｖｔｈとの関係を示す図で、横軸はジッタ量を、縦軸は識別電圧Ｖｔｈ（Ｖ）を夫々示している。
【００２３】
同図（Ａ）を参照すると、破線で示すデータ信号Ｓ１のレベルが高い部分がデータ“１”を表し、レベルが低い部分がデータ“０”を表している。雑音Ｓ２はデータ信号Ｓ１に重畳される雑音で、斜線の部分の振幅を有する。
【００２４】
同図（Ａ）に示すように、データ信号Ｓ１に重畳される雑音Ｓ２は、一例として光アンプを含む系ではASE 雑音等の影響により、“０”に重畳される雑音よりも“１”に重畳される雑音の方が大きく、また、データの立ち上がり時間と立ち下り時間が有限であるので、“０”近傍におけるデータの立ち上がり及び立下りは裾を引いている。リミッタアンプ４に入力されるデータ信号Ｓ１に重畳される雑音Ｓ２は、リミッタアンプ４の出力である２値化等化データ信号の立ち上がり及び立ち下り部分においてはジッタとして現れ、アイ開口部Ｈの中間付近で識別するのがもっともジッタ量が少なくなる。同図（Ｂ）は識別電圧Ｖｔｈが“２”の時にジッタ量が最小となることを示している。
【００２５】
このように、雑音Ｓ２が重畳されたデータ信号Ｓ１の”１”又は”０”を識別するための識別電圧Ｖth９は、アイ開口部の中間に設定するのが最適であるため、ジッタ検出回路７の出力が最小になるようにリミッタアンプ４の識別電圧Ｖth９を制御すればよい。
【００２６】
次に、ジッタ検出回路７の構成について説明する。図３はジッタ検出回路７の一例の構成図である。同図を参照すると、ジッタ検出回路７は遅延回路１１と、D-FF１２と、平均値検出回路１３とを含んで構成される。遅延回路１１はクロック抽出回路６からのクロックを９０度遅延させる。この９０度遅延されたクロックを以後“ＣＬＫ９０”と表示する。D-FF１２は２値化等化データ信号の変化点で遅延回路１１の出力（ＣＬＫ９０）を読み込む。平均値検出回路１３はD-FF１２の出力の平均値を検出する。
【００２７】
次に、ジッタ検出回路７の動作について説明する。図４はジッタ検出回路７の動作を示すタイミングチャート、図５は同動作を示す波形図である。図４を参照すると、同図（Ａ）に２値化等化データ信号Ｓ１が、同図（Ｂ）にクロック抽出回路６で抽出されたクロック（ＣＬＫ）が、同図（Ｃ）にＣＬＫ９０が、同図（Ｄ）にD-FF１２の出力が夫々表示されている。
【００２８】
同図（Ａ）は２値化等化データ信号Ｓ１の立ち上がり部及び立ち下がり部に重畳された雑音がジッタとして現れている様子を示している。同図（Ｂ）はクロックＣＬＫの立ち下がり時に２値化等化データ信号Ｓ１が立ち上がりもしくは立ち下がることを示している。一般にD-FFのクロック入力と２値化等化データ信号との位相関係はこのようになる。同図（Ｃ）はＣＬＫ９０はクロックＣＬＫよりも位相が９０度遅延したクロックであることを示している。同図（Ｄ）は上述したようにD-FF１２の出力である。
【００２９】
ここで注目すべき点は、ＣＬＫ９０をクロックＣＬＫよりも位相を９０度遅延させたことにより、２値化等化データ信号Ｓ１の立ち上がり及び立ち下がり時点（時間軸Ｔ上）がＣＬＫ９０の“１”レベルの中間（時間軸Ｔ上）に来ることである。
【００３０】
同図（Ａ）を参照して、２値化等化データ信号Ｓ１のジッタの幅が比較的狭い場合（ジッタ：小）を考える。この場合、ジッタの幅はＣＬＫ９０のパルス幅Ｗ１以下であるとする。この場合、D-FF１２において２値化等化データ信号Ｓ１のジッタのどの位置でＣＬＫ９０をサンプリングしてもD-FF１２の出力は“１”レベル一定である。
【００３１】
一方、２値化等化データ信号Ｓ１のジッタの幅が比較的広い場合（ジッタ：大）を考えると（同図（Ａ）参照）、この場合はジッタの幅はＣＬＫ９０のパルス幅Ｗ１より大きいため、そのパルス幅Ｗ１を超えた部分でＣＬＫ９０を読み込むとD-FF１２の出力は“０”レベルとなる。即ち、ジッタの幅が広くなるにつれてD-FF１２の出力が“０”となる確率が高くなる。従って、このD-FF１２の出力を監視することにより２値化等化データ信号Ｓ１のジッタ量を検出することが可能となる。
【００３２】
図５はジッタ検出回路７において２値化等化データ信号Ｓ１の立ち上がりエッジの確率分布とD-FF１２の出力の関係を示した図である。即ち、同図を参照すると、ジッタが小さく、２値化等化データ信号Ｓ１の立上がりエッジの確率分布がＣＬＫ９０の“１”レベルの幅以内に納まる場合は、D-FF１２の出力は“１”一定であり、平均値検出回路１３の出力も“１”レベル一定となる。
【００３３】
一方、ジッタが中もしくは大の場合は２値化等化データ信号Ｓ１の立上がりエッジの確率分布がＣＬＫ９０の“１”レベルの幅からはみ出ることになる。そして、そのはみ出た分についてはD-FF１２の出力が“０”レベルとなる。このように、ジッタの幅が広くなるにつれてD-FF１２の出力が“０”となる確率が高くなるため、その平均値は低くなり、平均値検出回路１３の出力が低下する。即ち、平均値検出回路１３の出力がジッタ量に対応することになる。
【００３４】
なお、本実施形態ではＣＬＫ９０をクロックＣＬＫよりも位相を９０度遅延させたが、位相遅延は９０度に限定されるものではない。ＣＬＫ９０の位相遅延を９０度未満あるいは９０度を超えるように設定した方がジッタ検出の感度を向上させ得る場合が存在するからである。又、同様にＣＬＫ９０のデュ−ティを変えることで、ジッタ検出感度を調整することもできる。
【００３５】
図６はジッタ検出回路７の一変形例の構成図である。なお、同図において図３と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、ジッタ検出回路７の一変形例は平均値検出回路１３の後段に、特性変換回路１４を接続したものである。このような構成により、ジッタ量と平均値検出回路１３との出力の関係を制御回路８において制御しやすい関係に変換してもよい。例えば、非線形／線形変換回路を用いて線形にすることが考えられる。
【００３６】
次に、図７及び図８を参照しながら制御回路８の動作について説明する。図７は制御回路８の制御アルゴリズムの一例を示す図、図８はその制御アルゴリズムの動作の説明図である。制御回路８は２値化等化データ信号Ｓ１のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。制御方法の一例として、DSP などを用いて次のようなアルゴリズムで制御すればよい。
【００３７】
いま、識別電圧Ｖth９の各電圧Ｖn(n=0,1,2 …) に対するジッタ量が、ジッタ検出回路７の各出力( 以下ジッタ量) Ｊn n=0,1,2…) に対応するものとする。
【００３８】
初期値設定で識別電圧Ｖの初期値Ｖ０（Ｖａ）と１ステップ毎の増加量ΔＶを決める（図７のＳ１）。次に、識別電圧Ｖ０（Ｖａ）におけるジッタ量の初期値Ｊ０（Ｊａ）（図８のＪ０（Ｊａ））を測定する（図７のＳ２）。次に、ＶをΔＶだけ増加（図８のＶ２（Ｖｂ））させて（図７のＳ３）、ジッタ量Ｊ１（Ｊｂ）を測定する（図７のＳ４）。Ｊ０（Ｊａ）とＪ１（Ｊｂ）を比較すると、Ｊ１（Ｊｂ）のジッタ量の方が少ないので（図７のＳ５にてｙｅｓ）、Ｖ２（Ｖｃ）＝Ｖ１＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ２（Ｊｃ）を測定する（図７のＳ４）。Ｊ１（Ｊｂ）とＪ２（Ｊｃ）を比較するとＪ２（Ｊｃ）の方がジッタ量が少ないので（図７のＳ５にてｙｅｓ）、Ｖ３（Ｖｄ）＝Ｖ２＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ３（Ｊｄ）を測定する（図７のＳ４）。
【００３９】
Ｊ２（Ｊｃ）とＪ３（Ｊｄ）を比較するとＪ３（Ｊｄ）のジッタ量の方が少ないので（図７のＳ５にてｙｅｓ）、さらにＶ４（Ｖｅ）＝Ｖ３＋ΔＶとしてジッタ量Ｊ４（Ｊｅ）を測定する（図７のＳ４）。今度はジッタ量Ｊ４（Ｊｅ）はジッタ量Ｊ３（Ｊｄ）より大きくなった（図７のＳ５にてｎｏ）。このことは、最適位置よりも遠のいたことを意味する。このような場合は、図７のフローチャートの右側の過程に移り、ΔＶの増減の向きを逆転させる。すなわち、Ｖ５＝Ｖ４（Ｖｅ）−ΔＶ（すなわち、Ｖｄにもどる）にして（図７のＳ６）、ジッタ量Ｊ５（Ｊｄ）を計測して（図７のＳ７）、Ｊ４（Ｊｅ）と比較する（図７のＳ８）。Ｊ５（Ｊｄ）とＪ４（Ｊｅ）ではＪ５（Ｊｄ）の方が小さいので（図７のＳ８にてｙｅｓ）、Ｖ６＝Ｖ３（Ｖｄ）−ΔＶ（すなわち、Ｖｃにもどる）として（図７のＳ６）、ジッタ量Ｊ６（Ｊｃ）を測定する（図７のＳ７）。Ｊ６（Ｊｃ）とＪ５（Ｊｄ）ではＪ６（Ｊｃ）の方が大きいので（図７のＳ８にてｎｏ）、再びΔＶの増減の向きを逆転させ、すなわち図５のフローチャートの左側の過程に移り、Ｖ７（Ｖｄ）＝Ｖ６（Ｖｃ）＋ΔＶとして（図７のＳ３）、ジッタ量Ｊ７（Ｊｄ）を測定する（図７のＳ４）。
【００４０】
この結果、Ｖａ→Ｖｂ→Ｖｃ→Ｖｄ（最適位置）→Ｖｅ→Ｖｄ（最適位置）→Ｖｃ→Ｖｄ（最適位置）→Ｖｅ→…を繰り返し、常にＶの最適位置近傍Ｖｄに制御される。もちろんＶの初期値をＶの大きい値Ｖｇからジッタ量が減少（改善）するごとにΔＶづつ減少させ、エラーが増加（悪化）すれば増減の向きを反転させてΔＶだけ識別電圧Ｖを増加させる制御を行ってもよく、Ｖのどの値からスタートさせても同じ結果になる。
【００４１】
次に、第２の実施の形態について説明する。図９は第２の実施の形態の構成図である。なお、同図において図１と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、第２の実施の形態の構成が第１の実施の形態（図１参照）と異なる点は、制御回路８が識別電圧Ｖth９とともにバイアス回路１をも制御するように構成した点である。
【００４２】
第２の実施の形態は受光素子２にAPD など増倍作用を持つ受光素子を用いる場合で、受光素子２の増倍率が最適になるように制御する実施例である。APD など増倍作用を持つ受光素子は、S/N が最適となる増倍率が存在し、バイアス回路１が与える逆バイアス電圧を変えることで増倍率を制御することができる。
【００４３】
従って、２値化等化データ信号のジッタ量（本実施形態では、ジッタ検出回路７の出力）が最小になるように、バイアス回路１を介して逆バイアス電圧を制御することにより受光素子の増倍率を最適値に制御することができる。なお、本実施形態では、識別電圧Ｖth９の制御と併用した場合について述べたが、バイアス回路１のみを制御するように構成することも可能である。
【００４４】
次に、第３の実施の形態について説明する。図１０は第３の実施の形態の構成図である。なお、同図において図９と同様の構成部分には同一番号を付し、その説明を省略する。同図を参照すると、第３の実施の形態の構成が第２の実施の形態（図９参照）と異なる点は、制御回路８が識別電圧Ｖth９及びバイアス回路１とともに新規に設けた分散制御回路１０をも制御するように構成した点である。同図を参照すると、分散制御回路１０が受光素子２の前段に設けられている。即ち、入力光信号は分散制御回路１０を介して受光素子２へ入力される。
【００４５】
第３の実施の形態は光ファイバの分散による波形劣化を補償するよう分散制御回路１０の分散量を制御する実施例である。本実施形態の場合も、識別電圧Ｖth９の制御と、バイアス回路１の制御と、分散制御回路１０の制御とを併用した場合について述べたが、分散制御回路１０のみ、又は、分散制御回路１０と識別電圧Ｖth９、又は、分散制御回路１０とバイアス回路１を制御するように構成することも可能である。
【００４６】
次に、第４の実施の形態について説明する。図１１は第４の実施の形態の構成図である。第４の実施の形態は本発明による光受信回路を含む光受信装置と、光送信装置と、これら両装置を接続する伝送路とから構成される通信システムに関するものである。同図を参照すると、通信システムは光送信装置２１と、光受信装置２２と、光送信装置２１と光受信装置２２とを接続する伝送路２３とから構成される。
【００４７】
そして、光受信装置２２には、図１、図３、図６、図９及び図１０に示す光受信回路のいずれかが含まれている。この通信システムによれば、第１〜第３の実施の形態と同様に、光受信装置２２において受信信号を２値変換して得られる２値化等化データ信号のジッタ量を用いて光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能である。
【００４８】
次に、第５の実施の形態について説明する。図１２は第５の実施の形態の構成図である。なお、同図において図１０と同様の構成部分には同一番号を付し、その説明を省略する。第５の実施の形態が第３の実施の形態（図１０参照）と異なる点は、光送信装置２１が送信側において波形を整形するプリエンファシス部３１を有する場合、受信波形が最適になるようにプリエンファシス部３１を制御するように構成した点である。もちろん、この場合も識別電圧Ｖth９の制御と、バイアス回路１の制御と、分散制御回路１０の制御のうちの１つ又は複数と組み合わせて制御してもよい。
【００４９】
第５の実施の形態では光受信装置２２における受信信号（２値化等化データ信号）のジッタ量が最小になるように光送信装置２１のプリエンファシス部３１のプリエンファシス量を制御装置８が制御する。
【００５０】
【発明の効果】
本発明によれば、受信信号を２値変換して得られる２値化等化データ信号から検出したジッタ量に基づき受信感度制御パラメータを制御するため、光受信回路の受信感度を決定する受信感度制御パラメータを自動的に最適位置に追従させることが可能となる。
【００５１】
具体的に説明すると、各受信レベルにおいて、光受信回路の受信感度制御パラメータが最適位置に制御されるので受信感度を改善し、伝送距離を伸ばすことができる。又、受信感度制御パラメータが最適位置からずれることによって生じるエラーレート特性の曲がり（フロア）を防ぐことができる。このフロアはダイナミックレンジを狭め、最悪の場合エラーフリーとなる領域が無くなる。又、人手に頼っていた光受信回路の精密な調整を自動化できる。又、調整工数を従来よりも削減することができる。又、光受信環境（受信レベル変動、温度変動等、電源変動等）の変動に追従して受信感度制御パラメータを最適位置に保つことができる。さらに、大規模なロジック回路を用いていないので比較的簡単に実現できる。このため光受信回路のCDR(clock and data recovery circuit)を構成するLSI の中に一体実装することができる。また、高速（例えばＧｂ／ｓ以上の信号速度）で動作する回路に用いる場合に有利である。
【図面の簡単な説明】
【図１】本発明に係る光受信回路の第１の実施の形態の構成図である。
【図２】リミッタアンプ４に入力されるデータ信号の雑音と識別電圧Ｖｔｈで識別した２値化等化データ信号のジッタ量との関係を示す図である。
【図３】ジッタ検出回路７の一例の構成図である。
【図４】ジッタ検出回路７の動作を示すタイミングチャートである。
【図５】同動作を示す波形図である。
【図６】ジッタ検出回路７の一変形例の構成図である。
【図７】制御回路８の制御アルゴリズムの一例を示す図である。
【図８】その制御アルゴリズムの動作の説明図である。
【図９】第２の実施の形態の構成図である。
【図１０】第３の実施の形態の構成図である。
【図１１】第４の実施の形態の構成図である。
【図１２】第５の実施の形態の構成図である。
【図１３】従来の光受信回路の一例の構成図である。
【図１４】受信電力とビットエラーレ−トとジッタとの相関関係の一例を示す図である。
【符号の説明】
１ バイアス回路
２ 受光素子
３ プリアンプ
４ リミッタアンプ
５，１２ D-FF
６ クロック抽出回路
７ ジッタ検出回路
８ 制御回路
１０ 分散制御回路
１１ 遅延回路
１３ 平均値検出回路
１４ 特性変換回路
２１ 光送信装置
２２ 光受信装置
３１ プリエンファシス部
Claims (9)
- 受信信号を２値変換して得られる２値化等化データ信号から検出したジッタ量に基づき光受信回路の受信感度を決定する受信感度制御パラメータの任意の１つ又は複数を制御する制御手段を含み、
前記受信感度制御パラメータは受信信号の２値識別の基準となる識別電圧又は識別位相であり、かつ前記受信信号の雑音と前記識別電圧との特性におけるアイ開口部の中間と前記２値化等化データ信号から検出したジッタ量の最小値とが一致することを特徴とする受信回路。 - 前記制御手段は、前記２値化等化データ信号のジッタ量が最小になるように制御することを特徴とする請求項１記載の受信回路。
- 前記受信感度制御パラメータは受信した光信号を電気信号に変換する受光素子の増倍率であることを特徴とする請求項１または２記載の受信回路。
- 前記受信感度制御パラメータは受信した光信号を電気信号に変換する受光素子の前段に設けられる分散制御回路の分散補償量であることを特徴とする請求項１から３いずれかに記載の受信回路。
- 前記受信感度制御パラメータは送信装置における送信信号のプリエンファシス量であることを特徴とする請求項１から４いずれかに記載の受信回路。
- 受光素子に所定のバイアス電圧を供給するバイアス回路と、光信号を電気信号に変換する前記受光素子と、前記受光素子からの電気信号を増幅するプリアンプと、識別電圧を用いて前記プリアンプからの電気信号を２値識別するリミッタアンプと、前記リミッタアンプの出力とその出力から抽出した同期クロックとを用いてジッタを検出するジッタ検出回路と、前記ジッタ検出回路の出力が最小となるように前記リミッタアンプの識別電圧を制御する制御回路とを含むことを特徴とする受信回路。
- 前記制御回路は前記バイアス回路を制御して受光素子の増倍率も併せて制御することを特徴とする請求項６記載の受信回路。
- さらに前記受光素子の前段に分散制御回路が設けられ、前記制御回路は前記分散制御回路も併せて制御することを特徴とする請求項６または７記載の受信回路。
- 前記制御回路は前記光信号を送信する光送信装置のプリエンファシス部も併せて制御することを特徴とする請求項６から８いずれかに記載の受信回路。
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