JP4204630B1 - 走査信号線駆動回路、表示装置、およびその駆動方法 - Google Patents

Abstract

【課題】低コストで消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像を得ることのできる走査信号線駆動回路および表示装置の駆動方法を実現する。
【解決手段】本発明のゲートドライバ４は、走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号出力回路４１と、外部から入力されるスタート信号ＳＰのハイレベル期間におけるクロック信号ＣＬＫの立ち上がり回数Ｍを検知する立ち上がり回数検知回路４２と、走査信号出力回路４１による走査順を、立ち上がり回数Ｍに応じて設定する走査順設定回路４３と、次段の走査信号線駆動回路４に出力されるスタート信号ＳＰを生成するスタート信号生成回路４４とを備える。
【選択図】図９

Description

本発明は、走査信号線駆動回路、表示装置、および走査信号線の駆動方法に関し、特にインターレース駆動（飛び越し走査）を使用してドット反転の画面を実現する駆動方法に関するものである。

従来から、アクティブマトリクス型の液晶パネルが広く使われている。アクティブマトリクス型の液晶パネルは、液晶層を挟む２枚の透明基板のうちの一方の基板上に、複数のデータ信号線（以下「データ線」という）と、当該複数のデータ線に交差する複数の走査信号線とを形成し、各交差点に対応して形成される画素電極をマトリクス状に配置した構成となっている。そして、各画素電極は、それに対応する交差点を通過するデータ線にスイッチング素子としてのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を介して接続され、そのＴＦＴのゲート端子は、その交差点を通過する走査信号線に接続されている。そして、他方の透明基板には、上記複数の画素電極に共通の対向電極が共通電極として形成されている。

このような構成の液晶パネルを備える液晶表示装置は、その液晶パネルに画像を表示させるための駆動回路として、ゲートドライバおよびソースドライバを備えている。ゲートドライバは、走査信号線駆動回路とも呼ばれ、上記複数の走査信号線を順次に選択するための走査信号を上記複数の走査信号線に印加する駆動回路である。ソースドライバは、データ信号線駆動回路または映像信号線駆動回路とも呼ばれ、上記液晶パネルにおける各画素形成部にデータを書き込むためのデータ信号を上記複数のデータ線に印加する駆動回路である。

このような構成において、画素電極と対向する共通電極には、共通電圧Ｖｃｏｍが印加される。さらに、各画素電極と対向電極との間に当該画素電極に対応する画素の値に相当する電圧を印加し、その電圧印加に応じて液晶層の透過率を変化させることにより、上記液晶パネルに画像が表示される。このとき、液晶層を構成する液晶材料の劣化を防止するために、液晶パネルは交流駆動される。すなわち、各画素電極と対向電極との間に印加される電圧の正負の極性が、例えば１フレーム毎に反転するように、ソースドライバが上記データ信号を出力する。

一般に、アクティブマトリクス型の液晶パネルにおいては、画素毎に設けられたＴＦＴ等のスイッチング素子の特性にばらつきがあるために、ソースドライバから出力されるデータ信号（対向電極の電位を基準とする印加電圧）の正負が対称であっても、液晶層の透過率は正負のデータ電圧に対して完全に対称とはならない。このため、１フレーム毎に液晶への印加電圧の正負極性を反転させる駆動方式（フレーム反転駆動方式）では、液晶パネルにおける表示においてチラツキが発生する。

このようなチラツキに対する対策として、１水平走査信号線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式が知られている。また、画素を形成する液晶層への印加電圧の正負極性を、１走査信号線毎かつ１データ線毎に反転させつつ１フレーム毎にも反転させる駆動方式（ドット反転駆動方式）も知られている。

図３３は、ドット反転駆動方式で表示パネルを駆動した場合の、画像データを出力するソースドライバ駆動波形を示している。図３３では、１ライン毎に、共通電極に印加される共通電圧Ｖｃｏｍより高い正極性データ信号Ｖｐｄａｔａと、共通電圧Ｖｃｏｍより低い負極性データ信号Ｖｎｄａｔａとの出力を繰り返している。

一方、ソースドライバには多数の出力バッファが設けられており、出力バッファの各々はデータ線に接続され、データ線および液晶セルの負荷を駆動する。このため、ソースドライバが正極性データ信号Ｖｐｄａｔａの電位を出力する場合、前記負荷へ高電位電圧ＶＤＤからの充電電流が流れ、ソースドライバが負極性データ信号Ｖｎｄａｔａの電位を出力する場合、低電位電圧ＶＳＳへの放電電流が流れる。ここで、充電電流と放電電流は、ソースドライバに設けられる出力バッファ内の内部抵抗を通過するため、発熱量が増加する。

ソースドライバの内部からの発熱は、主に出力バッファ部から発生する。したがって、ソースドライバの発熱量を低減するためには、出力バッファ部からの発熱、特に出力バッファの出力部からの発熱を最小化しなくてはならない。しかしながら、図３３に示すように、データ信号電圧が正極性データ電圧Ｖｐｄａｔａと負極性データ電圧Ｖｎｄａｔａとの間でスイングすると、そのスイングの幅に従って出力バッファ内の内部抵抗による発熱が大きくなる。また、充放電回数が多くなるため、消費電力も増加してしまう。

上記の消費電力の増加を防ぐ１つの方法として、飛び越し走査（インターレース駆動）による駆動方法が提案されている（例えば、特許文献１）。特許文献１に記載の飛び越し走査では、すべての奇数行（又は偶数行）の走査信号線をまず走査し、次に残りの偶数行（又は奇数行）の走査信号線を走査している。

図３４は、飛び越し走査を行った場合のソースドライバ駆動波形を示しており、極性が同一となる画素の行を順次走査することになるので、極性の反転は、奇数ラインの走査から偶数ラインの走査に切り替わるタイミングで行われる。

図３５は、インターレース駆動を行った場合の、１つのフレームの走査、即ち、奇数行と偶数行との両方の走査が完了した時点でのソースドライバ駆動波形であり、図３３に示すドット反転駆動方式でのソースドライバ駆動波形と同様の状態が得られる。このように、インターレース駆動では、走査ライン毎の極性反転駆動が可能であるとともに、極性反転回数を抑えることができるため、充放電回数が減り、消費電力の増加を抑えることが可能となる。

ここで、特許文献１のように、液晶パネルの全画面にわたってインターレース駆動を行うと、チラツキを招くため、表示部を列方向に複数の区域に分割し、各区域毎に跳び越し走査を行う駆動方法が提案されている（例えば、特許文献２）。

図３６は、特許文献２の走査順序を示しており、８ラインの画素電極を持つ表示部に対して、区域１および区域２に分割し、各区域ごとに、インターレース駆動を奇数２ラインから偶数２ラインの順番で行う。区域１および区域２の各選択期間中に、異なる極性のデータ信号が与えられるので、チラツキを抑えることができる。

しかしながら、特許文献２の構成では、微細な横縞が発生するため高品質の画像が得られないという問題点がある。図３６に示すように、区域１と区域２との境界を挟む隣接した第４ライン及び第５ラインは、連続して走査されるので、特許文献３に記載されているように、各画素電極間の結合容量の影響により、データ信号と共通電圧との電位差が小さくなる。したがって、図３７に示すように、第４ライン及び第５ラインが、他のラインに比べて淡くなる。このように、淡いラインが隣り合うことで、横縞が発生し、画質の劣化を招く。

そこで、特許文献３では、ゲートドライバ間でインターレース駆動の走査順を反対にする駆動方法が提案されている。以下、特許文献３に記載の構成について、図３８〜図４０に基づいて説明する。

図３８は、特許文献３に記載の駆動方法を実現する場合の、液晶パネル１０１およびゲートドライバ１０２の構成を示している。液晶パネル１０１は、３６の走査信号線１〜３６を有しており、液晶パネル１０１には、２つのゲートドライバ１０２が実装されている。

図３９は、ゲートドライバ１０２の構成を示す概略図である。ゲートドライバ１０２は、１８の出力端子Ｏ１〜Ｏ１８を持ち、各出力端子Ｏ１〜Ｏ１８から走査信号が出力される。また、ゲートドライバ１０２は、４つの端子ＳＰ１、ＳＰ２、ＣＬＫ、ＯＳを有している。端子ＣＬＫは動作クロックの入力端子である。端子ＳＰ１はスタート信号ＳＰの入力端子であり、端子ＳＰ１にハイパルスが入力されると、端子ＣＬＫに入力される動作クロックＣＬＫに同期した走査信号を出力する。端子ＳＰ２は、スタート信号ＳＰを出力する出力端子であり、図３８に示すように、前段のゲートドライバ１０２の端子ＳＰ２は、次段のゲートドライバ１０２の端子ＳＰ１にカスケード接続される。

また、端子ＯＳは、ゲートドライバ１０２の機能の切替端子である。端子ＯＳへの入力信号がハイレベルの場合、走査信号は、先に奇数の出力端子（Ｏ１、Ｏ３、Ｏ５…Ｏ１７）から出力され、続いて偶数の出力端子（Ｏ２，Ｏ４，Ｏ６…Ｏ１８）から出力される。端子ＯＳへの入力信号がロウレベルの場合、走査信号は、偶数の出力端子（Ｏ２，Ｏ４，Ｏ６…Ｏ１８）から先に出力され、続いて奇数の出力端子（Ｏ１、Ｏ３、Ｏ５…Ｏ１７）から出力される。

図３８に示すように、液晶パネル１０１には、２つのゲートドライバ１０２が実装されており、便宜のため、前段のゲートドライバ１０２をゲートドライバ１０２ａ、次段のゲートドライバ１０２をゲートドライバ１０２ｂとする。ゲートドライバ１０２ａの出力端子Ｏ１〜Ｏ１８は、それぞれ液晶パネル１０１の走査信号線１〜１８に接続され、ゲートドライバ１０２ｂの出力端子Ｏ１〜Ｏ１８は、それぞれ液晶パネル１０１の走査信号線１９〜３６に接続される。ゲートドライバ１０２ａの端子ＳＰ１には、図示しないコントローラからスタート信号ＳＰが入力され、ゲートドライバ１０２ａの端子ＳＰ２は、ゲートドライバ１０２ｂの端子ＳＰ１に接続される。また、図示しないコントローラからは、ゲートドライバ１０２ａおよびゲートドライバ１０２ｂの端子ＣＬＫに動作クロックＣＬＫが供給される。また、ゲートドライバ１０２ａの端子ＯＳへの入力はハイレベルに固定され、ゲートドライバ１０２ａの端子ＯＳへの入力はロウレベルに固定されている。

図４０は、ゲートドライバ１０２ａ・１０２ｂから出力される走査信号の駆動波形を示している。

ゲートドライバ１０２ａの端子ＳＰ１に、スタート信号ＳＰが入力されると、ゲートドライバ１０２ａは、端子ＣＬＫに入力される動作クロックＣＬＫの立ち上がりにて、端子ＳＰ１にハイレベルが入力されたことを検知し、走査信号線の駆動を開始する。ゲートドライバ１０２ａの端子ＯＳへの入力がハイレベルであるため、まず出力端子Ｏ１をハイレベルとし、次の動作クロックＣＬＫの立ち上がりで、出力端子Ｏ１をロウレベルとすると共に、出力端子Ｏ３をハイレベルとする。このように、奇数番の出力端子Ｏ１、Ｏ３…をハイレベルにして出力端子Ｏ１７まで出力する。

次に、出力端子Ｏ２をハイレベルとし、動作クロックＣＬＫの次の立ち上がりで、出力端子Ｏ２をロウレベルとすると共に、出力端子Ｏ４をハイレベルとする。このように偶数番の出力端子Ｏ２、Ｏ４…をハイレベルにして出力端子Ｏ１８まで出力する。また、出力端子Ｏ１８がハイレベルになると共に、端子ＳＰ２もハイレベルとなる。

ここで、ゲートドライバ１０２ａの端子ＳＰ２は、ゲートドライバ１０２ｂの端子ＳＰ１に接続されているため、ゲートドライバ１０２ａの端子ＳＰ２がハイレベルとなると共に、ゲートドライバ１０２ｂの端子ＳＰ１もハイレベルとなる。これにより、次の動作クロックＣＬＫの立ち上がりで、ゲートドライバ１０２ｂは、走査信号線の駆動を開始する。

ゲートドライバ１０２ｂの出力端子ＯＳへの入力がロウレベルであるため、ゲートドライバ１０２ａの動作と異なり、まず出力端子Ｏ２をハイレベルとし、次の動作クロックＣＬＫの立ち上がりで、出力端子Ｏ２をロウレベルにすると共に、出力端子Ｏ４をハイレベルとする。このように、偶数番の出力端子Ｏ２、Ｏ４…をハイレベルにして出力端子Ｏ１８まで出力する。

次に、出力端子Ｏ１をハイレベルとし、動作クロックＣＬＫの次の立ち上がりで、出力端子Ｏ１をロウレベルとすると共に、出力端子Ｏ３をハイレベルとする。このように奇数番の出力端子Ｏ１、Ｏ３…をハイレベルにして出力端子Ｏ１７まで出力すると共に、端子ＳＰ２もハイレベルとなる。

その結果、図３８に示す液晶パネル１０１の走査信号線１〜１８において、ゲートドライバ１０２ａは、先に奇数ラインを走査し、次に偶数ラインを走査するインターレース駆動を行い、走査信号線１９〜３６において、ゲートドライバ１０２ｂは、先に偶数ラインを走査し、次に奇数ラインを走査するインターレース駆動を行う駆動方法が可能になる。このように、ゲートドライバ１０２ａ・１０２ｂ間で、インターレース駆動の走査順を反対にすることで、特許文献３に記載のように、特許文献１および２に記載の構成で生じる画質の劣化を防止することができる。

また、液晶パネルの電源をオフする場合、画素容量に電荷を蓄積させた状態でＴＦＴがオフになると、この蓄積電荷は長時間に亘り保持される。このため、表示画面に残像が残り、表示品位を損なうことになる。この対策として、電源オフ時に、走査信号線駆動回路の出力を所定時間同時にアクティブレベルに保持することにより、残像を短時間でクリアすることが提案されている（例えば、特許文献４）。
特開平８−３２０６７４号公報（１９９６年１２月３日公開） 特開平１１−３５２９３８号公報（１９９９年１２月２４日公開） 特開２００４−４８５７号公報（２００４年１月８日公開） 特許第２６５５３２８号公報（１９９７年５月３０日登録）

しかしながら、特許文献３の構成では、インターレース駆動の走査順を設定するために切替端子ＯＳが必要となるため、配線等が増加し、コストが上昇してしまうという問題を生じる。

具体的には、ゲートドライバの端子が増加すると、デバイスを搭載する基板において、配線が多くなり、また、入力信号を与えるための制御回路も必要とするため、基板サイズの増大を招いてしまう。また、図３８に示す構成では、ゲートドライバ数は２個であるため、切替端子ＯＳへの入力信号は１ビットであるが、３個または４個のゲートドライバをカスケード接続する場合、入力信号が２ビットになるため、切替端子ＯＳを２個設ける必要がある。そのため、ゲートドライバ数が増加すると、さらに配線等が増加し、さらにコストが増加してしまう。

なお、配線等を増やさないために、ゲートドライバのパッケージ上でドライバチップの設定端子を切り替えることも考えられる。しかしながら、液晶パネルに異なるパッケージのゲートドライバを実装する必要があり、実装の手間が増えてしまう。また、複数種類のパッケージを用意する必要があるので、ゲートドライバの製造コストが増加してしまう。

また、特許文献４では、走査信号線駆動回路に、同時に全ての走査信号線を駆動する機能を持たせるとともに、走査信号線駆動回路に全ての走査信号線を駆動するタイミングを知らせるために、電源オフを検出すると、直ちに消去信号を発生して走査信号線駆動回路に入力している。このように、タイミングを知らせる消去信号を入力する端子を走査信号線駆動回路に設ける必要があるため、走査信号線駆動回路の入力が増えると共に、消去信号を伝えるための余分な配線が必要になる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、低コストで消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像を得ることのできる走査信号線駆動回路および表示装置の駆動方法を実現することにある。

本発明の他の目的は、電源オフ時の残像を短時間でクリアすることにより低コストで表示品位を保つことのできる走査信号線駆動回路および表示装置の駆動方法を実現することにある。

本発明に係る走査信号線駆動回路は、上記課題を解決するために、互いに複数カスケード接続され、外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、上記走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号出力回路と、上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、上記走査信号出力回路による走査順を、上記第１回数に応じて設定する走査順設定回路と、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成回路とを備え、上記スタート信号生成回路によって生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しないことを特徴としている。

上記の構成によれば、スタート信号生成回路は、スタート信号を生成して次段の走査信号線駆動回路に出力することにより、次段の走査信号線駆動回路が走査を開始する。したがって、カスケード接続された走査信号線駆動回路は、接続順に走査信号線の駆動を開始する。ここで、走査信号出力回路は、走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行うインターレース駆動を行っているので、極性反転の回数を減らすことにより、データ信号線駆動回路の消費電力および発熱を抑えることができる。また、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接していないので、微細な横縞が発生せず高品質の画像が得られる。

ここで、クロック回数検知回路は、外部から入力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知し、走査順設定回路は、第１回数に応じて走査信号出力回路の走査順を設定する。また、スタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なる。したがって、前段の走査信号線駆動回路の走査順と次段の走査信号線駆動回路の走査順と異らせることができ、従来の走査信号線駆動回路のように、動作を切り替えるための切替端子を設ける必要がない。そのため、配線等を減らすことができ、走査信号線駆動回路の製造コストを抑えることができる。

さらに、走査信号線駆動回路は第１回数に応じて、複数種類の動作を行う。したがって、走査信号線駆動回路をカスケード接続することにより、各走査信号線駆動回路の動作を異ならせることができる。すなわち、実装される走査信号線駆動回路の回路構成は同一であるので、集積回路の量産効果によりさらにコストを下げることができる。

このように、外部から入力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数と、当該立ち上がり回数または立ち下がり回数に対応する走査順と、次段に出力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数とを調整して、隣接した走査信号線を連続して駆動しないようにインターレース駆動することができるので、低コストで消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像を得ることのできる走査信号線駆動回路を実現することができるという効果を奏する。

本発明に係る走査信号線駆動回路では、上記第１回数は、上記外部から入力されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であり、上記第２回数は、上記スタート信号生成回路によって生成されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であってもよい。

上記の構成によれば、クロック回数検知回路は、外部から入力されるスタート信号のロウレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数を検知する。すなわち、走査信号線駆動回路は、スタート信号がハイレベルからロウレベルへの変化をトリガとして、走査を開始する。

本発明に係る走査信号線駆動回路では、上記走査信号出力回路は、自身に接続される走査信号線の奇数行又は偶数行のいずれか一方の全てを順番に駆動した後に、当該走査信号線の奇数行又は偶数行の他方の全てを順番に駆動する飛び越し走査を行い、上記走査順設定回路は、上記第１回数に応じて、上記走査信号出力回路が上記奇数行および偶数行のいずれを先に駆動するかを設定することが好ましい。

上記の構成によれば、走査順設定回路は、奇数行および偶数行のいずれを先に走査するかの走査順を第１回数に応じて設定する。上記のように、第１回数に応じた走査順と第２回数に応じた走査順とが異なるように第２回数を設定することにより、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで走査順が異なるように設定できる。

これにより、走査信号線駆動回路に動作を切り替えるための切替端子を設けることなく、次段の走査信号線駆動回路の走査順を前段の走査信号線駆動回路の走査順と異ならせることができ、低コストで高品質の画像を実現できる。

本発明に係る走査信号線駆動回路では、上記走査順設定回路は、上記第１回数が奇数の場合と偶数の場合とで、上記走査信号出力回路が上記奇数行および偶数行のいずれを先に駆動するかを設定し、上記第１回数が奇数の場合、上記第２回数は偶数であり、上記第１回数が偶数の場合、上記第２回数は奇数であることが好ましい。

上記の構成によれば、走査順設定回路は、第１回数が奇数の場合、奇数行および偶数行の一方を先に走査し、第１回数が偶数の場合、奇数行および偶数行の他方を先に走査するように設定する。第１回数が奇数の場合、第２回数は偶数であり、第１回数が偶数の場合、第２回数は奇数であるので、奇数行および偶数行のいずれを先に走査するかの走査順を、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで異ならせることができる。これにより、低コストで高品質の画像を実現できる。

本発明に係る走査信号線駆動回路では、上記第１回数をＭ、上記第２回数をＮとすると、Ｎ＝Ｍ＋１であることが好ましい。

上記の構成によれば、第１回数は第２回数より１多いので、第１回数が偶数の場合、第２回数は偶数であり、第１回数が偶数の場合、第２回数は奇数となる。したがって、奇数行および偶数行のいずれを先に走査するかの走査順を、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで異ならせることができ、低コストで高品質の画像を実現できる。

本発明に係る走査信号線駆動回路では、上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、上記第１回数がＭｍａｘの場合、上記スタート信号生成回路は、次段の走査信号線駆動回路にスタート信号を出力しないことが好ましい。

上記の構成によれば、たとえ、スタート信号生成回路が次段の走査信号線駆動回路に、ハイレベル期間またはロウレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数Ｍｍａｘ＋１のスタート信号を出力しても、クロック回数検知回路は当該回数Ｍｍａｘ＋１を検地できないので、所望の動作を実現できない。したがって、第１回数がＭｍａｘのスタート信号が入力される走査信号線駆動回路の次段に、誤って走査信号線駆動回路が接続されても、次段の走査信号線駆動回路による不所望な動作を回避できる。

本発明に係る走査信号線駆動回路では、上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、上記クロック回数検知回路が上記クロック信号の立ち上がり回数を検知する場合、上記外部から入力されるスタート信号のハイレベル期間における最初の上記クロック信号の立ち上がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であり、上記クロック回数検知回路が上記クロック信号の立ち下がり回数を検知する場合、上記外部から入力されるスタート信号のハイレベル期間における最初の上記クロック信号の立ち下がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であることが好ましい。

本発明に係る走査信号線駆動回路では、上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、上記クロック回数検知回路が上記クロック信号の立ち上がり回数を検知する場合、上記外部から入力されるスタート信号のロウレベル期間における最初の上記クロック信号の立ち上がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であり、上記クロック回数検知回路が上記クロック信号の立ち下がり回数を検知する場合、上記外部から入力されるスタート信号のロウレベル期間における最初の上記クロック信号の立ち下がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であることが好ましい。

上記の構成によれば、第１回数がＭｍａｘのスタート信号が入力された場合、ハイレベル期間またはロウレベル期間におけるＭｍａｘ回目のクロック信号の立ち上がり又は立ち下がりの次のクロック信号の立ち上がり又は立ち下がりにおいて、走査を開始することができる。したがって、スタート信号の取り込み期間を最小にすることができる。

本発明に係る走査信号線駆動回路では、上記スタート信号生成回路は、当該スタート信号生成回路を備える走査信号線駆動回路が走査を終了する時点から上記走査順設定期間だけ早い時点で、次段の走査信号線駆動回路にスタート信号を出力することが好ましい。

上記の構成によれば、前段の走査信号線駆動回路の走査終了と同時に、次段の走査信号線駆動回路の走査が開始されるので、データ信号の駆動が容易となる。

本発明に係る走査信号線駆動回路では、自身に接続されている走査信号線の一部を駆動した後、一旦駆動を中断させる遅延回路をさらに備え、中断直前に駆動される走査信号線が奇数行の場合、当該中断から駆動再開までの間、次段または前段の走査信号線駆動回路は奇数行を駆動し、当該駆動再開後最初に駆動される走査信号線は偶数行であり、中断直前に駆動される走査信号線が偶数行の場合、当該中断から駆動再開までの間、次段または前段の走査信号線駆動回路は偶数行を駆動し、当該駆動再開後最初に駆動される走査信号線は奇数行であることが好ましい。

上記の構成によれば、走査信号線駆動回路が一旦駆動を中断している間、次段または前段の走査信号線駆動回路が駆動し、再び駆動を中断していた走査信号線駆動回路が駆動を再開する。中断直前に駆動される走査信号線が奇数行（偶数行）の場合、中断から駆動再開までの間、次段または前段の走査信号線駆動回路は奇数行（偶数行）を駆動するので、次段または前段の走査信号線駆動回路に走査が移行されるときに、インターレース駆動が継続される。すなわち、複数の走査信号線駆動回路の間でのインターレース駆動が可能となる。したがって、インターレース駆動の画面分割数と実装される走査信号線駆動回路の数とを異ならせることができ、例えば、画面分割数を走査信号線駆動回路数よりも多くすることで、画質を高めることができ、画面分割数を走査信号線駆動回路数よりも少なくすることで、消費電力を抑えることができる。

本発明に係る表示装置は、上記走査信号線駆動回路を備える。

上記の構成によれば、消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像が得られる表示装置を低コストで実現できる。

本発明に係る表示装置の駆動方法は、互いに複数カスケード接続された走査信号線駆動回路を備える表示装置の駆動方法であって、上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、表示画面の走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号線駆動ステップと、上記走査信号線駆動ステップに先立って、上記第１回数に応じて上記走査信号線駆動ステップにおける走査順を設定する走査順設定ステップと、次段の走査信号線駆動回路にスタート信号を出力するスタート信号出力ステップとを含み、上記スタート信号出力ステップにおいて出力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しないことを特徴としている。

上記の構成によれば、スタート信号生成ステップにおいて、スタート信号を生成して次段の走査信号線駆動回路に出力することにより、次段の走査信号線駆動回路が走査を開始する。したがって、カスケード接続された走査信号線駆動回路は、接続順に走査信号線の駆動を開始する。ここで、走査信号線駆動ステップでは、走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行うインターレース駆動を行っているので、極性反転の回数を減らすことにより、データ信号線駆動回路の消費電力および発熱を抑えることができる。また、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接していないので、微細な横縞が発生せず高品質の画像が得られる。

ここで、走査信号線駆動ステップにおける走査信号線の走査順は、走査順設定ステップにおいて、走査信号線駆動回路に入力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数である第１回数に応じて設定される。また、スタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なる。したがって、前段の走査信号線駆動回路の走査順と次段の走査信号線駆動回路の走査順と異らせることができ、従来構成のように、走査信号線駆動回路に動作を切り替えるための切替端子を設ける必要がない。そのため、配線等を減らすことができ、走査信号線駆動回路の製造コストを抑えることができる。

このように、外部から入力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数と、当該立ち上がり回数または立ち下がり回数に対応する走査順と、次段に出力されるスタート信号のハイレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数とを調整して、隣接した走査信号線を連続して駆動しないようにインターレース駆動することができるので、低コストで消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像が得られる表示装置の駆動方法を実現することができるという効果を奏する。

本発明に係る駆動方法では、上記第１回数は、上記走査信号線駆動回路に入力されるスタート信号のロウレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数であり、上記第２回数は、上記スタート信号出力ステップにおいて出力されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であってもよい。

上記の構成によれば、クロック回数検知回路は、外部から入力されるスタート信号のロウレベル期間におけるクロック信号の立ち上がり回数または立ち下がり回数を検知する。すなわち、走査信号線駆動回路は、スタート信号がハイレベルからロウレベルへの変化をトリガとして、走査を開始する。

本発明に係る駆動方法では、上記走査信号線駆動ステップでは、上記走査信号線駆動ステップでは、上記走査信号線駆動回路に接続された上記走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動した後に、当該走査信号線の奇数行又は偶数行の他方を順番に駆動する飛び越し走査を行い、上記走査順設定ステップでは、上記奇数行および偶数行のいずれを先に駆動するかの走査順は、上記立ち上がり回数Ｍに応じて決定されることが好ましい。

上記の構成によれば、奇数行および偶数行のいずれを先に走査するかの走査順は、第１回数に応じて設定されるので、第１回数に応じた走査順と第２回数に応じた走査順とが異なるように第２回数を設定することにより、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで走査順が異なるように設定できる。

したがって、走査信号線駆動回路に動作を切り替えるための切替端子を設けることなく、次段の走査信号線駆動回路の走査順を前段の走査信号線駆動回路の走査順と異ならせることができ、低コストで高品質の画像を実現できる。

本発明に係る駆動方法では、上記第１回数が奇数回の場合と偶数回の場合とで、上記走査順が決定され、上記第１回数が奇数の場合、上記第２回数は偶数であり、上記第１回数が偶数の場合、上記第２回数は奇数であることが好ましい。

上記の構成によれば、第１回数が奇数の場合、第２回数は偶数であり、第１回数が偶数の場合、第２回数は奇数であるので、奇数行および偶数行のいずれを先に走査するかの走査順を、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで異ならせることができる。これにより、低コストで高品質の画像を実現できる。

本発明に係る駆動方法では、上記第１回数をＭ、上記第２回数をＮとすると、Ｎ＝Ｍ＋１であることが好ましい。

上記の構成によれば、第１回数は第２回数より１多いので、第１回数が偶数の場合、第２回数は偶数であり、第１回数が偶数の場合、第２回数は奇数となる。したがって、奇数行および偶数行のいずれを先に走査するかの走査順を、前段の走査信号線駆動回路と次段の走査信号線駆動回路とで異ならせることができ、低コストで高品質の画像を実現できる。

本発明に係る駆動方法では、上記表示画面における、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、上記走査信号線駆動回路の数よりも多くてもよい。

上記の構成によれば、インターレース駆動の画面分割数が走査信号線駆動回路の数よりも多いので、画面分割数と走査信号線駆動回路の数とが等しい構成よりも、チラツキの少ない画像を得ることができる。また、走査信号線駆動回路の数を少なくできるので、表示装置の組み立てコストも抑えることができる。

本発明に係る走査信号線の駆動方法では、上記表示画面における、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、上記走査信号線駆動回路の数よりも少なくてもよい。

上記の構成によれば、インターレース駆動の画面分割数が走査信号線駆動回路の数よりも少ないので、画面分割数と走査信号線駆動回路の数とが等しい構成よりも、データ信号の極性反転回数を減らすことができる。したがって、データ信号線駆動回路の発熱および消費電力を抑えることができる。

本発明に係る走査信号線駆動回路は、上記課題を解決するために、外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、上記第１回数に応じて、上記走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを所定時間同時に駆動する第２駆動モードとの選択を行う駆動モード選択回路とを備えることを特徴としている。

上記の構成によれば、駆動モード選択回路が、第２駆動モードを選択した場合、走査信号線の全てが同時に駆動されるので、液晶パネル内の画素容量に蓄積された電荷がすばやく消去される。したがって、駆動モード選択回路が第２駆動モードを選択する第１回数となるように、電源オフ時のスタート信号を仕様規定することにより、電源オフ時の残像を短時間でクリアすることができる。さらに、駆動モード選択回路による第１駆動モードと第２駆動モードとの選択は、クロック回数検知回路によって検知された第１回数に応じて行われるので、走査信号線駆動回路は、全ての走査信号線を駆動するタイミングを知らせるための信号を入力する端子や配線を設ける必要がない。したがって、電源オフ時の残像を短時間でクリアすることにより低コストで表示品位を保つことのできる走査信号線駆動回路を実現できるという効果を奏する。

本発明に係る走査信号線駆動回路では、上記走査信号線駆動回路は、互いに複数カスケード接続され、さらに、上記第１回数に応じて、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成回路とを備え、上記スタート信号生成回路によって生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数を第２回数とすると、上記駆動モード選択回路が上記第２駆動モードを選択する場合の第２回数は、当該駆動モード選択回路が上記第２駆動モードを選択する回数であることが好ましい。

上記の構成によれば、走査信号線駆動回路は、互いに複数カスケード接続されている。ここで、駆動モード選択回路が第２駆動モードを選択する場合の第２回数は、当該駆動モード選択回路が第２駆動モードを選択する回数である。したがって、前段の走査信号線駆動回路において、駆動モード選択回路が第２駆動モードを選択している場合、前段の走査信号線駆動回路のスタート信号生成回路において生成されるスタート信号が、次段の走査信号線駆動回路に入力されると、次段の走査信号線駆動回路の駆動モード選択回路も第２駆動モードを選択する。これにより、カスケード接続されている全ての走査信号線駆動回路において、第２駆動モードが選択される。したがって、複数の走査信号線駆動回路がカスケードされている構成であっても、低コストで電源オフ時の残像を短時間でクリアすることができる。

本発明に係る走査信号線駆動回路では、さらに、電源の立ち上がりを検知してパワーオンリセット信号を発生するパワーオンリセット回路を備えており、上記クロック回数検知回路は、上記クロック信号の立ち上がり回数または立ち下がり回数をカウントするカウンタを備えており、電源投入時に、上記カウンタは上記パワーオンリセット信号によりリセットされることが好ましい。

上記の構成によれば、電源をオンした場合に、パワーオンリセット回路がクロック回数検知回路のカウンタをリセットするパワーオンリセット信号を発生する。したがって、電源をオフしてから再度電源をオンした場合に、カウンタがカウント終了値の続きからカウントしてしまうことを防止できる。

本発明に係る表示装置は、上記走査信号線駆動回路を備える。

上記の構成によれば、電源オフ時の残像を短時間でクリアすることにより低コストで表示品位を保つことのできる表示装置を実現できる。

本発明に係る駆動方法は、上記課題を解決するために、走査信号線駆動回路を備える表示装置の駆動方法であって、上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、上記第１回数に応じて、表示画面の走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを同時に駆動する第２駆動モードとの選択を行う駆動モード選択ステップとを含むことを特徴としている。

上記の構成によれば、駆動モード選択ステップにおいて、第２駆動モードを選択した場合、走査信号線の全てが同時に駆動されるので、液晶パネル内の画素容量に蓄積された電荷がすばやく消去される。したがって、駆動モード選択ステップにおいて、第２駆動モードあ選択される第１回数となるように、電源オフ時のスタート信号を仕様規定することにより、電源オフ時の残像を短時間でクリアすることができる。さらに、駆動モード選択ステップにおける第１駆動モードと第２駆動モードとの選択は、クロック回数検知ステップにおいて検知された第１回数に応じて行われるので、走査信号線駆動回路は、全ての走査信号線を駆動するタイミングを知らせるための信号を入力する端子や配線を設ける必要がない。したがって、電源オフ時の残像を短時間でクリアすることにより低コストで表示品位を保つことのできる表示装置の駆動方法を実現できるという効果を奏する。

本発明に係る走査信号線駆動回路では、上記走査信号線駆動回路は、互いに複数カスケード接続され、さらに、上記第１回数に応じて、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成ステップを含み、上記スタート信号生成ステップにおいて生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数を第２回数とすると、上記駆動モード選択ステップにおいて上記第２駆動モードが選択される場合の第２回数は、当該駆動モード選択ステップにおいて上記第２駆動モードを選択される回数であることが好ましい。

上記の構成によれば、走査信号線駆動回路は、互いに複数カスケード接続されている。ここで、駆動モード選択ステップにおいて、第２駆動モードを選択する場合の第２回数は、当該駆動モード選択ステップにおいて第２駆動モードが選択される回数である。したがって、前段の走査信号線駆動回路において、第２駆動モードが選択されている場合、前段の走査信号線駆動回路におけるスタート信号生成ステップにおいて生成されるスタート信号が、次段の走査信号線駆動回路に入力されると、次段の走査信号線駆動回路においても第２駆動モードが選択される。これにより、カスケード接続されている全ての走査信号線駆動回路において、第２駆動モードが選択される。したがって、複数の走査信号線駆動回路がカスケードされている構成であっても、低コストで電源オフ時の残像を短時間でクリアすることができる。

本発明に係る走査信号線駆動回路は、以上のように、互いに複数カスケード接続され、外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、上記走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号出力回路と、上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、上記走査信号出力回路による走査順を、上記第１回数に応じて設定する走査順設定回路と、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成回路とを備え、上記スタート信号生成回路によって生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しない構成である。

また、本発明に係る駆動方法は、互いに複数カスケード接続された走査信号線駆動回路を備える表示装置の駆動方法であって、上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、表示画面の走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号線駆動ステップと、上記走査信号線駆動ステップに先立って、上記第１回数に応じて上記走査信号線駆動ステップにおける走査順を設定する走査順設定ステップと、次段の走査信号線駆動回路にスタート信号を出力するスタート信号出力ステップとを含み、上記スタート信号出力ステップにおいて出力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しない構成である。

したがって、低コストで消費電力およびデータ信号線駆動回路の発熱を抑えつつ高品質の画像を得ることのできる走査信号線駆動回路および表示装置の駆動方法を実現することができるという効果を奏する。

本発明に係る走査信号線駆動回路は、以上のように、外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、上記第１回数に応じて、上記走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを同時に駆動する第２駆動モードとの選択を行う駆動モード選択回路とを備える構成である。

また、本発明に係る駆動方法は、走査信号線駆動回路を備える表示装置の駆動方法であって、上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、上記第１回数に応じて、表示画面の走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを同時に駆動する第２駆動モードとの選択を行う駆動モード選択ステップとを含む構成である。

したがって、電源オフ時の残像を短時間でクリアすることにより低コストで表示品位を保つことのできる走査信号線駆動回路および表示装置の駆動方法を実現できるという効果を奏する。

〔実施の形態１〕
本発明の一実施形態について図１〜図３２に基づいて説明すると以下の通りである。

図１は、本実施の形態に係る液晶表示装置１の要部構成を示すブロック図である。液晶表示装置１は、アクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置であり、液晶パネル２、ゲートドライバ部３、ソースドライバ部５、コントローラ７、対向電極８および液晶駆動電源９を有している。

対向電極８は、相互に連結された１つの共通電極であり、液晶パネル２内に設けられる。ソースドライバ部５は、複数のソースドライバ６を備えており、ゲートドライバ部３は、複数のゲートドライバ４を備えている。コントローラ７は、各ソースドライバ６にデジタル信号である表示データＤおよび制御信号Ｓ１を出力する。また、コントローラ７は、各ゲートドライバ４に、動作クロックＣＬＫを出力するとともに、初段のゲートドライバ４に、スタート信号ＳＰを出力する。液晶駆動電源９は、外部基準電圧を発生して、ゲートドライバ部３、ソースドライバ部５および対向電極８に出力する。

ゲートドライバ部３は、液晶駆動電源９からゲート電圧を供給され、液晶パネル２内の走査信号線を順次走査するための走査信号を出力する。

ソースドライバ部５は、コントローラ７から入力された表示データＤを時分割して複数のソースドライバ６にラッチし、各ソースドライバ６は、時分割された表示データＤをＤ／Ａ変換することにより、表示対象画素の明るさに応じた階調表示用のデータ信号を液晶パネル２に出力する。

図２は、液晶パネル２の構成を示す回路図である。液晶パネル２には、ソース信号ラインＳＬ、走査信号線ＧＬ、液晶表示素子２１および対向電極８が設けられている。

ソース信号ラインＳＬは、所定の間隔を空けて互いに平行に複数本設けられ、走査信号線ＧＬは、ソース信号ラインＳＬと直交する方向に、所定の間隔を空けて互いに平行に複数本設けられている。

液晶表示素子２１は、ソース信号ラインＳＬと走査信号線ＧＬとの各交差点に設けられており、画素容量２１１、画素電極２１２およびＴＦＴ２１３を有している。画素容量２１１の一端は、画素電極２１２に結合されており、画素容量２１１の他端は、対向電極８に結合されている。ＴＦＴ２１３は、画素電極２１２への電圧印加をオンオフ制御する。ＴＦＴ２１３のソースはソース信号ラインＳＬに接続され、ＴＦＴ２１３のゲートは走査信号線ＧＬに接続され、ＴＦＴ２１３のドレインは画素電極２１２に結合されている。

走査信号線ＧＬには、図１に示すゲートドライバ４から、列方向に並んだＴＦＴ２１３を順次オンするための走査信号が与えられる。一方、ソース信号ラインＳＬには、図１に示すソースドライバ６から、階調表示電圧が出力される。ＴＦＴ２１３がオン状態の場合、画素電極２１２にソース信号ラインＳＬからの階調表示電圧が印加され、画素容量２１１に電荷が蓄積される。これにより、液晶の光透過率が階調表示電圧に応じて変化して、画素表示が行われる。

図３は、ゲートドライバ４を示しており、ゲートドライバ４は、液晶パネル２の走査信号線に走査信号を出力する。ゲートドライバ４は、図３１（ｂ）に示すゲートドライバ１０２と同様、インターレース駆動の走査順を切り替えることができ、１８の出力端子Ｏ１〜Ｏ１８を備えている。ゲートドライバ４は、他に３つの端子ＳＰ１、ＳＰ２、ＣＬＫを備えており、ゲートドライバ１０２と同様、端子ＣＬＫは、動作クロックＣＬＫの入力端子であり、端子ＳＰ１はスタート信号ＳＰの入力端子であり、端子ＳＰ２は、カスケード接続された次段のゲートドライバ４のスタート信号ＳＰ２を出力する。

一方、ゲートドライバ４は、ゲートドライバ１０２と異なり、機能の切り替えるための切替端子ＯＳは備えていない。すなわち、ゲートドライバ４は、インターレース駆動の走査順を切り替えるために、切替端子ＯＳを必要とせず、後述するように、端子ＳＰ１に入力されるスタート信号ＳＰのハイ幅により走査順を切り替える。

図４は、液晶パネル２に４つのゲートドライバ４ａ〜４ｄが実装されている構成を示している。

液晶パネル２は、７２の走査信号線１〜７２を有しており、走査信号線１〜７２の各々が、図２に示す走査信号線ＧＬに相当する。なお、簡単のため、液晶パネル２の走査信号線１〜７２以外の構成は、図示を省略している。

各ゲートドライバ４ａ・４ｂ・４ｃ・４ｄは、それぞれゲートドライバ４と同一であり、接続段を区別するために異なる符号を付している。ゲートドライバ４ａ〜４ｄは、図１に示すゲートドライバ部３を構成しており、ゲートドライバ４ａ・４ｂ・４ｃ・４ｄの順にカスケード接続されている。すなわち、ゲートドライバ４ａの端子ＳＰ２は、ゲートドライバ４ｂの端子ＳＰ１に接続され、ゲートドライバ４ｂの端子ＳＰ２は、ゲートドライバ４ｃの端子ＳＰ１に接続され、ゲートドライバ４ｃの端子ＳＰ２は、ゲートドライバ４ｄの端子ＳＰ１に接続されている。

また、各ゲートドライバ４ａ・４ｂ・４ｃ・４ｄの端子ＣＬＫには、図１に示すコントローラ７から動作クロックＣＬＫが入力され、１段目に接続されるゲートドライバ４ａの端子ＳＰ１には、コントローラ７から走査開始を示すスタート信号ＳＰが入力される。さらに、ゲートドライバ４ａの出力端子Ｏ１〜Ｏ１８は、それぞれ走査信号線１〜１８に接続され、ゲートドライバ４ｂの出力端子Ｏ１〜Ｏ１８は、それぞれ走査信号線１９〜３６に接続され、ゲートドライバ４ｃの出力端子Ｏ１〜Ｏ１８は、それぞれ走査信号線３７〜５４に接続され、ゲートドライバ４ｄの出力端子Ｏ１〜Ｏ１８は、それぞれ走査信号線５５〜７２に接続されている。このような構成により、各ゲートドライバ４ａ・４ｂ・４ｃ・４ｄは、液晶パネル２の走査信号線１〜７２を走査する。

上述のように、ゲートドライバ４は、端子ＳＰ１に入力されるスタート信号ＳＰのハイ幅により走査順を切り替える。具体的には、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数Ｍによって、ゲートドライバ４の走査順序が決定され、立ち上がり回数Ｍが奇数回の場合は、走査信号線を奇数行→偶数行の順で走査し、立ち上がり回数Ｍが偶数回の場合は、偶数行→奇数行の順で走査する。

また、ゲートドライバ４は、端子ＳＰ２から次段のゲートドライバ４の端子ＳＰ１に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数ＮがＭ＋１であるスタート信号ＳＰを出力する。すなわち、前段のゲートドライバ４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍが奇数回の場合、次段のゲートドライバ４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間における動作クロックＣＬＫの立ち上がり回数Ｎは偶数回となる。一方、前段のゲートドライバ４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍが偶数回の場合、次段のゲートドライバ４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間における動作クロックＣＬＫの立ち上がり回数Ｎは奇数回となる。

これにより、前段のゲートドライバ４が、奇数行→偶数行の順で走査する場合、次段のゲートドライバ４は、偶数行→奇数行の順で走査する。一方、前段のゲートドライバ４が、偶数行→奇数行の順で走査する場合、次段のゲートドライバ４は、奇数行→偶数行の順で走査する。

以下、図５および図６のタイミングチャートに基づいて、ゲートドライバ４のインターレース駆動について説明する。

図５（ａ）および（ｂ）は共に、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数Ｍが奇数回の場合の、ゲートドライバ４から出力される走査信号の駆動波形を示している。

図５（ａ）に示すように、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内に、動作クロックＣＬＫの立ち上がりが１回の場合、ゲートドライバ４は、奇数行の走査信号線に接続された出力端子（以下「奇数行駆動端子」）Ｏ１、Ｏ３、０５…Ｏ１７から先に走査信号を出力し、次に奇数行の走査信号線に接続された出力端子（以下「偶数行駆動端子」）Ｏ２、Ｏ４、Ｏ６…Ｏ１８から走査信号を出力する。次段のゲートドライバ４の端子ＳＰ１に接続される端子ＳＰ２からは、２クロック分のハイ幅のスタート信号ＳＰが出力される。

また、図５（ｂ）に示すように、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内に、動作クロックＣＬＫの立ち上がりが３回の場合も、ゲートドライバ４は、奇数行駆動端子Ｏ１、Ｏ３、０５…Ｏ１７から走査信号を先に出力し、次に偶数行駆動端子Ｏ２、Ｏ４、Ｏ６…Ｏ１８から走査信号を出力する。さらに、端子ＳＰ２からは、４クロック分のハイ幅のスタート信号ＳＰが出力される。

一方、図６（ａ）および（ｂ）は共に、立ち上がり回数Ｍが偶数回の場合の、ゲートドライバ４から出力される走査信号の駆動波形を示している。

図６（ａ）に示すように、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内に、動作クロックＣＬＫの立ち上がりが２回の場合、ゲートドライバ４は、偶数行駆動端子Ｏ２、Ｏ４、Ｏ６…Ｏ１８から走査信号を先に出力し、次に奇数行駆動端子Ｏ１、Ｏ３、０５…Ｏ１７から走査信号を出力する。次段のゲートドライバ４の端子ＳＰ１に接続される端子ＳＰ２からは、３クロック分のハイ幅のスタート信号ＳＰが出力される。

また、図６（ｂ）に示すように、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内に、動作クロックＣＬＫの立ち上がりが４回の場合も、ゲートドライバ４は、偶数行駆動端子Ｏ２、Ｏ４、Ｏ６…Ｏ１８から走査信号を先に出力し、次に奇数行駆動端子Ｏ１、Ｏ３、０５…Ｏ１７から走査信号を出力する。なお、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内に、動作クロックＣＬＫの立ち上がりが４回の場合、端子ＳＰ２からスタート信号ＳＰは出力されない設定となっている。

なお、図１０において、立ち上がり回数Ｍが５回以上の場合であっても、立ち上がり回数Ｍが４回の場合と同様、信号ＳＥＬＤが出力される。すなわち、ゲートドライバ４において、検知可能な立ち上がり回数Ｍの最大値Ｍｍａｘは４回ということになる。したがって、本実施の形態では、立ち上がり回数Ｍは、１回から４回までを想定しており、各回数に応じて、走査順を決定している。

また、ゲートドライバ４では、走査順を決定するためのスタート信号ＳＰの取り込み期間（走査順設定期間）を設定している。具体的には、図５および図６の各タイミングチャートにおいて、スタート信号ＳＰが立ち上がって最初の動作クロックＣＬＫの立ち上がりから４クロック周期を、スタート信号ＳＰの取り込み期間と設定し、当該取り込み期間終了に伴って、走査が開始される。

このように、スタート信号ＳＰの取り込み期間を４クロック周期分に設定しているので、前段のゲートドライバ４の走査終了に合わせて次段のゲートドライバ４の走査が開始するように、端子ＳＰ２からのスタート信号ＳＰの出力のタイミングを早めている。具体的には、図５（ａ）および（ｂ）に示すように、走査順が奇数行→偶数行の場合、出力端子Ｏ１２をハイレベルにすると同時に、端子ＳＰ２からスタート信号ＳＰが出力される。また、図６（ａ）および（ｂ）に示すように、走査順が偶数行→奇数行の場合、出力端子Ｏ１１をハイレベルとすると同時に、端子ＳＰ２からスタート信号ＳＰが出力される。すなわち、ゲートドライバ４の走査終了の４クロック周期前に、端子ＳＰ２からスタート信号ＳＰが出力される。

続いて、図４に示すように４つのゲートドライバ４ａ・４ｂ・４ｃ・４ｄをカスケード接続した場合のインターレース駆動について、図７および図８に基づいて説明する。

図７は、１段目のゲートドライバ４ａおよび２段目のゲートドライバ４ｂのインターレース駆動を示すタイミングチャートである。

ゲートドライバ４ａの端子ＳＰ１に入力されるスタート信号ＳＰは、そのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１回となるように仕様規定されている。これにより、ゲートドライバ４ａは、奇数行駆動端子から走査信号を先に出力し、次に偶数行駆動端子から走査信号を出力するインターレース駆動を行う。まず、出力端子Ｏ１をハイレベルとし、次の動作クロックＣＬＫの立ち上がりで、出力端子Ｏ１をロウレベルとすると共に、出力端子Ｏ３をハイレベルとする。このように、奇数行の出力をハイレベルにして出力端子Ｏ１７まで出力する。次に、出力端子Ｏ２をハイレベルとし、動作クロックＣＬＫの次の立ち上がりで、出力端子Ｏ２をロウレベルとすると共に、出力端子Ｏ４をハイレベルとする。このように、偶数行の出力をハイレベルにして出力端子Ｏ１８まで出力する。

また、端子ＳＰ２からは、ハイ期間が２クロック周期のスタート信号ＳＰが出力される。なお、端子ＳＰ２からのスタート信号ＳＰは、次段のゲートドライバ４ｂが走査を開始する４クロック周期前、つまり出力端子Ｏ１２がハイレベルになると共に出力される。

ここで、ゲートドライバ４ａの端子ＳＰ２から出力されるスタート信号ＳＰは、動作クロックＣＬＫにより作成されて出力されるので、動作クロックＣＬＫに対して遅延が発生する。また、ゲートドライバ４ｂは、スタート信号ＳＰの端子ＳＰ１への入力を、動作クロックＣＬＫの立ち上がりで検知する。したがって、図７のａの時点では、スタート信号ＳＰはロウレベルと判断され、ｂおよびｃの時点ではハイレベルと判断される。

ｂおよびｃの時点で、ゲートドライバ４ｂの端子ＳＰ１に入力されるスタート信号ＳＰがハイレベルであるため、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は２回となる。したがって、ゲートドライバ４ｂは、走査順が偶数行→奇数行となるインターレース駆動を行う。まず、出力端子Ｏ２をハイレベルとし、次の動作クロックＣＬＫの立ち上がりで、出力端子Ｏ２をロウレベルにすると共に、出力端子Ｏ４をハイレベルとする。このように、偶数行の出力をハイレベルにして出力端子Ｏ１８まで出力する。次に、出力端子Ｏ１をハイレベルとし、次の動作クロックＣＬＫの立ち上がりで、出力端子Ｏ１をロウレベルとすると共に、出力端子Ｏ３をハイレベルとする。このように、奇数行の出力をハイレベルにして出力端子Ｏ１７まで出力する。

また、端子ＳＰ２からは、ハイ期間が３クロック周期のスタート信号ＳＰが出力され、当該スタート信号ＳＰは、次段のゲートドライバ４ｃが走査を開始する４クロック周期前、つまり出力端子Ｏ１１がハイレベルになると共に出力される。

なお、カスケード接続数が２段の場合、すなわち、ゲートドライバ４ａおよびゲートドライバ４ｂのみが設けられている場合は、次段のゲートドライバが接続されていないので、ゲートドライバ４ｂの端子ＳＰ２から出力されるスタート信号ＳＰは無視される。

図８は、３段目のゲートドライバ４ｃおよび４段目のゲートドライバ４ｄのインターレース駆動を示すタイミングチャートである。

ゲートドライバ４ｃの端子ＳＰ１は、その前段のゲートドライバ４ｂの端子ＳＰ２（図７参照）とカスケード接続されている。ここで、ゲートドライバ４ｂの端子ＳＰ２から出力されるスタート信号ＳＰは、動作クロックＣＬＫにより作成されて出力されるので、動作クロックＣＬＫに対して遅延が発生する。また、ゲートドライバ４ｃは、スタート信号ＳＰの端子ＳＰ１への入力を、動作クロックＣＬＫの立ち上がりで検知する。したがって、図８のｄの時点では、スタート信号ＳＰはロウレベルと判断され、ｅ、ｆおよびｇの時点ではハイレベルと判断される。すなわち、ゲートドライバ４ｃの端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は３回となる。

したがって、ゲートドライバ４ｃは、ゲートドライバ４ａと同様、走査順が奇数行→偶数行となるインターレース駆動を行う。また、次段のゲートドライバ４ｄが走査を開始する４クロック周期前、つまり出力端子Ｏ１２がハイレベルになると共に、端子ＳＰ２からは、ハイ期間が４クロック周期のスタート信号ＳＰが出力される。

当該スタート信号ＳＰも、動作クロックＣＬＫにより作成されて出力されるので、動作クロックＣＬＫに対して遅延が発生する。また、ゲートドライバ４ｃは、スタート信号ＳＰの端子ＳＰ１への入力を、動作クロックＣＬＫの立ち上がりで検知する。したがって、図８のｈの時点では、スタート信号ＳＰはロウレベルと判断され、ｉ、ｊ、ｋおよびｌの時点ではハイレベルと判断される。すなわち、ゲートドライバ４ｄの端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は、４回となる。

したがって、ゲートドライバ４ｄは、ゲートドライバ４ｂと同様、走査順が偶数行→奇数行となるインターレース駆動を行う。なお、ゲートドライバ４ｄでは、端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がりが４回であるので、端子ＳＰ２からスタート信号ＳＰは出力されない（図６（ｂ）参照）。

以上のように、４つのゲートドライバ４ａ〜４ｄをカスケード接続した場合のインターレース駆動では、１段目および３段目のゲートドライバ４ａ・４ｃでは、走査順が奇数行→偶数行となり、２段目および４段目のゲートドライバ４ｂ・４ｄでは、走査順が偶数行→奇数行となる。このように、液晶パネル２を４分割して、奇数行→偶数行の走査と偶数行→奇数行の走査とを交互に行うインターレース駆動が可能であるので、高い表示品質を実現することができる。さらに、ゲートドライバ４は、図３９に示す切替端子ＯＳを設けていないので、配線数等を抑えることができ、特許文献３の構成に比べコストを抑えることができる。

続いて、切替端子ＯＳを設けることなく上記のインターレース駆動を実現するための、ゲートドライバ４の具体的な回路構成について、図９〜図１８に基づいて説明する。

図９は、ゲートドライバ４の構成を示すブロック図である。ゲートドライバ４には、走査信号出力回路４１、立ち上がり回数検知回路４２、走査順設定回路４３およびスタート信号生成回路１４４が内蔵されている。

走査信号出力回路４１は、ゲートドライバ４の出力端子Ｏ１〜Ｏ１８（図４参照）から出力される走査信号を発生する。

立ち上がり回数検知回路４２は、ゲートドライバ４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍを検知する。走査順設定回路４３は、立ち上がり回数検知回路４２によって検知された立ち上がり回数に応じて、走査信号出力回路４１による走査順を決定する。

スタート信号生成回路１４４は、ゲートドライバ４の端子ＳＰ２から出力されるスタート信号ＳＰを生成する回路であり、スタート信号生成回路１４４から出力されるスタート信号ＳＰのハイ期間における動作クロックの立ち上がり回数Ｎは、Ｍ＋１となる。

ゲートドライバ４の端子ＣＬＫに入力された動作クロックＣＬＫは、走査信号出力回路４１、立ち上がり回数検知回路４２およびスタート信号生成回路１４４に入力される。また、ゲートドライバ４の端子ＳＰ１に入力されたスタート信号ＳＰは、立ち上がり回数検知回路４２に入力される。

立ち上がり回数検知回路４２は、信号ＳＰＩＮを走査順設定回路４３に出力し、さらに、信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤを走査順設定回路４３およびスタート信号生成回路１４４に出力する。また、走査順設定回路４３は、信号ＳＰＯＤＤ、ＳＰＥＶＥＮを走査信号出力回路４１に出力する。一方、走査信号出力回路４１は、信号ＳＰＯＤＯＵＴ、ＳＰＥＶＯＵＴを走査順設定回路４３に出力する。

走査信号出力回路４１は、出力端子Ｏ１〜Ｏ１８に接続されており、さらに、出力端子Ｏ１１に接続されるラインおよびＯ１２に接続されるラインは、それぞれスタート信号生成回路１４４にも接続されている。すなわち、出力端子Ｏ１１またはＯ１２から走査信号が出力されると、同時に、スタート信号生成回路１４４にもハイパルスが入力される。

走査信号出力回路４１は、走査信号線の奇数行又は偶数行のいずれか一方を順番に走査した後に、上記走査信号線の奇数行又は偶数行の他方を順番に走査するインターレース駆動を行う駆動回路であり、信号ＳＰＯＤＤが入力されると、奇数行の走査信号線を順番に走査し、信号ＳＰＥＶＥＮが入力されると、偶数行の走査信号線を順番に走査する。

すなわち、奇数行→偶数行の順に走査する場合、走査順設定回路４３は、先に信号ＳＰＯＤＤを走査信号出力回路４１に出力し、続いて、走査信号出力回路４１は、信号ＳＰＯＤＯＵＴを走査順設定回路４３に出力し、続いて、走査順設定回路４３は、信号ＳＰＥＶＥＮを走査信号出力回路４１に出力する。反対に、偶数行→奇数行の順に走査する場合、走査順設定回路４３は、先に信号ＳＰＥＶＥＮを走査信号出力回路４１に出力し、続いて、走査信号出力回路４１は、信号ＳＰＥＶＯＵＴを走査順設定回路４３に出力し、続いて、走査順設定回路４３は、信号ＳＰＯＤＤを走査信号出力回路４１に出力する。

図１０は、立ち上がり回数検知回路４２の具体的な回路構成を示している。立ち上がり回数検知回路４２は、８個のＤ型フリップフロップ回路（ＤＦＦ１〜８）、４個のＡＮＤゲート（ＡＮＤ１〜４）、１個のＮＡＮＤゲート（ＮＡＮＤ１）および３個のインバータ（ＩＮＶ１〜３）を備えている。ＤＦＦ１〜ＤＦＦ５は、５段のシフトレジスタ回路を構成しており、ゲートドライバ４の端子ＣＬＫに入力された動作クロックＣＬＫは、各ＤＦＦ１〜５のクロック入力端子ＣＫに入力される。また、ゲートドライバ４の端子ＳＰ１に入力されたスタート信号ＳＰは、１段目のＤＦＦ１のデータ入力端子Ｄに入力される。ここで、ＤＦＦ４のデータ出力端子Ｑは、ＤＦＦ５のデータ入力端子Ｄに接続されると共に、ＡＮＤ１の入力端子に接続されている。ＤＦＦ５の反転データ出力端子ＱＢも、ＡＮＤ１の入力端子に接続されており、ＡＮＤ１は、信号ＳＰＩＮを走査順設定回路４３へ出力する。

これにより、スタート信号ＳＰは、ＤＦＦ１〜ＤＦＦ５により構成されるシフトレジスタ回路により、動作クロックＣＬＫの４周期分タイミングが遅らされ、ＡＮＤ１により動作クロックＣＬＫの１周期分の幅に形成され、信号ＳＰＩＮとして出力される。

一方、スタート信号ＳＰは、ＮＡＮＤ１の入力端子にも入力される。また、動作クロックＣＬＫは、ＩＮＶ１を介してＮＡＮＤ１の入力端子にも入力される。ＮＡＮＤ１は、スタート信号ＳＰと、ＩＮＶ１からの反転クロックＣＬＫＢとから、カウンタ信号ＣＫを出力する。

また、ＤＦＦ６〜ＤＦＦ８は、３段のカウンタ回路を構成しており、ＤＦＦ６のクロック入力端子ＣＫにカウンタ信号ＣＫが入力される。ＤＦＦ６の反転データ出力端子ＱＢとデータ入力端子Ｄとは互いに接続されている。ＤＦＦ６のデータ出力端子Ｑは、ＤＦＦ７のクロック入力端子ＣＫ、ＡＮＤ２およびＡＮＤ４の入力端子に接続されていると共に、ＩＮＶ３を介してＡＮＤ３の入力端子に接続されている。

ＤＦＦ７の反転データ出力端子ＱＢは、ＤＦＦ７のデータ入力端子ＤおよびＤＦＦ８のクロック入力端子ＣＫに接続されている。ＤＦＦ７のデータ出力端子Ｑは、ＡＮＤ３およびＡＮＤ４の入力端子に接続されると共に、ＩＮＶ２を介してＡＮＤ２の入力端子に接続されている。

ＤＦＦ８の反転データ出力端子ＱＢとデータ入力端子Ｄとは互いに接続されている。ＡＮＤ２、ＡＮＤ３およびＡＮＤ４は、それぞれ信号ＳＥＬＡ、ＳＥＬＢおよびＳＥＬＣを出力する。また、ＤＦＦ８のデータ出力端子Ｑからは、信号ＳＥＬＤが出力される。

これにより、ＤＦＦ６〜ＤＦＦ８により構成されるカウンタ回路は、スタート信号ＳＰがハイ期間内における反転クロックＣＬＫＢの立ち下がり回数をカウントする。信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤを走査順設定回路４３およびスタート信号生成回路４４に出力する。

図１１（ａ）〜（ｄ）は、立ち上がり回数検知回路４２における、反転クロックＣＬＫＢ、スタート信号ＳＰおよびカウンタ信号ＣＫを示すタイミングチャートである。なお、反転クロックＣＬＫＢは、ＩＮＶ１からの出力信号に相当する。

図１１（ａ）は、スタート信号ＳＰのハイ期間内における反転クロックＣＬＫＢの立ち下がり回数（動作クロックＣＬＫの立ち上がり回数）が１回の場合、すなわち、スタート信号ＳＰのハイ幅が１クロック周期の場合を示している。ＮＡＮＤ１は、スタート信号ＳＰおよび反転クロックＣＬＫＢが共にハイレベルの時に、カウンタ信号ＣＫをロウレベルにする。なお、スタート信号ＳＰが立ち上がった時点では、反転クロックＣＬＫＢはロウレベルであるため、カウンタ信号ＣＫはハイレベルである。スタート信号ＳＰがハイレベルの期間に、反転クロックＣＬＫＢの立ち下がり回数は１回である。よって、カウンタ信号ＣＫの立ち上がり回数は１回である。ＤＦＦ６は立ち上がりで動作するため、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は１回動作する。

図１１（ｂ）は、スタート信号ＳＰのハイ幅が、２クロック周期の場合を示している。スタート信号ＳＰのハイレベルの期間におけるカウンタ信号ＣＫの立ち上がり回数は、２回であるため、カウンタ信号ＣＫの立ち上がり回数は２回である。したがって、カウンタ回路は２回動作する。

図１１（ｃ）は、スタート信号ＳＰのハイ幅が、３クロック周期の場合を示している。スタート信号ＳＰのハイレベルの期間におけるカウンタ信号ＣＫの立ち上がり回数は、３回であるため、カウンタ信号ＣＫの立ち上がり回数は３回である。したがって、カウンタ回路は３回動作する。

図１１（ｄ）は、スタート信号ＳＰのハイ幅が、４クロック周期の場合を示している。スタート信号ＳＰのハイレベルの期間におけるカウンタ信号ＣＫの立ち上がり回数は、４回であるため、カウンタ信号ＣＫの立ち上がり回数は４回である。したがって、カウンタ回路は４回動作する。

このように、図１０に示すカウンタ回路およびＡＮＤ２〜ＡＮＤ４により、カウントが１回の場合、つまり、スタート信号ＳＰのハイ幅が１クロック周期の場合、信号ＳＥＬＡをハイレベルとし、カウントが２回の場合、つまり、スタート信号ＳＰのハイ幅が２クロック周期の場合、信号ＳＥＬＢをハイレベルとし、カウントが３回の場合、つまり、スタート信号ＳＰのハイ幅が３クロック周期の場合、信号ＳＥＬＣをハイレベルとし、カウントが４回の場合、つまり、スタート信号ＳＰのハイ幅が４クロック周期の場合、信号ＳＥＬＤをハイレベルとする。

図１２は、走査順設定回路４３の具体的な回路構成を示している。走査順設定回路４３は、２個のＯＲゲート（ＯＲ１・２）、および４個のスイッチ（ＳＷ１〜４）を備えている。本実施の形態では、各スイッチはＭＯＳトランジスタで構成されているが、これに限られない。ＯＲ１には、立ち上がり回数検知回路４２からの信号ＳＥＬＡおよび信号ＳＥＬＣが入力され、ＯＲ２には、立ち上がり回数検知回路４２からの信号ＳＥＬＢおよび信号ＳＥＬＤが入力される。ＯＲ１の出力端子は、ＳＷ１のゲート及びＳＷ３のゲートに接続され、ＯＲ２の出力端子は、ＳＷ２のゲートおよびＳＷ４のゲートに接続されている。

これにより、スタート信号ＳＰのハイ幅が１クロック周期または３クロック周期の場合、ＳＷ１およびＳＷ３がオンとなり、スタート信号ＳＰのハイ幅が２クロック周期または４クロック周期の場合、ＳＷ２およびＳＷ４がオンとなる。また、立ち上がり回数検知回路４２からの信号ＳＰＩＮは、ＳＷ１およびＳＷ２のソースに接続されている。

図１３は、走査信号出力回路４１の具体的な回路構成を示している。走査信号出力回路４１は、１８個のＤＦＦ１０〜２７を備えており、ＤＦＦ１０〜１８およびＤＦＦ１９〜２７によって、それぞれシフトレジスタを構成している。各ＤＦＦ１０〜２７のクロック入力端子には、動作クロックＣＬＫが入力される。

ここで、図１２および図１３に基づいて、走査順設定回路４３と走査信号出力回路４１との接続を説明する。

走査順設定回路４３のＳＷ１のドレインは、ＳＷ４のドレインおよび走査信号出力回路４１のＤＦＦ１０のデータ入力端子Ｄに接続されており、ＤＦＦ１０には、信号ＳＰＯＤＤが入力される。ＳＷ２のドレインは、ＳＷ３のドレインおよび走査信号出力回路４１のＤＦＦ１９のデータ入力端子Ｄに接続されており、ＤＦＦ１９には、信号ＳＰＥＶＥＮが入力される。

また、ＳＷ３のソースは、走査信号出力回路４１のＤＦＦ１８のデータ出力端子Ｑに接続され、ＤＦＦ１８から信号ＳＰＯＤＯＵＴが供給される。また、ＳＷ４のソースは、走査信号出力回路４１のＤＦＦ２７のデータ出力端子Ｑに接続され、ＤＦＦ２７から信号ＳＰＥＶＯＵＴが供給される。

走査信号出力回路４１において、ＤＦＦ１０〜１８によって構成されるシフトレジスタは、奇数行の走査信号線を駆動する走査信号を出力する。１段目のＤＦＦ１０のデータ入力端子Ｄには、走査順設定回路４３のＳＷ１から信号ＳＰＯＤＤが入力される。各ＤＦＦ１０〜１７のデータ出力端子Ｑは、次段のＤＦＦのデータ入力端子Ｄに接続されると共に、出力端子Ｏ１、Ｏ３、Ｏ５…Ｏ１５にそれぞれ接続されている。また、ＤＦＦ１８のデータ出力端子Ｑは、出力端子Ｏ１７および走査順設定回路４３のＳＷ３のソースに接続されている。

一方、ＤＦＦ１９〜２７によって構成されるシフトレジスタは、偶数行の走査信号線を駆動する走査信号を出力する。１段目のＤＦＦ１９のデータ入力端子Ｄには、走査順設定回路４３のＳＷ２から信号ＳＰＥＶＥＮが入力される。各ＤＦＦ１９〜２６のデータ出力端子Ｑは、次段のＤＦＦのデータ入力端子Ｄに接続されると共に、出力端子Ｏ２、Ｏ４、Ｏ６…Ｏ１６にそれぞれ接続されている。また、ＤＦＦ２７のデータ出力端子Ｑは、出力端子Ｏ１８および走査順設定回路４３のＳＷ４のソースに接続されている。

走査順設定回路４３において、スタート信号ＳＰのハイ幅が１クロック周期または３クロック周期の場合、すなわち、スタート信号ＳＰのハイ幅が奇数クロック周期の場合、ＳＷ１およびＳＷ３がオンとなるため、ＳＷ１のドレインから、走査信号出力回路４１のＤＦＦ１０に信号ＳＰＯＤＤが入力される。したがって、スタート信号ＳＰのハイ幅が奇数クロック周期の場合は、奇数行の走査信号線が先に駆動される。出力端子Ｏ１７まで順次出力されると同時に、信号ＳＰＯＤＯＵＴが出力されると、走査順設定回路４３のＳＷ３はオンになっているため、ＳＷ３のドレインから走査信号出力回路４１のＤＦＦ１９に、信号ＳＰＥＶＥＮが入力される。これにより、奇数行の走査の終了するとともに、偶数行の走査が開始され、出力端子Ｏ１８まで順次出力される。なお、ＤＦＦ２７から信号ＳＰＥＶＯＵＴが出力されるが、走査順設定回路４３のＳＷ４はオフであるため、偶数行の走査の終了とともに、ＤＦＦ１０に信号ＳＰＯＤＤが入力されることはない。

一方、スタート信号ＳＰのハイ幅が２クロック周期または４クロック周期の場合、すなわち、スタート信号ＳＰのハイ幅が偶数クロック周期の場合、ＳＷ２およびＳＷ４がオンとなるため、ＳＷ２のドレインから、走査信号出力回路４１のＤＦＦ１９に信号ＳＰＥＶＥＮが入力される。したがって、スタート信号ＳＰのハイ幅が偶数クロック周期の場合は、偶数行の走査信号線が先に駆動される。出力端子Ｏ１８まで順次出力されると同時に、信号ＳＰＥＶＯＵＴが出力されると、走査順設定回路４３のＳＷ４はオンになっているため、ＳＷ４のドレインから走査信号出力回路４１のＤＦＦ１０に、信号ＳＰＯＤＤが入力される。これにより、偶数行の走査の終了するとともに、奇数行の走査が開始され、出力端子Ｏ１７まで順次出力される。なお、ＤＦＦ１８から信号ＳＰＯＤＯＵＴが出力されるが、走査順設定回路４３のＳＷ３はオフであるため、奇数行の走査の終了とともに、ＤＦＦ１９に信号ＳＰＥＶＥＮが入力されることはない。

続いて、図１４に基づき、スタート信号ＳＰから信号ＳＰＩＮが作成されるタイミングについて説明する。

図１４（ａ）〜（ｄ）は、図１２に示す動作クロックＣＬＫ、スタート信号ＳＰ、信号Ｑ１〜Ｑ４、Ｑ５Ｂ、信号ＳＰＩＮ、および図１３に示す出力端子Ｏ１またはＯ２からの走査信号を示すタイミングチャートである。ここで、信号Ｑ１〜Ｑ４は、それぞれＤＦＦ１〜ＤＦＦ４の出力信号である。また、信号Ｑ５Ｂは、ＤＦＦ５の反転データ出力端子ＱＢからの出力信号である。

図１４（ａ）は、スタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍが１回の場合、すなわち、スタート信号ＳＰのハイ幅が１クロック周期の場合を示している。なお、スタート信号ＳＰの立ち上がりと動作クロックＣＬＫの立ち上がりを同時に示してあるが、実際は、スタート信号ＳＰに遅延があり、動作クロックＣＬＫの変化が、スタート信号ＳＰの信号変化に対して早いため、信号Ｑ１がハイになるのはｍの時点になる。信号Ｑ１が順次シフトされ、信号Ｑ４と信号Ｑ５ＢとがＡＮＤ１に入力される。

信号ＳＰＩＮはゲートドライバ４の走査開始信号に相当し、上記のように、スタート信号ＳＰのハイ幅が１クロック周期の場合、ＳＷ１がオンしているので、図１３に示すＤＦＦ１０に信号ＳＰＯＤＤが入力される。これにより、次の動作クロックＣＬＫの立ち上がりにより、出力端子Ｏ１からの走査信号がハイレベルとなる。すなわち、ｍの時点から４クロック周期後のｎの時点で駆動出力開始が認識され、ゲートドライバ４は、先に奇数行から走査を開始する。

図１４（ｂ）は、スタート信号ＳＰのハイ幅が２クロック周期の場合を示している。図１４（ａ）と同様、信号Ｑ１がハイになるのはｍの時点であるが、スタート信号ＳＰのハイ幅が２クロック周期であるため、信号Ｑ１のハイ幅も２クロック周期となる。信号Ｑ２〜Ｑ４のハイ幅も２周期であるが、信号Ｑ４と信号Ｑ５ＢとがＡＮＤ１に入力されるため、信号ＳＰＩＮのハイ幅は、１クロック周期となる。したがって、図１４（ａ）と同様、信号Ｑ１の立ち上がりから３クロック周期後に、ハイ幅が１クロック周期の信号ＳＰＩＮが出力される。

ここで、上記のように、スタート信号ＳＰのハイ幅が２クロック周期の場合、ＳＷ２がオンしているので、図１３に示すＤＦＦ１９に信号ＳＰＳＰＥＶＥＮが入力される。これにより、次の動作クロックＣＬＫの立ち上がりにより、出力端子Ｏ２からの走査信号がハイレベルとなる。すなわち、図１４（ａ）と同様、信号Ｑ１の立ち上がりから４クロック周期後に駆動出力開始が認識され、ゲートドライバ４は、先に偶数行から走査を開始する。

図１４（ｃ）は、スタート信号ＳＰのハイ幅が３クロック周期の場合を示している。スタート信号ＳＰのハイ幅が３クロック周期であるため、信号Ｑ１〜Ｑ４のハイ幅も３クロック周期であるが、信号Ｑ４と信号Ｑ５ＢとがＡＮＤ１に入力されるため、信号ＳＰＩＮのハイ幅は、１クロック周期となる。したがって、図１４（ａ）と同様、信号Ｑ１の立ち上がりから３クロック周期後に、ハイ幅が１クロック周期の信号ＳＰＩＮが出力される。また、スタート信号ＳＰのハイ幅が３クロック周期の場合、ＳＷ１がオンしているので、図１３に示すＤＦＦ１０に信号ＳＰＯＤＤが入力される。これにより、次の動作クロックＣＬＫの立ち上がりにより、出力端子Ｏ１からの走査信号がハイレベルとなる。したがって、図１４（ａ）と同様、信号Ｑ１の立ち上がりから４クロック周期後に、ゲートドライバ４は、先に奇数行から走査を開始する。

図１４（ｄ）は、スタート信号ＳＰのハイ幅が４クロック周期の場合を示している。スタート信号ＳＰのハイ幅が４クロック周期であるため、信号Ｑ１〜Ｑ４のハイ幅も４クロック周期であるが、信号Ｑ４と信号Ｑ５ＢとがＡＮＤ１に入力されるため、信号ＳＰＩＮのハイ幅は、１クロック周期となる。したがって、図１４（ａ）と同様、信号Ｑ１の立ち上がりから４クロック周期後に、ハイ幅が１クロック周期の信号ＳＰＩＮが出力される。また、スタート信号ＳＰのハイ幅が４クロック周期の場合、ＳＷ２がオンしているので、図１３に示すＤＦＦ１９に信号ＳＰＳＰＥＶＥＮが入力される。これにより、次の動作クロックＣＬＫの立ち上がりにより、出力端子Ｏ２からの走査信号がハイレベルとなる。したがって、図１４（ｂ）と同様、信号Ｑ１の立ち上がりから４クロック周期後に、ゲートドライバ４は、先に偶数行から走査を開始する。

図１５は、図９に示すスタート信号生成回路４４の具体的な回路構成を示しており、スタート信号生成回路４４は、３個のＤ型フリップフロップ回路（ＤＦＦ３０〜３２）、５個のＯＲゲート（ＯＲ３〜７）および６個のスイッチ（ＳＷ１〜４）を備えている。

図９に示す立ち上がり回数検知回路４２からの信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤは、以下のように入力される。すなわち、信号ＳＥＬＡは、ＯＲ３の入力端子およびＳＷ７のゲートに入力され、信号ＳＥＬＢは、ＯＲ４の入力端子およびＳＷ８のゲートに入力され、信号ＳＥＬＣは、ＯＲ３の入力端子およびＳＷ９のゲートに入力され、信号ＳＥＬＤは、ＯＲ４の入力端子およびＳＷ１０のゲートに入力される。ＯＲ３からの出力信号は、ＳＷ５のゲートに入力され、ＯＲ４からの出力信号は、ＳＷ６のゲートに入力される。また、図１３に示す走査信号出力回路４１のＤＦＦ２４およびＤＦＦ１５からの出力信号は、それぞれＳＷ５のソースおよびＳＷ６のソースに入力される。

ＯＲ３、ＯＲ４、ＳＷ５およびＳＷ６で構成される回路は、次段のゲートドライバ４に出力されるスタート信号ＳＰの出力タイミングを選択する回路である。

前述のように、立ち上がり回数検知回路４２に入力されるスタート信号ＳＰのハイ幅が１クロック周期または３クロック周期の場合、信号ＳＥＬＡまたは信号ＳＥＬＣが出力され、スタート信号ＳＰのハイ幅が２クロック周期または４クロック周期の場合、信号ＳＥＬＢまたは信号ＳＥＬＤが出力される。すなわち、走査信号出力回路４１が、奇数行→偶数行の順で走査する場合、ＳＷ５がオンになり、走査信号出力回路４１が、偶数行→奇数行の順で走査する場合、ＳＷ６がオンになる。ＳＷ５またはＳＷ６のドレインから出力される信号ＳＰＰＲＥＯＵＴは、ＤＦＦ３０のデータ入力端子ＤおよびＯＲ５の入力端子に入力される。

これにより、奇数行を先に走査するインターレース駆動を行う場合、走査信号出力回路４１のＤＦＦ２４からの出力信号が選択される。したがって、走査信号出力回路４１によるインターレース駆動の最終出力であるＤＦＦ２７からの出力タイミングの４クロック周期前に、信号ＳＰＰＲＥＯＵＴが出力される。同様に、偶数行を先に走査するインターレース駆動を行う場合、走査信号出力回路４１のＤＦＦ１５からの出力信号が選択されるので、走査信号出力回路４１によるインターレース駆動の最終出力であるＤＦＦ１８からの出力タイミングの４クロック周期前に、信号ＳＰＰＲＥＯＵＴが出力される。

すなわち、ゲートドライバ４の走査終了からスタート信号ＳＰの取り込み期間だけ早いタイミングで、スタート信号生成回路４４から次段のゲートドライバ４にスタート信号が出力されるので、ゲートドライバ４の走査終了に引き続いて、次段のゲートドライバ４が走査を開始することができる。

ＤＦＦ３０〜３２、ＯＲ５〜７およびＳＷ７〜１０で構成される回路は、次段のゲートドライバ４に出力されるスタート信号ＳＰのハイ幅を設定する回路である。

ＤＦＦ３０〜ＤＦＦ３２は、シフトレジスタを構成しており、各ＤＦＦ３０〜３２のクロック入力端子には、図９に示す動作クロックＣＬＫが入力される。ＤＦＦ３０のデータ出力端子Ｑは、ＤＦＦ３１のデータ入力端子Ｄに接続されると共に、ＯＲ５の入力端子に接続されている。ＯＲ５の出力端子は、ＳＷ７のソースおよびＯＲ６の入力端子に接続されている。ＤＦＦ３１のデータ出力端子Ｑは、ＤＦＦ３２のデータ入力端子Ｄに接続されると共に、ＯＲ７の入力端子に接続されている。ＯＲ６の出力端子は、ＳＷ８のソースおよびＯＲ７の入力端子に接続されている。ＤＦＦ３２のデータ出力端子Ｑは、ＯＲ７の入力端子に接続されており、ＯＲ７の出力端子は、ＳＷ９のソースに接続されている。ＳＷ７〜ＳＷ１０のドレインは、ともに出力端子ＳＰ２に接続されており、ＳＷ１０のソースは接地されている。

図１６は、上記回路構成における、ＳＷ５またはＳＷ６のドレインからの信号ＳＰＰＲＥＯＵＴ、各ＤＦＦ３０〜３２からの信号Ｑ１０〜１２およびＯＲ５〜７からの信号Ｑ１３〜１５の各信号の出力タイミングを示している。

出力信号ＳＰＰＲＥＯＵＴは、ＤＦＦ３０〜３２で構成されるシフトレジスタによって、信号Ｑ１０、Ｑ１１およびＱ１２のようにシフトされる。信号ＳＰＰＲＥＯＵＴと信号Ｑ１０とをＯＲ５に入力することにより、これらの和である信号Ｑ１３を生成する。信号Ｑ１１と信号Ｑ１３とをＯＲ６に入力することにより、これらの和である信号Ｑ１４を生成する。同様に、信号Ｑ１２と信号Ｑ１４とをＯＲ７に入力することにより、これらの和である信号Ｑ１５を生成する。これにより、信号Ｑ１３のハイ幅は２クロック周期、Ｑ１４のハイ幅は３クロック周期、Ｑ１５のハイ幅は４クロック周期となる。

ここで、立ち上がり回数検知回路４２に入力されるスタート信号ＳＰのハイ幅が１クロック周期の場合、信号ＳＥＬＡが出力されＳＷ７がオンするので、ハイ幅が２クロック周期の信号Ｑ１３が出力端子ＳＰ２から出力される。また、スタート信号ＳＰのハイ幅が２クロック周期の場合、信号ＳＥＬＢが出力されＳＷ８がオンするので、ハイ幅が３クロック周期の信号Ｑ１４が出力端子ＳＰ２から出力される。同様に、スタート信号ＳＰのハイ幅が３クロック周期の場合、信号ＳＥＬＣが出力されＳＷ８がオンするので、ハイ幅が４クロック周期の信号Ｑ１５が出力端子ＳＰ２から出力される。

本実施の形態では、ゲートドライバ４を５段以上カスケード接続する設定はしていないので、スタート信号ＳＰのハイ幅が４クロック周期の場合、出力端子ＳＰ２から信号を出力する必要が無い。このため、信号ＳＥＬＤが出力されＳＷ１０がオンするときは、ＳＷ１０のソースが接地されているため、ハイパルスは出力されない。

なお、スタート信号ＳＰのハイ幅が４クロック周期の場合であっても、出力端子ＳＰ２から信号を出力する構成としてもよい。

図１７は、スタート信号生成回路５４の回路構成を示しており、スタート信号生成回路５４は、図１５に示すスタート信号生成回路４４に、さらにＤＦＦ３３およびＯＲ８を追加し、ＳＷ１０のソースがＯＲ８の出力端子と接続されている構成である。ＤＦＦ３３のデータ入力端子Ｄには、ＤＦＦ３２からの出力信号Ｑ１２が入力され、ＤＦＦ３３のデータ出力端子Ｑからの出力信号Ｑ１３は、ＯＲ８に入力される。また、ＯＲ８にはＯＲ７からの出力信号Ｑ１５も入力され、ＯＲ８は、信号Ｑ１６をＳＷ１０のソースに出力する。信号Ｑ１６は、信号Ｑ１３と信号Ｑ１５との和であるので、ハイ幅は５クロック周期となるが、５段目にはカスケード接続されていないので、出力されたスタート信号ＳＰは無視される。

また、スタート信号出力回路には信号ＳＥＬＤを出力しない構成としてもよい。

図１８は、スタート信号生成回路６４の回路構成を示しており、スタート信号生成回路６４は、図１５に示すスタート信号生成回路４４から、ＯＲ４およびＳＷ１０を省いた構成である。すなわち、スタート信号生成回路６４には信号ＳＥＬＤは入力されず、立ち上がり回数検知回路４２からの信号ＳＥＬＤは、ＯＲゲートを介さずに直接ＳＷ６のゲートに接続される。これにより、スタート信号ＳＰのハイ幅が４クロック周期の場合、ＳＷ７〜ＳＷ９はいずれもオフであるので、図１５に示す構成と同様に、出力端子ＳＰ２からハイパルスは出力されない。

以上のように、ゲートドライバ４は、図１０、図１２、図１３、図１５（又は図１７、図１８）に示す回路を備えていることにより、図５〜図８に示すようなインターレース駆動を行うことができる。

なお、本実施の形態では、スタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数Ｍが奇数回の場合、奇数行→偶数行の順で走査し、立ち上がり回数Ｍが偶数回の場合、偶数行→奇数行の順で走査する構成について説明したが、これに限られず、立ち上がり回数Ｍが奇数回の場合、偶数行→奇数行の順で走査し、立ち上がり回数Ｍが偶数回の場合、奇数行→偶数行の順で走査する構成としてもよい。

このように設定を逆にする場合の具体的な回路構成は、図１２に示す走査順設定回路４３において、ＯＲ１に入力される信号とＯＲ２に入力される信号とを入れ替え、さらに、図１５、図１７および図１８に示すスタート信号生成回路４４・５４・６４において、ＯＲ３に入力される信号とＯＲ４に入力される信号とを入れ替えればよい。すなわち、ＯＲ１およびＯＲ３に信号ＳＥＬＢおよび信号ＳＥＬＤを入力し、ＯＲ２およびＯＲ４に信号ＳＥＬＡおよび信号ＳＥＬＣを入力する構成とすればよい。これにより、立ち上がり回数Ｍが奇数回の場合、偶数行→奇数行の順で走査し、立ち上がり回数Ｍが偶数回の場合、奇数行→偶数行の順で走査するゲートドライバを実現することができる。

さらに、走査順を上記立ち上がり回数Ｍが奇数回か偶数回かによって設定しなくてもよい。例えば、立ち上がり回数Ｍが１回または２回の場合、奇数行→偶数行の順で走査し、立ち上がり回数Ｍが３回または４回の場合、偶数行→奇数行の順で走査する構成としてもよい。この場合、立ち上がり回数Ｍが１回の場合、次段に入力されるスタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数Ｎを３回と設定し、立ち上がり回数Ｍが２回の場合、立ち上がり回数Ｎを４回と設定し、立ち上がり回数Ｍが３回の場合、立ち上がり回数Ｎを２回と設定すればよい。このように設定することで、１段目と３段目のゲートドライバは、奇数行→偶数行の順で走査し、２段目と４段目のゲートドライバは、偶数行→奇数行の順で走査するので、図７および図８に示すインタレース駆動が可能となる。

このような動作を行うための回路構成は、図１２において、ＯＲ１に信号ＳＥＬＡおよび信号ＳＥＬＢを入力し、ＯＲ２に信号ＳＥＬＣおよび信号ＳＥＬＤを入力するように変更し、図１５において、信号ＳＥＬＡをＯＲ３およびＳＷ８のゲートに入力し、信号ＳＥＬＢをＯＲ３およびＳＷ９のゲートに入力し、信号ＳＥＬＣをＯＲ４およびＳＷ７のゲートに入力し、信号ＳＥＬＤをＯＲ４およびＳＷ１０のゲートに入力するように変更すればよい。

なお、立ち上がり回数Ｍと立ち上がり回数Ｎとが同一であれば、前段のゲートドライバとその次段のゲートドライバとが同一の動作をすることとなるので、立ち上がり回数Ｍは立ち上がり回数Ｎと異なる必要がある。

このように、立ち上がり回数Ｍと走査順との関係および、立ち上がり回数Ｍと立ち上がり回数Ｎとの関係を適宜調整することにより、奇数行→偶数行の順で走査を行うゲートドライバと偶数行→奇数行の順で走査を行うゲートドライバとを交互にカスケード接続することができる。

本実施の形態のいずれの構成においても、ゲートドライバは、図３９に示すような切替端子ＯＳを必要としないので、配線等が少なくてすむ。したがって、基板サイズが小さくてすみ、製造コストを抑えることができる。

一般に、チップ面積が増えると集積回路の製造コストが増加するが、立ち上がり回数検知回路４２、走査順設定回路４３、スタート信号生成回路４４を実現するための回路を構成するトランジスタ等は、非常に小さいので、これらの回路をゲートドライバ４に設けても、チップ面積の増加はないか、増加してもごく僅かですむ。したがって、立ち上がり回数検知回路４２、走査順設定回路４３、スタート信号生成回路４４をさらに設けることによるコスト増は殆どなく、結果的に従来構成に比べコストを抑えることができる。

また、本実施の形態では、ゲートドライバ４を４段カスケード接続する構成について説明したが、接続数は２段または３段であってもよい。ゲートドライバ４を構成する集積回路を変更するためには、製造工程に使用するマスクを修正する必要があり、高コストの原因となるが、本実施の形態では、ゲートドライバの接続数を変更しても、ゲートドライバ４の回路構成を変更する必要がないので、同じゲートドライバを量産することによる効果により、製造コストをさらに抑えることができる。

（実施の形態２）
本発明の他の実施形態について図１９〜図２５に基づいて説明すると以下の通りである。

実施の形態１では、４個のゲートドライバ４を実装し、画面を４分割してインターレース駆動を行った。一方、本実施の形態では、画面の分割数が、実装されるゲートドライバ数よりも多い構成、すなわち、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、実装されるゲートドライバの数よりも多い構成について説明する。

図１９は、液晶パネル１２に２個のゲートドライバ１４が実装された構成を示している。液晶パネル１２は、図３８に示す液晶パネル１０１と同様、３６の走査信号線１〜３６を有している。２個のゲートドライバ１４は、互いにカスケード接続されており、実施の形態１に係るゲートドライバ４と同様に、インターレース駆動の走査順を切り替えるために、切替端子ＯＳを必要とせず、端子ＳＰ１に入力されるスタート信号ＳＰのハイ幅により走査順を切り替える。便宜上、１段目のゲートドライバ１４をゲートドライバ１４ａ、２段目のゲートドライバ１４をゲートドライバ１４ｂとする。

図２０は、２個のゲートドライバ１４ａ・１４ｂによるインターレース駆動を示しており、ゲートドライバ１４ａ・１４ｂは、３つの破線で示すように、液晶パネル１２を３分割するインターレース駆動を行う。

具体的には、ゲートドライバ１４ａの端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数Ｍが１回であることにより、ゲートドライバ１４ａは、奇数行駆動端子Ｏ１から出力を開始する。ここで、ゲートドライバ１４ａは、奇数行駆動端子の出力をＯ１１までで終了し、続いて、偶数行駆動端子Ｏ２〜Ｏ１２まで出力する。これにより、３分割した第１番目の画面の走査が終了する。また、ゲートドライバ１４ａは、Ｏ１２を出力すると同時に、端子ＳＰ２からハイ幅が２クロック周期のスタート信号ＳＰをゲートドライバ１４ｂの端子ＳＰ１に出力する。

第２番目の画面の走査は、２個のゲートドライバ１４ａ・１４ｂで行われる。ゲートドライバ１４ａが、偶数行駆動端子Ｏ１４〜Ｏ１８を出力すると、一旦ゲートドライバ４ａの走査は終了し、続いて、ゲートドライバ１４ｂが偶数行駆動端子Ｏ２から出力を開始する。ゲートドライバ１４ｂが、Ｏ６まで出力すると、一旦ゲートドライバ４ｂの走査は終了し、ゲートドライバ４ａが、再び奇数行駆動端子Ｏ１３、Ｏ１５、Ｏ１７の順で出力し、ゲートドライバ１４ａでの走査を終了する。続いて、ゲートドライバ１４ｂが、再び奇数行駆動端子Ｏ１から出力を開始し、Ｏ５の出力にて、第２番目の画面の走査を終了する。

続いて、第３番目の画面の走査では、ゲートドライバ１４ｂが奇数行駆動端子Ｏ７〜Ｏ１７を出力し、偶数行駆動端子Ｏ８〜Ｏ１８を出力する。なお、ゲートドライバ１４ｂは、Ｏ１２を出力すると同時に、端子ＳＰ２からハイ幅が３クロック周期のスタート信号ＳＰをゲートドライバ１４ｂの端子ＳＰ１に出力する。

２つのゲートドライバ１４ａ・１４ｂが、このような走査を行うことにより、画面を３分割するインターレース駆動を行うことができる。画面の分割数が、実装されるゲートドライバ数よりも多いため、実施の形態１における構成よりも、チラツキがより目立たない高品質の表示が得られる。

また、ゲートドライバの数が増えると、液所表示装置の部品点数が多くなり、組立てコストが増加する。それに対し、本実施の形態では、画面分割数を同じにする場合、実施の形態１のように分割区域ごとにゲートドライバを実装するよりも、ゲートドライバの数を抑えることができる。したがって、液晶表示装置の製造コストを抑えることができる。

続いて、ゲートドライバ１４の具体的な回路構成について、図２１〜図２５に基づいて説明する。

図２１は、ゲートドライバ１４の構成を示すブロック図である。ゲートドライバ１４には、走査信号出力回路１４１、立ち上がり回数検知回路４２、走査順設定回路１４３、スタート信号生成回路１４４および遅延回路１４５が内蔵されている。

走査信号出力回路１４１はゲートドライバ４の出力端子Ｏ１〜Ｏ１８（図４参照）から出力される走査信号を発生する。

立ち上がり回数検知回路４２は、図９に示す立ち上がり回数検知回路４２と同一の構成であり、ゲートドライバ１４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍを検知する。走査順設定回路１４３は、立ち上がり回数検知回路４２によって検知された立ち上がり回数Ｍに応じて、走査信号出力回路１４１による走査順を決定する。

スタート信号生成回路１４４は、図９に示すスタート信号生成回路４４と同様、ゲートドライバ１４の端子ＳＰ２から出力されるスタート信号ＳＰを生成する。スタート信号生成回路１４４から出力されるスタート信号ＳＰのハイ期間における動作クロックＣＬＫの立ち上がり回数Ｎは、Ｍ＋１となる。

遅延回路１４５は、ゲートドライバ１４が一旦走査を終了してから、次段のゲートドライバ１４が走査した後、再び走査を開始するまでの間、インターレス駆動を遅延させる。すなわち、図２０に示すｏ〜ｐの期間およびｐ〜ｑの期間の各３クロック周期だけ、ゲートドライバ１４の走査を遅延させる。遅延回路１４５には、走査順設定回路１４３から信号ＳＤｄｕｍｍｙが入力され、一方、走査順設定回路１４３には、遅延回路１４５から信号Ｏｄｕｍｍｙが入力される。

ゲートドライバ１４の端子ＣＬＫに入力された動作クロックＣＬＫは、走査信号出力回路１４１、立ち上がり回数検知回路４２、スタート信号生成回路１４４および遅延回路１４５に入力される。また、ゲートドライバ１４の端子ＳＰ１に入力されたスタート信号ＳＰは、立ち上がり回数検知回路４２に入力される。

立ち上がり回数検知回路４２は、信号ＳＰＩＮを走査順設定回路１４３に出力し、さらに、信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤを走査順設定回路１４３およびスタート信号生成回路１４４に出力する。

また、走査順設定回路１４３は、６つの信号ＳＰＯＤＤ、ＳＰＥＶＥＮ、ＳＤ１〜ＳＤ４を走査信号出力回路１４１に出力する。一方、走査信号出力回路１４１は、６つの信号ＳＰＯＤＯＵＴ、ＳＰＥＶＯＵＴ、ＲＥ１〜ＲＥ４を走査順設定回路１４３に出力する。

走査信号出力回路１４１は、図９に示す走査信号出力回路４１と同様、出力端子Ｏ１〜Ｏ１８に接続されており、さらに、出力端子Ｏ１２に接続されるラインは、スタート信号生成回路１４４にも接続されている。すなわち、出力端子Ｏ１２から走査信号が出力されると、同時に、スタート信号生成回路１４４にもハイパルスが入力される。

走査信号出力回路１４１は、信号ＳＰＯＤＤが入力されると、図２０におけるゲートドライバ１４ａのインターレース駆動のように、奇数行駆動端子Ｏ１から先に走査し、信号ＳＰＥＶＥＮが入力されると、図２０におけるゲートドライバ１４ｂのインターレース駆動のように、奇数行駆動端子Ｏ２から先に走査する。

以下、走査順設定回路１４３、走査信号出力回路１４１および遅延回路１４５の具体的な回路構成について説明する。なお、立ち上がり回数検知回路４２は、図１０に示す回路と同一であるので、説明を省略する。

図２２は、走査順設定回路１４３の具体的な回路構成を示している。走査順設定回路１４３は、２個のＯＲゲート（ＯＲ２０・２１）および１５個のスイッチ（ＳＷ１１〜２４）を備えている。ＯＲ２０には、立ち上がり回数検知回路４２からの信号ＳＥＬＡおよび信号ＳＥＬＣが入力され、ＯＲ２１には、立ち上がり回数検知回路４２からの信号ＳＥＬＢおよび信号ＳＥＬＤが入力される。ＯＲ２０の出力端子は、各ＳＷ１１〜ＳＷ１７のゲートに接続され、ＯＲ２１の出力端子は、各ＳＷ１８〜ＳＷ２４のゲートに接続されている。

これにより、立ち上がり回数検知回路４２により検知されるスタート信号ＳＰのハイ幅が１クロック周期または３クロック周期の場合、ＳＷ１１〜ＳＷ１７がオンとなり、スタート信号ＳＰのハイ幅が２クロック周期または４クロック周期の場合、ＳＷ１８〜ＳＷ２４がオンとなる。

また、立ち上がり回数検知回路４２からの信号ＳＰＩＮは、ＳＷ１１およびＳＷ１８のソースに接続されている。

図２３は、走査信号出力回路１４１の具体的な回路構成を示している。走査信号出力回路１４１は、１８個のＤＦＦ５０〜６７を備えており、ＤＦＦ５０〜５２、ＤＦＦ５３〜５５、ＤＦＦ５６〜５８、ＤＦＦ５９〜６１、ＤＦＦ５０〜５２、ＤＦＦ６２〜６４およびＤＦＦ６５〜６７によって、それぞれ３段のシフトレジスタを構成している。各ＤＦＦ５０〜６７のクロック入力端子ＣＫには、動作クロックＣＬＫが入力される。

また、図２４は、遅延回路１４５の具体的な回路構成を示している。遅延回路１４５は、３段のシフトレジスタを構成するＤＦＦ６８〜７０を備えており、各ＤＦＦ６８〜７０のクロック入力端子ＣＫには、動作クロックＣＬＫが入力される。

ＤＦＦ５０〜５２、ＤＦＦ５３〜５５およびＤＦＦ５６〜５８によって構成される各シフトレジスタは、奇数行の走査信号線を駆動する走査信号を出力する。ＤＦＦ５０、５１、５３、５４、５６、５７のデータ出力端子Ｑは、次段のＤＦＦのデータ入力端子Ｄに接続されると共に、出力端子Ｏ１、Ｏ３、Ｏ７、Ｏ９、Ｏ１３、Ｏ１５にそれぞれ接続されている。１段目のＤＦＦ５０のデータ入力端子Ｄには、走査順設定回路１４３（図２２）のＳＷ１１およびＳＷ２０のドレインに接続されており、信号ＳＰＯＤＤが入力される。

ＤＦＦ５２のデータ出力端子Ｑは、出力端子Ｏ５および走査順設定回路１４３のＳＷ１２・ＳＷ２１のソースに接続され、ＳＷ１２・ＳＷ２１のソースに信号ＲＥ１を出力する。ＳＷ１２・ＳＷ２１のドレインは、ＤＦＦ５３のデータ入力端子Ｄに接続され、ＤＦＦ５３のデータ入力端子Ｄに信号ＳＤ１が入力される。

ＤＦＦ５５のデータ出力端子Ｑは、出力端子Ｏ１１および走査順設定回路１４３のＳＷ１３・ＳＷ２２のソースに接続され、Ｗ１３・ＳＷ２２のソースに信号ＲＥ２を出力する。ＳＷ１３のドレインは、ＳＷ１８のドレインと共に、ＤＦＦ５９のデータ入力端子Ｄに接続され、ＤＦＦ５９のデータ入力端子Ｄに信号ＳＰＥＶＥＮが入力される。

ＤＦＦ６１のデータ出力端子Ｑは、出力端子Ｏ６および走査順設定回路１４３のＳＷ１４・ＳＷ１９のソースに接続され、ＳＷ１４・ＳＷ１９のソースに信号ＲＥ３を出力する。ＳＷ１４のドレインは、ＳＷ２３のドレインと共に、ＤＦＦ６２のデータ入力端子Ｄに接続され、ＤＦＦ６２のデータ入力端子Ｄに信号ＳＤ３が入力される。

ＤＦＦ６４のデータ出力端子Ｑは、出力端子Ｏ１２および走査順設定回路１４３のＳＷ１５・ＳＷ２４のソースに接続され、ＳＷ１５・ＳＷ２４のソースに信号ＲＥ４を出力する。ＳＷ１５のドレインは、ＳＷ２４のドレインと共に、ＤＦＦ６５のデータ入力端子Ｄに接続され、ＤＦＦ６５のデータ入力端子Ｄに信号ＳＤ４が入力される。

ＤＦＦ６７のデータ出力端子Ｑは、出力端子Ｏ１８および走査順設定回路１４３のＳＷ１６のソースに接続され、ＳＷ１６のソースに信号ＳＰＥＶＯＵＴを出力する。ＳＷ１６のドレインは、ＳＷ１９のドレインと共に遅延回路１４５（図２４）のＤＦＦ６８のデータ入力端子Ｄに接続され、ＤＦＦ６８のデータ入力端子Ｄに信号ＳＤｄｕｍｍｙが入力される。

ＤＦＦ７０のデータ出力端子Ｑは、走査順設定回路１４３のＳＷ１７・ＳＷ２０のソースに接続され、ＳＷ１７・ＳＷ２０のソースに信号Ｏｄｕｍｍｙが入力される。ＳＷ１７のドレインは、ＳＷ２２のドレインと共にＤＦＦ５６のデータ入力端子Ｄに接続され、ＤＦＦ５６のデータ入力端子Ｄに信号ＳＤ２が入力される。

ＤＦＦ５８のデータ出力端子Ｑは、出力端子Ｏ１７および走査順設定回路１４３のＳＷ２３のソースに接続され、ＳＷ２３のソースに信号ＳＰＯＤＯＵＴが入力される。ＳＷ２３のドレインは、ＳＷ１４のドレインのドレインと共に、ＤＦＦ６２のデータ入力端子Ｄに接続され、ＤＦＦ６２のデータ入力端子Ｄに信号ＳＤ３が入力される。

図２５は、スタート信号生成回路１４４の具体的な回路構成を示している。スタート信号生成回路１４４は、図１５に示すスタート信号生成回路４４の構成から、ＯＲ３、ＯＲ４、ＳＷ５、ＳＷ６を除いた構成であり、立ち上がり回数検知回路４２からの信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤは、それぞれＳＷ７、ＳＷ８、ＳＷ９、ＳＷ１０に入力される。また、図２３に示すＤＦＦ６４からの出力信号は、ＤＦＦ３０のデータ入力端子Ｄの入力される。

以上の構成において、ハイレベル期間における動作クロックＣＬＫの立ち上がり回数が１回であるスタート信号ＳＰが、ゲートドライバ１４の端子ＳＰ１に入力されると、立ち上がり回数検知回路４２（図１０参照）は、走査順設定回路１４３に信号ＳＰＩＮおよび信号ＳＥＬＡを出力する。これにより、走査順設定回路１４３（図２２）では、ＳＷ１１〜ＳＷ１７がオンとなり、ＳＷ１１に信号ＳＰＩＮが入力されると、走査信号出力回路１４１（図２３）のＤＦＦ５０に、信号ＳＰＯＤＤが入力され、奇数行駆動端子Ｏ１、Ｏ３、Ｏ５が出力される。Ｏ５が出力されると共に、ＤＦＦ５２から信号ＲＥ１が走査順設定回路１４３のＳＷ１２に入力され、ＤＦＦ５３に信号ＳＤ１が入力される。これにより、引き続き奇数行駆動端子Ｏ７、Ｏ９、Ｏ１１が出力される。なお、ＤＦＦ５２のデータ出力端子Ｑは、ＳＷ２１にも接続されているが、ＳＷ２１はオフである。Ｏ１１が出力されると共に、ＤＦＦ５５から信号ＲＥ２が走査順設定回路１４３のＳＷ１３に入力され、ＤＦＦ５９に信号ＳＰＥＶＥＮが入力される。これにより、偶数行駆動端子Ｏ２、Ｏ４、Ｏ６が出力される。Ｏ６が出力されると共に、ＤＦＦ６１から信号ＲＥ３が走査順設定回路１４３のＳＷ１４に入力され、ＤＦＦ６２に信号ＳＤ３が入力される。これにより、偶数行駆動端子Ｏ８、Ｏ１０、Ｏ１２が出力される。Ｏ１２が出力されると共に、ＤＦＦ６４から信号ＲＥ４が走査順設定回路１４３のＳＷ１５に入力され、ＤＦＦ６５に信号ＳＤ４が入力される。これにより、偶数行駆動端子Ｏ１４、Ｏ１６、Ｏ１８が出力される。Ｏ１８が出力されると共に、ＤＦＦ６７から信号ＳＰＥＶＯＵＴが走査順設定回路１４３のＳＷ１６に入力され、遅延回路１４５（図２４）のＤＦＦ６８に信号ＳＤｄｕｍｍｙが入力される。

３クロック周期（図２０のｏ〜ｐの時点）経過後、ＤＦＦ７０から信号Ｏｄｕｍｍｙが走査順設定回路１４３のＳＷ１７に入力され、ＤＦＦ５６に信号ＳＤ２が入力される。これにより、再び奇数行の走査が開始され、奇数行駆動端子Ｏ１３、Ｏ１５、Ｏ１７が出力される。Ｏ１７の出力と共に、ＤＦＦ５８から信号ＳＰＯＤＯＵＴが走査順設定回路１４３のＳＷ２３に入力されるが、ＳＷ２３はオフであるので、信号ＳＰＯＤＯＵＴは無視され、次にスタート信号ＳＰが入力されるまでゲートドライバ１４での走査を終了する。

さらに、スタート信号生成回路１４４（図２５参照）には、立ち上がり回数Ｍが１回であるので、信号ＳＥＬＡが入力され、ＳＷ７がオンとなる。これにより、Ｏ１２が出力されると共に、端子ＳＰ２から２クロック周期のハイ幅のスタート信号ＳＰが出力される。

一方、立ち上がり回数Ｍが２回であるスタート信号ＳＰが、ゲートドライバ１４の端子ＳＰ１に入力されると、立ち上がり回数検知回路４２は、走査順設定回路１４３に信号ＳＰＩＮおよび信号ＳＥＬＢを出力する。これにより、走査順設定回路１４３では、ＳＷ１８〜ＳＷ２４がオンとなり、ＳＷ１８に信号ＳＰＩＮが入力されると、走査信号出力回路１４１のＤＦＦ５９に、信号ＳＰＥＶＥＮが入力され、偶数行駆動端子Ｏ２、Ｏ４、Ｏ６が出力される。Ｏ６が出力されると共に、ＤＦＦ６１から信号ＲＥ３が走査順設定回路１４３のＳＷ１９に入力され、遅延回路１４５のＤＦＦ６８に信号ＳＤｄｕｍｍｙが入力される。なお、信号ＲＥ３は、ＳＷ１４にも入力されるが、ＳＷ１４はオフである。

３クロック周期（図２０のｐ〜ｑの時点）経過後、ＤＦＦ７０から信号Ｏｄｕｍｍｙが走査順設定回路１４３のＳＷ２０に入力され、信号ＳＰＯＤＤがＤＦＦ５０に入力される。これにより、奇数行駆動端子Ｏ１、Ｏ３、Ｏ５が出力される。Ｏ５が出力されると共に、ＤＦＦ５２から信号ＲＥ１が走査順設定回路１４３のＳＷ２１に入力され、ＤＦＦ５３に信号ＳＤ１が入力される。これにより、奇数行駆動端子Ｏ７、Ｏ９、Ｏ１１が出力される。Ｏ１１が出力されると共に、ＤＦＦ５５から信号ＲＥ２が走査順設定回路１４３のＳＷ２２に入力され、ＤＦＦ５６に信号ＳＤ２が入力される。これにより、引き続き奇数行駆動端子Ｏ１３、Ｏ１５、Ｏ１７が出力される。Ｏ１７の出力と共に、ＤＦＦ５８から信号ＳＰＯＤＯＵＴが走査順設定回路１４３のＳＷ２３に入力され、ＤＦＦ６２に信号ＳＤ３が入力される。これにより、再び偶数行の走査が開始され、偶数行駆動端子Ｏ８、Ｏ１０、Ｏ１２が出力される。Ｏ１２が出力されると共に、ＤＦＦ６４から信号ＲＥ４が走査順設定回路１４３のＳＷ２４に入力され、ＤＦＦ６５に信号ＳＤ４が入力される。これにより、偶数行駆動端子Ｏ１４、Ｏ１６、Ｏ１８が出力される。Ｏ１８の出力と共に、ＤＦＦ６７から信号ＳＰＥＶＯＵＴが走査順設定回路１４３のＳＷ１６に入力されるが、ＳＷ１６はオフであるので、信号ＳＰＥＶＯＵＴは無視され、次にスタート信号ＳＰが入力されるまでゲートドライバ１４での走査を終了する。

さらに、スタート信号生成回路１４４には、立ち上がり回数Ｍが２回であるので、信号ＳＥＬＢが入力され、ＳＷ８がオンとなる。これにより、Ｏ１２が出力されると共に、端子ＳＰ２から３クロック周期のハイ幅のスタート信号ＳＰが出力される。

以上のように、ゲートドライバ１４ａ・１４ｂを駆動することにより、図２０に示すインターレース駆動を行うことができ、画面分割数がゲートドライバ１４の数よりも多いので、画面分割数とゲートドライバ数とが等しい構成よりも、チラツキの少ない画像を得ることができる。また、部品点数を少なくすることができるので、表示装置の組み立てコストも抑えることができる。

（実施の形態３）
本発明のさらに他の実施形態について図２６〜図３２に基づいて説明すると以下の通りである。

実施の形態２では、２個のゲートドライバ４を実装し、画面を３分割してインターレース駆動を行った。このように、画面の分割数が実装されるゲートドライバ数よりも多くすることで、チラツキを抑えた高品質の画像が得られる。一方、画面の分割数を多くすると、極性反転の回数が増加する。これによりソースドライバ内での充放電の回数が増加し、消費電力が増大する。したがって、画質よりも消費電流の抑制を重視する場合、画面をあまり細かく分割する必要がない。そこで、本実施の形態では、画面の分割数が実装されるゲートドライバ数よりも少ない構成、すなわち、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、実装されるゲートドライバの数よりも少ない構成について説明する。

図２６は、液晶パネル２に２個のゲートドライバ２４が実装された構成を示している。液晶パネル２は、図４に示す液晶パネル１０１と同様、７２の走査信号線１〜７２を有している。すなわち、分割された１画面は７２／３＝２４の走査信号線となる。４個のゲートドライバ２４は、互いにカスケード接続されており、実施の形態１に係るゲートドライバ４と同様に、インターレース駆動の走査順を切り替えるために、切替端子ＯＳを必要とせず、端子ＳＰ１に入力されるスタート信号ＳＰのハイ幅により走査順を切り替える。便宜上、１〜４段目のゲートドライバ２４を、それぞれゲートドライバ２４ａ、２４ｂ、２４ｃ、２４ｄとする。

図２７および図２８は、４個のゲートドライバ２４ａ〜２４ｄによるインターレース駆動を示しており、ゲートドライバ２４ａ〜２４ｄは、液晶パネル１２を３分割するインターレース駆動を行う。すなわち、図２７における破線１が、第１番目の画面の走査に対応し、図２７における破線２および図２８における破線３が、第２番目の画面の走査に対応し、図２８における破線４が、第３番目の画面の走査に対応する。

第１番目の画面の走査は、ゲートドライバ２４ａ・２４ｂで行われる、ゲートドライバ２４ａの端子ＳＰ１に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が１回であるスタート信号ＳＰが入力されると、ゲートドライバ２４ａは、奇数行駆動端子Ｏ１から出力を開始する。ゲートドライバ１４ａは、奇数行駆動端子Ｏ１７まで出力すると、一旦走査を終了し、次段のゲートドライバ２４ｂが、奇数行駆動端子Ｏ１から出力を開始する。ゲートドライバ２４ｂが、奇数行駆動端子Ｏ５まで出力すると、ゲートドライバ２４ｂは、一旦走査を終了し、前段のゲートドライバ２４ａが、再度偶数行駆動端子Ｏ２から出力を開始する。ゲートドライバ２４ａが、偶数行駆動端子Ｏ１８まで出力すると、ゲートドライバ２４ａの走査は終了し、再び次段のゲートドライバ２４ｂが偶数行駆動端子Ｏ２から出力を開始する。ゲートドライバ２４ｂが偶数行駆動端子Ｏ６まで出力すると、第１番目の画面の走査が終了する。

第２番目の画面の走査は、ゲートドライバ２４ｂ・２４ｃで行われ、ゲートドライバ２４ｂによる偶数行駆動端子Ｏ８の出力から開始される。ゲートドライバ２４ｂは、偶数行駆動端子Ｏ１８まで出力すると、一旦走査を終了し、図２８に示すように、次段のゲートドライバ２４ｃが、偶数行駆動端子Ｏ２から出力を開始する。ゲートドライバ２４ｃは、偶数行駆動端子Ｏ１２まで出力すると、一旦走査を終了し、図２７に示すように、再びゲートドライバ２４ｂが、奇数行駆動端子Ｏ７から出力を開始する。ゲートドライバ２４ｂは、奇数行駆動端子Ｏ１７まで出力すると、走査を終了し、図２８に示すように、ゲートドライバ２４ｃが再び奇数行駆動端子Ｏ１から出力を開始する。ゲートドライバ２４ｃが奇数行駆動端子Ｏ１１まで出力すると、第２番目の走査が終了する。

第３番目の画面の走査は、ゲートドライバ２４ｃ・２４ｄで行われ、ゲートドライバ２４ｃによる奇数行駆動端子Ｏ１３の出力から開始される。ゲートドライバ２４ｃは、奇数行駆動端子Ｏ１７まで出力すると、一旦走査を終了し、続いて次段のゲートドライバ２４ｄが、奇数行駆動端子Ｏ１から出力を開始する。ゲートドライバ２４は、奇数行駆動端子Ｏ１７まで出力すると、一旦走査を終了し、続いて前段のゲートドライバ２４ｃが、偶数行駆動端子Ｏ１４から出力を開始する。ゲートドライバ２４ｃは、偶数行駆動端子Ｏ１８まで出力すると、走査を終了し、続いて次段のゲートドライバ２４ｄが、偶数行駆動端子Ｏ２から再び出力を開始する。ゲートドライバ２４ｄが、偶数行駆動端子Ｏ１８まで出力すると、第３番目の走査が終了する。

また、ゲートドライバ２４ａは、奇数行駆動端子Ｏ１１の出力と共に、次段のゲートドライバ２４ｂに、２クロック周期のハイ幅のスタート信号ＳＰを端子ＳＰ２から出力する。同様に、ゲートドライバ２４ｃは、奇数行駆動端子Ｏ１１の出力と共に、次段のゲートドライバ２４ｄに、４クロック周期のハイ幅のスタート信号ＳＰを端子ＳＰ２から出力する。一方、ゲートドライバ２４ｂは、偶数行駆動端子Ｏ１２の出力と共に、次段のゲートドライバ２４ｃに、３クロック周期のスタート信号ＳＰを端子ＳＰ２から出力する。

ここで、実施の形態１および２におけるゲートドライバ４およびゲートドライバ１４では、ゲートドライバに入力されるスタート信号のハイレベル期間における動作クロックの立ち上がり回数Ｍが、奇数か偶数かによって、走査順を決定していた。一方、本実施の形態に係るゲートドライバ２４では、立ち上がり回数Ｍが、１回、２回、および３回の各場合において、動作が異なる。また、立ち上がり回数Ｍが、１回の場合の動作と４回の場合の動作とは同一である。

すなわち、立ち上がり回数Ｍが１回の場合、図２７に示すゲートドライバ２４ａの動作を行い、立ち上がり回数Ｍが２回の場合、図２７に示すゲートドライバ２４ｂの動作を行い、立ち上がり回数Ｍが３回の場合、図２８に示すゲートドライバ２４ｃの動作を行い、立ち上がり回数Ｍが４回の場合、図２８に示すゲートドライバ２４ｄの動作を行う。

このような走査を行うことにより、ゲートドライバ２４を４段カスケード接続することによって、画面を３分割するインターレース駆動を行うことができる。画面の分割数が、実装されるゲートドライバ数よりも少ないため、実施の形態１における構成よりも、極性反転回数が少なくなり、消費電力を抑えることができる。

続いて、ゲートドライバ２４の具体的な回路構成について、図２９〜図３２に基づいて説明する。

図２１は、ゲートドライバ２４の構成を示すブロック図である。ゲートドライバ２４には、走査信号出力回路１４１、立ち上がり回数検知回路４２、走査順設定回路２４３、スタート信号生成回路２４４および遅延回路２４５が内蔵されている。

走査信号出力回路１４１は、図２１に示す走査信号出力回路１４１と同一の構成であり、ゲートドライバ４の出力端子Ｏ１〜Ｏ１８（図４参照）から出力される走査信号を発生する。

立ち上がり回数検知回路４２は、図９に示す立ち上がり回数検知回路４２と同一の構成であり、ゲートドライバ２４の端子ＳＰ１に入力されるスタート信号ＳＰのハイ期間内における動作クロックＣＬＫの立ち上がり回数Ｍを検知する。走査順設定回路２４３は、立ち上がり回数検知回路４２によって検知された立ち上がり回数Ｍに応じて、走査信号出力回路１４１による走査順を決定する。

スタート信号生成回路２４４は、ゲートドライバ２４の端子ＳＰ２から出力されるスタート信号ＳＰを生成する。スタート信号生成回路２４４から出力されるスタート信号ＳＰのハイ期間における動作クロックＣＬＫの立ち上がり回数Ｎは、Ｍ＋１である。

遅延回路２４５は、ゲートドライバ２４が一旦走査を終了してから、次段のゲートドライバ２４が走査した後、再び走査を開始するまでの間、インターレス駆動を遅延させる。すなわち、図２７に示すｒ〜ｓ、ｓ〜ｔ、ｕ〜ｖの期間、および、図２８に示すｖ〜ｗ、ｘ〜ｙ、ｙ〜ｚの期間だけ、ゲートドライバ１４の走査を遅延させる。遅延回路２４５には、走査順設定回路２４３から５つの信号ＳＤｄｕｍｍｙ１〜ＳＤｄｕｍｍｙ５が入力され、一方、走査順設定回路２４３には、遅延回路２４５から５つの信号Ｏｄｕｍｍｙ１〜Ｏｄｕｍｍｙ５が入力される。

ゲートドライバ２４の端子ＣＬＫに入力された動作クロックＣＬＫは、走査信号出力回路２４１、立ち上がり回数検知回路４２、スタート信号生成回路２４４および遅延回路２４５に入力される。また、ゲートドライバ２４の端子ＳＰ１に入力されたスタート信号ＳＰは、立ち上がり回数検知回路４２に入力される。

立ち上がり回数検知回路４２は、信号ＳＰＩＮを走査順設定回路２４３に出力し、さらに、信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤを走査順設定回路２４３およびスタート信号生成回路２４４に出力する。

また、走査順設定回路２４３は、６つの信号ＳＰＯＤＤ、ＳＰＥＶＥＮ、ＳＤ１〜ＳＤ４を走査信号出力回路１４１に出力する。一方、走査信号出力回路１４１は、６つの信号ＳＰＯＤＯＵＴ、ＳＰＥＶＯＵＴ、ＲＥ１〜ＲＥ４を走査順設定回路２４３に出力する。

走査信号出力回路１４１は、出力端子Ｏ１〜Ｏ１８に接続されており、さらに、出力端子Ｏ１１およびＯ１２に接続されるラインは、スタート信号生成回路１４４にも接続されている。すなわち、出力端子Ｏ１１またはＯ１２から走査信号が出力されると、同時に、スタート信号生成回路１４４にもハイパルスが入力される。

以下、走査順設定回路２４３、遅延回路１４５およびスタート信号生成回路２４４の具体的な回路構成について説明する。なお、立ち上がり回数検知回路４２および走査信号出力回路１４１は、それぞれ図１０におよび図２３に示す回路と同一であるので、説明を省略する。

図３０は、走査順設定回路２４３の具体的な回路構成を示している。走査順設定回路２４３は、３６個のスイッチ（ＳＷ３０〜６５）を備えている。ＳＷ３０〜ＳＷ３６の各ゲートには、立ち上がり回数検知回路４２からの信号ＳＥＬＡが入力される。ＳＷ３７〜ＳＷ４７の各ゲートには、立ち上がり回数検知回路４２からの信号ＳＥＬＢが入力される。ＳＷ４８〜ＳＷ５８の各ゲートには、立ち上がり回数検知回路４２からの信号ＳＥＬＣが入力される。ＳＷ５９〜ＳＷ６５の各ゲートには、立ち上がり回数検知回路４２からの信号ＳＥＬＤが入力される。

これにより、立ち上がり回数検知回路４２により検知されるスタート信号ＳＰのハイ幅が１クロック周期の場合、ＳＷ３０〜ＳＷ３６がオンとなり、スタート信号ＳＰのハイ幅が２クロック周期の場合、ＳＷ３７〜ＳＷ４７がオンとなり、スタート信号ＳＰのハイ幅が３クロック周期の場合、ＳＷ４８〜ＳＷ５８がオンとなり、スタート信号ＳＰのハイ幅が４クロック周期の場合、ＳＷ５９〜ＳＷ６５がオンとなる。

また、立ち上がり回数検知回路４２からの信号ＳＰＩＮは、ＳＷ３０・ＳＷ３７・ＳＷ４８・ＳＷ５９のソースに入力される。

図３１は、遅延回路２４５の具体的な回路構成を示している。遅延回路２４５は、１５個のＤ型フリップフロップ（ＤＦＦ７１〜８５）を備えており、ＤＦＦ７１〜７３、ＤＦＦ７４〜７６、ＤＦＦ７７〜７９、ＤＦＦ８０〜８２、ＤＦＦ８３〜８５は、それぞれ３段のシフトレジスタを構成している。また、各ＤＦＦ７１〜８５のクロック入力端子ＣＫには、動作クロックＣＬＫが入力される。

以下、図２３および図３０に基づいて、走査信号出力回路１４１と走査順設定回路２４３との間の接続について説明する。

走査信号出力回路１４１のＤＦＦ５０のデータ入力端子Ｎは、走査順設定回路２４３のＳＷ３０・ＳＷ３７・ＳＷ５２・ＳＷ５９のドレインに接続されており、信号ＳＰＯＤＤが入力される。ＤＦＦ５２のデータ出力端子Ｑは、出力端子Ｏ５に接続されると共に、ＳＷ３１・ＳＷ３８・ＳＷ５３・ＳＷ６０のソースに接続されており、信号ＲＥ１を出力する。

ＤＦＦ５３のデータ入力端子Ｎは、ＳＷ３１・ＳＷ４６・ＳＷ５３・ＳＷ６０のドレインに接続されており、信号ＳＤ１が入力される。ＤＦＦ５５のデータ出力端子Ｑは、出力端子Ｏ１１に接続されると共に、ＳＷ３２・ＳＷ４７・ＳＷ５４・ＳＷ６１のソースに接続されており、信号ＲＥ２を出力する。

ＤＦＦ５６のデータ入力端子Ｎは、ＳＷ３２・ＳＷ４７・ＳＷ５４・ＳＷ６１のドレインに接続されており、信号ＳＤ２が入力される。ＤＦＦ５８のデータ出力端子Ｑは、出力端子Ｏ１７に接続されると共に、ＳＷ３３・ＳＷ５５・ＳＷ６２のソースに接続されており、信号ＳＰＯＤＯＵＴを出力する。

ＤＦＦ５９のデータ入力端子Ｎは、ＳＷ３４・ＳＷ４１・ＳＷ４８・ＳＷ６３のドレインに接続されており、信号ＳＰＥＶＥＮが入力される。ＤＦＦ６１のデータ出力端子Ｑは、出力端子Ｏ６に接続されると共に、ＳＷ３５・ＳＷ４２・ＳＷ４９・ＳＷ６４のソースに接続されており、信号ＲＥ３を出力する。

ＤＦＦ６２のデータ入力端子Ｎは、ＳＷ３５・ＳＷ４２・ＳＷ４９・ＳＷ６４のドレインに接続されており、信号ＳＤ３が入力される。ＤＦＦ６４のデータ出力端子Ｑは、出力端子Ｏ１２に接続されると共に、ＳＷ３６・ＳＷ４３・ＳＷ５０・ＳＷ６５のソースに接続されており、信号ＲＥ４を出力する。

ＤＦＦ６５のデータ入力端子Ｎは、ＳＷ３６・ＳＷ４３・ＳＷ５８・ＳＷ６５のドレインに接続されており、信号ＳＤ４が入力される。ＤＦＦ６７のデータ出力端子Ｑは、出力端子Ｏ１８に接続されると共に、ＳＷ４４のソースに接続されており、信号ＳＰＥＶＯＵＴを出力する。

続いて、図３０および図３１に基づいて、走査順設定回路２４３と遅延回路２４５との間の接続について説明する。

遅延回路２４５のＤＦＦ７１のデータ入力端子Ｎは、走査順設定回路２４３のＳＷ３３・ＳＷ３８・ＳＷ５０・ＳＷ６２のドレインに接続されており、信号ＳＤｄｕｍｍｙ１が入力される。ＤＦＦ７３のデータ出力端子Ｑは、ＳＷ３４・ＳＷ３９・ＳＷ５１・ＳＷ６３のソースに接続されており、信号Ｏｄｕｍｍｙ１を出力する。

ＤＦＦ７４のデータ入力端子Ｎは、ＳＷ３９・ＳＷ５１のドレインに接続されており、信号ＳＤｄｕｍｍｙ２が入力される。ＤＦＦ７６のデータ出力端子Ｑは、ＳＷ４０・ＳＷ５２のソースに接続されており、信号Ｏｄｕｍｍｙ２を出力する。

ＤＦＦ７７のデータ入力端子Ｎは、ＳＷ４０・ＳＷ５５のドレインに接続されており、信号ＳＤｄｕｍｍｙ３が入力される。ＤＦＦ７９のデータ出力端子Ｑは、ＳＷ４１・ＳＷ５６のソースに接続されており、信号Ｏｄｕｍｍｙ３を出力する。

ＤＦＦ８０のデータ入力端子Ｎは、ＳＷ４４・ＳＷ５６のドレインに接続されており、信号ＳＤｄｕｍｍｙ４が入力される。ＤＦＦ８２のデータ出力端子Ｑは、ＳＷ４５・ＳＷ５７のソースに接続されており、信号Ｏｄｕｍｍｙ４を出力する。

ＤＦＦ８３のデータ入力端子Ｎは、ＳＷ４５・ＳＷ５７のドレインに接続されており、信号ＳＤｄｕｍｍｙ５が入力される。ＤＦＦ８５のデータ出力端子Ｑは、ＳＷ４６・ＳＷ５８のソースに接続されており、信号Ｏｄｕｍｍｙ５を出力する。

図３２は、図２９に示すスタート信号生成回路２４４の具体的な回路構成を示している。スタート信号生成回路２４４の構成は、図１５に示すスタート信号生成回路４４と比較して、スタート信号生成回路４４では、ＳＷ５・ＳＷ６のソースがそれぞれ出力端子Ｏ１１・Ｏ１２と接続されているのに対し、スタート信号生成回路２４４では、反対にＳＷ５・ＳＷ６のソースがそれぞれ出力端子Ｏ１２・Ｏ１１と接続されている点を除いて、スタート信号生成回路４４と同一である。これにより、ゲートドライバ２４の端子ＳＰ１に入力されるスタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数Ｍが１回または３回の場合、スタート信号生成回路２４４には、信号ＳＥＬＡまたは信号ＳＥＬＣが入力されるので、ＳＷ５がオンになり、奇数行駆動端子Ｏ１１の出力と同時に、ハイ幅が２クロック周期または４クロック周期のスタート信号ＳＰが出力される。また、立ち上がり回数Ｍが２回の場合、スタート信号生成回路２４４には、信号ＳＥＬＢが入力されるので、ＳＷ６がオンになり、偶数行駆動端子Ｏ１２の出力と同時に、ハイ幅が３クロック周期のスタート信号ＳＰが出力される。なお、立ち上がり回数Ｍが４回の場合も、スタート信号生成回路２４４には、信号ＳＥＬＤが入力されるので、ＳＷ６がオンになるが、ＳＷ１０のソースが接地されているため、スタート信号ＳＰは出力されない。

以上の構成により、図２９に示すゲートドライバ２４は、図２７および図２８に示すようなインターレース駆動を行う。以下、回路構成に基づいて、ゲートドライバ２４の動作内容を具体的に説明する。

立ち上がり回数Ｍが１回の場合、図２７に示すゲートドライバ２４ａのインターレース駆動が行われる。この場合、立ち上がり回数検知回路４２（図１０参照）は、走査順設定回路２４３（図３０参照）に信号ＳＰＩＮおよび信号ＳＥＬＡを出力する。

走査順設定回路２４３では、ＳＷ３０〜３６がオンとなり、信号ＳＰＩＮがＳＷ３０に入力されることにより、信号ＳＰＯＤＤが走査信号出力回路１４１（図２３参照）のＤＦＦ５０に入力される。これにより、奇数行駆動端子Ｏ１〜Ｏ５が出力される。ＤＦＦ５２は、奇数行駆動端子Ｏ５の出力と共に、信号ＲＥ１をＳＷ３１に出力し、ＤＦＦ５３に信号ＳＤ１が入力され、奇数行駆動端子Ｏ７〜Ｏ１１が出力される。ＤＦＦ５５は、奇数行駆動端子Ｏ１１の出力と共に、信号ＲＥ２をＳＷ３２に出力し、ＤＦＦ５６に信号ＳＤ２が入力され、奇数行駆動端子Ｏ１３〜Ｏ１７が出力される。ＤＦＦ５８は、奇数行駆動端子Ｏ１７の出力と共に、信号ＳＰＯＤＯＵＴをＳＷ３３に出力し、遅延回路２４５（図３１参照）のＤＦＦ７１に信号ＳＤｄｕｍｍｙ１が入力される。

３クロック周期後、ＤＦＦ７３から信号Ｏｄｕｍｍｙ１が走査順設定回路２４３のＳＷ３４に出力され、走査信号出力回路１４１のＤＦＦ５９に信号ＳＰＥＶＥＮが入力される。これにより、ゲートドライバ２４ａは、図２７のｒ〜ｓの期間走査を中断し、再び偶数行駆動端子Ｏ２から出力を開始する。ＤＦＦ６１は、偶数行駆動端子Ｏ６を出力すると共に、信号ＲＥ３をＳＷ３５に出力し、ＤＦＦ６２に信号ＳＤ３が入力され、偶数行駆動端子Ｏ８〜Ｏ１２が出力される。ＤＦＦ６４は、偶数行駆動端子Ｏ１２を出力すると共に、信号ＲＥ４をＳＷ３６に出力し、ＤＦＦ６５に信号ＳＤ４が入力され、偶数行駆動端子Ｏ１４〜Ｏ１８が出力される。ＤＦＦ６７は、偶数行駆動端子Ｏ１８を出力すると共に、信号ＳＰＥＶＯＵＴをＳＷ４４に出力するが、ＳＷ４４はオフである。これにより、ゲートドライバ２４ａの動作が終了する。

また、ゲートドライバ２４ａでは、奇数行駆動端子Ｏ１１の出力と共に、スタート信号生成回路２４４（図３２参照）のＳＷ５にハイパルスが入力され、ハイ幅が２クロック周期のスタート信号ＳＰが、出力端子ＳＰ２から次段のゲートドライバ２４に出力される。

ゲートドライバ２４ａの次段のゲートドライバ２４では、入力されるスタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数が２回となるので、図２７に示すゲートドライバ２４ｂのインターレース駆動が行われる。この場合、立ち上がり回数検知回路４２は、走査順設定回路２４３に信号ＳＰＩＮおよび信号ＳＥＬＢを出力する。

したがって、走査順設定回路２４３では、ＳＷ３７〜４７がオンとなり、信号ＳＰＩＮがＳＷ３７に入力されることにより、信号ＳＰＯＤＤが走査信号出力回路１４１のＤＦＦ５０に入力される。これにより、奇数行駆動端子Ｏ１〜Ｏ５が出力される。ＤＦＦ５２は、奇数行駆動端子Ｏ５の出力と共に、信号ＲＥ１をＳＷ３１に出力し、遅延回路２４５のＤＦＦ７１に信号ＳＤｄｕｍｍｙ１が入力される。

３クロック周期後、ＤＦＦ７３から信号Ｏｄｕｍｍｙ１が走査順設定回路２４３のＳＷ３９に出力され、遅延回路２４５のＤＦＦ７４に信号ＳＤｄｕｍｍｙ２が入力される。３クロック周期後、ＤＦＦ７６から信号Ｏｄｕｍｍｙ２が走査順設定回路２４３のＳＷ４０に出力され、遅延回路２４５のＤＦＦ７７に信号ＳＤｄｕｍｍｙ３が入力される。３クロック周期後、ＤＦＦ７９から信号Ｏｄｕｍｍｙ３が走査順設定回路２４３のＳＷ４１に出力され、走査順設定回路２４３のＤＦＦ５９に信号ＳＰＥＶＥＮが入力される。

これにより、ゲートドライバ２４ｂは、計９クロック周期（図２７のｓ〜ｔ）走査を中断し、再び偶数行駆動端子Ｏ２から出力を開始する。ＤＦＦ６１は、偶数行駆動端子Ｏ６を出力すると共に、信号ＲＥ３をＳＷ４２に出力し、ＤＦＦ６２に信号ＳＤ３が入力され、偶数行駆動端子Ｏ８〜Ｏ１２が出力される。ＤＦＦ６４は、偶数行駆動端子Ｏ１２を出力すると共に、信号ＲＥ４をＳＷ４３に出力し、ＤＦＦ６５に信号ＳＤ４が入力され、偶数行駆動端子Ｏ１４〜Ｏ１８が出力される。ＤＦＦ６７は、偶数行駆動端子Ｏ１８を出力すると共に、信号ＳＰＥＶＯＵＴをＳＷ４４に出力し、遅延回路２４５のＤＦＦ８０に信号ＳＤｄｕｍｍｙ４が入力される。

３クロック周期後、ＤＦＦ８２から信号Ｏｄｕｍｍｙ４が走査順設定回路２４３のＳＷ４５に出力され、遅延回路２４５のＤＦＦ８３に信号ＳＤｄｕｍｍｙ５が入力される。３クロック周期後、ＤＦＦ８５から信号Ｏｄｕｍｍｙ５が走査順設定回路２４３のＳＷ４６に出力され、走査順設定回路２４３のＤＦＦ５３に信号ＳＤ１が入力される。

これにより、ゲートドライバ２４ｂは、計６クロック周期（図２７のｕ〜ｖ）走査を中断し、再び奇数行駆動端子Ｏ７から出力を開始する。ＤＦＦ５５は、奇数行駆動端子Ｏ１１の出力と共に、信号ＲＥ２をＳＷ４７に出力し、ＤＦＦ５６に信号ＳＤ２が入力され、奇数行駆動端子Ｏ１３〜Ｏ１７が出力される。ＤＦＦ５８は、奇数行駆動端子Ｏ１７の出力と共に、信号ＳＰＯＤＯＵＴをＳＷ３３・５５・６２に出力するが、ＳＷ３３・５５・６２はいずれもオフである。これにより、ゲートドライバ２４ｂの動作が終了する。

また、ゲートドライバ２４ｂでは、偶数行駆動端子Ｏ１２の出力と共に、スタート信号生成回路２４４のＳＷ６にハイパルスが入力され、ハイ幅が３クロック周期のスタート信号ＳＰが、出力端子ＳＰ２から次段のゲートドライバ２４に出力される。

ゲートドライバ２４ｂの次段のゲートドライバ２４では、入力されるスタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数が３回となるので、図２８に示すゲートドライバ２４ｃのインターレース駆動が行われる。この場合、立ち上がり回数検知回路４２は、走査順設定回路２４３に信号ＳＰＩＮおよび信号ＳＥＬＣを出力する。

したがって、走査順設定回路２４３では、ＳＷ４８〜５８がオンとなり、信号ＳＰＩＮがＳＷ４８に入力されることにより、信号ＳＰＥＶＥＮが走査信号出力回路１４１のＤＦＦ５９に入力される。これにより、偶数行駆動端子Ｏ２〜Ｏ６が出力される。ＤＦＦ６１は、偶数行駆動端子Ｏ６を出力すると共に、信号ＲＥ３をＳＷ４９に出力し、ＤＦＦ６２に信号ＳＤ３が入力され、偶数行駆動端子Ｏ８〜Ｏ１２が出力される。ＤＦＦ６４は、偶数行駆動端子Ｏ１２を出力すると共に、信号ＲＥ４をＳＷ５０に出力し、遅延回路２４５のＤＦＦ７１に信号ＳＤｄｕｍｍｙ１が入力される。

３クロック周期後、ＤＦＦ７３から信号Ｏｄｕｍｍｙ１が走査順設定回路２４３のＳＷ５１に出力され、遅延回路２４５のＤＦＦ７４に信号ＳＤｄｕｍｍｙ２が入力される。３クロック周期後、ＤＦＦ７６から信号Ｏｄｕｍｍｙ２が走査順設定回路２４３のＳＷ５２に出力され、走査順設定回路２４３のＤＦＦ５０に信号ＳＰＯＤＤが入力される。

これにより、ゲートドライバ２４ｃは、計６クロック周期（図２８のｖ〜ｗ）走査を中断し、再び奇数行駆動端子Ｏ１から出力を開始する。ＤＦＦ５２は、奇数行駆動端子Ｏ５の出力と共に、信号ＲＥ１をＳＷ５３に出力し、ＤＦＦ５３に信号ＳＤ１が入力され、奇数行駆動端子Ｏ７〜Ｏ１１が出力される。ＤＦＦ５５は、奇数行駆動端子Ｏ１１の出力と共に、信号ＲＥ２をＳＷ５４に出力し、ＤＦＦ５６に信号ＳＤ２が入力され、奇数行駆動端子Ｏ１３〜Ｏ１７が出力される。ＤＦＦ５８は、奇数行駆動端子Ｏ１７の出力と共に、信号ＳＰＯＤＯＵＴをＳＷ５５に出力し、遅延回路２４５のＤＦＦ７７に信号ＳＤｄｕｍｍｙ３が入力される。

３クロック周期後、ＤＦＦ７９から信号Ｏｄｕｍｍｙ３が走査順設定回路２４３のＳＷ５６に出力され、遅延回路２４５のＤＦＦ８０に信号ＳＤｄｕｍｍｙ４が入力される。３クロック周期後、ＤＦＦ８２から信号Ｏｄｕｍｍｙ４が走査順設定回路２４３のＳＷ５７に出力され、遅延回路２４５のＤＦＦ８３に信号ＳＤｄｕｍｍｙ５が入力される。３クロック周期後、ＤＦＦ８５から信号Ｏｄｕｍｍｙ５が走査順設定回路２４３のＳＷ５８に出力され、走査順設定回路２４３のＤＦＦ６５に信号ＳＤ４が入力される。

これにより、ゲートドライバ２４ｃは、計９クロック周期（図２８のｘ〜ｙ）走査を中断し、再び偶数行駆動端子Ｏ１４から出力を開始する。ＤＦＦ６７は、偶数行駆動端子Ｏ１８を出力すると共に、信号ＳＰＥＶＯＵＴをＳＷ４４に出力するが、ＳＷ４４はオフである。これにより、ゲートドライバ２４ｃの動作が終了する。

また、ゲートドライバ２４ｃでは、奇数行駆動端子Ｏ１１の出力と共に、スタート信号生成回路２４４のＳＷ５にハイパルスが入力され、ハイ幅が４クロック周期のスタート信号ＳＰが、出力端子ＳＰ２から次段のゲートドライバ２４に出力される。

ゲートドライバ２４ｃの次段のゲートドライバ２４では、入力されるスタート信号ＳＰのハイレベル期間における動作クロックＣＬＫの立ち上がり回数が４回となるので、図２８に示すゲートドライバ２４ｄのインターレース駆動が行われる。この場合、立ち上がり回数検知回路４２は、走査順設定回路２４３に信号ＳＰＩＮおよび信号ＳＥＬＤを出力する。

したがって、走査順設定回路２４３では、ＳＷ５９〜６５がオンとなる。なお、ＳＷ５９〜６５のソースおよびドライバの接続先は、ＳＷ３０〜３６のソースおよびドライバの接続先とそれぞれ同一であるので、ゲートドライバ２４ｄのインターレース駆動は、ゲートドライバ２４ａのインターレース駆動と同一である。

すなわち、信号ＳＰＩＮがＳＷ５９に入力されることにより、信号ＳＰＯＤＤが走査信号出力回路１４１のＤＦＦ５０に入力される。これにより、奇数行駆動端子Ｏ１〜Ｏ５が出力される。ＤＦＦ５２は、奇数行駆動端子Ｏ５の出力と共に、信号ＲＥ１をＳＷ６０に出力し、ＤＦＦ５３に信号ＳＤ１が入力され、奇数行駆動端子Ｏ７〜Ｏ１１が出力される。ＤＦＦ５５は、奇数行駆動端子Ｏ１１の出力と共に、信号ＲＥ２をＳＷ６１に出力し、ＤＦＦ５６に信号ＳＤ２が入力され、奇数行駆動端子Ｏ１３〜Ｏ１７が出力される。ＤＦＦ５８は、奇数行駆動端子Ｏ１７の出力と共に、信号ＳＰＯＤＯＵＴをＳＷ６２に出力し、遅延回路２４５のＤＦＦ７１に信号ＳＤｄｕｍｍｙ１が入力される。

３クロック周期後、ＤＦＦ７３から信号Ｏｄｕｍｍｙ１が走査順設定回路２４３のＳＷ６３に出力され、走査信号出力回路１４１のＤＦＦ５９に信号ＳＰＥＶＥＮが入力される。これにより、ゲートドライバ２４ｄは、図２８のｙ〜ｚの期間走査を中断し、再び偶数行駆動端子Ｏ２から出力を開始する。ＤＦＦ６１は、偶数行駆動端子Ｏ６を出力すると共に、信号ＲＥ３をＳＷ６４に出力し、ＤＦＦ６２に信号ＳＤ３が入力され、偶数行駆動端子Ｏ８〜Ｏ１２が出力される。ＤＦＦ６４は、偶数行駆動端子Ｏ１２を出力すると共に、信号ＲＥ４をＳＷ６５に出力し、ＤＦＦ６５に信号ＳＤ４が入力され、偶数行駆動端子Ｏ１４〜Ｏ１８が出力される。ＤＦＦ６７は、偶数行駆動端子Ｏ１８を出力すると共に、信号ＳＰＥＶＯＵＴをＳＷ４４に出力するが、ＳＷ４４はオフである。これにより、ゲートドライバ２４ｄの動作が終了する。

このように、図２７および図２８に示すような、画面分割数がゲートドライバ２４の数よりも少ないインターレース駆動を実現することができる。したがって、データ信号の極性反転回数を減らすことができ、ソースドライバの発熱および消費電力を抑えることができる。

（実施の形態４）
本発明のさらに他の実施形態について図４１〜図５２に基づいて説明すると以下の通りである。本実施の形態では、実施の形態１〜３のように、スタート信号のハイレベル期間に応じて走査順を決定するだけでなく、さらに、全ての走査信号線を駆動させる構成について説明する。

図４１は、液晶パネル２に４個のゲートドライバ３４が実装された構成を示している。液晶パネル２は、図４に示す液晶パネル１０１と同様、７２の走査信号線１〜７２を有している。図４１では、便宜上、１〜４段目のゲートドライバ３４を、適宜ゲートドライバ３４ａ、３４ｂ、３４ｃ、３４ｄとしており、ゲートドライバ３４ａ、３４ｂ、３４ｃ、３４ｄは、互いにカスケード接続されている。各ゲートドライバ３４は、実施の形態１に係るゲートドライバ４と同様に、インターレース駆動の走査順を切り替えるために、切替端子ＯＳを必要とせず、端子ＳＰ１に入力されるスタート信号ＳＰのハイ幅により走査順を切り替える。

さらに、ゲートドライバ３４は、電源オフ時に全ての走査信号線を駆動させることが可能となっている。これにより、図２に示す液晶パネル２内の画素容量２１１に蓄積された電荷をすばやく消去することで、電源オフ時の残像を短時間でクリアすることができる。さらに、ゲートドライバ３４は、全ての走査信号線を駆動するタイミングを知らせるための信号を入力する端子を設けておらず、スタート信号ＳＰのハイ幅を検知することにより、当該タイミングを検知する。したがって、余分な端子および配線を設けることなく、表示品位を保つことが可能となっている。

図４２は、ゲートドライバ３４によるインターレース駆動を示すタイミングチャートであり、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回の場合におけるインターレース駆動を示している。ゲートドライバ３４の端子ＳＰ１に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回であるスタート信号ＳＰが入力されると、ゲートドライバ３４は、全ての駆動端子Ｏ１〜Ｏ１８を所定時間同時に出力すると共に、次段のゲートドライバ３４に、５クロック周期以上のハイ幅のスタート信号ＳＰを端子ＳＰ２から出力する。なお、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が６回以上であっても、ゲートドライバ３４は、全ての駆動端子Ｏ１〜Ｏ１８を所定時間同時に出力するように構成されているため、次段のゲートドライバ３４も、自身に接続された全ての走査信号線を駆動する。

なお、ゲートドライバ３４に入力されるスタート信号ＳＰは、図１に示すコントローラ７で生成され、コントローラ７は、スタート信号ＳＰのパルス幅をゲートドライバ３４の仕様に合わせて規定できる。本実施の形態では、コントローラ７は、表示装置１の電源オフの指示を検知すると、ハイレベル期間内の動作クロックＣＬＫの立ち上がり回数が５回であるスタート信号ＳＰを生成するように構成されている。また、コントローラ７は通常使用時には、ハイレベル期間内の動作クロックＣＬＫの立ち上がり回数が１回であるスタート信号ＳＰを生成するように仕様規定されている。なお、これらの仕様規定は一例であり、ゲートドライバの構成に合わせて、スタート信号のパルス幅を任意に設定してもよい。

図４３は、本実施の形態に係るゲートドライバ３４の構成を示すブロック図である。ゲートドライバ３４は、図９に示すゲートドライバ４において、立ち上がり回数検知回路４２およびスタート信号生成回路４４の代わりに立ち上がり回数検知回路３４２およびスタート信号生成回路３４４を設け、さらに、パワーオンリセット回路３４６および駆動モード選択回路３４７を設けた構成である。

ゲートドライバ３４の端子ＳＰ１および端子ＣＬＫに入力されるスタート信号ＳＰおよび動作クロックＣＬＫは、立ち上がり回数検知回路３４２に入力される。また、スタート信号生成回路３４４には、立ち上がり回数検知回路３４２からの信号ＳＥＬＡ〜ＳＥＬＤに加え、信号ＳＥＬＥが入力される。駆動モード選択回路３４７には、走査信号出力回路４１からの走査信号に加え、立ち上がり回数検知回路３４２からの信号ＳＥＬＥおよび信号ＳＥＬＥＢが入力される。パワーオンリセット回路３４６は、電源の立ち上がりを検知してパワーオンリセット信号ＰＲを発生し、立ち上がり回数検知回路３４２へ出力する。

これにより、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回であるスタート信号ＳＰが入力された場合、ゲートドライバ３４は、実施の形態１に係るゲートドライバ４と同様のインターレース駆動を行うと共に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回以上であるスタート信号ＳＰが入力された場合、全ての走査信号線を同時に駆動する。

なお、本実施の形態では、実施の形態１に係るゲートドライバ４と同様のインターレース駆動を第１駆動モードとし、図４２に示すような全ての走査信号線を同時に駆動する駆動モードを第２駆動モードとする。

図４４は、立ち上がり回数検知回路３４２の具体的な構成を示す回路図である。立ち上がり回数検知回路３４２は、１１個のＤ型フリップフロップ回路（ＤＦＦ１〜８、８６〜８８）、３個のラッチ回路（ＬＡＴ１〜３）、９個のＡＮＤゲート（ＡＮＤ１〜９）、１個のＮＡＮＤゲート（ＮＡＮＤ２）、１個のＯＲゲート（ＯＲ９）、１個のＮＯＲゲート（ＮＯＲ１）、１２個のインバータ（ＩＮＶ１、４〜１４）を備えている。ＤＦＦ１〜ＤＦＦ５は、５段のシフトレジスタ回路を構成している。１段目のＤＦＦ１のデータ入力端子には、スタート信号ＳＰが入力され、５段目のＤＦＦ５のデータ出力端子Ｑは、ＤＦＦ８６のデータ入力端子Ｄに接続されており、信号Ｑ５が出力される。各ＤＦＦ１〜５のクロック入力端子ＣＫには、動作クロックＣＬＫが入力され、ＤＦＦ８６のクロック入力端子ＣＫには、動作クロックＣＬＫがＩＮＶ４を介して入力される。ＤＦＦ４のデータ出力端子Ｑは、ＤＦＦ５のデータ入力端子Ｄに接続されると共に、ＡＮＤ１の入力端子に接続されている。ＤＦＦ５の反転データ出力端子ＱＢも、ＡＮＤ１の入力端子に接続されており、ＡＮＤ１は、信号ＳＰＩＮを走査順設定回路４３へ出力する。

ＤＦＦ８６のデータ出力端子Ｑは、ＯＲ８の入力端子の一方に接続され、信号Ｑ５Ｈを出力する。ＤＦＦ８６の反転データ出力端子ＱＢは、ＤＦＦ８７のデータ入力端子Ｄに接続され、信号Ｑ５ＨＢを出力する。ＯＲ８の出力信号は、ＮＯＲ１の入力端子の一方に入力され、ＮＯＲ１の入力端子の他方には、スタート信号ＳＰが入力される。ＮＯＲ１の出力信号は、ＯＲ８の入力信号の他方に入力されるとともに、ＩＮＶ５に入力される。ＩＮＶ５からの信号Ｇａｔｅは、各ＬＡＴ１〜３のゲート入力端子Ｇに入力される。

ＤＦＦ８７のクロック入力端子ＣＫには、動作クロックＣＬＫが入力される。ＤＦＦ８７のデータ出力端子Ｑは、ＯＲ９の入力端子の一方に接続されており、信号Ｑ６を出力する。ＯＲ９の入力端子の他方には、パワーオンリセット信号ＰＲが入力される。ＯＲ９の出力端子は、各ＤＦＦ６〜８のリセット端子Ｒに接続され、リセット信号Ｃ＿Ｒを出力する。

ＮＡＮＤ２は、３つの入力端子を有しており、各入力端子には、スタート信号ＳＰ、動作クロックＣＬＫをＩＮＶ１によって反転した反転クロック信号、および、ＤＦＦ８８の反転データ出力端子ＱＢからの信号ＳＥＬＦＢが入力される。ＮＡＮＤ２の出力端子からは、カウンタ信号Ｃ＿ＣＬＫが出力される。

ＤＦＦ６〜ＤＦＦ８は、３段のカウンタ回路を構成しており、ＤＦＦ６のクロック入力端子ＣＫにカウンタ信号Ｃ＿ＣＬＫが入力される。ＤＦＦ６の反転データ出力端子ＱＢとデータ入力端子Ｄとは互いに接続されている。ＤＦＦ６のデータ出力端子Ｑは、ＤＦＦ７のクロック入力端子ＣＫおよびＬＡＴ１のデータ入力端子Ｄに接続されており、信号ＣＱ１を出力する。

ＤＦＦ７の反転データ出力端子ＱＢは、ＤＦＦ７のデータ入力端子ＤおよびＤＦＦ８のクロック入力端子ＣＫに接続されている。ＤＦＦ７のデータ出力端子Ｑは、ＬＡＴ２のデータ入力端子Ｄに接続されており、信号ＣＱ２を出力する。

ＤＦＦ８の反転データ出力端子ＱＢとデータ入力端子Ｄとは互いに接続されている。ＤＦＦ７のデータ出力端子Ｑは、ＬＡＴ３のデータ入力端子Ｄに接続されており、信号ＣＱ３を出力する。

ＬＡＴ１のデータ出力端子Ｑからは、信号ＬＱ１が出力される。ＬＡＴ１のデータ出力端子Ｑは、ＡＮＤ５、ＡＮＤ７およびＡＮＤ９の入力端子に接続されていると共に、ＩＮＶ９を介してＡＮＤ６の入力端子に接続され、ＩＮＶ１２を介してＡＮＤ８の入力端子に接続されている。

ＬＡＴ２のデータ出力端子Ｑからは、信号ＬＱ２が出力される。ＬＡＴ２のデータ出力端子Ｑは、ＡＮＤ６およびＡＮＤ７の入力端子に接続されていると共に、ＩＮＶ７を介してＡＮＤ５の入力端子に接続され、ＩＮＶ１１を介してＡＮＤ８の入力端子に接続され、ＩＮＶ１３を介してＡＮＤ９の入力端子に接続されている。

ＬＡＴ３のデータ出力端子Ｑからは、信号ＬＱ３が出力される。ＬＡＴ３のデータ出力端子Ｑは、ＡＮＤ８およびＡＮＤ９の入力端子に接続されていると共に、ＩＮＶ６を介してＡＮＤ５の入力端子に接続され、ＩＮＶ８を介してＡＮＤ６の入力端子に接続され、ＩＮＶ１０を介してＡＮＤ７の入力端子に接続されている。

各ＡＮＤ５〜９は、それぞれ信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣ、ＳＥＬＤおよびＳＥＬＥを出力する。信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣおよびＳＥＬＤは、走査順設定回路４３に入力される。信号ＳＥＬＥは、ＤＦＦ８８のクロック入力端子ＣＫに入力されるとともに、図４３に示すスタート信号生成回路３４４および駆動モード選択回路３４７に入力される。また、信号ＳＥＬＥは、ＩＮＶ１４により反転して信号ＳＥＬＥＢとなり、信号ＳＥＬＥＢは、駆動モード選択回路３４７に入力される。

ＤＦＦ８８のデータ入力端子Ｄは、ゲートドライバ３４に与えられる電源に接続されており、ハイレベルの信号が入力される。ＤＦＦ８８のリセット端子Ｒには、パワーオンリセット信号ＰＲが入力される。前述のように、ＤＦＦ８８の反転データ出力端子ＱＢからは、信号ＳＥＬＦＢが出力され、信号ＳＥＬＦＢは、ＩＮＶ１に出力される。なお、パワーオンリセット信号ＰＲは、他の全てのＤＦＦ１〜５、８６および８７のリセット端子Ｒにも入力される。

続いて、立ち上がり回数検知回路３４２における各回路間の信号の具体的なタイミングについて図４５〜図５０に基づいて説明する。まず、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回の場合について、図４５〜図４８に基づいて説明する。

図４５は、図４１に示す１段目のゲートドライバ３４ａにおける立ち上がり回数検知回路３４２における各信号の波形を示すタイミングチャートである。電源投入後、端子ＳＰ１にスタート信号ＳＰが入力される前に、パワーオンリセット回路３４６からのパワーオンリセット信号ＰＲがハイレベルになる。これにより、全てのＤＦＦ１〜８、８６〜８８がリセットされ、ＤＦＦ６〜８のカウンタが、前回の使用における電源オフ時のカウント終了値の続きからカウントしてしまうことを防止できる。

スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は１回であるので、ＮＡＮＤ２からのカウンタ信号Ｃ＿ＣＬＫの立ち上がり回数は１回となる。これにより、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は１回動作する。

また、スタート信号ＳＰは、ＮＯＲ１にも入力されるので、ＩＮＶ５からの信号Ｇａｔｅがハイレベルとなり、ＬＡＴ１〜３では、入力信号がそのままスルーされる。これにより、ＤＦＦ６〜８のカウンタの値をラッチし、ＳＥＬＡ〜ＳＥＬＥの状態を保持する。したがって、ＬＡＴ１〜３においても、ＬＡＴ１のみ動作し、ＡＮＤ５からの信号ＳＥＬＡのみハイレベルとなる。これにより、走査信号出力回路４１は、図５（ａ）に示すインターレース駆動を行う。

スタート信号ＳＰ取り込み期間（４クロック）の１クロック周期後に、信号Ｇａｔｅがロウレベルとなるので、ＬＡＴ１〜３の入力が切り離され、さらに、その半周期後に、リセット信号Ｃ＿Ｒがハイレベルとなり、ＤＦＦ６〜８のカウンタをリセットする。これにより、１画面の走査が終了して次のスタート信号ＳＰが入力された場合、カウンタは前回のカウントの終了値の続きからではなく、リセットされた状態からカウントを開始する。

図４６は、図４１に示す２段目のゲートドライバ３４ｂにおける立ち上がり回数検知回路３４２における各信号のタイミングチャートである。スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は２回であるので、ＮＡＮＤ２からのカウンタ信号Ｃ＿ＣＬＫの立ち上がり回数は２回となる。これにより、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は２回動作する。したがって、スタート信号ＳＰ取り込み期間（４クロック）後は、ＡＮＤ６からの信号ＳＥＬＢのみハイレベルとなる。これにより、走査信号出力回路４１は、図６（ａ）に示すインターレース駆動を行う。

図４７は、図４１に示す３段目のゲートドライバ３４ｃにおける立ち上がり回数検知回路３４２における各信号のタイミングチャートである。スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は３回であるので、ＮＡＮＤ２からのカウンタ信号Ｃ＿ＣＬＫの立ち上がり回数は３回となる。これにより、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は３回動作する。したがって、スタート信号ＳＰ取り込み期間後は、ＡＮＤ７からの信号ＳＥＬＣのみハイレベルとなる。これにより、走査信号出力回路４１は、図５（ｂ）に示すインターレース駆動を行う。

図４８は、図４１に示す４段目のゲートドライバ３４ｄにおける立ち上がり回数検知回路３４２における各信号のタイミングチャートである。スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は４回であるので、ＮＡＮＤ２からのカウンタ信号Ｃ＿ＣＬＫの立ち上がり回数は４回となる。これにより、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は４回動作する。したがって、スタート信号ＳＰ取り込み期間後は、ＡＮＤ８からの信号ＳＥＬＤのみハイレベルとなる。これにより、走査信号出力回路４１は、図６（ｂ）に示すインターレース駆動を行う。

以上のように、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回の場合、走査信号出力回路４１は、図５および図６と同様のインターレース駆動を行う。続いて、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回以上の場合について、図４９および図５０に基づいて説明する。

図４９は、ゲートドライバ３４に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回のスタート信号ＳＰが入力された場合の、立ち上がり回数検知回路３４２における各信号の波形を示すタイミングチャートである。スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数は５回であるので、ＮＡＮＤ２からのカウンタ信号Ｃ＿ＣＬＫの立ち上がり回数は５回となる。これにより、ＤＦＦ６〜ＤＦＦ８で構成されるカウンタ回路は５回動作する。したがって、スタート信号ＳＰがハイレベルになった後、動作クロックＣＬＫが５回立ち上がった時点で、ＡＮＤ９からの信号ＳＥＬＥのみハイレベルとなる。信号ＳＥＬＥがハイレベルになると同時に、ＤＦＦ８８の反転データ出力端子ＱＢからの信号ＳＥＬＦＢはロウレベルになる。カウンタ信号Ｃ＿ＣＬＫはハイレベルのままとなるので、ＤＦＦ６〜８のカウンタが停止する。これにより、信号ＳＥＬＥはハイレベルまま推移し、信号ＳＥＬＥＢはロウレベルのまま推移する。

図５０は、ゲートドライバ３４に、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が６回以上のスタート信号ＳＰが入力された場合の、立ち上がり回数検知回路３４２における各信号の波形を示すタイミングチャートである。この場合も、図４９に示すタイミングチャートと同様に、スタート信号ＳＰがハイレベルになった後、動作クロックＣＬＫが５回立ち上がった時点以降は、信号ＳＥＬＥはハイレベルであり、信号ＳＥＬＥＢはロウレベルである。なお、スタート信号ＳＰがハイレベルの状態のままＩＮＶ１に入力されるが、ロウレベルの信号ＳＥＬＦＢもＩＮＶ１に入力されることにより、カウンタ信号Ｃ＿ＣＬＫはハイレベルのままである。したがって、ＤＦＦ６〜８のカウンタは動作せず、信号ＳＥＬＥが選択されたまま変化しない。

立ち上がり回数検知回路３４２を以上のように構成し、駆動モード選択回路３４７に信号ＳＥＬＥおよび信号ＳＥＬＥＢを出力することにより、駆動モード選択回路３４７は、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回の場合は、第１駆動モードを選択すると共に、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回以上の場合は、第２駆動モードを選択する。続いて、駆動モード選択回路３４７の具体的構成について説明する。

図５１は、駆動モード選択回路３４７の構成を示す回路図である。駆動モード選択回路３４７は、走査信号出力回路４１とゲートドライバ３４の出力端子との間に設けられ、１９個のスイッチ（ＳＷ６６〜８５）を備えている。ＳＷ６６〜８３は、走査信号出力回路４１と出力端子Ｏ１〜Ｏ１８とを結ぶ各配線にそれぞれ設けられている。さらに、ＳＷ６６〜８３の各々と出力端子Ｏ１〜Ｏ１８の各々との間には、ゲートドライバ３４に与えられる電源に接続される配線が接続され、当該電源と各接続点との間に、ＳＷ８４が設けられている。ＳＷ６６〜８３の各ゲートには、信号ＳＥＬＥＢが入力され、ＳＷ８４のゲートには、信号ＳＥＬＥが入力される。

スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回の場合、図４５〜図４８に示すように、信号ＳＥＬＥはロウレベルのままであり、信号ＳＥＬＥＢはハイレベルのままである。これにより、図５１に示す駆動モード選択回路３４７では、ＳＷ６６〜８３がオンとなり、ＳＷ８４がオフとなる。したがって、駆動モード選択回路３４７は、走査信号出力回路４１の出力信号をそのまま走査信号線に出力することにより、第１駆動モードを選択する。

一方、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回以上の場合、図４９および図５０に示すように、スタート信号ＳＰがハイレベルになった後、動作クロックＣＬＫが５回立ち上がった時点以降は、信号ＳＥＬＥはハイレベルであり、信号ＳＥＬＥＢはロウレベルである。これにより、駆動モード選択回路３４７では、駆動モード選択回路３４７のＳＷ６６〜８３はいずれもオフとなり、ＳＷ８４はオンとなる。したがって、駆動モード選択回路３４７は、走査信号出力回路４１からの出力信号を遮断し、ゲートドライバ３４に接続される全ての走査信号線を駆動する信号を出力することにより、第２駆動モードを選択する。

また、第２駆動モードが選択された場合、表示装置の電源がオフとなるため、駆動モード選択回路３４７では、ＳＷ８４が接続される電源も、所定時間後にオフとなる。したがって、同時に駆動された走査信号線も所定時間後にオフとなるため、無駄な電力消費を防止できる。

なお、駆動モード選択回路３４７を設ける代わりに、図１３に示す走査信号出力回路４１を構成するシフトレジスタのＤＦＦ１０〜２７にセット機能を付加し、信号ＳＥＬＥがハイレベルになると、ＤＦＦ１０〜２７の出力をハイレベルにする構成としてもよい。

続いて、カスケード接続された次段のゲートドライバに出力するスタート信号を生成する構成について説明する。

図５２は、スタート信号生成回路３４４の構成を示す回路図である。スタート信号生成回路３４４は、図１５に示すスタート信号生成回路４４において、さらにＳＷ８５を備えた構成である。ＳＷ８５は、次段のゲートドライバ３４への出力端子ＳＰ２とゲートドライバ３４に与えられる電源との間に設けられ、ＳＷ８５のゲートには、信号ＳＥＬＥが入力される。

スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回の場合、図４５〜図４８に示すように、信号ＳＥＬＥはロウレベルのままである。したがって、スタート信号生成回路３４４では、ＳＷ８５は常にオフとなるので、次段のゲートドライバ３４に出力されるスタート信号ＳＰ２は、実施の形態１に係るゲートドライバ４と同様、ハイ幅が２〜４クロックのハイパルス又はローパルスとなる。これにより、図４１に示す後段のゲートドライバ３４ｂ・３４ｃ・３４ｄは、図４に示すゲートドライバ４ｂ・４ｃ・４ｄと同様のインターレース駆動を行う。

一方、スタート信号ＳＰのハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回以上の場合、図４９および図５０に示すように、スタート信号ＳＰがハイレベルになった後、動作クロックＣＬＫが５回立ち上がった時点以降は、信号ＳＥＬＥはハイレベルであり、信号ＳＥＬＡ、ＳＥＬＢ、ＳＥＬＣおよびＳＥＬＤはいずれもロウレベルである。したがって、次段のゲートドライバへ３４のスタート信号ＳＰ２は、図４２に示すように、５クロック期間以上のハイパルスとなる。したがって、ゲートドライバ３４をカスケード接続した場合、後段の全てのゲートドライバも、図５０に示すインターレース駆動を行い、自身に接続された全ての走査信号線を駆動する信号を出力する。

例えば、図４１に示すように、ゲートドライバ３４を４段カスケード接続した場合、初段のゲートドライバ３４ａにおいて、スタート信号ＳＰがハイレベルになって最初に動作クロックＣＬＫが立ち上がってから２０クロック周期後に、全ての走査信号線１〜７２が駆動することとなる。

以上のように、本実施の形態に係るゲートドライバ３４は、駆動モード選択回路が、第２駆動モードを選択した場合、全ての走査信号線を駆動することにより、液晶画素に残る電荷をすばやく消去することができる。さらに、ゲートドライバ３４は、全ての走査信号線を駆動するタイミングを知らせるための信号を入力する端子や配線を必要としないので、低コストで電源オフ時の残像を短時間でクリアすることができる。

本実施の形態では、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が１〜４回であるスタート信号ＳＰがゲートドライバ３４に入力された場合の第１駆動モードを、実施の形態１に係るゲートドライバ４と同様のインターレース駆動としているが、これに限定されない。第１駆動モードを、実施の形態２・３に係るゲートドライバ１４・２４と同様のインターレース駆動としてもよく、また、従来のインターレース駆動と同様、例えば、隣接する走査信号線を順次駆動させる駆動モードとしてもよい。

（実施の形態の総括）
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

例えば、各実施形態では、立ち上がり回数検知回路は、入力されるスタート信号ＳＰのハイレベル期間における動作クロックの立ち上がり回数を検知していたが、これに限定されず、スタート信号ＳＰのハイレベル期間における動作クロックの立ち下がり回数を検知してもよく、また、スタート信号ＳＰのロウレベル期間における動作クロックの立ち上がり回数または立ち下がり回数を検知する構成としてもよい。いずれの場合も、実施の形態１〜３では、走査順設定回路は、検知された回数に応じて、走査信号出力回路による走査順を決定し、実施の形態４では、駆動モード選択回路は、第１駆動モードと第２駆動モードとの選択を行ってもよい。また、各ゲートドライバは、スタート信号がロウレベルからハイレベルに変化するのに伴い、走査を開始していたが、これとは逆に、スタート信号がハイレベルからロウレベルに変化するのに伴い、走査を開始する構成としてもよい。

なお、特許請求の範囲に記載の発明はいずれも、スタート信号のハイレベル期間における動作クロックの立ち上がり回数（または立ち下がり回数）に応じて走査信号線の駆動内容を決定する、という同一の特別な技術的特徴を有している。したがって、本願は発明の単一性の要件を満たしている。

本発明に係るゲートドライバは、液晶パネル等の表示に好適に適用できる。

本発明に係る液晶表示装置の要部構成を示すブロック図である。 上記液晶表示装置が備える液晶パネルの構成を示す回路図である。 上記液晶パネルに実装されるゲートドライバの構成を示す概略図である。 上記ゲートドライバを上記液晶パネルに実装した構成を示す概略図である。 （ａ）、（ｂ）ともに、上記ゲートドライバのインターレース駆動を示すタイミングチャートであり、（ａ）は、スタート信号のハイレベル期間における動作クロックの立ち上がり回数が１回の場合を示しており、（ｂ）は、当該立ち上がり回数が３回の場合を示している。 （ａ）、（ｂ）ともに、上記ゲートドライバのインターレース駆動を示すタイミングチャートであり、（ａ）は、スタート信号のハイレベル期間における動作クロックの立ち上がり回数が２回の場合を示しており、（ｂ）は、当該立ち上がり回数が４回の場合を示している。 上記ゲートドライバを４段カスケード接続した場合の、１段目および２段目のゲートドライバのインターレース駆動を示すタイミングチャートである。 上記ゲートドライバを４段カスケード接続した場合の、３段目および４段目のゲートドライバのインターレース駆動を示すタイミングチャートである。 上記ゲートドライバの要部構成を示すブロック図である。 上記ゲートドライバの立ち上がり回数検知回路の具体的な構成を示す回路図である。 （ａ）〜（ｄ）はいずれも、上記立ち上がり回数検知回路における、反転クロック、スタート信号およびカウンタ信号を示すタイミングチャートであり、（ａ）は、スタート信号のハイレベル期間における反転クロックの立ち下がり回数が１回の場合を示しており、（ｂ）は、当該立ち下がり回数が２回の場合を示しており、（ｃ）は、当該立ち下がり回数が３回の場合を示しており、（ｄ）は、当該立ち下がり回数が４回の場合を示している。 上記ゲートドライバの走査順設定回路の具体的な構成を示す回路図である。 上記ゲートドライバの走査信号出力回路の具体的な構成を示す回路図である。 （ａ）〜（ｄ）はいずれも、上記走査順設定回路における、動作クロック、スタート信号等、および上記走査信号出力回路の出力端子からの走査信号を示すタイミングチャートであり、（ａ）は、スタート信号のハイレベル期間における動作クロックの立ち上がり回数が１回の場合を示しており、（ｂ）は、当該立ち上がり回数が２回の場合を示しており、（ｃ）は、当該立ち上がり回数が３回の場合を示しており、（ｄ）は、当該立ち上がり回数が２回の場合を示している。 上記ゲートドライバのスタート信号生成回路の具体的な構成を示す回路図である。 上記スタート信号生成回路における各信号の出力を示すタイミングチャートである。 上記スタート信号生成回路の変形例を示す回路図である。 上記スタート信号生成回路のさらに他の変形例を示す回路図である。 本発明に係る他のゲートドライバが液晶パネルに実装された構成を示す概略図である。 上記ゲートドライバを２段カスケード接続した場合のインターレース駆動を示すタイミングチャートである。 上記ゲートドライバの要部構成を示すブロック図である。 上記ゲートドライバの走査順設定回路の具体的な構成を示す回路図である。 上記ゲートドライバの走査信号出力回路の具体的な構成を示す回路図である。 上記ゲートドライバの遅延回路の具体的な構成を示す回路図である。 上記ゲートドライバのスタート信号生成回路の具体的な構成を示す回路図である。 本発明に係るさらに他のゲートドライバが液晶パネルに実装された構成を示す概略図である。 上記ゲートドライバを４段カスケード接続した場合の、１段目および２段目のゲートドライバのインターレース駆動を示すタイミングチャートである。 上記ゲートドライバを４段カスケード接続した場合の、３段目および４段目のゲートドライバのインターレース駆動を示すタイミングチャートである。 上記ゲートドライバの要部構成を示すブロック図である。 上記ゲートドライバの走査順設定回路の具体的な構成を示す回路図である。 上記ゲートドライバの遅延回路の具体的な構成を示す回路図である。 上記ゲートドライバのスタート信号生成回路の具体的な構成を示す回路図である。 ドット反転駆動方式で表示パネルを駆動した場合の、画像データを出力するソースドライバの駆動波形を示す図である。 インターレース駆動を行った場合のソースドライバの駆動波形を示す図である。 インターレース駆動を行った場合の、１つのフレームの走査が完了した時点でのソースドライバの駆動波形を示す図である。 従来のインターレース駆動を示すタイミングチャートである。 図３６に示すインターレース駆動を行った場合の、ラインの濃淡を示す図である。 従来のゲートドライバを液晶パネルに実装された構成を示す概略図である。 図３８に示すゲートドライバの構成を示す概略図である。 図３９に示すゲートドライバから出力される走査信号の駆動波形を示すタイミングチャートである。 本発明に係るさらに他のゲートドライバが液晶パネルに実装された構成を示す概略図である。 上記ゲートドライバによるインターレース駆動を示すタイミングチャートであり、スタート信号のハイ期間内の動作クロックの立ち上がり回数が５回の場合におけるインターレース駆動を示している。 上記ゲートドライバの構成を示すブロック図である。 上記ゲートドライバの立ち上がり回数検知回路の具体的な構成を示す回路図である。 図４１に示す１段目のゲートドライバの立ち上がり回数検知回路における、動作クロック、スタート信号等の波形を示すタイミングチャートである。 図４１に示す２段目のゲートドライバの立ち上がり回数検知回路における、動作クロック、スタート信号等の波形を示すタイミングチャートである。 図４１に示す３段目のゲートドライバの立ち上がり回数検知回路における、動作クロック、スタート信号等の波形を示すタイミングチャートである。 図４１に示す４段目のゲートドライバの立ち上がり回数検知回路における、動作クロック、スタート信号等の波形を示すタイミングチャートである。 上記ゲートドライバに、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が５回のスタート信号が入力された場合の、立ち上がり回数検知回路における動作クロック、スタート信号等の波形を示すタイミングチャートである。 上記ゲートドライバに、ハイ期間内の動作クロックＣＬＫの立ち上がり回数が６回以上のスタート信号が入力された場合の、立ち上がり回数検知回路における動作クロック、スタート信号等の波形を示すタイミングチャートである。 上記ゲートドライバの駆動モード選択回路の具体的な構成を示す回路図である。 上記ゲートドライバのスタート信号生成回路の具体的な構成を示す回路図である。

符号の説明

１ 液晶表示装置（表示装置）
２ 液晶パネル（表示画面）
４・１４・２４・３４ ゲートドライバ（走査信号線駆動回路）
４１・１４１ 走査信号出力回路
４２・３４２ 立ち上がり回数検知回路（クロック回数検知回路）
４３・１４３・２４３ 走査順設定回路
４４・１４４・２４４・３４４ スタート信号生成回路
１４５・２４５ 遅延回路
３４６ パワーオンリセット回路
３４７ 駆動モード選択回路
ＳＰ スタート信号
ＣＬＫ 動作クロック（クロック信号）
ＧＬ 走査信号線

Claims (24)

1. 互いに複数カスケード接続され、外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、
   上記走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号出力回路と、
   上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、
   上記走査信号出力回路による走査順を、上記第１回数に応じて設定する走査順設定回路と、
   次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成回路とを備え、
   上記スタート信号生成回路によって生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、
   走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しないことを特徴とする走査信号線駆動回路。
2. 上記第１回数は、上記外部から入力されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であり、
   上記第２回数は、上記スタート信号生成回路によって生成されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であることを特徴とする請求項１に記載の走査信号線駆動回路。
3. 上記走査信号出力回路は、自身に接続される走査信号線の奇数行又は偶数行のいずれか一方の全てを順番に駆動した後に、当該走査信号線の奇数行又は偶数行の他方の全てを順番に駆動する飛び越し走査を行い、
   上記走査順設定回路は、上記第１回数に応じて、上記走査信号出力回路が上記奇数行および偶数行のいずれを先に駆動するかを設定することを特徴とする請求項１または２に記載の走査信号線駆動回路。
4. 上記走査順設定回路は、上記第１回数が奇数の場合と偶数の場合とで、上記走査信号出力回路が上記奇数行および偶数行のいずれを先に駆動するかを設定し、
   上記第１回数が奇数の場合、上記第２回数は偶数であり、
   上記第１回数が偶数の場合、上記第２回数は奇数であることを特徴とする請求項３に記載の走査信号線駆動回路。
5. 上記第１回数をＭ、上記第２回数をＮとすると、Ｎ＝Ｍ＋１であることを特徴とする請求項４に記載の走査信号線駆動回路。
6. 上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、上記第１回数がＭｍａｘの場合、上記スタート信号生成回路は、次段の走査信号線駆動回路にスタート信号を出力しないことを特徴とする請求項５に記載の走査信号線駆動回路。
7. 上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、
   上記クロック回数検知回路が上記クロック信号の立ち上がり回数を検知する場合、上記外部から入力されるスタート信号のハイレベル期間における最初の上記クロック信号の立ち上がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であり、
   上記クロック回数検知回路が上記クロック信号の立ち下がり回数を検知する場合、上記外部から入力されるスタート信号のハイレベル期間における最初の上記クロック信号の立ち下がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であることを特徴とする請求項１に記載の走査信号線駆動回路。
8. 上記クロック回数検知回路が検知可能な第１回数の最大値をＭｍａｘとすると、
   上記クロック回数検知回路が上記クロック信号の立ち上がり回数を検知する場合、上記外部から入力されるスタート信号のロウレベル期間における最初の上記クロック信号の立ち上がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であり、
   上記クロック回数検知回路が上記クロック信号の立ち下がり回数を検知する場合、上記外部から入力されるスタート信号のロウレベル期間における最初の上記クロック信号の立ち下がりから走査開始までの走査順設定期間は、上記クロック信号のクロック周期のＭｍａｘ倍であることを特徴とする請求項２に記載の走査信号線駆動回路。
9. 上記スタート信号生成回路は、当該スタート信号生成回路を備える走査信号線駆動回路が走査を終了する時点から上記走査順設定期間だけ早い時点で、次段の走査信号線駆動回路にスタート信号を出力することを特徴とする請求項７または８に記載の走査信号線駆動回路。
10. 自身に接続されている走査信号線の一部を駆動した後、一旦駆動を中断させる遅延回路をさらに備え、
    中断直前に駆動される走査信号線が奇数行の場合、当該中断から駆動再開までの間、次段または前段の走査信号線駆動回路は奇数行を駆動し、当該駆動再開後最初に駆動される走査信号線は偶数行であり、
    中断直前に駆動される走査信号線が偶数行の場合、当該中断から駆動再開までの間、次段または前段の走査信号線駆動回路は偶数行を駆動し、当該駆動再開後最初に駆動される走査信号線は奇数行であることを特徴とする請求項１に記載の走査信号線駆動回路。
11. 請求項１〜１０のいずれか１項に記載の走査信号線駆動回路を備える表示装置。
12. 互いに複数カスケード接続された走査信号線駆動回路を備える表示装置の駆動方法であって、
    上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、
    表示画面の走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動する走査と、上記走査信号線の奇数行又は偶数行の他方を順番に駆動する走査とを交互に行う走査信号線駆動ステップと、
    上記走査信号線駆動ステップに先立って、上記第１回数に応じて上記走査信号線駆動ステップにおける走査順を設定する走査順設定ステップと、
    次段の走査信号線駆動回路にスタート信号を出力するスタート信号出力ステップとを含み、
    上記スタート信号出力ステップにおいて出力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第２回数は、上記第１回数と異なり、
    走査信号線の駆動が、次段の走査信号線駆動回路に移行する場合に、移行直前に駆動される走査信号線と、移行直後に駆動される走査信号線とが隣接しないことを特徴とする駆動方法。
13. 上記第１回数は、上記走査信号線駆動回路に入力されるスタート信号のロウレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数であり、
    上記第２回数は、上記スタート信号出力ステップにおいて出力されるスタート信号のロウレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数であることを特徴とする請求項１２に記載の駆動方法。
14. 上記走査信号線駆動ステップでは、上記走査信号線駆動回路に接続された上記走査信号線の奇数行又は偶数行のいずれか一方を順番に駆動した後に、当該走査信号線の奇数行又は偶数行の他方を順番に駆動する飛び越し走査を行い、
    上記走査順設定ステップでは、上記奇数行および偶数行のいずれを先に駆動するかの走査順は、上記第１回数に応じて決定されることを特徴とする請求項１２または１３に記載の駆動方法。
15. 上記第１回数が奇数回の場合と偶数回の場合とで、上記走査順が決定され、
    上記第１回数が奇数の場合、上記第２回数は偶数であり、
    上記第１回数が偶数の場合、上記第２回数は奇数であることを特徴とする請求項１４に記載の駆動方法。
16. 上記第１回数をＭ、上記第２回数をＮとすると、Ｎ＝Ｍ＋１であることを特徴とする請求項１５に記載の駆動方法。
17. 上記表示画面における、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、上記走査信号線駆動回路の数よりも多いことを特徴とする請求項１２または１３に記載の駆動方法。
18. 上記表示画面における、奇数行の走査および偶数行の走査とが１度づつ行われる走査単位の数が、上記走査信号線駆動回路の数よりも少ないことを特徴とする請求項１２または１３に記載の駆動方法。
19. 外部から入力されるスタート信号およびクロック信号に基づいて表示画面の走査信号線を駆動する走査信号線駆動回路であって、
    上記外部から入力されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知するクロック回数検知回路と、
    上記第１回数に応じて、上記走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを同時に駆動する第２駆動モードとの選択を行う駆動モード選択回路とを備えることを特徴とする走査信号線駆動回路。
20. 上記走査信号線駆動回路は、互いに複数カスケード接続され、
    さらに、上記第１回数に応じて、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成回路とを備え、
    上記スタート信号生成回路によって生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数を第２回数とすると、
    上記駆動モード選択回路が上記第２駆動モードを選択する場合の第２回数は、当該駆動モード選択回路が上記第２駆動モードを選択する回数であることを特徴とする請求項１９に記載の走査信号線駆動回路。
21. さらに、電源の立ち上がりを検知してパワーオンリセット信号を発生するパワーオンリセット回路を備えており、
    上記クロック回数検知回路は、上記クロック信号の立ち上がり回数または立ち下がり回数をカウントするカウンタを備えており、
    電源投入時に、上記カウンタは上記パワーオンリセット信号によりリセットされることを特徴とする請求項１９または２０に記載の走査信号線駆動回路。
22. 請求項１９〜２１のいずれか１項に記載の走査信号線駆動回路を備える表示装置。
23. 走査信号線駆動回路を備える表示装置の駆動方法であって、
    上記走査信号線駆動回路に入力されるスタート信号のハイレベル期間における、当該走査信号線駆動回路に入力されるクロック信号の立ち上がり回数または立ち下がり回数である第１回数を検知する立ち上がり回数検知ステップと、
    上記第１回数に応じて、表示画面の走査信号線を所定の順番で駆動する第１駆動モードと上記走査信号線の全てを同時に駆動する第２駆動モードとの選択を行う駆動モード選択ステップとを含むことを特徴とする駆動方法。
24. 上記走査信号線駆動回路は、互いに複数カスケード接続され、
    さらに、上記第１回数に応じて、次段の走査信号線駆動回路に出力されるスタート信号を生成するスタート信号生成ステップを含み、
    上記スタート信号生成ステップにおいて生成されるスタート信号のハイレベル期間における上記クロック信号の立ち上がり回数または立ち下がり回数を第２回数とすると、
    上記駆動モード選択ステップにおいて上記第２駆動モードが選択される場合の第２回数は、当該駆動モード選択ステップにおいて上記第２駆動モードを選択される回数であることを特徴とする請求項２３に記載の駆動方法。

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