JP4191219B2 - メモリ回路、半導体装置及びメモリ回路の制御方法 - Google Patents

Description

本発明は、複数のメモリセルを含むメモリセルアレイを論理関数のルックアップテーブルとして利用するメモリ回路に関し、特に、複数のルックアップテーブルを選択的に読み出し可能に構成されたメモリ回路と、このメモリ回路の制御方法に関するものである。

近年、多様な用途にＬＳＩを利用するために、ユーザが構成を自在に変更可能な技術が実現されている。例えば、プログラマブルロジックＬＳＩは、多数の論理回路を配置し、コンフィギュレーションデータに応じて論理機能と接続関係を設定し、コンフィギュレーションデータを変更することで多様な論理機能を実現可能に構成されている。一般に、論理回路の論理機能を実現するには、所望の論理関数に対応するルックアップテーブル（ＬＵＴ：Look-Up Table）をメモリ上に構成することにより、入力された所定ビット数の論理入力信号に応じた所定ビット数の論理出力信号を外部出力可能な任意の論理関数として実現することができる。

複雑な論理機能を実現するため、入出力数が多い大規模の論理関数に対応するＬＵＴをメモリ回路に構成し、ＬＵＴをカスケード接続可能な構成が提案されている（特許文献１参照）。このように構成されたメモリ回路に対し入力変数を変えながら多数回のアクセスを実行することで、大規模の論理関数を用いた論理機能を実現することができる。
特開２００４−２５８７９９号公報

しかしながら、上記従来のＬＵＴの構成によれば、非常に規模が大きな論理関数を実現する場合、メモリ回路の容量が大きくなることに加えて、論理関数の入力変数である論理入力信号のビット数が増大する。その結果、ＬＵＴ内のアクセス対象のデータを選択するために、論理入力信号に基づき生成されるデコード信号の数も急激に増大する。例えば、ｎ入力の論理関数を実現する場合は、２^ｎ個のデコード信号が必要になる。従って、このようなＬＵＴをメモリ回路に構成する場合は、その回路規模が大きくなり、さらに多数の配線を配置するための面積が必要となる。

また、上記従来のＬＵＴの構成によれば、複数のＬＵＴにアクセスする際の制御が想定されていないため、論理回路によりＬＵＴの論理出力信号を取り出す際のレイテンシの増大が問題となる。特に、動作速度が遅いメモリ回路に複数のＬＵＴを構成する場合は、レイテンシの累積によるスループットの低下が深刻な問題となる。

そこで、本発明はこれらの問題を解決するためになされたものであり、大容量のメモリ回路を用いて大規模な論理関数を実現する複数のルックアップテーブルを構成し、それにより多様な論理機能を実現し、構成が簡単で面積の増加を招くことなく、パイプライン制御により各ＬＵＴに順次アクセスしてスループットの向上が可能なメモリ回路等を提供することを目的としている。

上記課題を解決するために、本発明のメモリ回路は、複数のメモリセルからなるメモリセルアレイを少なくとも所定数の入出力経路ごとに区分し、Ｌ入力Ｍ出力の所望の論理関数を実現するＮ個のルックアップテーブルと、ルックアップテーブル選択信号をデコードして前記Ｎ個のルックアップテーブルの１つを選択するとともに、前記論理関数のＬビットの論理入力信号をデコードして前記選択されたルックアップテーブルに含まれるアクセス対象のＭ個のメモリセルを選択するデコード回路と、前記デコード回路のデコード結果に応じて、前記アクセス対象のＭ個のメモリセルの前記入出力経路を、前記論理関数のＭビットの論理出力信号を伝送するための入出力バスと選択的に接続する選択接続回路とを備えて構成される。

このような構成により、メモリ回路に構成された複数のルックアップテーブルにアクセスする場合、メモリ回路に付与するアドレスに対応付けてルックアップテーブル選択信号と論理入力信号を供給することにより、所望のルックアップテーブルに保持される所望のＭビットのデータが選択接続回路により読み出される。この場合、大規模の論理関数において論理入力信号のビット数が大きくなっても、メモリ回路が通常備えるデコード回路を活用でき、デコード信号の増加による回路規模の増大や面積の増大を回避することができる。また、大規模の論理関数において論理出力信号のビット数が大きくなっても、選択接続回路によりメモリセルの入出力経路と外部の入出力バスの接続関係を適切に設定することができる。従って、一般的なメモリ回路を利用して、回路規模やチップ面積の増加を避けつつ大規模な論理関数を実現する複数のルックアップテーブルを構成可能となる。

本発明のメモリ回路において、前記選択されたルックアップテーブルの読み出し時は、前記アクセス対象のＭ個のメモリセルから読み出された前記Ｍビットの論理出力信号を、前記選択接続回路を経由して前記入出力バスに出力し、前記選択されたルックアップテーブルの書き込み時は、前記入出力バスを介して外部から入力されたＭビットの入力データを、前記選択接続回路を経由して前記アクセス対象のＭ個のメモリセルに書き込むように制御してもよい。

本発明のメモリ回路において、各々の前記ルックアップテーブルは、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを少なくとも所定数のビット線ごとに区分して構成し、前記デコード回路は、前記アクセス対象のＭ個のメモリセルに対応するワード線及びビット線を選択する複数のデコード信号を生成するように構成してもよい。

本発明のメモリ回路において、前記デコード回路は、前記Ｌビットの論理入力信号の一部をデコードして前記複数のワード線を選択的に活性化するロウデコーダと、前記ルックアップテーブル選択信号をデコードして前記Ｎ個のルックアップテーブルの１つを選択するとともに、前記Ｌビットの論理入力信号の他の一部をデコードして前記アクセス対象のＭ個のメモリセルに対応するビット線群を選択する複合デコーダとを含めて構成してもよい。

本発明のメモリ回路において、前記ロウデコーダにより選択的に活性化される複数のメインワード線と、前記ルックアップテーブルごとに独立して配置される複数のサブワード線とからなるワード線階層構造を形成し、各々の前記ルックアップテーブルは、前記複数のメインワード線と前記複数のサブワード線の接続を切り替え制御可能なサブワード線接続回路を備えていてもよい。この場合、前記ワード線階層構造は、各々の前記メインワード線に対して所定数の前記サブワード線が対応付けられるものとし、前記サブワード線接続回路は、選択された前記メインワード線を前記複合デコーダのデコード結果に応じて前記所定数のサブワード線のうちの１本と選択的に接続可能に構成してもよい。

本発明のメモリ回路において、前記Ｎ個のルックアップテーブルのビット線延伸方向の一端側に、前記複数のビット線に接続された複数のセンスアンプと、当該複数のセンスアンプを選択的に前記入出力バスと接続する前記選択接続回路とを配置してもよい。この場合、前記選択接続回路を、各々の前記ルックアップテーブルに対応するＮ個のセレクタから構成し、各々の前記セレクタは前記デコード信号に対応するＭ個の前記センスアンプをＭビットの前記入出力バスと選択的に接続するようにしてもよい。さらに、前記セレクタを、それぞれ前記Ｍ個のセンスアンプに対応して配置された複数の単位回路から構成し、前記デコード信号に対応して選択された１つの前記単位回路を介して前記Ｍ個のセンスアンプを前記Ｍビットの入出力バスに接続するようにしてもよい。

本発明のメモリ回路において、前記Ｎ個のルックアップテーブルのビット線延伸方向の両端側に、前記複数のビット線に接続された複数のセンスアンプと、当該複数のセンスアンプを選択的に前記入出力バスのＭ／２ビット分に接続する前記選択接続回路とを略対称的に配置してもよい。この場合、前記選択接続回路を、各々の前記ルックアップテーブルに対応する２Ｎ個のセレクタから構成し、各々の前記セレクタは前記デコード信号に対応するＭ／２個の前記センスアンプを前記入出力バスのＭ／２ビット分と選択的に接続するようにしてもよい。さらに、前記セレクタを、それぞれ前記Ｍ／２個のセンスアンプに対応して配置された複数の単位回路から構成し、前記デコード信号に対応して選択された１つの前記単位回路を介して前記Ｍ／２個のセンスアンプを前記入出力バスのＭ／２ビット分に接続するようにしてもよい。

本発明のメモリ回路において、前記メモリセルアレイはビット線延伸方向に並んで分割配置された複数の単位ブロックからなり、前記単位ブロックのそれぞれに前記Ｎ個のルックアップテーブルが構成され、前記選択接続回路は、前記複数の単位ブロックの両端側と、隣接する２つの前記単位ブロックの間に分割配置され、当該２つの単位ブロックの間に配置される前記選択接続回路は両側の２Ｎ個の前記ルックアップテーブルに共有されるように構成してもよい。

一方、本発明の半導体装置は、上述のＮ個のルックアップテーブルが構成された複数のメモリ回路と、前記選択接続回路により前記入出力バスを介して前記Ｎ個のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路と、を含む複数の論理ブロックと、前記複数の論理ブロック間の接続状態を変更可能に設定する複数の接続回路とを備えて構成される。この場合、前記メモリ回路としてＤＲＡＭ回路を用いてもよい。

上記課題を解決するため、本発明の読み出し制御方法は、上述のＮ個のルックアップテーブルに対し、所定の読み出し順に従って読み出し動作を実行する読み出し制御方法であって、第１のタイミングで、前記Ｌビットの論理入力信号を前記デコード回路に供給し、前記ルックアップテーブル選択信号に基づき第１の読み出し順のルックアップテーブルを選択し、かつ前記アクセス対象のＭ個のメモリセルを選択してアクセスし、前記第１のタイミングから所定の遅延時間の経過後に、前記入出力バスを介して前記Ｍビットの論理出力信号を読み出す第１の読み出し動作を実行し、前記所定の遅延時間が経過する前の第２のタイミングで、前記Ｌビットの論理入力信号を前記デコード回路に供給し、前記ルックアップテーブル選択信号に基づき第２の読み出し順の前記ルックアップテーブルを選択し、かつ前記アクセス対象のＭ個のメモリセルを選択してアクセスし、前記第２のタイミングから所定の遅延時間の経過後に、前記入出力バスを介して前記Ｍビットの論理出力信号を読み出す第２の読み出し動作を実行し、前記読み出し順に含まれる全ての前記ルックアップテーブルに関し、読み出し順が先行するルックアップテーブルに対し前記第１の読み出し動作を実行し、読み出し順が１つ後続するルックアップテーブルに対し前記第２の読み出し動作を実行し、当該一連の動作を繰り返し実行制御するものである。

このような読み出し制御方法によれば、Ｎ個のルックアップテーブルを順番に読み出す場合、例えば、第１のタイミングでｉ番目のルックアップテーブルにアクセスし、その読み出し動作が完了する前に、第２のタイミングで次のｉ＋１番目のルックアップテーブルにアクセスする。従って、パイプライン制御に従って複数のルックアップテーブルを繰り返し読み出す際に必要な時間が短縮され、スループットの向上により論理演算の高速化を図ることができる。

本発明の読み出し制御方法において、前記第１及び第２の読み出し動作を、所定の周期を有するクロック信号に同期して制御し、前記第１のタイミングと前記第２のタイミングの時間差が前記クロック信号の１周期分に相当するように制御してもよい。

本発明によれば、特定の論理関数に対応するルックアップテーブルにアクセスする際、ルックアップテーブル選択信号と論理入力信号をデコード回路に供給すると、アクセス対象のＭ個のメモリセルを選択接続回路から入出力バスに読み出すことができる。このように大容量のメモリ回路に選択接続回路を付加することで、余分なデコード信号を増やすことなく、複数の大規模の論理関数に基づく所望の出力を得ることができる。よって、既存のメモリ回路のハードウェアを有効に活用しつつ、簡単な構成かつ小面積で複数の大規模なルックアップテーブルを構築することができる。

また、本発明によれば、複数のルックアップテーブルを所定の読み出し順でアクセスする際、パイプライン制御により迅速な読み出しを実行するので、レイテンシの増大を回避してスループットの向上を図ることができる。よって、高速なメモリ回路を使用しない場合であっても、複数のルックアップテーブルを繰り返しアクセスする場合の読み出し速度が向上し、効率的な論理演算を実行可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、所望の論理関数を実現する複数のルックアップテーブル（以下、ＬＵＴと呼ぶ）をＤＲＡＭにより構成する場合の５つの実施形態を説明する。

（第１実施形態）
第１実施形態では、複数のＬＵＴが構成されたＤＲＡＭを含む半導体装置に対して本発明を適用する場合の一形態を説明する。図１は、第１実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。図１に示すプログラマブルロジックＬＳＩは、それぞれが所定の論機機能を担う複数の論理ブロック１と、これらの論理ブロック１に入出力されるデータの接続経路を切り替える複数の接続回路２と、半導体装置の内部と外部の間でデータを入出力する２つの入出力回路３を備えている。また、各論理ブロック１と接続回路２の間を接続する入出力バス４と、各接続回路２同士又は各接続回路２と入出力回路３の間を接続する接続バス５が配線されている。図１の構成のうち、論理ブロック１と接続回路２の構成を図２及び図３に示している。

論理ブロック１は、ＬＵＴにより表される論理関数を用いて所定の論理機能を実現する回路である。図２に示すように、論理ブロック１は、複数のＬＵＴとして機能するＤＲＡＭマクロ回路６と、所定の論理演算を実行する論理回路７から構成される。複数のＬＵＴが構成されたＤＲＡＭマクロ回路６は、複数の異なるＬＵＴデータを書き換え可能に記憶し、所望のＬＵＴに含まれる所望のＬＵＴデータを選択的に読み出し可能となっている。論理ブロック１に接続される入出力線４には、後述するように所定ビット数の入出力データが伝送され、入出力線４を介して論理ブロック１がＬＵＴを利用した論理演算を実行可能に構成されている。なお、図２では、入出力線４に８本の配線が含まれる例を示しているが、実際のビット幅は回路構成に応じて変わる。

図３に示すように、接続回路２は、コンフィギュレーションデータを記憶するコンフィギュレーションメモリ８と、マトリクス状に配置された多数のスイッチからなるスイッチングマトリクス９から構成される。コンフィギュレーションメモリ８に記憶されるコンフィギュレーションデータに基づいて、スイッチングマトリクス９における接続状態が指定される。スイッチングマトリクス９では、指定された接続状態に応じて多数のスイッチを水平接続バス５ｈ又は垂直接続バス５ｖと選択的に接続することができる。それぞれ、水平接続バス５ｈは水平方向に延伸される配線群であり、垂直接続バス５ｖは垂直方向に延伸される配線群である。この場合、コンフィギュレーションメモリ８のコンフィギュレーションデータを書き換えることにより、スイッチングマトリクス９の接続状態を自在に変更することができる。

図１に戻って、２０個の接続回路２のうち、１０個は水平方向に隣接する論理ブロック１と入出力線４を介して接続され、残りの１０個は、水平方向又は垂直方向に隣接する接続回路２又は入出力回路３と接続バス５を介して接続される。このような接続により、任意の論理ブロック１から、複数の接続回路２及び入出力回路３を経由して外部との間でデータを入出力することができる。

なお、図１のプログラマブルロジックＬＳＩの例は、８個の論理ブロック１と、２０個の接続回路２が含まれるが、論理ブロック１の個数と接続回路２の個数は自在に選択することができる。また、論理ブロック１、接続回路２、入出力回路３の配置と接続形態についても、図１に限られることなく多様な選択が可能である。

次に、論理ブロック１に含まれるＤＲＡＭマクロ回路６についての構成及び動作を説明する。図４は、第１実施形態のＤＲＡＭマクロ回路６の概略構成を示すブロック図である。図４に示すＤＲＡＭマクロ回路６は、メモリセルアレイに構成された４つのＬＵＴ１０と、それぞれのＬＵＴ１０内に設けられた４つのサブワード線接続回路１１と、４つのＬＵＴの両側に配置された４つのセレクタ１２Ｌ及び４つのセレクタ１２Ｒと、共有ロウデコーダ１３と、カラムデコーダ及びＬＵＴ選択デコーダの機能を兼ね備えた複合デコーダ１４とを含んで構成される。図４において、ＬＵＴ１０、セレクタ１２Ｌ、１２Ｒにそれぞれ括弧内の番号を付し、ＬＵＴ１０（０）〜１０（３）、セレクタ１２Ｌ（０）〜１２Ｌ（３）、セレクタ１２Ｒ（０）〜１２Ｒ（３）のように区別して表している。

以上の構成において、共有ロウデコーダ１３及び複合デコーダ１４は、一体的に本発明のデコード回路として機能する。また、セレクタ１２Ｌ、１２Ｒは、本発明の選択接続回路として機能する。

４つのＬＵＴ１０が構成されるメモリセルアレイは、複数のビット線とこれに直交する複数のワード線（サブワード線）の交点に形成された多数のメモリセルからなる。また、各ＬＵＴ１０のビット線延伸方向の両端には、図示しない複数のセンスアンプが配置されている。なお、メモリセルアレイ及び複数のセンスアンプの具体的な構成については後述する。ＬＵＴ１０には、それぞれ１２入力１６出力の所定の論理関数の演算に用いるＬＵＴデータが各メモリセルに保持される。

ＬＵＴ１０内のサブワード線接続回路１１は、４つのＬＵＴ１０のうちの選択されたＬＵＴ１０において、選択されたメインワード線を、対応するサブワード線に接続する回路である。一方、共有ロウデコーダ１３は、各ＬＵＴ１０のワード線延伸方向の一端に配置され、入力された８ビットの論理入力信号Ｘ０〜Ｘ７に応じて複数のメインワード線の中の１本を選択的に活性化する。この論理入力信号Ｘ０〜Ｘ７は、メモリセルアレイに対するロウアドレスに対応するとともに、ＬＵＴ１０により実現される論理関数の入力の一部（１２ビット中の８ビット）として用いられる。メインワード線は４つのＬＵＴ１０にまたがって配線されるが、サブワード線は各ＬＵＴ１０内で独立して配線される。このようなワード線階層構造により、サブワード線の配線長を短縮して高速動作が可能になる。

ＬＵＴ１０の左側に配置されたセレクタ１２Ｌは、ＬＵＴ１０に保持されるＬＵＴデータのうちアクセス対象の８ビット分を論理出力信号Ｚ０〜Ｚ７として入出力バスを介して出力する。同様に、ＬＵＴ１０の右側に配置されたセレクタ１２Ｒは、ＬＵＴ１０に保持されるＬＵＴデータのうちアクセス対象の８ビット分を論理出力信号Ｚ８〜Ｚ１５として入出力バスを介して出力する。そして、一対のセレクタ１２Ｌ、１２Ｒから一体的に１６ビットの論理出力信号Ｚ０〜Ｚ１５が出力される。この、論理出力信号Ｚ０〜Ｚ１５は、図２の論理回路７に送出され、ＬＵＴ１０により実現される論理関数の出力として用いられる。なお、ＬＵＴ１０の構成について詳しくは後述する。

複合デコーダ１４は、２ビットのＬＵＴ選択信号Ｌ０、Ｌ１に応じて４つのＬＵＴ１０の中から１つのＬＵＴ１０を選択するためのＬＵＴ選択デコーダと、４ビットの論理入力信号Ｙ０〜Ｙ３に応じて所定のビット線を選択するためのカラムデコーダを含んでいる。ＬＵＴ選択信号Ｌ０、Ｌ１及び論理入力信号Ｙ０〜Ｙ３は、メモリセルアレイに対するカラムアドレスに対応する。また、論理入力信号Ｙ０〜Ｙ３は、ＬＵＴ１０により実現される論理関数の入力の一部（１２ビット中の４ビット）として用いられ、上述の共有ロウデコーダ１３側の論理関数Ｘ０〜Ｘ７と複合デコーダ１４側の論理関数Ｙ０〜Ｙ３により、１２ビットの入力が規定される。

複合デコーダ１４は、ＬＵＴ選択信号Ｌ０、Ｌ１のデコード結果に対応する４つのデコード信号ＤＬ（ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３）を出力し、ＬＵＴ１０（０）〜１０（３）の中のアクセス対象に対応する１つのデコード信号ＤＬが選択的に活性化される。また、複合デコーダ１４は、論理入力信号Ｙ０〜Ｙ３のデコード結果に対応する１６個のデコード信号ＤＹを生成し、８個のセレクタ１２Ｌ、１２Ｒの各々に１６個のデコード信号ＤＹを出力し、そのうちの１つのデコード信号ＤＹが選択的に活性化される。

その結果、上述したように、複合デコーダ１４により選択されたビット線上の読み出しデータは、図示しないセンスアンプで増幅された後、論理出力信号Ｚ０〜Ｚ７及びＺ８〜Ｚ１５として、入出力バスを介して出力される。

第１実施形態において、図４では４つのＬＵＴ１０を読み出す場合のブロック図を示しているが、ＬＵＴ１０の内容を変更する場合は、外部から所定のデータを任意のＬＵＴ１０に書き込むことも可能である。図５は、ＬＵＴ１０への書き込みを行う場合の図４に対応するブロック図である。図５に示される各構成要素については、図４と共通しているが、外部からの１６ビットの書き込みデータＤ０〜Ｄ１５が入出力バスを介して両側のセレクタ１２Ｌ、１２Ｒに入力される点で異なっている。すなわち８ビットの書き込みデータＤ０〜Ｄ７が左側のセレクタ１２Ｌに入力され、８ビットの書き込みデータＤ８〜Ｄ１５が右側のセレクタ１２Ｒに入力され、各セレクタ１２Ｌ、１２Ｒから各ＬＵＴ１０に送られて所定のメモリセルに書き込まれる。このように図４の読み出し動作と図５の書き込み動作では、データの転送経路が逆方向になっているが、それ以外の構成及び動作は同様である。

次に、図６〜図９を用いて、図４のＤＲＡＭマクロ回路６の詳細な構成及び動作を説明する。図６は、ＬＵＴ１０として機能するメモリセルアレイ１０Ｍと、メモリセルアレイ１０Ｍの両側に配置されるセンスアンプ列１０Ｌ、１０Ｒの具体的な構成を示している。メモリセルアレイ１０Ｍは、複数のサブワード線ＳＷＬとそれに直交する複数のビット線ＢＬが配置され、サブワード線ＳＷＬとビット線ＢＬの交点には、多数のメモリセルＭＣが形成されている。

ビット線ＢＬは２本１組となってビット線ペアＢＰを構成する。図６のビット線ペアＢＰの括弧内に番号を付して示すように、２５６組のビット線ペアＢＰ（０）〜ＢＰ（２５５）を含み、５１２本のビット線ＢＬが配置されることになる。また、図６の例では、各ビット線ペアＢＰと１本のサブワード線ＳＷＬの２つの交点のうち、いずれかの交点にのみ１つのメモリセルＭＣが形成される。なお、図６のメモリセルＭＣの各交点への配置パターンは一例であり、同様のデータを記憶保持し得る多様な配置パターンを採用することができる。

メモリセルアレイ１０Ｍの中央部には、サブワード線接続回路１１が配置されている。すなわち、サブワード線接続回路１１は、ビット線ペアＢＰ（１２７）とビット線ペアＢＰ（１２８）に挟まれて配置され、上下にそれぞれ１２８組のビット線ペアＢＰが配置される位置関係になる。サブワード線接続回路１１は、複数のメインワード線ＭＷＬ（図７参照）と複数のサブワード線ＳＷＬの接続状態を上述のデコード信号ＤＬに基づき切り換える回路である。図６のサブワード線ＳＷＬの括弧内に番号を付して示すように、２５６本のサブワード線ＳＷＬ（０）〜ＳＷＬ（２５５）が配置され、それぞれを対応するメインワード線と選択的に接続することができる。

ここで、サブワード線接続回路１１の回路構成を図７に示している。図７に示すサブワード線接続回路１１は、２５６個の選択トランジスタＳＴＡから構成されている。各々の選択トランジスタＳＴＡは、１本のメインワード線ＭＷＬと１本のサブワード線ＳＷＬの間に接続され、共通接続されたゲートに１つのデコード信号ＤＬが印加される。例えば、最初のメインワード線ＭＷＬ（０）は選択トランジスタＳＴＡを介して最初のサブワード線ＳＷＬ（０）に接続される。図７ではメインワード線ＭＷＬとサブワード線ＳＷＬを４本ずつ示しているが、全部で２５６本のメインワード線ＭＷＬと同数の２５６本のサブワード線ＳＷＬの接続状態を２５６個の選択トランジスタＳＴＡにより切り換えることができる。

図７において、メインワード線ＭＷＬはサブワード線ＳＷＬと平行かつ同一のピッチで配置されるが、互いに異なる配線層に形成される。例えば、各メモリセルＭＣに直結されるサブワード線ＳＷＬはポリシリコンにより形成され、メインワード線ＭＷＬはアルミ配線層に形成される。また、４つのＬＵＴ１０にまたがって配線されるメインワード線ＭＷＬとは異なり、各サブワード線ＳＷＬは１つのＬＵＴ１０内のみに配線されるので、活性化時に接続されるメモリセルＭＣの数が増大することを防止して動作遅延を抑制することができる。さらに、図６に示すように、サブワード線接続回路１１をメモリセルアレイ１０Ｍの中央部に配置することにより、サブワード線接続回路１１のワード線延伸方向の両側に伸びる各サブワード線ＳＷＬの長さを均等にして遅延時間を抑制することができる。

図７において、アクセス対象として１つのＬＵＴ１０が選択されると、対応する１つのデコード信号ＤＬがハイになり、選択された１本のメインワード線ＭＷＬに対応する１本のサブワード線ＳＷＬが活性化される。非選択のＬＵＴ１０については、デコード信号ＤＬがローを保つので、サブワード線ＳＷＬが活性化されることはない。

図６に戻って、両側のセンスアンプ列１０Ｌ、１０Ｒは、ビット線ペアＢＰに対応して配置される複数のセンスアンプＳＡが含まれる。各々のセンスアンプＳＡは、２つの入力端子がビット線ペアＢＰの２本のビット線ＢＬの間に接続され、メモリセルＭＣの電荷により生じるビット線ペアＢＰの微小電位を増幅してメモリセルＭＣに再書き込みするように動作する。第１実施形態においては、各々のビット線ペアＢＰが両側のセンスアンプ列１０Ｌ、１０ＲのいずれかのセンスアンプＳＡと互い違いに接続される。よって、図６に示すように、偶数番目に位置する１２８組のビット線ペアＢＰが左側のセンスアンプ列１０ＬのセンスアンプＳＡに接続され、奇数番目に位置する１２８組のビット線ペアＢＰが右側のセンスアンプ列１０ＲのセンスアンプＳＡに接続される。

次に図８は、図４のセレクタ１２Ｌ、１２Ｒの構成を示す図である。ここでは、図４のいずれか１つのＬＵＴ１０の両側に配置される左側の１つのセレクタ１２Ｌと右側の１つのセレクタ１２Ｒを含む部分の構成を説明する。図８に示すように、左側のセレクタ１２Ｌは、互いに異なる１６個のデコード信号ＤＹに応じて接続状態が制御される１６個の単位回路ＵＬに区分される。同様に、右側のセレクタ１２Ｒは、同様の１６個のデコード信号ＤＹに応じて接続状態が制御される１６個の単位回路ＵＲに区分される。単位回路ＵＬ、ＵＲとデコード信号ＤＹには、それぞれ括弧内の番号を付し、単位回路ＵＬ（０）〜ＵＬ（１５）、単位回路ＵＲ（０）〜ＵＲ（１５）、デコード信号ＤＹ（０）〜ＤＹ（１５）のように区別して表している。図８からわかるように、デコード信号ＤＹ（０）〜ＤＹ（１５）は、番号順に従って両側の単位回路ＵＬ（０）〜ＵＬ（１５）及び単位回路ＵＲ（０）〜ＵＲ（１５）に印加されている。

各々の単位回路ＵＬ、ＵＲには、８組のビット線ペアＢＰを含むビット線群ＢＬＧが接続される。４ビットの論理入力信号Ｙ０〜Ｙ３により１つのデコード信号ＤＹが活性化されると、対応する１つの単位回路ＵＬのビット線群ＢＬＧが８ビットの入出力バスＢａに接続されるとともに、対応する１つの単位回路ＵＲのビット線群ＢＬＧが８ビットの入出力バスＢｂに出力される。左側の入出力バスＢａから送出される８ビットの論理出力信号Ｚ０〜Ｚ７と、右側の入出力バスＢｂから送出される８ビットの論理出力信号Ｚ８〜Ｚ１５とを合わせて、１６ビットの論理出力信号Ｚ０〜Ｚ１５が得られる。他の非活性の１５個のデコード信号ＤＹに対応する各単位回路ＵＬ、ＵＲは、ビット線群ＢＬＧが入出力バスＢａ、Ｂｂから切り離された状態にある。

図９は、図８の構成においてｉ番目に位置する両側の２つの単位回路ＵＬ（ｉ）、ＵＲ（ｉ）の回路構成を示す図である。図９では、メモリセルアレイ１０Ｍの両側のセンスアンプ列１０Ｌ、１０Ｒの各センスアンプＳＡを含めて示すことで、単位回路ＵＬ（ｉ）、ＵＲ（ｉ）と上記のビット線群ＢＬＧとの接続関係を明確にしている。左側の単位回路ＵＬ（ｉ）は、共通接続されたゲートに１つのデコード信号ＤＹが印加される１６個のスイッチトランジスタＳＷＴを含んでいる。

１組のビット線ペアＢＰに対応して、１つのセンスアンプＳＡの両端が２個のスイッチトランジスタＳＷＴの一端に接続され、その相補信号ペアのうちの一方のビット線ＢＬに対応する１つのスイッチトランジスタＳＷＴの他端が入出力バスＢａの１本に接続されている。そして、デコード信号ＤＹが活性化されたとき、８本の入出力バスＢａには、オン状態のスイッチトランジスタＳＷＴを介して、それぞれ異なるセンスアンプＳＡの一端を配置順に従って接続することができる。なお、右側の単位回路ＵＲ（ｉ）についても、左側の単位回路ＵＬ（ｉ）と対称的な配置で構成され、入出力バスＢｂへの接続を制御することができる。

以上説明した第１実施形態のＤＲＡＭマクロ回路６は、複数の大規模の論理関数を実現する複数のルックアップテーブルの構築に適した構成を備えている。１２入力１６出力のＬＵＴ１０に対しては、１２ビットの論理入力信号を入力し、かつ１６ビットの論理出力信号を出力するための構成を、比較的簡単な回路で実現することができる。すなわち、１２ビットの論理入力信号は、共有ロウデコーダ１３と複合デコーダ（カラムデコーダ）１４に分配することで、デコード信号の増大を回避することができる。また、１６ビットの論理出力信号を入出力バスに伝送するためには、各ビット線ＢＬに１個ずつのＮＭＯＳトランジスタを直列接続したセレクタ１２を設ける構成で実現することができる。よって、第１実施形態のＤＲＡＭマクロ回路６によれば、回路規模の増加や配線の増加によるチップ面積の増加を抑制しつつ、大規模な論理関数に対応する複数のルックアップテーブルを構築し、ＬＵＴ１０の読み出し及び書き込みを自在に制御することができる。

（第２実施形態）
第２実施形態では、複数のＬＵＴ１０が構成されたＤＲＡＭに関し、第１実施形態と異なるワード線階層構造を有する形態を説明する。第２実施形態の半導体装置の構成については、第１実施形態の図１〜図３と相違がないので、説明を省略する。以下、第２実施形態のＤＲＡＭマクロ回路６についての構成及び動作を説明する。

図１０は、第２実施形態のＤＲＡＭマクロ回路６の概略構成を示すブロック図である。図１０に示すＤＲＡＭマクロ回路６は、４つのＬＵＴ１０と、４つのＬＵＴ１０内に設けられた４つのサブワード線接続回路２１と、４つのセレクタ１２Ｌと、４つのセレクタ１２Ｒと、共有ロウデコーダ２３と、複合デコーダ２４を含んで構成されている。このうち、ＬＵＴ１０、セレクタ１２Ｌ、１２Ｒについては、第１実施形態と同様であるので、説明を省略する。

第２実施形態においては、共有ロウデコーダ２３に６ビットの論理入力信号Ｘ２〜Ｘ７が入力され、選択可能なメインワード線ＭＷＬの本数は第１実施形態の１／４（６４本）になる。また、複合デコーダ２４は、第１実施形態と同様のＬＵＴ選択デコーダ及びカラムデコーダの機能に加えて、２ビットの論理入力信号Ｘ０、Ｘ１に応じて４本のサブワード線ＳＷＬの中から１本を選択するためのＬＵＴ内ロウデコーダの機能を併せ持っている。よって、各々のＬＵＴ１０内のサブワード線ＳＷＬの本数は第１実施形態と同様（２５６本）となる。このように、８ビットのロウアドレスのうちの６ビットが共有ロウデコーダ２３に入力され、２ビットが複合デコーダ２４に入力される。

図１０において、複合デコーダ２４は、第１実施形態と同様のデコード信号ＤＹをセレクタ１２Ｌ、１２Ｒに出力するとともに、ＬＵＴ選択信号Ｌ０、Ｌ１及び論理入力信号Ｘ０、Ｘ１のデコード結果に対応する１６個のデコード信号ＤＬＸを生成し、その４個ずつを４つのＬＵＴ１０のサブワード線接続回路１１に出力する。これら１６個のデコード信号ＤＬＸの中の１つが複合デコーダ２４により活性化され、選択されたＬＵＴ１０においてアクセス対象の１本のサブワード線ＳＷＬを選択することができる。

なお、各々のＬＵＴ１０により１２入力１６出力の所定の論理関数が実現される点では第１実施形態と同様である。ただし、論理関数の１２入力に対応して、６ビットが共有ロウデコーダ２３側に配分され、６ビットが複合デコーダ２４側に配分される。論理関数の１６出力については、第１実施形態と同様、両側のセレクタ１２Ｌ、１２Ｒの入出力バスを介して１６ビットの論理出力信号Ｚ０〜Ｚ１５として出力される。また、ＬＵＴ１０への書き込みを行う場合は、図５と同様、外部からの書き込みデータＤ０〜Ｄ１５が入力出力バスを介して両側のセレクタ１２Ｌ、１２Ｒに入力される。

図１１は、図１０のサブワード線接続回路２１の回路構成を示す図である。図１１に示すサブワード線接続回路２１は、全体で２５６個の選択トランジスタＳＴＢから構成されている。図７の構成とは異なり、４個の選択トランジスタＳＴＢに対応して、１本のメインワード線ＭＷＬ及び４本のサブワード線ＳＷＬが配線されている。４つの選択トランジスタＳＴＢは、互いに異なるデコード信号ＤＬＸがゲートに印加されるとともに、１本のメインワード線ＭＷＬと互いに異なるサブワード線ＳＷＬに接続される。図１１に括弧内の番号を示すように、１本のメインワード線ＭＷＬ（０）について、選択トランジスタＳＴＢ（０）〜ＳＴＢ（３）の順番に、サブワード線ＳＷＬ（０）〜ＳＷＬ（３）が接続される。よって、１つのデコード信号ＤＬＸが活性化されると、対応する１つの選択トランジスタＳＴＢがオンになり、選択されたメインワード線ＭＷＬに対して１本のサブワード線ＳＷＬが選択的に活性化される。

図１１の配置は、６４本のメインワード線ＭＷＬと２５６本のサブワード線ＳＷＬに関して繰り返される。図１１を図７と比較すると、サブワード線ＳＷＬのピッチは同一であるが、メインワード線ＭＷＬのピッチを４倍にすることができる。よって、メインワード線ＭＷＬをアルミ配線層に形成する場合のピッチを緩和でき、加工が容易になる。規模の大きいＬＵＴ１０を構成する場合は、サブワード線ＳＷＬの本数が多く必要になるので、図１１の配置が望ましい。

以上説明した第２実施形態のＤＲＡＭマクロ回路６は、第１実施形態と同様、簡単な構成で大規模の論理関数に対応する複数のルックアップテーブルを構築することができる。また、第１実施形態と同様の効果に加えて、１本のメインワード線ＭＷＬに選択可能な複数のサブワード線ＳＷＬを対応付けたので、メインワード線ＭＷＬのピッチを緩和して集積度の向上に有利な構成を実現できる。

（第３実施形態）
第３実施形態では、複数のＬＵＴが構成されたＤＲＡＭに関し、第１及び第２実施形態と全体構成が異なる形態を説明する。第３実施形態の半導体装置の構成については、第１実施形態の図１〜図３と相違がないので、説明を省略する。以下、第３実施形態のＤＲＡＭマクロ回路６についての構成及び動作を説明する。

図１２は、第３実施形態のＤＲＡＭマクロ回路６の概略構成を示すブロック図である。図１２に示すＤＲＡＭマクロ回路６は、４つのＬＵＴ１０と、ＬＵＴ１０内に設けられた４つのサブワード線接続回路２１と、４つのセレクタ３２Ｒと、共有ロウデコーダ２３と、複合デコーダ２４を含んで構成されている。なお、サブワード線接続回路２１、共有ロウデコーダ２３、複合デコーダ２４は、第２実施形態と同様であるが、第１実施形態のサブワード線接続回路１１、共有ロウデコーダ１３、複合デコーダ１４で置き換えることもできる。

第３実施形態においては、４つのＬＵＴ１０の右側にのみ４つのセレクタ３２Ｒが配置され、左側にはセレクタが設けられていない。よって、第１実施形態の図６において、センスアンプ列１０Ｒのみを設け、ビット線ペアＢＰとセンスアンプＳＡは互い違いに接続されずに、ビット線ペアＢＰの右側の端部にて接続される構成となる。また、４つのセレクタ３２Ｒは、入出力バスを介して１６ビットの論理出力信号Ｚ０〜Ｚ１５を外部との間で入出力する。なお、各ＬＵＴ１０のメモリセルアレイ１０Ｍそのものの構成については、図６と同様でよい。また、図１２とは対称的な構成で、４つのＬＵＴ１０の左側にのみ４つのセレクタを配置してもよい。

一方、セレクタ３２Ｒの構成については、図８に示す右側のセレクタ１２Ｒと同様、互いに異なるデコード信号ＤＹに応じて制御される１６個の単位回路ＵＲに区分される。ここで、セレクタ３２Ｒにおいて、ｉ番目に位置する単位回路ＵＲ（ｉ）の回路構成を図１３に示す。図１３の単位回路ＵＲ（ｉ）では、１６組のビット線ペアＢＰ及び１６個のセンスアンプＳＡが、３２個のスイッチトランジスタＳＷＴを介して、１６本の入出力バスＢとの接続が制御される。また前記３２個のスイッチトランジスタＳＷＴの、共通接続されたゲートには１つのデコード信号ＤＹが印加される。よって、図９の単位回路ＵＲ（ｉ）と比べると、スイッチトランジスタＳＷＴの数と入出力バスＢのビット数がともに２倍になる。

なお、図１２及び図１３では、各々のＬＵＴ１０により１２入力１６出力の論理関数を実現する場合を前提にしているが、入出力数が少ない論理関数を実現するＬＵＴ１０を構成する場合は、各ＬＵＴ１０のビット線ペアＢＰの数やセレクタ１２Ｒの回路規模を小さくしてもよい。第３実施形態においては、第１及び第２実施形態とビット線ＢＰのピッチが同じ場合、センスアンプＳＡのピッチが半分になるので、多数のセンスアンプＳＡを狭いピッチで配置可能である場合に適用可能となる。

以上説明した第３実施形態のＤＲＡＭマクロ回路６は、第１及び第２実施形態と基本的な作用、効果は共通している。一方、セレクタ３２Ｒやセンスアンプ列１０Ｒがメモリセルアレイ１０Ｍの一方の側にのみ配置されるので、ビット線ＢＰのピッチが緩やかな場合は望ましい配置を実現することができる。

（第４実施形態）
第４実施形態では、複数のＬＵＴが構成されたＤＲＡＭに関し、第１〜第３実施形態と全体構成が異なる形態を説明する。第４実施形態の半導体装置の構成については、第１実施形態の図１〜図３と相違がないので、説明を省略する。以下、第４実施形態のＤＲＡＭマクロ回路６についての構成及び動作を説明する。

図１４は、第４実施形態のＤＲＡＭマクロ回路６の概略構成を示すブロック図である。第４実施形態においては、ＤＲＡＭマクロ回路６のメモリセルアレイを複数の単位ブロックとしてのマットに分割し、各々のマットに対して複数のＬＵＴが構成されている。図１４に示すＤＲＡＭマクロ回路６は、左側のマットに構成された４つのＬＵＴ４０と、右側のマットに構成された４つのＬＵＴ４１と、各ＬＵＴ４０、４１内に設けられた８つのサブワード線接続回路２１と、左側の４つのセレクタ４２Ｌと、中央の４つのセレクタ４２Ｃと、右側の４つのセレクタ４２Ｒと、２つの共有ロウデコーダ４３と、複合デコーダ２４を含んで構成されている。

図１４において、左側の４つのセレクタ４２Ｌは、入出力バスを介して８ビットの論理出力信号Ｚ０〜Ｚ７を外部との間で入出力する。中央の４つのセレクタ４２Ｃは、入出力バスを介して８ビットの論理出力信号Ｚ８〜Ｚ１５を外部との間で入出力する。右側の４つのセレクタ４２Ｒは、入出力バスを介して８ビットの論理出力信号Ｚ０〜Ｚ７を外部との間で入出力する。一方、左側の４つのＬＵＴ４０は、両側に位置するセレクタ４２Ｌ、４２Ｃと接続されるともに、右側の４つのＬＵＴ４１は、両側に位置するセレクタ４２Ｃ、４２Ｒと接続される。このように、中央のセレクタ４２Ｃが、隣接する２つのマットの８つのＬＵＴ４０、４１により共有される点が特徴である。

上記の構成に対応して、２つのマットに対応する２つの共有ロウデコーダ４３には、６ビットの論理入力信号Ｘ２〜Ｘ７に加えて、１ビットのＬＵＴ選択信号Ｌ２が入力されている。複合デコーダ２４側のＬＵＴ選択信号Ｌ０、Ｌ１と合わせて、３ビットのＬＵＴ選択信号Ｌ０〜Ｌ２となり、これにより２つのマットの８つのＬＵＴ４０、４１を選択することができる。なお、隣接するマット同士は、セレクタ４２Ｃに加えて、図示しないセンスアンプ列を共有することができる。これにより、マットが増加する場合であっても、共有されるセレクタ４２Ｃ及びセンスアンプ列の回路規模の増加を抑えることができる。

図１４の例では、２つのマットに８つのＬＵＴ４０、４１が構成される場合を説明したが、ビット線延伸方向にさらに多数のマットを並べて配置してもよい。例えば、Ｋ個のマットを並べて配置する場合、両端の８つのセレクタ４２Ｌ、４２Ｒを除き、４（Ｋ−１）個のセレクタ４２Ｃの各々が、隣接する２つのＬＵＴに共有されることになる。

以上説明した第４実施形態のＤＲＡＭマクロ回路６は、第１〜第３実施形態の作用、効果に加えて、記憶容量が大きいＤＲＡＭマクロ回路６を多数のマットに分割することにより、セレクタ４２Ｃやセンスアンプ列を共有できる構成を実現し、より集積度の向上を図ることができる。

（第５実施形態）
第５実施形態では、ＤＲＡＭに構成された複数のＬＵＴ１０へのアクセスをパイプライン制御により実行する場合の形態を説明する。第５実施形態において、上述した第１〜第４実施形態のいずれを基本の構成としても適用可能であるが、以下の説明では、第３実施形態を基本の構成として、パイプライン制御に必要な構成を付加する場合を説明する。

図１５は、第５実施形態のＤＲＡＭマクロ回路６の概略構成を示すブロック図である。図１５に示すＤＲＡＭマクロ回路６は、４つのＬＵＴ１０と、４つのＬＵＴ１０内に設けられた４つのサブワード線接続回路２１及び４つのリセット回路５１と、４つのセレクタ３２Ｒと、共有ロウデコーダ５３と、複合デコーダ５４を含んで構成されている。このうち、４つのＬＵＴ１０、４つのセレクタ３２については、第３実施形態と同様であるので、説明を省略する。

第５実施形態においては、複合デコーダ５４は、デコード信号ＤＬＸ、ＤＹに加えて、４つのリセット回路５１に供給するための４つのリセット信号ＲＳＴを生成する。なお、共有ロウデコーダ５３及び複合デコーダ５４には、パイプライン制御のタイミングを与えるクロック信号ＣＫが供給される。

図１６は、図１５のサブワード線接続回路２１及びリセット回路５１の回路構成を示す図である。図１６に示すように、サブワード線接続回路２１については、図１１と同様の回路構成となっている。一方、サブワード線接続回路２１に隣接するリセット回路５１は、共通接続されたゲートにリセット信号ＲＳＴが印加される４つのリセット用トランジスタＲＴから構成されている。それぞれ、リセット用トランジスタＲＴ（０）〜ＲＴ（３）の順番に、サブワード線ＳＷＬ（０）〜ＳＷＬ（３）とグランドの間に接続されている。

図１６において、リセット信号ＲＳＴがローのときは、４つのリセット用トランジスタＲＴがオフとなり、各サブワード線ＳＷＬの状態に影響を与えない。一方、リセット信号ＲＳＴがハイのときは、４つのリセット用トランジスタＲＴがオンとなり、４つのサブワード線ＳＷＬが強制的にローになる。このようにリセット回路５１の役割は、メインワード線ＭＷＬにより１本のサブワード線ＳＷＬが活性化された状態にあるとき、パイプライン制御に基づく所定のタイミングで所定のＬＵＴ１０の各サブワード線ＳＷＬをリセットすることである。

次に、図１５の４つのＬＵＴ１０に対するパイプライン制御について説明する。図１７は、図１５の隣接する２つのＬＵＴ１０（０）、１０（１）の読み出し動作を例にとり、パイプライン制御に対応する動作波形図を示している。第５実施形態のパイプライン制御は、所定の周期を有するクロック信号ＣＫに同期して行われる。図１７では、クロック信号ＣＫのサイクルＴ０〜Ｔ９を示している。ここで、４つのＬＵＴ１０に対する１２ビットの論理入力信号Ｘ０〜Ｘ７、Ｙ０〜Ｙ３は共通であるものとする。よって、それぞれのＬＵＴ１０におけるアクセス対象として、６４本中のｉ番目のメインワード線ＭＷＬ（ｉ）及び２５６本中のｊ番目のサブワード線ＳＷＬ（ｊ）が選択され、かつ、セレクタ３２Ｒの所定位置のＬＵＴ１０（０）に対する読み出し動作の実行はサイクルＴ０から開始される。サイクルＴ０では、選択されたメインワード線ＭＷＬ（ｉ）が活性化されると同時に、所定のデコード信号ＤＬＸが立ち上がり、ＬＵＴ１０（０）の選択されたサブワード線ＳＷＬ（ｊ）が活性化される。また、サイクルＴ０でリセット信号ＲＳＴがローに変化し、サブワード線ＳＷＬのリセット状態が解除される。サブワード線ＳＷＬ（ｊ）が活性化されると、当該サブワード線に接続するメモリセルＭＣのデータはビット線ＢＬへ読み出され、所定のタイミングでセンスアンプＳＡが活性化して、ビット線上のデータの増幅を行う。

そして、所定の遅延時間経過後に各センスアンプＳＡによるメモリセルＭＣのデータの増幅動作が完了し、ＬＵＴデータのパターンに対応する１６ビットの論理出力信号Ｚ０〜Ｚ１５が確定する。サイクルＴ２で所定のデコード信号ＤＹが立ち上がり、セレクタ３２Ｒ（０）の選択された単位回路ＵＲの各スイッチトランジスタＳＷＴがオンになる。これにより、選択された単位回路ＵＲに対応するビット線群ＢＬＧが入出力バスに接続され、確定した１６ビットの論理出力信号Ｚ０〜Ｚ１５が入出力バスを介して送出される。

次に、２番目のＬＵＴ１０（１）に対する読み出し動作の実行は、ＬＵＴ１０（０）の読み出し開始タイミングの１周期後のサイクルＴ１から開始され、最初のＬＵＴ１０（０）と同様の制御が行われる。図１７からわかるように、サイクルＴ１の時点では、最初のＬＵＴ１０（０）の読み出し動作は終了していない。サイクルＴ１では、メインワード線ＭＷＬ（ｉ）、デコード信号ＤＬＸ、リセット信号ＲＳＴ、サブワード線ＳＷＬ（ｊ）がそれぞれ変化するとともに、サイクルＴ３では、デコード信号ＤＹが変化する。従って、ＬＵＴ１０（１）のセレクタ３２Ｒ（１）から、ＬＵＴ１０（０）より１周期遅れたタイミングで、ＬＵＴデータのパターンに対応する１６ビットの論理出力信号Ｚ０〜Ｚ１５が確定し、入出力バスを介して送出される。

３番目のＬＵＴ１０（２）と４番目のＬＵＴ１０（３）に対するパイプライン制御についても、上記と同様に行われる。これ以降は、４つのＬＵＴ１０（０）〜１０（３）のパイプライン制御を継続的に実行することで、クロック信号ＣＫの１サイクルに１回ずつＬＵＴデータを取得することができる。図１７からわかるように、単独のＬＵＴ１０の読み出しには１サイクル以上の時間を要するが、パイプライン制御を導入することにより、ＬＵＴ１０に対する実質的な読み出し速度を高くし、スループットの向上が可能となる。

以上説明した第５実施形態のＤＲＡＭマクロ回路６は、上述した例に限らず、第１〜第４実施形態の全ての構成に対して適用することができる。特に、図２の論理回路７が多様な論理演算を高速に実行する場合、第５実施形態のパイプライン制御を採用することで、演算速度を向上させ論理演算を効率的に実行できる点で有効である。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の５つの実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。上記の各実施形態では、メモリ回路としてのＤＲＡＭ回路を用いて本発明を適用する場合を説明したが、ＤＲＡＭ回路に限られず、ＳＲＡＭや不揮発ＲＡＭをメモリ回路として広く本発明を適用することができる。また、上記の各実施形態では、本発明のメモリ回路をプログラマブルロジックＬＳＩに搭載する構成を説明したが、同様の機能を実現可能な他の半導体装置に対して広く本発明を適用することができる。

第１実施形態の半導体装置の一例としてのプログラマブルロジックＬＳＩの全体構成を示すブロック図である。 図１の論理ブロックの構成を示すブロック図である。 図１の接続回路の構成を示すブロック図である。 第１実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 ＬＵＴへの書き込みを行う場合の図４に対応するブロック図である。 第１実施形態において、ＬＵＴとして機能するメモリセルアレイと、メモリセルアレイの両側に配置されるセンスアンプ列の具体的な構成を示す図である。 第１実施形態のサブワード線接続回路の回路構成を示す図である。 第１実施形態のＬＵＴの両側のセレクタの構成を示す図である。 図８の構成において両側の２つの単位回路の回路構成を示す図である。 第２実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 第２実施形態のサブワード線接続回路の回路構成を示す図である。 第３実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 図１２の構成において片側のセレクタ回路の単位回路の回路構成を示す図である。 第４実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 第５実施形態のＤＲＡＭマクロ回路の概略構成を示すブロック図である。 第５実施形態のサブワード線接続回路及びリセット回路の回路構成を示す図である。 図１５の隣接する２つのＬＵＴの読み出し動作を例にとり、パイプライン制御に対応する動作波形図を示している。

符号の説明

１…論理ブロック
２…接続回路
３…入出力回路
４…入出力線
５…接続バス
６…ＤＡＲＭマクロ回路
７…論理回路
８…コンフィギュレーションメモリ
９…スイッチングマトリクス
１０、４０、４１…ＬＵＴ
１０Ｍ…メモリセルアレイ
１０Ｌ、１０Ｒ…センスアンプ列
１１、２１…サブワード線接続回路
１２Ｌ、１２Ｒ、３２Ｒ、４２Ｌ、４２Ｃ、４２Ｒ…セレクタ
１３、２３、４３、５３…共有ロウデコーダ
１４、２４、５４…複合デコーダ
５１…リセット回路
ＷＬ…ワード線
ＢＬ…ビット線
ＢＰ…ビット線ペア
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＵＬ、ＵＲ…単位回路
Ｂ、Ｂａ、Ｂｂ…入出力バス
ＳＴＡ、ＳＴＢ…選択トランジスタ
ＳＷＴ…スイッチトランジスタ
Ｘ０〜Ｘ７、Ｙ０〜Ｙ３…論理入力信号
Ｚ０〜Ｚ１５…論理出力信号
Ｌ０、Ｌ１、Ｌ２…ＬＵＴ選択信号
ＤＬ、ＤＹ、ＤＬＸ…デコード信号
ＲＳＴ…リセット信号
ＣＫ…クロック信号

Claims (17)

1. 複数のメモリセルからなるメモリセルアレイを少なくとも所定数の入出力経路ごとに区分し、Ｌ入力Ｍ出力の所望の論理関数を実現するＮ個のルックアップテーブルと、
   ルックアップテーブル選択信号をデコードして前記Ｎ個のルックアップテーブルの１つを選択するとともに、前記論理関数のＬビットの論理入力信号をデコードして前記選択されたルックアップテーブルに含まれるアクセス対象のＭ個のメモリセルを選択するデコード回路と、
   前記デコード回路のデコード結果に応じて、前記アクセス対象のＭ個のメモリセルの前記入出力経路を、前記論理関数のＭビットの論理出力信号を伝送するための入出力バスと選択的に接続する選択接続回路と、
   を備えることを特徴とするメモリ回路。
2. 前記選択されたルックアップテーブルの読み出し時は、前記アクセス対象のＭ個のメモリセルから読み出された前記Ｍビットの論理出力信号が前記選択接続回路を経由して前記入出力バスに出力され、
   前記選択されたルックアップテーブルの書き込み時は、前記入出力バスを介して外部から入力されたＭビットの入力データが前記選択接続回路を経由して前記アクセス対象のＭ個のメモリセルに書き込まれることを特徴とする請求項１に記載のメモリ回路。
3. 各々の前記ルックアップテーブルは、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを少なくとも所定数のビット線ごとに区分して構成され、
   前記デコード回路は、前記アクセス対象のＭ個のメモリセルに対応するワード線及びビット線を選択する複数のデコード信号を生成することを特徴とする請求項１に記載のメモリ回路。
4. 前記デコード回路は
   前記Ｌビットの論理入力信号の一部をデコードして前記複数のワード線を選択的に活性化するロウデコーダと、
   前記ルックアップテーブル選択信号をデコードして前記Ｎ個のルックアップテーブルの１つを選択するとともに、前記Ｌビットの論理入力信号の他の一部をデコードして前記アクセス対象のＭ個のメモリセルに対応するビット線群を選択する複合デコーダと、
   を含むことを特徴とする請求項３に記載のメモリ回路。
5. 前記ロウデコーダにより選択的に活性化される複数のメインワード線と、前記ルックアップテーブルごとに独立して配置される複数のサブワード線とからなるワード線階層構造が形成され、
   各々の前記ルックアップテーブルは、前記複数のメインワード線と前記複数のサブワード線の接続を切り替え制御可能なサブワード線接続回路を備えることを特徴とする請求項４に記載のメモリ回路。
6. 前記ワード線階層構造は、各々の前記メインワード線に対して所定数の前記サブワード線が対応付けられるものであり、
   前記サブワード線接続回路は、選択された前記メインワード線を前記複合デコーダのデコード結果に応じて前記所定数のサブワード線のうちの１本と選択的に接続可能に構成されることを特徴とする請求項５に記載のメモリ回路。
7. 前記Ｎ個のルックアップテーブルのビット線延伸方向の一端側に、前記複数のビット線に接続された複数のセンスアンプと、当該複数のセンスアンプを選択的に前記入出力バスと接続する前記選択接続回路とが配置されていることを特徴とする請求項３に記載のメモリ回路。
8. 前記選択接続回路は、各々の前記ルックアップテーブルに対応するＮ個のセレクタから構成され、各々の前記セレクタは前記デコード信号に対応するＭ個の前記センスアンプをＭビットの前記入出力バスと選択的に接続することを特徴とする請求項７に記載のメモリ回路。
9. 前記セレクタは、それぞれ前記Ｍ個のセンスアンプに対応して配置された複数の単位回路から構成され、前記デコード信号に対応して選択された１つの前記単位回路を介して前記Ｍ個のセンスアンプが前記Ｍビットの入出力バスに接続されることを特徴とする請求項８に記載のメモリ回路。
10. 前記Ｎ個のルックアップテーブルのビット線延伸方向の両端側に、前記複数のビット線に接続された複数のセンスアンプと、当該複数のセンスアンプを選択的に前記入出力バスのＭ／２ビット分に接続する前記選択接続回路とが略対称的に配置されていることを特徴とする請求項３に記載のメモリ回路。
11. 前記選択接続回路は、各々の前記ルックアップテーブルに対応する２Ｎ個のセレクタから構成され、各々の前記セレクタは前記デコード信号に対応するＭ／２個の前記センスアンプを前記入出力バスのＭ／２ビット分と選択的に接続することを特徴とする請求項１０に記載のメモリ回路。
12. 前記セレクタは、それぞれ前記Ｍ／２個のセンスアンプに対応して配置された複数の単位回路から構成され、前記デコード信号に対応して選択された１つの前記単位回路を介して前記Ｍ／２個のセンスアンプが前記入出力バスのＭ／２ビット分に接続されることを特徴とする請求項１１に記載のメモリ回路。
13. 前記メモリセルアレイはビット線延伸方向に並んで分割配置された複数の単位ブロックからなり、前記単位ブロックのそれぞれに前記Ｎ個のルックアップテーブルが構成され、前記選択接続回路は、前記複数の単位ブロックの両端側と、隣接する２つの前記単位ブロックの間に分割配置され、当該２つの単位ブロックの間に配置される前記選択接続回路は両側の２Ｎ個の前記ルックアップテーブルに共有されることを特徴とする請求項３に記載のメモリ回路。
14. 請求項１に記載のＮ個のルックアップテーブルが構成された複数のメモリ回路と、前記選択接続回路により前記入出力バスを介して前記Ｎ個のルックアップテーブルを選択的に読み出して所定の論理機能を実行する論理回路と、を含む複数の論理ブロックと、
    前記複数の論理ブロック間の接続状態を変更可能に設定する複数の接続回路と、
    を備える半導体装置。
15. 前記メモリ回路は、ＤＲＡＭ回路であることを特徴とする請求項１４に記載の半導体装置。
16. 請求項１に記載のＮ個のルックアップテーブルに対し、所定の読み出し順に従って読み出し動作を実行する読み出し制御方法であって、
    第１のタイミングで、前記Ｌビットの論理入力信号を前記デコード回路に供給し、前記ルックアップテーブル選択信号に基づき第１の読み出し順のルックアップテーブルを選択し、かつ前記アクセス対象のＭ個のメモリセルを選択してアクセスし、前記第１のタイミングから所定の遅延時間の経過後に、前記入出力バスを介して前記Ｍビットの論理出力信号を読み出す第１の読み出し動作を実行し、
    前記所定の遅延時間が経過する前の第２のタイミングで、前記Ｌビットの論理入力信号を前記デコード回路に供給し、前記ルックアップテーブル選択信号に基づき第２の読み出し順の前記ルックアップテーブルを選択し、かつ前記アクセス対象のＭ個のメモリセルを選択してアクセスし、前記第２のタイミングから所定の遅延時間の経過後に、前記入出力バスを介して前記Ｍビットの論理出力信号を読み出す第２の読み出し動作を実行し、
    前記読み出し順に含まれる全ての前記ルックアップテーブルに関し、読み出し順が先行するルックアップテーブルに対し前記第１の読み出し動作を実行し、読み出し順が１つ後続するルックアップテーブルに対し前記第２の読み出し動作を実行し、当該一連の動作を繰り返し実行制御することを特徴とする読み出し制御方法。
17. 前記第１及び第２の読み出し動作は、所定の周期を有するクロック信号に同期して制御され、前記第１のタイミングと前記第２のタイミングの時間差は前記クロック信号の１周期分に相当することを特徴とする請求項１６に記載の読み出し制御方法。

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