JP4470186B2 - 半導体記憶装置 - Google Patents
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Description
まず、第1実施形態のDRAMの構成及び動作について説明する。図1は、第1実施形態のDRAMの要部構成を示すブロック図である。図1に示すDRAMでは、多数のメモリセルからなるメモリセルアレイ10が4つのバンクに区分されて配置されている。それぞれバンクA、B、C、Dと表記されるメモリセルアレイ10は、各バンクが同一の記憶容量と同一の構成を有している。メモリセルアレイ10には、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成された多数のメモリセルが含まれる。4つのバンクA、B、C、Dに対しては、リード動作又はライト動作を独立に制御することができる。なお、通常動作時において4つのバンクを選択するためのバンク選択信号が外部から入力される。
次に、第2実施形態のDRAMの構成及び動作について説明する。図9は、第2実施形態のDRAMの要部構成を示すブロック図である。図9に構成においては、4つのバンクA、B、C、Dに区分されたメモリセルアレイ10と、行デコーダ11と、列デコーダ12と、制御部16については、第1実施形態の図1と同様である。一方、図1におけるリフレッシュカウンタ13、シフトレジスタ部14、マルチ選択部15に対応する構成要素として、図9ではリフレッシュカウンタ20及びアドレス変換部21を備えている。
11…行デコーダ
12…列デコーダ
13、20…リフレッシュカウンタ
15a、20a…N進カウンタ
14…シフトレジスタ部
15…マルチ選択部
16…制御部
21…アドレス変換部
101、102、111、112、113、121、122、201、202…NAND回路
103、104、114、113、124、203、204…インバータ
123、203…OR回路
A0〜A13…行アドレス
SA0、SA1、SA2、SB0、SB1、SB2、SC0、SC1、SC2、…アドレス信号
Claims (6)
- 通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
M個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、
を備え、
複数のリフレッシュサイクルの少なくとも一つのリフレッシュサイクルにおいて、
前記リフレッシュアドレスカウンタ及び前記行アドレス変換手段により、前記M個のバンクのそれぞれにおける所定のワード線を対象としてリフレッシュするとともに、前記M個よりも少ないバンクにおける別のワード線を対象としてリフレッシュを行い、リフレッシュされる選択ワード線の総数Pが、M<P<2Mの関係となり、
前記リフレッシュアドレスカウンタの下位KビットがN進カウンタ(2<N<2のK乗)で構成され、前記N進カウンタの出力を前記カウント値とし、
前記行アドレス変換手段は、少なくとも前記K個のシフトレジスタで構成され、
前記K個のシフトレジスタの各々は、前記Kビットのうちの1ビットを順次シフトするM−1段のシフトレジスタであり、前記K個のシフトレジスタにおける同位置のKビットを各々の前記バンクに送出し、前記M個のバンクに対して1ずつ異なる前記行アドレスが供給される、ことを特徴とする半導体記憶装置。 - 前記M個のバンクは、各々が前記異なるアドレスでそれぞれN回繰り返されるNパターンによって前記順次リフレッシュを行なう、ことを特徴とする請求項1に記載の半導体記憶装置。
- 前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なる前記Nパターンに従って1本の選択ワード線又は2本の選択ワード線が同時にリフレッシュ対象とされる、ことを特徴とする請求項1に記載の半導体記憶装置。
- 通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
M個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、を備え、
複数のリフレッシュサイクルの少なくとも一つのリフレッシュサイクルにおいて、前記リフレッシュアドレスカウンタ及び前記行アドレス変換手段により、前記M個のバンクのそれぞれにおける所定のワード線を対象としてリフレッシュするとともに、前記M個よりも少ないバンクにおける別のワード線を対象としてリフレッシュを行い、リフレッシュされる選択ワード線の総数Pが、M<P<2Mの関係となり、
前記リフレッシュアドレスカウンタの下位KビットがN進カウンタ(2<N<2のK乗)で構成され、前記N進カウンタの出力を前記カウント値とし、
前記下位Kビットに対応する前記行アドレスの所定のビットが縮退可能に構成され、
前記行アドレス変換手段は、前記所定のビットの0と1いずれか一方の行アドレスに対応する1本のワード線を対象とするリフレッシュと、前記所定のビットが縮退されて0と1双方の行アドレスに対応する2本のワード線を対象とするリフレッシュと、を切り替え可能であり、
前記行アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Kビットがそれぞれ入力されるK個のシフトレジスタが並列配置されたシフトレジスタ部と、
各々の前記M個のバンクに付随し、前記シフトレジスタ部のK個のシフトレジスタの所定位置から出力されるKビットのアドレス信号に基づき、前記M個のバンクのうち少なくとも2個以上のバンクで異なるNパターンに従って前記1本の選択ワード線又は前記2本の選択ワード線に対応する行アドレスを前記バンクに供給するM個のマルチ選択部と、
を含み、
前記K個のシフトレジスタの各々は、前記Kビットのうちの1ビットを順次シフトするM−1段のシフトレジスタであり、前記K個のシフトレジスタにおける同位置のKビットを各々の前記バンクに送出し、前記M個のバンクに対して1ずつ異なる行アドレスが供給される、ことを特徴とする半導体記憶装置。 - 前記アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Kビットに基づいて、前記M個のバンクにおいて前記所定のビットが同時に縮退されず少なくとも2個以上のバンクで互いに異なるNパターンに従う行アドレスを生成する論理回路群から構成されることを特徴とする請求項4に記載の半導体記憶装置。 - 通常動作時に所定の間隔でリフレッシュ要求を受けたとき、行アドレスに基づき選択されるワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
M個のバンクに区分されたメモリセルアレイと、
前記リフレッシュ要求に応じて、リフレッシュ対象のワード線に対応するカウント値を順次出力するリフレッシュアドレスカウンタと、
前記カウント値を変換して、前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なる行アドレスを供給する行アドレス変換手段と、
を備え、
前記所定の間隔で実行されるリフレッシュ動作の際、前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なるパターンに従う所定数の選択ワード線が同時にリフレッシュ対象とされ、前記M個のバンクの全てに対して同時にリフレッシュ対象とされる前記選択ワード線の総数の最大値が2Mに満たないように制御され、
前記M個のバンクのうち少なくとも2個以上のバンクで互いに異なるパターンに従って1本の選択ワード線又は2本の選択ワード線が同時にリフレッシュ対象とされ、
前記リフレッシュアドレスカウンタの下位KビットがN進カウンタを構成し、
前記行アドレスの所定のビットが縮退可能に構成され、
前記行アドレス変換手段は、前記所定のビットの0と1いずれか一方の行アドレスに対応する1本のワード線を対象とするリフレッシュと、前記所定のビットが縮退されて0と1双方の行アドレスに対応する2本のワード線を対象とするリフレッシュと、を切り替え可能であり、
前記行アドレス変換手段は、
前記リフレッシュアドレスカウンタの下位Kビットがそれぞれ入力されるK個のシフトレジスタが並列配置されたシフトレジスタ部と、
各々の前記M個のバンクに付随し、前記シフトレジスタ部のK個のシフトレジスタの所定位置から出力されるKビットのアドレス信号に基づき、前記M個のバンクのうち少なくとも2個以上のバンクで異なるパターンに従って前記1本の選択ワード線又は前記2本の選択ワード線に対応する行アドレスを前記バンクに供給するM個のマルチ選択部とを含み、
前記K個のシフトレジスタの各々は、前記Kビットのうちの1ビットを順次シフトするM−1段のシフトレジスタであり、前記K個のシフトレジスタにおける同位置のKビットを各々の前記バンクに送出し、前記M個のバンクに対して1ずつ異なる行アドレスが供給されることを特徴とする半導体記憶装置。
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