JP4179272B2

JP4179272B2 - 電子装置、信号伝送装置および無線通信端末

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Publication number: JP4179272B2
Application number: JP2004353663A
Authority: JP
Inventors: 勝幸池田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-12-07
Filing date: 2004-12-07
Publication date: 2008-11-12
Anticipated expiration: 2024-12-07
Also published as: US20060121933A1; JP2006165951A

Description

本発明は、表示素子や撮像素子など高速なデータ転送を必要とする素子を内蔵する電子装置、信号伝送装置および無線通信端末に関する。

近年、携帯電話やノートブックコンピュータ、デジタルカメラなどの機能の向上は目覚しく、それらの電子機器に内蔵される表示素子や撮像素子の高分解能化および高精細化が求められ、ますます複雑化してきている。特に携帯電話においては、カメラ機能の内蔵化や表示部の大型化および高機能化とともに小型軽量化および低消費電力化が求められ、その筐体構造もクラムシェル型またはフリップ型と呼ばれる折り畳み型が主流になってきている。

図１４は、表示素子としてアクティブマトリックス型液晶表示体を用いた電子装置の典型的な構成を示すブロック図、図１５はそのタイム図である。
図１４に示すように、ＣＰＵ１３０１は、ＪＰＥＧ形式やＭＰＥＧ形式などの圧縮画像や動画データの伸張や演算により、表示すべき画像データを生成する。そして、ＣＰＵ１３０１は、表示すべき画像データを生成すると、その画像データをビデオメモリ１３０２に書き込む。液晶コントローラ１３０３は、液晶表示に必要な各種タイミング、すなわちＸドライバ１３１３のＸクロック信号１３１５および水平同期信号１３１４ならびにＹシフトレジスタ１３０７の垂直同期信号１３１８を生成し、またビデオメモリ１３０２から表示すべき順序にそって画像データを読み出して、液晶表示体１３０８のドライバ（Ｘドライバ１３１３およびＹシフトレジスタ１３０７）に送出する。ここで、Ｘドライバ１３１３は、液晶表示体１３０８の画素がｎ行ｍ列で構成される場合、ｍ段のＸシフトレジスタ１３０４、ｍワードのラッチ１３０５およびｍ個のＤＡ変換回路１３０６から構成される。

液晶コントローラ１３０３は、表示フレームの先頭の画素を読み出すとき、垂直同期信号１３１８を発生し、Ｙシフトレジスタ１３０７に送出する。このとき同時に、液晶コントローラ１３０３は、液晶表示体１３０８の１行１列目の画素に表示するデータをビデオメモリ１３０２から読み出し、表示データ信号１３１６としてラッチ１３０５のデータ端子に送出する。

Ｘシフトレジスタ１３０４は、図１５に示すように、液晶コントローラ１３０３が発生する水平同期信号１３１４をＸクロック信号１３１５に同期して読み込み、第一列目の画像データをラッチするための信号Ｘ１ラッチ（図１５（ｃ））を発生する。この信号Ｘ１ラッチによって１行１列目の画素に表示されるデータがラッチ１３０５の１列目にラッチされる。引き続き、液晶コントローラ１３０３は、ビデオメモリ１３０２から次の画素に表示すべきデータを読み出し、ラッチ１３０５のデータ端子に出力する。そして、次の画素に表示すべきデータがラッチ１３０５のデータ端子に出力されると、Ｘドライバ１３１３のＸシフトレジスタ１３０４は、水平同期信号１３１４を一つシフトさせ、第二列目の画像データをラッチするための信号Ｘ２ラッチ（図１５（ｄ））を発生させて、１行２列目の画像データをラッチ１３０５にラッチさせる。

以下、Ｘシフトレジスタ１３０４は水平同期信号１３１４を順次シフトさせ、１行目に表示するデータをラッチ１３０５に順次ラッチさせる。１行分のデータをラッチ１３０５が保存し終わると、次の水平同期信号１３１４（図１５（ａ）および図１５（ｈ）、なお、図１５では（ａ）〜（ｆ）と同図（ｇ）〜（ｋ）で横軸のタイムスケールが変わっていることに注意されたい。そのため同一信号である水平同期信号は（ａ）に加え（ｈ）が再掲されている。）が出力され、ＤＡ変換回路１３０６はラッチ１３０５に保持されたデータをＤＡ変換し、列電極１３１０のｉ番目（１≦ｉ≦ｍ）に出力する。同時にＹシフトレジスタ１３０７は１行目の行電極１３０９に選択信号Ｙ１を出力する。

以下同様に、Ｙシフトレジスタ（Ｙドライバ）１３０７は、行電極１３０９のｊ番目（１≦ｊ≦ｎ）に出力される選択信号Ｙｊを水平同期信号１３１４が出る度に順次シフトしていく。
図１４の一点鎖線で示す円内は液晶表示体１３０８のマトリックス配置された１画素部分を拡大した図である。アクティブスイッチ素子１３１１は、行電極１３０９のｊ番目が選択されると、列電極１３１０のｉ番目に出力されたＤＡ変換回路１３０６の出力を、ｊ行ｉ列目の画素電極１３１２に伝える。なお、ＤＡ変換回路１３０６を液晶コントローラ１３０３側に一つ置いて、表示データ信号１３１６をアナログ信号で伝送することもできる。この場合は、ラッチ１３０５はアナログのサンプルアンドホールド回路となる。この方法はＤＡ変換回路１３０６の数を減らすことができ、従来多く用いられたが、ＤＡ変換回路１３０６といっても最終的に画素電極１３１２に印加される電圧の平均値が所定値になっていればよく、パルス幅変調などにデジタル回路が使用でき、アナログのサンプルアンドホールド回路が不要となるため、ＬＳＩの高密度化に伴い、ここで説明した方法が主流となってきている。

ただし、この方法では表示データ信号１３１６はデジタル信号で送られるため、信号線の数が非常に多くなり、表示データ信号１３１６を送るために、例えば、８ビット×３原色の計２４本の信号線が必要となる。
なお、画面の行の右端の表示データ信号１３１６が液晶コントローラ１３０３から出力された後、次の行の左端の表示データ信号１３１６が出力されるまでの時間、また画面の最下行の表示データ信号１３１６が出力し終わってから、次のフレームの最初の行の表示データ信号１３１６が出力されるまでの時間は、（水平、垂直）ブランキング期間または帰線期間と呼ばれ、ＣＲＴでは、電子ビームを往復させているために０にできないが、液晶表示体１３０８では、画素電極１３１２の選択がアクティブスイッチ素子１３１１のスイッチング動作で行われるため０でもよい。図１５では、１画素分の水平帰線期間および１行分の垂直帰線期間をとった場合を例示している。

デジタルカメラなどの撮像素子を使用する電子装置においては、ちょうど液晶表示体１３０８を用いる場合と信号の伝送される向きが逆になり、同様の回路構成がとられる。
このような表示体素子や撮像素子を内蔵する電子装置において、大型表示化、高分解能化、小型軽量化が求められている。このため、図１４の電子装置を実装する実装基板は複数にわたることが多く、その場合、図１４の一点鎖線１３１７−１３１７'で実装基板を分けることが多い。

必然的に、ＣＰＵ１３０１と液晶表示体１３０８との間の結線が長くなる。また、図１４の構成に撮像素子を搭載した場合にも、液晶表示体１３０８を用いる場合と信号の伝送される向きが逆になり、同様の回路構成がとられるため、ＣＰＵ１３０１と撮像素子との間の結線が長くなる。
また、上記のように、液晶コントローラ１３０３側から液晶表示体１３０８側に表示データ信号１３１６などを送るための信号線は並列に何本も必要であるが、信号線の数を減らすために並直―直並変換を行い、データをシリアル化して伝送することが考えられるが、従来の技術では伝送路１本当たり伝送できるデータ量が少なく、最近の機器の複雑化に伴う高速伝送の要求によってすでに１本あたりの伝送容量を超えている。ゆえに、従来の技術では、シリアル化による伝送路の数を減らすことは非常に困難であり、多くの線路を使って並列伝送せざるを得ない。すなわち液晶表示体１３０８や撮像素子などの高分解能化に伴い、それらの線路で送られる信号の周波数が高くなり、ＣＰＵ１３０１や液晶コントローラ１３０３の側との接続が困難になってきている。特に、クラムシェル型構造では、細いヒンジ部分を介して両者が接続される構造となる。このため、表示素子や撮像素子の高分解能化に伴い、図１４の一点鎖線１３１７−１３１７'で実装基板を分けた時の両基板間でやり取りされるデータ量も多くなり、多数の線路を使って細いヒンジ部分を介し何本もの伝送路を通すのは困難を極める。この問題を解決するために伝送すべきデータをシリアル化し、少ない本数の伝送線路で高速に伝送する方法が提案されている。高速データ伝送の方式として、たとえば、（ＬＶＤＳ：ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）を表示体や撮像素子の接続に使うことが提案されている（特許文献１および特許文献２）。特許文献３および特許文献４等では、この方式でも十分な解決が得られないとして、新たな方法も提案されている。
特許公報３０８６４５６（欄４４）特許公報３３３０３５９（欄４６）特許公報３３４９４２６特許公報３３４９４９０

しかしながら、これらの従来の技術は、いずれもデジタルのベースバンド信号の伝送であり、データの受信端でロジックレベルを確保するため送信側で十分な伝送電力が要求される。このため、消費電力と不要放射による周囲への干渉という問題があった。また、デジタルのベースバンド信号はＤＣから伝送レートの数倍の周波数成分を有し、その比帯域は非常に大きい。

すなわち、受電端でロジックレベルを確保するため、もともと大きな信号電力が必要である。その上、信号を精度よく伝送するためには整合の取れたインピーダンス終端が必要であるが、伝送インピーダンスはせいぜい１００オーム位なので、それらの終端抵抗に消費される電力が容認できないほどに大きくなってしまう。さらに、伝送される信号の比帯域は非常に大きいため、伝送路のインピーダンスが帯域内で一定せず、また周波数特性が実装状況や配線の引き回しによっても変化するため、インピーダンスマッチングを正しく取ることも容易でない。特に、半導体集積回路に内蔵される送受信回路の特性は、半導体集積回路が一般に種々の回路に汎用的に使用されるので、個々の回路に固有の伝送インピーダンスにマッチングさせることが難しく、基本的にミスマッチ状態で使用せざるを得ない。このことがさらに高速データ信号を正しく伝送することを困難にしている。

さらに、図１４の一点鎖線１３１７−１３１７'で実装基板を分けると、長い配線によって引き回された線路を通して高速で大量のデータを伝送させる必要がある。このため、線路からの放射電磁界が増えることとなり、他の電子装置あるいは磁気回路への電磁波妨害の要因となる。従来の信号線による信号伝送では、受電端での振幅レベルが規定されており、受電端で十分な品質が確保できても、信号の振幅レベルを下げることができない。すなわち、ＥＭＩ対策が困難になり、結果として回路デザインへの制約やコストアップを引き起こしている。また、送信側では、受電端の負荷に加え、線路の浮遊容量も同時に駆動することになるため、信号伝達に余分なエネルギーを必要としている。すなわち、消費電力を増大させる結果となっている。

また、従来の技術では、１伝送路あたりの転送データ速度に限りがあり、高速データ伝送をするには、線路を並列化する必要があった。データ伝送の高速化に伴って配線数が増大ずると、配線のための物理的スペースが増加し、当然の事ながら回路デザインに対し大きな制約を課すことになる。
特に、クラムシェル型構造などにおいて配線がヒンジ部などの可動部を通る場合は、可動部の折れ曲がり具合により特性インピーダンスが変化するため、状況によってインピーダンス不整合が生じ、折れ曲がり部での反射等により信号劣化を引き起こす。このため、伝送されるデータの速度が制限されたり、実装方法や部品の配置が制約を受けるという問題点があった。

また、表示体素子や撮像素子の高分解能化および高速化に対応するには、ヒンジ部を介してやり取りされる信号数が数十本となる上に、配線がヒンジ部を通る場合には、基板上の配線を使用できないので、コネクタを介してフレキシブル基板を接続することになる。フレキシブル基板やコネクタによる接続は、コストが高い上に接続信頼性も低いという欠点を有していた。

そこで、本発明は、表示体や撮像素子などを内蔵する携帯電話などの電子装置内のそれらの回路間の信号伝送において、従来の上述のような種々の問題や制約を持つデータの高速度伝送の方法を示し、従来の情報伝送方式の欠点や制約を除去し、低コストで信頼性の高い電子装置、信号伝送装置および無線通信端末を実現することを目的とする。

本発明の電子装置は、ｎ行ｍ列で構成される表示データの一列分の表示データを並列で読み出し、生成した水平同期信号とともに出力するコントローラと、前記表示データをシリアル信号として生成する生成手段と、前記水平同期信号を逓倍して搬送波を発生する発振手段と、前記搬送波を前記生成手段の信号により変調する変調手段と、前記変調手段による変調信号と前記水平同期信号を合成する合成手段と、前記合成手段により合成された信号を伝送する有線伝送路と、前記有線伝送路にて伝送された信号を受信し前記変調信号と前記水平同期信号に分離する分離手段と、前記分離手段により分離された前記変調信号を、前記分離手段により分離された前記水平同期信号を逓倍して前記搬送波周波数を再生し利用する同期検波を行うことにより復調する復調手段と、前記復調手段により復調された復調信号を、前記分離手段により分離された前記水平同期信号によって一列分の表示データの検出を行って表示する表示手段と、を具備することを特徴とする。

本発明の上記構成によれば、伝送すべき信号で搬送波を変調し信号の帯域を上げること
により、その比帯域（周波数帯域の最高周波数と最低周波数の比、または周波数帯域幅と
その中心周波数の比）を小さくし、信号帯域内の周波数特性を一様にすることができるの
で、有線伝送路の設計が容易となり、信号をシリアル化し有線伝送路の数を減らすことが
可能となる。また、有線伝送路数を少なくできるので、機器回路の実装を容易にしてまた
コストを下げることができる。また、信号の伝送に変復調を採用しているので、従来のデ
ジタル信号をベースバンドで送出する必要がなく、受信信号の信号レベルをロジックレベ
ルに保つ必要がなくなることから、送信側の電力を下げることができ、外部への干渉を減
らすことが可能となるとともに、装置の低消費電力化にも効果がある。さらに、送受信間
の同期信号を同一線路に重畳しているので、この同期信号を用いることで、受信側での復
調を簡単な回路で実現することができる。
また、同期信号が画像表示や撮像の水平同期信号と同期しているので、シリアル伝送されてくるパケットの境界を容易に検出でき、パケット同期が簡単になる。
また、受信側では同期信号に同期し搬送波を再生するので、前記同期信号と搬送波の位相は固定され、同期検波が容易に行え、簡単な回路で信頼性の高い通信を行うことが可能となる。

本発明の電子装置は、ｎ行ｍ列の構成で画像データを出力可能な撮像素子と、水平同期信号を発生する制御回路と、前記水平同期信号に基づいて前記撮像素子から一列分の画像データを読み出しシリアル信号として送出する画像データ送出手段と、搬送波を発生する発振手段と、前記搬送波を前記画像データ送出手段の信号により変調する変調手段と、前記変調手段により変調された信号と前記水平同期信号を合成する合成手段と、前記合成手段により合成された信号を伝送する有線伝送路と、前記有線伝送路にて伝送された信号を受信し前記変調信号と前記水平同期信号に分離する分離手段と、前記分離手段により分離された前記変調信号を、前記分離手段により分離された前記水平同期信号を逓倍して前記搬送波周波数を再生し利用する同期検波を行うことにより復調する復調手段と、前記復調手段により復調された復調信号から、前記分離手段により分離された前記水平同期信号によって一列分の画像データを抽出し、メモリに書き込む書き込み手段と、を具備することを特徴とする。

本発明の上記構成によれば、伝送すべき信号で搬送波を変調し信号の帯域を上げること
により、その比帯域（周波数帯域の最高周波数と最低周波数の比、または周波数帯域幅と
その中心周波数の比）を小さくし、信号帯域内の周波数特性を一様にすることができるの
で、有線伝送路の設計が容易となり、信号をシリアル化し有線伝送路の数を減らすことが
可能となる。また、有線伝送路数を少なくできるので、機器回路の実装を容易にしてコス
トを下げることができる。また、信号の伝送に変復調を採用しているので、従来のデジタ
ル信号をベースバンドで送出する必要がなく、受信信号の信号レベルをロジックレベルに
保つ必要がなくなることから、送信側の電力を下げることができ、外部への干渉を減らす
ことが可能となるとともに、装置の低消費電力化にも効果がある。さらに、送受信間の同
期信号を同一線路に重畳しているので、この同期信号を用いることで、受信側での復調を
簡単な回路で実現することができる。
また、同期信号が画像表示や撮像の水平同期信号と同期しているので、シリアル伝送されてくるパケットの境界を容易に検出でき、パケット同期が簡単になる。
また、受信側では同期信号に同期し搬送波を再生するので、前記同期信号と搬送波の位相は固定され、同期検波が容易に行え、簡単な回路で信頼性の高い通信を行うことが可能となる。

本発明の電子装置の前記変調手段は前記搬送波と前記シリアル信号を乗算して変調することを特徴とする。
本発明の上記構成によれば、搬送波とシリアル化されたデータ信号を単に乗算するだけで変調が行われるため、変調回路の構成が簡単である。特に、この場合のように両者がデジタル信号であるときは、排他的論理和回路が使用できるので、非常に簡単な回路で実現が可能である。

本発明の電子装置の前記変調手段は前記搬送波を前記シリアル信号でＱＰＳＫ変調することを特徴とする。
本発明の上記構成によれば、変調はＱＰＳＫであるので、シリアル信号のビットパターンによって互いに９０度だけ位相の異なる４つの搬送波を選択するだけでよく、簡単なデジタル回路で実現が可能である。また、ＱＰＳＫ変調によってシンボルレートを下げることが可能であり、伝送路に要求される特性を緩和することが可能となる。

本発明の電子装置の前記同期信号は前記発振手段の発生する搬送波を分周して発生することを特徴とする。
本発明の上記構成によれば、搬送波を分周して同期信号を発生しているので、搬送波と同期信号の位相が固定され、受信側でこの信号を基準に復調操作ができる。これによって、復調に必要な同期捕捉や同期検波のための回路が著しく容易になる。また、搬送波の周波数精度が高くなくても、同期信号が常にこの搬送波に追従するので、搬送波発振回路の精度を緩和することができ、システムの設計や製造が著しく容易になるとともに、コストダウンを図ることができる。

本発明の電子装置の前記発振手段は発振回路と前記発振回路の発生する定期的なパルス列を逓倍する位相固定ループ（ＰＬＬ）により構成されることを特徴とする。
本発明の上記構成によれば、搬送波はＰＬＬにより発振回路の発振パルス列に同期するので、システムの設計が容易になり、回路の簡略化が容易となる。
本発明の電子装置の前記伝送路は送受端にスイッチ手段を有し送受方向を変更できることを特徴とする。

本発明の上記構成によれば、伝送するデータの送受方向を切り替え、同一の伝送路を用いることができるので、例えば、表示体と撮像素子を有するカメラ付携帯電話のように送信すべきデータの伝送方向が異なるような電子装置においても伝送路を増やすことなく構成が可能となり、装置にかかるコストが上がることがない。また、電子装置の設計や実装を容易にすることができる。

以上述べたように、本発明の上記構成によれば、電子装置の回路内のデータ伝送を少ない本数の有線伝送路で行うことが可能となり、従来の高速データ伝送に伴う種々の問題や実装上の問題を除去することができ、低コストで高信頼性かつ低消費電力の電子装置を実現することができる。

以下、本発明の実施形態について図面を使って説明する。

図１は本発明にかかる情報伝送方式のより詳細な構成と、それを利用した電子装置の実施例を示すブロック図である。
図１において、ＣＰＵ１０１は演算等により表示すべき表示データを生成し、ビデオメモリ１０２に記録する。液晶コントローラ１０３は表示体に表示させる表示データ１１９を所定順序に従ってビデオメモリ１０２から読み出し、垂直同期信号１２１および水平同期信号１２０とともに出力する。表示データ信号１１９は、通常ビデオメモリ１０２より画素単位でワード毎に並列でデータとして読み出されるため、並直変換回路１０４によって並直変換されロジック回路１０７に伝送される。ロジック回路１０７は、並直変換回路１０４から出力された信号と、液晶コントローラ１０３から出力された水平同期信号１２０および垂直同期信号１２１を受けて、パケットを生成し、また、ロジック回路１０７は、同期検波のタイミング等の調整をするためのプリアンブルをパケットに付与する。なお、プリアンブルの詳しい動作については実施例６で後述する。該パケットはＰＬＬ１０９で水平同期信号１２０を逓倍して発生した搬送周波数により変調回路１０８で変調され、合成回路１２８を経て有線伝送路１２９により送信される。なお、有線伝送路１２９としては、例えば、同軸ケーブルを用いることができる。合成回路１２８は、変調回路１０８の出力と、液晶コントローラ１０３から出力された水平同期信号１２０を１本の有線伝送路１２９にて伝送できるように、これら２つの信号を合成し出力する。合成回路１２８の具体例は後述する。

発振回路１２６は、ＣＰＵ１０１や液晶コントローラ１０３の動作に必要なクロックパルス列を発生させる発振回路である。液晶コントローラ１０３は、この発振回路１２６によって発生されたクロックパルスを分周し、各種タイミングを作り出し、水平同期信号１２０や垂直同期信号１２１も作り出す。ＰＬＬ１０９は、水平同期信号１２０を逓倍し搬送波を生成する。すなわち、搬送波は水平同期信号１２０と同期している。

有線伝送路１２９は、合成回路１２８により合成された変調回路１０８の出力と、液晶コントローラ１０３から出力された水平同期信号の２種の信号を伝送する。ここで、変調回路１０８の働きにより、有線伝送路１２９にて伝送される信号の周波数比帯域を下げ、有線伝送路１２９の特性の平坦な部分を使用できるので、有線伝送路１２９は、伝送すべきすべてのデータをシリアル化して伝送することが可能である。有線伝送路１２９は１本であるので、ややコストを割いて特性の良好な線路を用いることも可能である。

有線伝送路１２９により伝送された変調回路１０８の出力と、液晶コントローラ１０３から出力された水平同期信号１２０の合成信号は、分離回路１２７により変調波信号１３２と水平同期信号１３１に分離される。分離回路１２７にて分離された変調波信号１３２は、プリアンプ１１２によって増幅された後、バンドパスフィルタ１１３により不要帯域の成分が除去され、復調回路１１４に入力される。バンドパスフィルタ１１３は、有線伝送路１２９が特にノイズ耐性が低くない限り必要ではないかもしれないが、送信側の電力をぎりぎりまで絞る場合は、このバンドパスフィルタ１１３により帯域外雑音をなるべく取り除いておいた方が良い。

また、分離回路１２７で分離した水平同期信号１３１は、ＰＬＬ１１５および同期回路１１６に出力される。そして、分離回路１２７で分離した水平同期信号１３１の周波数をＰＬＬ１１５により逓倍し、搬送波周波数を復元し復調回路１１４に供給し、復調回路１１４にて受信信号の復調が行われる。ＰＬＬ１１５の働きにより、送信側で変調の際に使用した搬送波と全く同じ周波数および位相の周波数を復元でき、同期検波が極めて容易になる。同期回路１１６では、分離回路１２７で分離した水平同期信号１３１によって受信信号パケットの境界を検出し、パケット同期を行う。直並列変換回路１１７は、復調された受信パケットの中から表示データ１２２の部分を抽出し、画素毎に直並列変換を行い、表示データ１２２を生成する。

ロジック回路１１８は、復調されたパケットからパケット内の表示データ１２２のタイミングを合わせて水平同期信号１２３、垂直同期信号１２４、Ｘドライバの転送クロック１２５を発生させ、それぞれ液晶表示体のドライバすなわち図１４の水平同期信号１３１４、垂直同期信号１３１８、Ｘクロック信号１３１５に相当する信号として液晶表示体のドライバへ出力し表示を行う。

ＰＬＬ１０９の発生する周波数は、ラジオ受信機や携帯電話のように電波を利用する電子装置の本来の目的を妨害しないような、また妨害を受けないような周波数を選択する。有線伝送路１２９の伝送特性がよく、伝送する信号がほとんど漏洩しないような場合でも、遠隔地の微弱信号を受信する携帯電話などの電子装置においては、受信感度に直接影響を与えるので、周波数の選択は重要である。２ＧＨｚ以上で受信機に影響のない周波数を選べば、１００Ｍｂｐｓのデータを伝送しても占有帯域は２００ＭＨｚ程度であり、比帯域は１／１０以下となる。従来のＤＣから２００ＭＨｚ以上の何オクターブにも渡る帯域を要する伝送路に比較し、帯域内の周波数特性を平坦にすることは容易であり、有線伝送路１２９を終端するマッチング回路の設計も容易となり、性能の良い通信を確保することが可能となる（図１では、マッチング回路は省略されているが、伝送路１２９の両端での反射を抑え波形ひずみを最小とし、また伝送エネルギーの効率をよくして伝送するために伝送路１２９の両端にマッチング回路を入れることは説明を要さないだろう。）。さらにこれらを構成する部品は扱う周波数が高いため小型化が容易であり、実装スペースの節約も可能となる。また、マッチングも容易になり、良好なマッチングにより信号エネルギーの効率が上がる。このことは消費電力の節約に効果がある。

一般に無線通信において、送信側の変調回路１０８と受信側の復調回路１１４は扱う搬送波周波数が一致している必要があり、送信と受信の間の搬送波発振回路の周波数には高い精度が要求され、その２者の誤差は直接通信品質の劣化となって現れる。しかし上記の本発明の構成によれば、変調回路１０８と復調回路１１４は、同一の基準信号、すなわち同一の発振回路１２６によって発生されたクロックパルスに同期した水平同期信号１２０を基準にして同じ特性のＰＬＬ１０９、１１５を使って逓倍により搬送波を得ているので、送受信間の搬送波周波数の誤差とならない。このため、発振回路１２６の精度は問題とならず、コストダウン効果がある。ＰＬＬ１１５は必須でなく、ＰＬＬ１０９の出力を復調回路１１４に直接送っても良いが、搬送波と変調波を１本の伝送路で送った場合その分離が難しく、２本の伝送路を用いることになり、あまり合理的でない。上記構成のように水平同期信号１２０のような低い周波数の基準信号を送信し、ＰＬＬ１１５で逓倍してＰＬＬ１０９の出力と同一の搬送波を復元する方が実現性が高い。

プリアンプ１１２によって非常に微弱な信号でも受信が可能になる。また、プリアンプ１１２には有線伝送路１２９の特性を補正するようなイコライザ等の機能も持たせることが可能である。これによって、受信信号レベルを所定値に保たなければならない従来の伝送方式に比較し、有線伝送路１２９から発生する不要放射電力よりもはるかに少ない放射電力で通信品質を保つことが可能となり、根本的なＥＭＩ対策となる。また、有線伝送路１２９のストレージ容量をロジックレベルで駆動しなければならない従来の伝送方式に比較し、消費電力も下げることが可能となる。

図２は本発明の本実施例に用いる合成回路１２８および分離回路１２７の例をより詳しく示す図である。図１の合成回路１２８の内部の詳細を一点鎖線２１７内に説明する。端子２２８には水平同期信号１２０が入力され、端子２２９は有線伝送路１２９に接続される。変調回路１０８より発する変調信号は、端子２２５からハイパスフィルタ２２４を通じて伝送路１２９に入力される。また、水平同期信号１２０は、ローパスフィルタ２２７を通じ伝送路１２９に入力される。変調回路１０８より発する変調信号はローパスフィルタ２２７によって端子２２８側には漏洩せず、また、水平同期信号１２０はハイパスフィルタ２２４によって端子２２５側には漏洩しない。したがって、変調信号と水平同期信号１２０は合成され、有線伝送路１２９に正しく送信される。有線伝送路１２９上に合成された両信号は分離回路１２７により分離される。

一点鎖線２１８内に分離回路１２７の内部を詳述する。端子２２１は有線伝送路１２９に接続される。端子２２１に入った変調回路１０８で変調された表示データ信号１１９は、ハイパスフィルタ２２３により分離され、端子２２０よりプリアンプ１１２に伝送される。ローパスフィルタ２２２は前記表示データ信号１１９の漏洩を阻止するため、端子２１９からは周波数成分の低い水平同期信号１２０のみが伝送され、端子２１９を通じて受信ブロック内のＰＬＬ１１５に正しく伝えられる。合成回路１２８と分離回路１２７の回路は図に示すように同じ回路であり、ブロック２１８からブロック２１７へ信号を伝送することもできる。このときは、分離／合成の機能は逆になる。また、水平同期信号１２０と表示データ信号１１９の送出方向は必ずしも同一でなくても良い。例えば、表示データ信号１１９はブロック２１７側から送り、水平同期信号１２０はブロック２１８側から送ることも可能である。

上記構成を取ることで、表示体に送られる高速かつ大量の表示データの伝送が１本の有線伝送路により行うことが可能となり、並列に多数の有線伝送路を要した従来の技術に比較し外部からの雑音や干渉の、また外部への妨害に対する対策をとることが容易となる。また、表示体の大型化に伴いより顕在化してきた、消費電力の増大、配線位置の制約、対雑音、ＥＭＩ問題、信頼性劣化など有線伝送によって生じる種々の問題を除去できる。

図３は、本発明にかかる他の電子装置の実施例の要部を示すブロック図であり、また同時に実施例１の変調回路１０８から復調回路１１４に相当する部分をより詳述する。
図３において、発振回路３０２は搬送波を発生する発振回路であり、搬送周波数の矩形パルス列を発生する。なお、この発振回路３０２は、実施例１のＰＬＬ１０９に相当する。乗算回路３０１は発振回路３０２から発生された搬送波と入力データ３０３の乗算を行う。そして、合成回路３０４にて、発振回路３０２の出力を分周回路３１０で分周して生成した同期信号と、乗算回路３０１の乗算結果とを合成して伝送路３１１に送出する。なお、実施例１では、同期信号は、発振回路１２６で発生するパルス列を液晶コントローラ１０３で分周し発生させ、搬送波はＰＬＬ１０９によりこの同期信号を逓倍して生成しているが、本実施例２のような構成を取っても、発振回路３０２による搬送波と分周回路３１０によって発生される同期信号は同期しており、同様の動作をさせることができる。乗算回路３０１は、入力データ３０３および発振回路３０２の出力ともデジタル信号であるため、排他的論理和回路で良い。論理“０”のとき値“１”のアナログ値、論理“１”のとき値“−１”のアナログ値を対応させると、排他的論理和回路の入出力はちょうど乗算回路として作用する。また、通信は有線伝送路３１１を通して行われるため、他の機器回路等に与える高調波妨害などはもともと低く抑えられるので、無線通信に用いられる位相変調の場合のように、フィルタなどで変調回路出力から高調波成分を除去する処理などは不要である。

有線伝送路３１１により伝送された信号は、分離回路３０７によって同期信号と受信データ信号に分離される。ＰＬＬ３０８は同期信号を基準として同期信号周波数の分周回路３１０の分周比倍に逓倍して搬送波を生成する。受信データ信号は、乗算回路３０５に入力され、ＰＬＬ３０８により再生された搬送波と乗算された後、ローパスフィルタ３０６で高周波成分が取り除かれ、復調信号３０９として復調される。ローパスフィルタ３０６は、乗算回路３０５の出力の高域周波数成分（分離回路３０７により分離された受信データ信号とＰＬＬ３０８の再生クロック波形とのわずかな移相差により生ずる細いパルス成分）を除去し、復調信号３０９として出力する。

図５（ａ）〜（ｃ）に上記に説明した図１の変調回路１０８のタイム図を示す。すなわち同図（ａ）は発振回路３０２により生ずる搬送波（クロック）、同図（ｂ）は送信データ、（ｃ）は出力される送信信号を示す。同図のタイム図をデジタル回路と見れば、変調回路１０８は排他的論理和回路であり、“±１”の値を取るアナログ値と見れば、変調回路１０８は乗算回路である。

図５（ｄ）〜（ｆ）に実施例１による復調回路１１４のタイム図を示す。すなわち同図（ｄ）は受信信号、同図（ｅ）はＰＬＬ３０８で再生された搬送波パルス列、（ｆ）は乗算回路３０５の出力で、ローパスフィルタ３０６はこの信号から受信信号とＰＬＬ３０８の出力のわずかな位相差により生ずる高周波成分を取り除き、復調信号３０９を復元する。なお、同図（ｄ）では、受信信号はロジックレベルのパルス列で図示されているが、このように十分な振幅が確保できない場合でも、乗算回路３０５として排他的論理和回路でなく、アナログの乗算回路を使用することで全く同じ動作をさせることが可能である。

同図から明らかなように、搬送波（図５（ａ））と再生搬送波（図５（ｅ））は周波数が違っていたり、位相がずれていたりすると、復調がうまく作動しない。従来の通信では、送信側と受信側で別々に高精度の発振回路を持ち誤差を最小限に抑えていた。本実施形態のこの構成によれば、受信側の再生クロックは送信側の発振回路３０２の出力を基準にしているので、受信側では常に送信側と同じ周波数の再生クロックが確保でき、そのため発振周波数の安定度や周波数精度による誤差が生じない。安価な発振回路３０２でも、きわめて安定度の高い回路を構築できる。

本発明の本実施例では、十分にＳＮ比の良い通信品質が確保できるため、信号をデジタル値と見て良い程度まで増幅することもできる（なお、図３では、増幅回路は省略されている）。この場合、増幅された信号レベルは論理値レベルまで大きくなるが、該論理値によって駆動される負荷は、ＣＰＵから表示体までの伝送路というような大きな浮遊容量を伴う長い距離ではなく、同一半導体チップ内のような極めて短く低負荷であるため、消費電力の増大にはならない。また、受信信号が論理値レベルまで増幅されないアナログレベルであっても、ＰＬＬ３０８の出力は（“±１”の値を取る）矩形であるため、乗算は簡単なスイッチ回路で実現できる。すなわち、後述する二重平衡形の乗算回路や増幅度の絶対値が等しく極性が互いに逆の反転増幅回路および正転増幅回路を用意し、ＰＬＬ３０８の出力の論理レベル“１”のとき、反転増幅回路の出力をスイッチにより選び、ＰＬＬ３０８の出力の論理レベル“０”のとき、正転増幅回路の出力を選択することによって実現できる。このような構成の回路を乗算回路３０５として用いても良い。

上記構成によれば、変調回路１０８は排他的論理和回路、復調回路１１４も排他的論理和回路１つまたはアナログ乗算回路、およびローパスフィルタにより、きわめて簡単に実現できる。

図４は、本発明にかかる他の電子装置の実施例の要部を示すブロック図であり、また同時に実施例１の変調回路１０８から復調回路１１４に相当する部分をより詳述する。
実施例２では、簡素化したＢＰＳＫ変調を例にとったが、本実施例では、より一般的な位相変調を使用した場合を示すために、ＱＰＳＫ変調に基づく例をあげる。発振回路３１３は、実施例１のＰＬＬ１０９に相当する矩形パルス発振回路である。ＱＰＳＫ変調では、送信信号をシンボル毎に２ビットづつ（すなわちデータビットａおよびデータビットｂ）割り当ててエンコードし送信する。すなわち基準のクロックに対して、移相量を例えば表１に示す様にエンコードして変調し送信する。エンコーダ３１２はデータビットａおよびデータビットｂのビットパターンにより表１に示すような移相となるように、移相回路３１４および乗算回路３１５を制御する。

図５（ｇ）〜（ｊ）は、図４に示す変調回路の各部の動作を示すタイム図である。送信データのビットａ（図５（ｈ））およびビットｂ（図５（ｉ））はエンコーダ３１２によりエンコードされる。そして、エンコーダ３１２は、発振回路３１３により発振された搬送波（図５（ｇ））を移相回路３１４によって９０°の移相を行うかどうか、さらに乗算回路３１５によって搬送波の反転（１８０°の移相）を行うかどうかを制御し、最終的にＱＰＳＫ変調された送信データ信号（図５（ｊ））を出力する。この送信データ信号は、発振回路３１３の出力を分周回路３１７で分周して生成された同期信号が合成回路３１６にて合成されて伝送路３２７に送出される。

伝送路３２７により伝送された信号は、分離回路３１８によって同期信号と受信データ信号に分離される。ＰＬＬ３２０は、分離回路３１８にて分離された同期信号を基準として同期信号周波数の分周回路３１７の分周比倍に逓倍して、再生搬送波（図５（ｌ））を生成する。
前記ＰＬＬ３２０の出力する再生搬送波は、分離回路３１８にて分離された受信データ信号（図５（ｋ））と第１の乗算回路３１９にて乗算され、第１のローパスフィルタ３２３に伝送され高域成分が除去され、判別回路３２５に伝えられる。また、分離回路３１８にて分離された受信データ信号は、ＰＬＬ３２０の発生する再生搬送波を９０°移相回路３２２によって９０°だけ移相されたパルス列（図５（ｏ））と第２の乗算回路３２１によって乗算された後、第２のローパスフィルタ３２４によって高域成分が除去され、判別回路３２５に伝えられる。判別回路３２５は、前記第１および第２のローパスフィルタ３２３、３２４の出力（図５（ｎ）および（ｑ））から送信データを割り出して受信データ信号を復調し、復調信号３２６を出力する。

上記構成によれば、伝送すべき信号で搬送波を変調し、伝送路３２７に送出される信号の帯域を上げることができるので、伝送路３２７に送出される信号の占有帯域を増やすことなく、データ伝送の高速化が図れる。また、変復調回路とも簡単なデジタル回路で実現できるため、半導体チップ内に組み込むことができ、コストや消費電力の増加は無視できる。受信側で必要となる再生搬送波は、送信側と同一の発振回路３１３を基準にして生成しているため、送受間でのクロック周波数の精度による誤差が生じない。また、安価な発振回路３１３でも、安定したデータ伝送が可能である。

発振回路３１３の周波数が送信側で一方的に変更されても、常に受信側がその周波数に追従するから、例えば無線通信機のような電子装置において、機器外部との通信チャネルに応じて通信チャネルに妨害を与えないような、あるいは機器外部との通信チャネルから妨害を受けないような周波数を送信側で一方的に選ぶこともできる（これは上記実施例１、２のいずれにおいても同じである。）。すなわち、通信機等の電子装置本来の目的とする通信への干渉や妨害対策を著しく容易にすることができる。

図６は、本発明にかかる電子装置の他の実施例の要部を示すブロック図であり、本発明にかかる情報伝送方式を、撮像素子を用いる電子装置に応用した例を示す。
図６において、撮像素子６０１は、制御回路６０２から発生される水平同期信号６２０および垂直同期信号６２１により起動され、撮像した画像データ６１９をロジック回路６０３に出力する。ロジック回路６０３は、ロジック回路６０３から出力された画像データ６１９および制御回路６０２から発生される水平同期信号６２０を受けて伝送パケットを構築する。該パケットは、変調回路６０５に入力され、発振回路６０６により発生された搬送波を変調し、合成回路６０７によって水平同期信号６２０と合成されてから、有線伝送路６１３を通じて受信側に送出される。

前記有線伝送路６１３に送信された信号は、受電端で受信されると、分離回路６０８にて水平同期信号６２５と変調回路６０５で変調された変調波６２６に分離される。分離された変調波６２６はプリアンプ６０９で増幅され、バンドパスフィルタ６１０により不要な帯域外信号が除去されたのち復調回路６１２に入力される。ＰＬＬ６１５は、水平同期信号６２５を搬送波周波数に逓倍して搬送波を生成し、復調回路６１２に入力する。復調回路６１２はまた、水平同期信号６２５から復調に必要な同期タイミングも利用し、伝送パケットを抽出する。直並列変換回路６１４は、復調された受信パケットの中から画像データ部分を抽出し、画素毎に直並列変換を行い、画素データを生成する。

ロジック回路６１６は復調された画素データに合わせてビデオメモリ６１７に書きこむためのメモリアドレスを発生し、直接またはＣＰＵ６１８を介して画像データをビデオメモリ６１７の該アドレスに書き込む。ＣＰＵ６１８は、ビデオメモリ６１７にアクセスし、画像データを様々なアプリケーションに使用する。
通常は撮像素子６０１の起動などのコントロールはＣＰＵ６１８が行うが、この起動に関する情報を同期信号としてＣＰＵ６１８側から撮像素子６０１の制御回路６０２へ伝送することも可能である。すなわち、実施例１で述べたように、分離回路６０８および合成回路６０７は同一の構成で実現でき、送受方向を変更することが可能なので、このようなことが可能となる。より詳しい方法は、実施例５に後述する。

上記構成をとることで、撮像素子６０１の大型化に伴いより顕在化してきた消費電力の増大、配線位置の制約、ＥＭＩ問題、信頼性劣化など有線伝送によって生じる種々の問題を除去できる。また、受信側では、復調に必要な同期タイミングが画像データ信号と同一の有線伝送路６１３にて送られてくるため、同期捕捉の必要がなく、回路が大幅に簡略できる。また、送受間で同一の発振源により発生する搬送波を基準とするため、発振回路６０６に要求される周波数精度は著しく緩和され、コストダウンや実現性に大きな効果がある。

図７は、本発明にかかるさらに他の実施例の要部を示すブロック図である。なお、本実施例は、液晶表示体１２６の近くに撮像素子６０１も有する場合であり、実施例１および実施例４の構成を背中合わせに合成した形をとる。すなわち、図１のＣＰＵ１０１と図６のＣＰＵ６１８が共有されるように、図１および図６の各ブロックが配置される構造をとる。なお、図１および図６で説明に用いられた番号と同じ番号の構成要素はそれぞれ実施例１および実施例４で説明したものと同じであるので省略する。

図７において、変調回路１０８は、ビデオメモリ１０２に記憶されている表示データ信号１１９を変調し、高い周波数ではあるが低い比帯域の信号に変換し、合成回路７０１により水平同期信号１２０と合成して伝送路７０５に送出する。なお、変調回路１０８と合成回路７０１の間にあるスイッチ７０４は、送られる信号すなわち液晶表示体１２６に表示する表示データ信号１１９と撮像素子で撮像した撮像データの送出方向を切り替えるスイッチ回路である。伝送路７０５によって送出された表示データ信号１１９は、分離回路７０２によって同期信号と分離されてからプリアンプ１１２に送られ、復調回路１１４で復調され、液晶表示体１２６へ出力される。

撮像素子６０１は、液晶表示体１２６の近くに配置され、撮像素子６０１により得られた撮像データは、ロジック回路６０３により通信パケットが構築され、変調回路６０５により変調されスイッチ７０３に送られる。スイッチ７０３、７０４は、伝送すべきデータが撮像データの場合と表示データの場合とで切り替わるようになっている。すなわち、伝送すべきデータが表示データの場合、スイッチ７０４は変調回路１０８側に切り替えられるとともに、スイッチ７０３はプリアンプ１１２側に切り替えられる。一方、伝送すべきデータが撮像データの場合、スイッチ７０４はプリアンプ６０９側に切り替えられるとともに、スイッチ７０３は変調回路６０５側に切り替えられる。

表示と撮像が同時に行われるときは、たとえば１フレーム毎あるいは１水平走査線毎のように実質的に同時になるような短い時間で切り替えを繰り返すことにより動作が可能となる。
スイッチ７０３を通過した撮像データは、分離回路７０２および伝送路７０５を通って合成回路７０１に送られる。この場合、水平同期信号１２０は合成回路７０１の側から伝送路７０５に送出されているが、撮像データは水平同期信号１２０とは逆の方向に分離回路７０２の側から伝送路７０５へ送出される。実施例１で述べたように、分離回路７０２および合成回路７０１は同一の回路トポロジーであり、この場合のように互いに逆の機能として働くことが可能である。伝送路７０５に送出された撮像信号は、合成回路７０１により水平同期信号１２０から分離され、復調回路６１２により復調されてからビデオメモリ１０２に蓄えられる。ＣＰＵ１０１は、当該撮像データを液晶表示体１２６に表示させるために、ビデオメモリ１０２の所定のアドレスに書き込むなどの制御を行う。電源回路７０６は、二次電源回路でありＡＣ電源から降圧安定化し回路内の各ブロックに電源を供給する。なお、電源回路７０６は、内蔵のバッテリに充電したり、バッテリからの電圧を安定化する機能を含む場合もある。本システムでは、信号の発信側と受信側が至近距離に在るため、送信側の変調回路１０８、６０５および受信側の復調回路１１４、６１２は同一の電源回路７０６より電源供給を受けることができる。このため、変調回路１０８、６０５および受信側の復調回路１１４、６１２で電源を別個に用意することなく、伝送路７０５にて送られる信号の帯域を上げることが可能となり、電源の配置に必要なスペースを減少させることが可能となり、電子装置の小型化に対応しつつ、伝送路７０５にて伝送できるデータ量を増加させることができる。

図６と図７の構成を比較すると、図７では、変調回路６０５は搬送波をＰＬＬ１１５から得ている。一方、図６では、変調回路６０５は搬送波を発振回路６０６から得ている。逆に、図７の受信側において、復調回路６１２は搬送波をＰＬＬ１０９から得ており、表示データを伝送する場合と撮像データを伝送する場合とでＰＬＬ１１５と発振回路１２６の位置が送受信間で逆となっている。表示用の送受信系によりＰＬＬ１１５が既に発振回路１２６に同期しているため、このような構成が可能となる。すなわち、一方向の通信では、受信側で送信された信号に同期するしか方法がないが、送受双方向ならば本実施例のように、受信側のタイミングにあわせて送信側で同期を取ることが可能であり、撮像データの送信側は、撮像データの受信側から送られてくる水平同期信号１２０にタイミングを合わせパケットを生成し、また搬送波の位相を合わせ送出する。このように、表示用の送受信系によりＰＬＬ１１５が既に発振回路１２６に同期している場合、撮像データの送信側で同期を取ることができるので、撮像データの受信側では同期のための回路は省略できる。

以上述べたように、同一筐体内で双方向の通信を行うことにより、液晶表示体１２６へデータを送り、また液晶表示体１２６の近くに配置された撮像素子６０１から信号を発信させ受信することが可能となり、回路も共通部分を共用でき簡略化が可能となる。

図８は本発明による他の実施例の要部、特に受信側のＰＬＬと復調部をより詳細に示す図であり、また同時に実施例１、２、３、４、５におけるＰＬＬ１０９、１１５、３０８、３２０、６１５および発振回路３０２、３１３、６０６のより具体的な内部構造を示す。また、図９に動作の概要を表すタイム図を示す。
図８において、電圧制御発振回路８０１、分周回路８０８、位相比較回路８１０、ローパスフィルタ（ＬＰＦ）８１１はＰＬＬを構成し、端子に送信側からの同期信号８０５が入力される。この同期信号８０５は図９（ｆ）に示すようにプリアンブル（後述、同図（ｈ））のある位置も同時に表す。このような信号は、液晶コントローラ１０３等から出力するのは容易である。電圧制御回路８０１は２つの差動増幅回路Ａ１、Ａ２を縦続接続し、図８に示すように、差動増幅回路Ａ１、Ａ２の出力を反転し入力に帰還することにより、９０°づつ位相が異なる４相分の発振信号Ｑ１〜Ｑ４を生成することが可能である。なお、発振信号Ｑ１〜Ｑ４の発振周波数は差動増幅回路Ａ１、Ａ２のバイアスを変更することにより制御が可能である。このようなリング型の発振回路は半導体基板上に構成すると、半導体素子の持つ浮遊容量によって上限が定まり、その半導体集積回路の発振可能な最高周波数で発振させることができる。また、逆に発振周波数が決まると、その周波数を発振させるためには、消費電力を最も低くすることが可能である。電圧制御回路８０１の各出力はその負荷によりデューティ比のバランスが崩れるため、対称性の良い負荷となるようにバッファ回路８０２によって緩衝増幅され、電圧制御回路８０１の発振信号Ｑ１〜Ｑ４が取り出される（図９（ａ）、（ｂ）、（ｃ）、（ｄ））。

送信側からは、電圧制御回路８０１にて作り出された４相分の発振信号Ｑ１〜Ｑ４を用いて、実施例３に示したようなＱＰＳＫ変調を行い、送信ビットバターンによりバッファ回路Ｂ１、Ｂ２、Ｂ３、Ｂ４のいずれかの位相が選ばれ送信されてくる。
受信側では、９０°の位相差を有するバッファ回路Ｂ１、Ｂ２の出力を遅延回路８０３により遅延量を調整した後、乗算回路８０６、８０７により受信信号８０４と乗算する。乗算回路８０６、８０７の出力は、送信データの情報を含み、ビット判定回路８１３により高域成分が取り除かれた後ビット判定され、復調出力８１４を得る。

バッファ回路Ｂ４の出力は分周回路８０８により分周され、この分周信号と同期信号８０５が位相比較回路８１０により比較され、ローパスフィルタ８１１を通った後、電圧制御発振回路８０１の差動増幅回路Ａ１、Ａ２に帰還される。電圧制御発振回路８０１の発振周波数は分周回路８０８の出力と同期信号８０５の位相差が常に零になるように調整され、したがって電圧制御発振回路８０１の発振周波数は同期信号８０５の周波数の分周回路８０８による分周比倍に固定される。同期信号８０５は通信パケットと周期が同一であるため、送受間でパケット同期を取ることが可能となり、また搬送波周波数の同期を取ることが可能となる。

水平同期信号および垂直同期信号や液晶コントローラによる表示データの読み出しのタイミングは、図１に示すように、発振回路１２６の発振するクロックを液晶コントローラ１０３により送信側で分周し得ている。このため、受信側では、送信側からのパケットの先頭、表示データのビット境界、液晶表示体のドライバを駆動するためのＸクロック信号
などの各種タイミングやクロックは、同期信号８０５を逓倍している電圧制御発振回路８０１の発振信号Ｑ１〜Ｑ４を分周することにより簡単に得ることができる。分周回路８０９は、バッファ回路Ｂ３の出力を分周して水平同期信号８２１（図９（ｋ））、垂直同期信号８１９やＸクロック８１５を発生するとともに、ビットの境界も検出してビット境界信号８１８をビット判定回路８１３へ伝え、ビット判別のタイミングを提供する。

例えば、図１の同一の伝送路１２９で伝送された同期信号とデータ信号には、同期信号とデータ信号の周波数などの違いにより、合成回路１２８および分離回路１２７を通過する際にわずかな位相のずれが生じる。従って、上記のようにして、ＰＬ１１５により受信側で再生した搬送波も位相ずれが存在する。この位相のずれは、以下のようにして取り除くことができる。

すなわち、図９に示すように、１パケット内の所定の位置にプリアンブルとして固定ビットパターンを送信信号として送信する（図９（ｈ））。上記同期信号８０５（図９（ｆ））はこのプリアンブルの存在する区間を示す信号であると言うこともできる。図９（ｅ）はブリアンブル内の送信信号を示しており、プリアンブルのビットパターンとして、バッファ回路Ｂ１から出力される信号の位相と同じになるようなデータを送信している。図９（ｆ）〜（ｋ）は同図（ａ）〜（ｅ）のタイムスケールを縮小して図示されている。プリアンブルは１通信パケット（例えば、１水平同期区間）の所定の位置に所定数の固定ビットを挿入して作られる。プリアンブルの位置は、受信側では送られてくる同期信号８０５（図９（ｆ））から知ることができ、また水平同期信号８２１は上述のように電圧制御発振回路８０１の発振信号Ｑ１〜Ｑ４を計数することにより容易に生成することが可能である。

遅延量制御回路８１２は、同期信号８０５を受けてプリアンブル期間の乗算回路８０７の出力が所定値になるように、遅延回路８０３の遅延量を制御する。プリアンブルはあらかじめ決められたビットパターンを送信することになっているので、受信側でプリアンブルの期間が分かれば、この期間に受信信号８０４の波形の位相と電圧制御発振回路８０１の発振する発振信号Ｑ１〜Ｑ４の位相を合わせるとこにより、送受間の搬送波の位相を同期させることができる。なお、遅延量制御回路８１２はプリアンブル期間に遅延回路８０３の遅延量を所定量に調整し、次のプリアンブル期間まで一定値を保つ。所定量とは、乗算回路８０７によって乗算する搬送波の位相がプリアンブルと同相の信号である場合には最大に、９０度の位相差のときは出力が零、逆相のときは最小になるようにするという意味である。

図８の例では、プリアンブルの信号はバッファ回路Ｂ１の出力と同相であるが、乗算回路８０７で乗算される搬送波の位相は遅延回路８０３によって反転されているので、バッファ回路Ｂ１の位相すなわちプリアンブルの位相より９０°進み位相となる。したがって、遅延量制御回路８１２は、乗算回路８０７の出力がゼロとなるように、遅延回路８０３を制御しなければならない。プリアンブルの位相遅れが乗算回路８０７により乗算される搬送波に比較し９０°より大きい場合は、乗算回路８０７の出力は負に、小さい場合は正になる。従って、プリアンブルの位相遅れが９０°より大きいときは遅延回路の遅延量を大きくし、プリアンブルとの位相差を小さくするために遅延量制御回路８１２の出力８１７の電圧を下げ、その逆の場合は電圧を上げることにより、トランジスタＴ１、Ｔ６、Ｔ１０のオン抵抗を制御し位相差を調整する。従って、遅延量制御回路８１２は単に増幅度の大きい増幅回路でよい。もちろん、乗算回路８０７の出力に含まれる高周波成分を取り除くためのフィルタを前置するとか、プリアンブル期間以外での電圧値を保持するとかの回路機能は必要であるが、説明を簡単にするため、図８では省略されていることに注意されたい。

遅延回路８０３の内部は、トランジスタＴ４、Ｔ５またはトランジスタＴ８、Ｔ９によるインバータのそれぞれのソースにトランジスタＴ３、Ｔ６、Ｔ７、Ｔ１０を挿入し、各インバータに流入する電流を制御することによりインバータの遅延時間を制御している。なお、トランジスタＴ１、Ｔ２はカレントミラーで、インバータを構成するするＰチャネルトランジスタとＮチャネルトランジスタの対称性を良くする効果がある。

また、バッファ回路Ｂ１の出力は、バッファ回路Ｂ２の出力のようにループの中に入っていないが、トランジスタＴ４、Ｔ５、Ｔ３、Ｔ６およびトランジスタＴ８、Ｔ９、Ｔ７、Ｔ１０を同一半導体基板上の極近い距離に対称性よく搭載し、同一の制御電圧８１７で駆動すればバッファ回路Ｂ１の出力と同一の遅延量が得られるので、電圧制御発振回路８０１の発振信号Ｑ１、Ｑ２、Ｑ３、Ｑ４のいずれか１つをループの中に入れることで、他の発振信号Ｑ１、Ｑ２、Ｑ３、Ｑ４の位相の遅延量も修正が可能である。

垂直同期信号８１９は、垂直同期信号のあるときのプリアンブルを普段と異なるビットパターンにする、あるいは垂直同期信号であることを示す情報ビットをデータ信号として１水平走査区間の所定の位置に挿入し、それを受信側で検出するなどの方法をとれば、より容易に検出が可能である。
以上のような方法により、同期信号とデータ信号に位相のずれが発生した場合においても、受信信号と完全に位相および周波数ともに同期した復調用の搬送波を再生できる。しかもこれらの回路はいずれも、半導体集積回路上に集積でき、最小の消費電力で作動させることができる。この結果、実現性が極めて高く、安価で高信頼の回路を提供可能である。

図１０に本発明にかかる電子装置のさらに他の実施例の要部の詳細例を示す。実施例１〜５に使用されている発振回路や乗算回路の例である。図１０（ａ）はＣＭＯＳ集積回路に適した４相の発振回路であり、同図（ｂ）はその発振波形である。
図１０（ａ）において、発振回路には、トランジスタＴ１１〜Ｔ２２が設けられ、トランジスタＴ１３〜Ｔ１７にて図８の差動増幅回路Ａ１が構成されるとともに、トランジスタＴ１８〜Ｔ２２にて図８の差動増幅回路Ａ２が構成されている。そして、これらの差動増幅回路Ａ１、Ａ２を縦続接続し、差動増幅回路Ａ１、Ａ２の出力を反転し入力に帰還することにより、トランジスタＴ１９、Ｔ２１、Ｔ１４、Ｔ１７のドレインから４相の発振信号Ｑ１、Ｑ２、Ｑ３、Ｑ４をそれぞれ取り出すことができる。また、端子Ｖｃに与える電圧により差動対に流入する電流を制御でき、発振周波数を変更することができる電圧制御発振回路を構成したり、上記実施例のＰＬＬを構成することも可能である。

また、同図（ｃ）は上記実施例１〜５に使用可能な差動型の乗算回路の例であり、特にＣＭＯＳ集積回路に適する。
図１０（ｃ）において、トランジスタＴ３１、Ｔ３２のソースはトランジスタＴ３３を介して定電流源ＩＤに接続されるとともに、トランジスタＴ３４、Ｔ３５のソースはトランジスタＴ３６を介して定電流源ＩＤに接続されている。また、トランジスタＴ３１、Ｔ３４のドレインは抵抗Ｒ１を介して電源電位Ｖｄｄに接続されるとともに、トランジスタＴ３２、Ｔ３５のドレインは抵抗Ｒ２を介して電源電位Ｖｄｄに接続されている。

そして、トランジスタＴ３１、Ｔ３５のゲートおよびトランジスタＴ３２、Ｔ３４のゲートに比較的大振幅の取れる発振回路の差動信号Ｌ１、Ｌ２をそれぞれ入力するとともに、トランジスタＴ３３、Ｔ３６のゲートに微弱なアナログ信号である（差動）受信信号ＲＦ１、ＲＦ２をそれぞれ入力することにより、両者の乗算結果が差動信号Ｑ１１、Ｑ１２として、トランジスタＴ３１、Ｔ３４のドレインおよびトランジスタＴ３２、Ｔ３５のドレインからそれぞれ得られる。

実施例２で述べたように、図３の乗算回路３０１、３０５の両方の入力がデジタル値であるときは単に排他的論理和回路が使用可能であるが、受信機側の復調に使用する乗算回路３０５は受信信号のレベルをデジタルのロジックレベルまで増幅できないことが多く、微弱なアナログ信号と、ローカルの発振回路による搬送波との乗算となることが多い。本実施例は、このような場合に最適なＣＭＯＳ集積回路に適した乗算回路であり、周波数変換回路としても使用可能である。

これらの回路はいずれも、ＣＭＯＳ集積回路として半導体基板上に集積でき、しかも低消費電力での動作が可能である。これらの回路を使用すれば、他の機能ブロックとともに大規模集積化が可能であり、著しいコストダウンと高い信頼性の機器が実現できる。

図１１は、本発明の信号伝送制御方法が適用されるクラムシェル型携帯電話を開いたときの状態を示す斜視図、図１２は、本発明の信号伝送制御方法が適用されるクラムシェル型携帯電話を閉じたときの状態を示す斜視図である。
図１１および図１２において、第１筐体部１の表面には、操作ボタン４が配置されるとともに、第１筐体部１の下端にはマイク５が設けられ、第１筐体部１の上端には外部無線通信用アンテナ６が取り付けられている。また、第２筐体部２の表面には、表示体８が設けられるとともに、第２筐体部２の上端にはスピーカ９が設けられている。また、第２筐体部２の裏面には、表示体１１および撮像素子１２が設けられている。なお、表示体８、１１としては、例えば、液晶表示パネル、有機ＥＬパネルまたはプラズマディスプレイパネルなどを用いることができる。また、撮像素子１２としては、ＣＣＤまたはＣＭＯＳセンサなどを用いることができる。また、第１筐体部１および第２筐体部２には、第１筐体部１と第２筐体部２との間で内部信号伝送を行う線路が合成（または分離）回路７からヒンジ部３内部を通り分離（または合成）回路１０へ接続されている。

そして、第１筐体部１および第２筐体部２はヒンジ３を介して連結され、第２筐体部２をヒンジ３を支点として回転させることにより、第２筐体部２を第１筐体部１上に折り畳むことができる。そして、第２筐体部２を第１筐体部１上に閉じることにより、操作ボタン４を第２筐体部２にて保護することができ、携帯電話を持ち歩く時に操作ボタン４が誤って操作されることを防止することができる。また、第２筐体部２を第１筐体部１から開くことにより、表示体８を見ながら操作ボタン４を操作したり、スピーカ９およびマイク５を使いながら通話したり、操作ボタン４を操作しながら撮像を行ったりすることができる。

ここで、クラムシェル構造を用いることにより、第２筐体部２のほぼ一面全体に表示体８を配置することができ、携帯電話の携帯性を損なうことなく、表示体８のサイズを拡大させることを可能として、視認性を向上させることができる。
また、合成回路または分離回路７、１０を第１筐体部１および第２筐体部２にそれぞれ設けることにより、ヒンジ３内部を貫通する１本の伝送路にて第１筐体部１と第２筐体部２との間のデータ伝送を行うことができる。例えば、外部無線通信用アンテナ６を介して第１筐体部１に取り込まれた画像データや音声データを、この伝送路を経由して第２筐体部２に送り、表示体８に画像を表示させたり、スピーカ９から音声を出力させたりすることができる。また、撮像素子１２にて撮像された撮像データを第２筐体部２から第１筐体部１に送り、外部無線通信用アンテナ６を介して外部に送出させることができる。

これにより、第１筐体部１と第２筐体部２との間のデータ伝送を１本の有線路で行えばよく、多ピン化されたフレキシブル配線基板をヒンジ３に通す必要がなくなる。このため、ヒンジ３の構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を防止することが可能となり、コストアップを抑制しつつ、携帯電話の小型薄型化および高信頼性化を図ることが可能となるとともに、携帯電話の携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。

なお、外部無線通信用アンテナ６は第１筐体部１に装着されているが、第２筐体部２に装着してもよい。この場合の方が使用時において第２筐体部２によって外部無線通信用アンテナ６が遮られることがなく、能率のよい通信が期待できる。この場合には、第１筐体部１に内蔵される携帯電話の通信制御部から同軸ケーブルなどにより外部無線通信用アンテナ６に給電される。

図１３は、本発明の信号伝送制御方法が適用される回転式携帯電話の外観を示す斜視図である。
図１３において、第１筐体部２１の表面には、操作ボタン２４が配置されるとともに、第１筐体部２１の下端にはマイク２５が設けられ、第１筐体部２１の上端には外部無線通信用アンテナ２６が取り付けられている。また、第２筐体部２２の表面には、表示体２８が設けられるとともに、第２筐体部２２の上端にはスピーカ２９が設けられている。また、第１筐体部２１および第２筐体部２２には、第１筐体部２１と第２筐体部２２との間で内部信号伝送を行う合成回路または分離回路２７、３０がそれぞれ設けられている。

そして、第１筐体部２１および第２筐体部２２はヒンジ２３を介して連結され、第２筐体部２２をヒンジ２３を支点として水平に回転させることにより、第２筐体部２２を第１筐体部２１上に重ねて配置したり、第２筐体部２２を第１筐体部２１からずらしたりすることができる。そして、第２筐体部２２を第１筐体部２１上に重ねて配置することにより、操作ボタン２４を第２筐体部２２にて保護することができ、携帯電話を持ち歩く時に操作ボタン２４が誤って操作させることを防止することができる。また、第２筐体部２２を水平に回転させて、第２筐体部２２を第１筐体部２１からずらすことにより、表示体２８を見ながら操作ボタン２４を操作したり、スピーカ２９およびマイク２５を使いながら通話したりすることができる。

ここで、合成回路または分離回路２７、３０を第１筐体部２１および第２筐体部２２にそれぞれ設けることにより、１本の伝送路を用いた内部信号伝送にて第１筐体部２１と第２筐体部２２との間のデータ伝送を行うことができる。例えば、外部無線通信用アンテナ２６を介して第１筐体部２１に取り込まれた画像データや音声データを、合成回路または分離回路２７、３０を用いた内部信号伝送にて第２筐体部２２に送り、表示体２８に画像を表示させたり、スピーカ２９から音声を出力させたりすることができる。

これにより、多ピン化されたフレキシブル配線基板をヒンジ２３に通す必要がなくなり、ヒンジ２３の構造の複雑化を抑制することが可能となるとともに、実装工程の煩雑化を防止することが可能となる。このため、コストアップを抑制しつつ、携帯電話の小型薄型化および高信頼性化を図ることが可能となるとともに、携帯電話の携帯性を損なうことなく、携帯電話の大画面化および多機能化を図ることができる。

以上述べたように、本実施形態によれば、従来困難であった高速のデータ伝送を１本の伝送路で伝送することが可能であり、高速化に伴うＥＭＩ、消費電力、実装上のスペースや信頼性、機器デザイン上の制限、通信データの信頼性などの様々な問題を解決できる。しかも、これを実現するための回路はいずれもＣＭＯＳ集積回路として半導体集積回路上に集積可能であり、従来のフレキシブル基板上の何本もの伝送路を接続するコネクタなどの実装部品に比較し、大幅にコストダウンが可能であり、極めて有用性の高いものである。

また、本発明は伝送しようとするデータストリームを変調し、より高い周波数帯に上げることで、比帯域を下げ、特性のフラットな帯域を使用して良好な通信特性を得ようというものである。周波数が高いので、使用される部品の小型化が容易である。また、伝送路が１本であるので、シールドなどの対策も容易で外部への干渉の低減が容易である。また、携帯電話のように同一筐体内に極端に強い電波を送信する送信機が内蔵される様な環境下にあっても、これらへの対策も容易である。

なお、上述した実施形態では、携帯電話を例にとって説明したが、ビデオカメラ、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｃｅ）、ノート型パーソナルコンピュータなどに適用することもできる。

本発明の電子装置の一実施例の要部を示すブロック図。本発明の電子装置の分離回路および合成回路の一実施例を示す図。本発明の電子装置の他の一実施例の要部を示すブロック図。本発明の電子装置の他の一実施例の要部を示すブロック図。本発明の電子装置の他の一実施例の動作を説明するタイム図。本発明の電子装置の他の一実施例の要部を示すブロック図。本発明の電子装置の他の一実施例の要部を示すブロック図。本発明の電子装置の他の一実施例の要部を示すブロック図。本発明にかかる実施例６の動作を詳述するタイム図。本発明にかかる実施例の発振回路および乗算回路の例を示すブロック図。本発明の信号伝送制御方法が適用されるクラムシェル型携帯電話を開いたときの状態を示す斜視図。本発明の信号伝送制御方法が適用されるクラムシェル型携帯電話を閉じたときの状態を示す斜視図。本発明の信号伝送制御方法が適用される回転式携帯電話の外観を示す斜視図。従来の液晶表示体を持つ電子装置を説明するブロック図。従来の液晶表示体を持つ電子装置の動作を説明するタイム図。

符号の説明

１、２１第１筐体部、２、２２第２筐体部、３、２３ヒンジ、４、２４操作ボタン、５、２５マイク、６、２６外部無線通信用アンテナ、７、１０、２７、３０合成回路または分離回路、８、１１、２８表示体、９、２９スピーカ、１２撮像素子、１０８、６１５変調回路、１１４、６１２復調回路、１２９、３１１、３２７、６１３、７０５伝送路、１０２、６１７ビデオメモリ、１０３液晶コントローラ、１２６液晶表示体、６０１撮像素子、１２６、３０２、３１３、６０６発振回路、８０１電圧制御発振回路、３１０、３１７、８０８、８０９分周回路、１０９、１１５、３０８、３２０、６１５ＰＬＬ、３０１、３０５、３１５、３１９、３２１、８０６、８０７乗算回路、３１４、３２２＋９０°移相回路、１２８、２１７、３０４、３１６、６０７、７０１合成回路、１２７、１２８、３０７、３１８、６０８、７０２分離回路、７０３、７０４スイッチ、８０３遅延回路

Claims

ｎ行ｍ列で構成される表示データの一列分の表示データを並列で読み出し、生成した水平同期信号とともに出力するコントローラと、
前記表示データをシリアル信号として生成する生成手段と、
前記水平同期信号を逓倍して搬送波を発生する発振手段と、
前記搬送波を前記生成手段の信号により変調する変調手段と、
前記変調手段による変調信号と前記水平同期信号を合成する合成手段と、
前記合成手段により合成された信号を伝送する有線伝送路と、
前記有線伝送路にて伝送された信号を受信し前記変調信号と前記水平同期信号に分離する分離手段と、
前記分離手段により分離された前記変調信号を、前記分離手段により分離された前記水平同期信号を逓倍して前記搬送波周波数を再生し利用する同期検波を行うことにより復調する復調手段と、
前記復調手段により復調された復調信号を、前記分離手段により分離された前記水平同期信号によって一列分の表示データの検出を行って表示する表示手段と、
を具備することを特徴とする電子装置。
ｎ行ｍ列の構成で画像データを出力可能な撮像素子と、
水平同期信号を発生する制御回路と、
前記水平同期信号に基づいて前記撮像素子から一列分の画像データを読み出しシリアル信号として送出する画像データ送出手段と、
搬送波を発生する発振手段と、
前記搬送波を前記画像データ送出手段の信号により変調する変調手段と、
前記変調手段により変調された信号と前記水平同期信号を合成する合成手段と、
前記合成手段により合成された信号を伝送する有線伝送路と、
前記有線伝送路にて伝送された信号を受信し前記変調信号と前記水平同期信号に分離する分離手段と、
前記分離手段により分離された前記変調信号を、前記分離手段により分離された前記水平同期信号を逓倍して前記搬送波周波数を再生し利用する同期検波を行うことにより復調する復調手段と、
前記復調手段により復調された復調信号から、前記分離手段により分離された前記水平同期信号によって一列分の画像データを抽出し、メモリに書き込む書き込み手段と、
を具備することを特徴とする電子装置。
前記変調手段は前記搬送波と前記シリアル信号を乗算して変調することを特徴とする請
求項１または２に記載の電子装置。
前記変調手段は前記搬送波を前記シリアル信号でＱＰＳＫ変調することを特徴とする請
求項１または２に記載の電子装置。
前記水平同期信号は前記発振手段の発生する搬送波を分周して発生することを特徴とする請求項２に記載の電子装置。
前記発振手段は発振回路と前記発振回路の発生する定期的なパルス列を逓倍する位相固
定ループ（ＰＬＬ）により構成されることを特徴とする請求項１または２に記載の電子装置。
前記有線伝送路は送受端にスイッチ手段を有し、送受方向を変更できることを特徴とす
る請求項１または２に記載の電子装置。