JP4171718B2 - 集積回路の重ね合せ不良を予測する方法 - Google Patents

Description

本発明は、集積回路のリソグラフィ製造に関し、より詳細には、半導体ウェハのリソグラフィで生成される、近接する（ａｄｊａｃｅｎｔ）レイヤーの回路構成（ｃｉｒｃｕｉｔ ｃｏｎｆｉｇｕｒａｔｉｏｎ）の重ね合せ不良を予測する方法に関する。

集積回路製造プロセスは、超大規模集積回路（ＶＬＳＩ）設計者によって与えられた集積回路パターンの幾何形状（ｇｅｏｍｅｔｒｉｅｓ）または構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）の入力セットから始まり、必要な機能を実現するデバイスおよびインターコネクト（相互接続）からなる集積回路チップが製造される一連のステップからなる。露光ツールは、リソグラフィ技法によって集積回路パターンを半導体ウェハの連続するレイヤーにプリントする。このリソグラフィ技法はよく知られており、フォト・マスクを使用して回路部分の像をレジスト・レイヤーに投影すること、レジスト・レイヤーを現像すること、レジスト・レイヤーの部分を除去してウェハのレイヤーに回路部分の像を再現すること、およびウェハのレイヤーの上または中の所望の回路材料をエッチングすることおよび堆積することを含んでいる。露光ツールは、現在のレイヤー（ｃｕｒｒｅｎｔ ｌａｙｅｒ）の集積回路部分を以前にパターン形成されたレイヤーの集積回路部分に位置合せし、異なるパターン・レイヤーの間でそれぞれの集積回路パターンの重ね合せを行う。リソグラフィ・プロセスで作られる回路レイヤーの間で集積回路部分の位置合せおよび重ね合せの誤差を最小にするために、正確な制御が重要となる。

製造プロセスの各ステップにおいてある程度の誤差が入りこみ、この誤差のために最終的に得られる製造チップのパターン設計は、設計者が最初に提供したものから幾分ずれてしまう。誤差が入る箇所は、（１）フォト・マスクの物理的実現における不完全な点、（２）ウェハを露光するために使用されたリソグラフィ・プロセスにおける形の像歪み、（３）単一チップ内またはウェハ内あるいはその両方でのプロセスのばらつき、（４）ウェハ間のプロセスのばらつき、および（５）近接するレイヤーとのフォト・マスクの位置合せずれ（重ね合せ誤差）がある。

いくつかの場合には、これらの不完全な点を補うためにプロセスの余分なステップが加えられる。例としては、光学近接補正、選択的な線幅バイアス、および線端の錨形状の追加がある。他の場合には、不完全な点によって設計プロセスが保守的な傾向に陥ってしまう。この保守的な傾向は、通常、所与の技術で作成される設計について最小の幅、間隔および重なりがいくらであるかを示す設計ルールに関連した値の形で現実のものとなる。設計ルールは、技術の開発者からチップ設計者にプロセスの能力を伝えるための主要な伝達手段であるので、可能性のある誤りの原因を全て考慮して、全ての可能なプロセス条件の下で可能な幾何形状または構成全てに対して、合理的な歩留りを得ることができる値に、設計ルールを設定しなければならない。

しかし、実際は、ある特定の幾何形状または構成または回路部分は、他のものに比べて非常に不良になりやすい。例えば、角は丸くなる傾向があり、線端は短くなる傾向があることはよく知られている。その上、これらの不完全点の各々の重要性は、特定の幾何形状の意図された目的で大きく変わる。例えば、メタルの形状の線端が短くなる場合、短くなる近傍にビアがなければ、それはおそらくほとんど問題とならない。しかし、同じ短くなることが他のプロセス不完全点と組み合わさって、隣のビアとの重なりの量が、近接するメタル・レイヤーに信頼性の高い電気的接続を実現するために必要な量よりも小さくなる場合には、その短くなることは大きな問題になる。

特定の技術の設計ルールを決定する際に、現在の技法は、簡単な幾何学的構成での簡単な幾何学的形状のモンテカルロ・シミュレーションを採用している。角が丸くなり線端が短くなるような問題について極度に単純化されたルールに基づいた仮定を行い、次いで重ね合せ誤差をシミュレートするために形を無秩序に偏らせる。極度に単純化されたルールに基づいた仮定を使用するために幾何形状は単純でなければならないので、正確な結果は、極度に単純化された幾何形状の組についてのみ得られ、一般的なＶＬＳＩ設計に見られる幾何形状および形状構成の完全な組について得られるわけではない。

１組のレイアウト・ルールが与えられると、設計者は、回路、ユニットまたはチップの意図された機能を実現する回路レイアウトを、このルールに基づいて作り始める。設計者は、形状の幾何学的構成が異なるとウェハ上の像が異なることがあることを知っているので、特にクリティカルであると考え、かつ不良を受けやすいと予想する設計の領域については、わずかなモデルに基づいたシミュレーションをしたいと思う可能性がある。そのようなシミュレーションは単一の組のプロセス条件の下で行われ、重ね合せ誤差を組み込む良い方法はない。また、この方法では、レイアウト設計者は、不良を受けやすいその領域に対して優れた識見を持っていることが必要になる。

また、ある場合には、特にタイトなレイアウトを達成するために、設計者は故意に特定のレイアウト・ルールに違反するかもしれない。この状況では、設計者は、特定の技術のルール遵守の免除の審査を行う委員会に、特定の幾何学的構成の形に関する設計ルールについてルール遵守の免除を依頼する。一般に、ルール遵守の免除を承諾する決定は、いくつかの例では特定の幾何形状について行われたわずかな量のプロセス・シミュレーションと共に、その委員会の構成員全員の幅広い経験に基づいて行われる。

これらの領域の一つ一つにおいて、起こり得るまたは実際に起こる幾何学的構成に関係した非常な複雑さは、不正確さをもたらす。結果として、一般に、過度に保守的な設計の幾何形状がとられることになってしまう。

本発明の目的は、半導体ウェハのリソグラフィで生成される近接するレイヤーの集積回路構成の重ね合せ不良を予測する方法を提供することである。

本発明の他の目的は、集積回路設計の精度を高める方法を提供することである。

本発明のさらに他の目的は、集積回路の製造において、幾何形状、プロセス条件、および重ね合せ誤差の範囲についてより詳細な情報の収集を可能にする方法を提供することである。

当業者には明らかになることあろうが、上述および他の目的および利点は、第１の態様で、半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測する方法を対象とする本発明で達成される。本方法は、半導体ウェハの１つまたは複数の近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供すること、半導体ウェハの近接するレイヤーに回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差に関する１つまたは複数の所定の値を使用して、各近接するレイヤーの回路部分の設計構成ごとに形状および位置合せを予測することを含んでいる。本方法は、半導体ウェハの近接するレイヤーの回路部分の予測形状および予測位置合せの重なり寸法を決定すること、回路部分の予測形状および予測位置合せの決定された重なり寸法を、回路部分の理論的な最小必要重なり寸法と比較して、回路部分の予測形状および予測位置合せの重なり寸法が不良になるかどうか判定することを含んでいる。異なるプロセス変動値および位置合せずれ誤差値を使用して、本方法は、回路部分の提供された設計構成について前述のステップを繰り返して、回路部分の予測形状および予測位置合せの重なり寸法が不良になるかどうか判定すること、その後で、回路部分の提供された設計構成の予測形状および予測位置合せの重なり寸法について不良の目安のレポートを出力することを含んでいる。

関連した態様では、本発明は、半導体ウェハのリソグラフィで生成される近接するレイヤーの回路構成の重ね合せ不良を予測する方法を対象とする。本方法は、半導体ウェハの近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供すること、半導体ウェハの近接するレイヤーに回路部分をフォトリソグラフィ露光する間のプロセス変動に関する値を提供することを含んでいる。また、本方法は、プロセス変動値を使用して各近接するレイヤーの回路部分の設計構成ごとにリソグラフィ露光の形状歪み効果をシミュレーションをして、回路部分の予測形状を提供することを含んでいる。また、本方法は、半導体ウェハの近接するレイヤーの回路部分の位置合せずれの誤差値を提供すること、位置合せ誤差値を回路部分の予測形状に適用して半導体ウェハの近接するレイヤーの回路部分の位置合せずれをシミュレートしさらに回路部分の位置合せずれ予測形状を提供することを含んでいる。本方法は、半導体ウェハの近接するレイヤーの回路部分の位置合せずれ予測形状の重なり領域を決定し、回路部分の位置合せずれ予測形状の決定された重なり領域を、回路部分の理論的な最小必要重なり領域と比較して、回路部分の位置合せずれ予測形状の重なり領域が不良になるかどうか判定する。本方法は、異なるプロセス変動値および位置合せずれ誤差値を使用して回路部分の提供された設計構成について前述のステップを繰り返して、回路部分の位置合せずれ予測形状の重なり領域が不良になるかどうか判定すること、その後で、回路部分の提供された設計構成の位置合せずれ予測形状の重なり領域について不良の目安のレポートを出力することを含んでいる。

プロセス変動または位置合せずれ誤差の値は、ランダム変動で提供され得る。

それぞれの近接するレイヤーの回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果は、フォトリソグラフィ露光中の露光量または焦点の変動、または形状バイアスに基づいているだろう。形状バイアス変動は、本方法のステップの各繰返し中の異なる固定値またはランダム変動として提供され得る。

好適には、本方法のステップの各繰返し中に、各近接するレイヤーの回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果のシミュレーションは、ｉ）フォトリソグラフィ露光中の露光量または焦点の変動に基づいて形状歪み効果をシミュレートして回路部分の名目上の予測形状を与え、ｉｉ）形状バイアス値を用いて回路部分の名目上の予測形状の大きさを変更して回路部分のバイアス予測形状を提供することで行われる。そのような場合、位置合せずれ誤差値は、回路部分の位置合せずれをシミュレーションするために、回路部分のバイアス予測形状に適用される。

それぞれの近接するレイヤーの回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果は、付加的にまたは交互にフォトリソグラフィ露光時のエッチングの変動に基づいている場合がある。

本方法は、さらに、データベースを提供することを含むことができ、そして本方法のステップの繰返しごとに、回路部分の予測形状および予測位置合せの決定された重なり領域がデータベースに格納される。データベースに格納された回路部分の位置合せずれ予測形状の最小決定重なり領域について、またはデータベースに格納された回路部分の位置合せずれ予測形状の重なり領域の不良を有する繰返しのパーセント値について、報告書が作られる。そのような報告書は、データベースに格納された回路部分の位置合せずれ予測形状の重なり領域の３σ値を決定すること、および不良の最も高い確率を有する設計構成のリストを含むことができる。

関連する態様において、本発明はコンピュータ使用可能媒体を備える製造物品を含むことができ、このコンピュータ使用可能媒体は、半導体ウェハの１つまたは複数の近接するレイヤーにリソグラフィで生成すべき回路部分の設計構成に基づいて、半導体ウェハのリソグラフィで生成される近接するレイヤーの回路構成の重ね合せ不良を予測するために、具現されたコンピュータ可読プログラム・コード手段を有する。製造物品のコンピュータ可読プログラム・コード手段は、前述の方法のステップを実施するためのコンピュータ可読プログラム・コード手段を含む。本発明は、半導体ウェハの１つまたは複数の近接するレイヤーにリソグラフィで生成すべき回路部分の設計構成に基づいて、半導体ウェハのリソグラフィで生成される近接するレイヤーの回路構成の重ね合せ不良を予測する方法のステップを行うために、機械が実行可能な命令のプログラムを明白に具現する、機械で可読なプログラム記憶デバイスを提供する。プログラム記憶デバイスの方法のステップは、先に述べたものである。

新規であると思われる本発明の特徴および本発明の特徴的な要素を、添付の特許請求の範囲に記述する。図は例示のためだけのものであり、原寸に比例して示されていない。しかし、発明それ自体は、編成および動作の方法の両方について、添付の図面と共に取り上げる以下の詳細な説明を参照することによって、最もよく理解することができる。

本発明の好適な実施例の説明において、図面の図１〜６を参照し、図面では、同様な数字は本発明の同様な要素を指す。本発明の特徴は、必ずしも一定の比で図面に示されていない。

本発明は、製造プロセスのばらつきに関して、回路設計の１つまたは複数の物理的に近接するレイヤーの特定の幾何形状の不良になりやすさについて統計データを集め、その不良になりやすさを予測する方法を提供する。この方法は、与えられた技術に固有のモンテカルロ・シミュレーションを行うこと、および重ね合せ誤差およびプロセス自体の両方にランダム変動を導入することを含んでいる。

図１は、設計されたままの集積回路構成の理想的な部分を示し、これらの部分は、半導体ウェハの近接するレイヤーに形成されるように意図されている。第１のウェハのレイヤーに形成すべき設計回路部分１０は、例えば、第１の脚１２と第２の脚１４を有するメタル堆積物からなる。設計回路部分２０は、同じくメタル堆積物であり、第２のウェハのレイヤーに形成されることになっており、第１の脚２２と第２の脚２４からなる。第１および第２のウェハのレイヤーは、互いに重ね合わされかつ近接することになっており、その結果、点線で示すように、回路２０の脚２４は回路１０の脚１４に重なりかつ接触する。そうではなければ従来のフォトリソグラフィ製造技術によって、回路部分１０および２０の像を連続してレジスト・レイヤーに投影し、現像し、そして、このレジスト・レイヤーを取り除く。次いで、残っている現像されたレジスト・レイヤーを使用して、ウェハのレイヤーに同様な開口をエッチングし、その後で、メタルを堆積する。回路製造プロセスの理想化された結果を図２に示す。図２では、回路の脚部分１４および２４は、近接するウェハのレイヤーとして重なり、かつ接触している。脚部分１４および２４は、理論的な設計重なり長寸法ａを有する。

本発明の方法を実施する際、一連の入力回路レイアウトの幾何形状または構成は、図１に示すように実現される。一連の回路レイアウトの幾何形状または構成は、実際の回路設計に関することも、特定の技術の基本原則を評価するために使用される一連の試験パターンとすることもできる。いずれの場合も、この回路構成は、フォト・マスクが製造されることになる幾何学的データに関するように意図されている。この回路構成は、単一のレイヤーについて示されているが、１つまたは複数の近接するレイヤーの回路構成と相互作用し結合して、集積回路を構成するために必要な回路デバイスおよび配線を完成半導体ウェハに形成する。本発明は、１つ、２つ、またはそれ以上のリソグラフィで生成される近接するレイヤーの重ね合せ不良を予測するように使用することができる。

図３の流れ図に示すように、製造プロセス中のフォトリソグラフィ露光の形状歪み効果を予測することができる１つまたは複数のモデルが最初に与えられる（１０５）。このモデルは当技術分野ではよく知られている。幾何形状または構成を含む設計のレイヤーごとに別個のモデルが与えられ、この幾何形状または構成のウェハ上の最終的な具現が収集すべき統計データに影響を提供する。リソグラフィ・プロセス・ウィンドウのランダム変動を記述するパラメータが導入される（１１０）。このランダム変動をシミュレートする好適な基本的な方法が２つある。どちらの方法も独立に使用することができ、または両方を一緒に使用することもできる。

プロセス・モデルを修正する第１の好適な方法では（１１５）、例えば、回路設計像をレジスト・レイヤーに露光するために使用されるエネルギー・ビームの照射線量および／または焦点ような光学効果であるモデル自体を記述するパラメータにランダム変動を導入することができる。他の光学変数には、回路部分または近接する回路部分の特定の構成の結果としての光学的近接効果がある。その上、エッチング時間またはエッチングの程度に影響を及ぼす他の変数のような、リソグラフィ露光の結果として最終回路構成に影響を及ぼす変数を導入することができる。よく知られているように、露光量または回路パターン空中像の焦点のばらつきは、レジスト・レイヤーのパターンの潜像の寸法に影響を及ぼし、そしてエッチングの程度は、回路のメタルを堆積するために作られるマスク開口に影響を及ぼす。これらの変数の全てが、回路部分の最終寸法に影響を及ぼす。寸法を含んだ最終回路構成のガウス分布の前に計算した３σ値は、変更を意図された各入力パラメータに対して与えられ、繰返されるごとに基本的に新しいモデルが生成される。

シミュレーション（１２５）が行われた後で、前に述べた入力回路レイアウトの幾何形状（１２０）および場合によっては修正されたモデル（１１５）を使用して、回路部分の一組の予測された構成または形状が生成され、そのうちの最初のものが名目上の（ｎｏｍｉｎａｌ）予測回路すなわちウェハ上の形状である（１３０）。

プロセス・モデルを修正する第２の好適な方法では、ランダム変動の導入が形状バイアスでシミュレートされる（１３５）。形状バイアスでは、特定のフォトリソグラフィ露光変数をモデル化するのではなく、設計回路部分の外形を大きくするか小さくするために形状バイアスの特定の入力値が与えられる。この値は、プロセス変動のシミュレーションを可能にすることを目的とし、実際のプロセス・モデルを実行するのよりも早くて簡単である。この値は、一定のバイアスか、または前に計算したバイアス結果のガウス分布の３σ値かどちらかであることができる。その値が後者である場合、実際のバイアス値は定義された分布に従ってランダムに計算される。名目上のウェハ上の予測形状に対してバイアスが行われるべきである場合、この形状の大きさは、ウェハ上のバイアス予測形状を生成するように選ばれたまたは決定されたバイアス値で変更される（１４０）。再び、プロセス・シミュレーション１２５またはバイアスシミュレーション１３５あるいはその両方を一緒に行うことができるし、またはいずれかを単独で使用することができる。

修正プロセス・モデルからの一般的な幾何学的な出力を図４に示す。最初の設計回路部分１０および２０は、ウェハの近接するレイヤーに別々にリソグラフィで生成されるので、ここでは予測形状１０’および２０’として示されている。処理を維持するために、重ねるべき脚部分１４’および２４’だけが予測され、重ねられない脚部分１２’および２２’は予測されない。回路の脚部分１４’、２４’は、上述のステップ１０５〜１４０で予測された処理効果を示している。

その後、ステップ１４５（図３）で、位置合せずれ誤差（ｍｉｓａｌｉｇｎｍｅｒｎｔ ｅｒｒｏｒ）の入力値が与えられる。この値は、一定の位置合せずれ誤差か、または製造プロセスで期待される位置合せ誤差のガウス分布の前に計算した３σ値かどちらかとすることができる。この値が後者である場合、実際の位置合せずれ値は、定義された分布に従ってランダムに計算される。位置合せ誤差値が０でない場合、不規則な位置合せずれ方向が計算される。ステップ１３０および／または１４０からの予測回路、すなわちウェハ上の形状を、ステップ１４５で決定された位置合せずれ距離および方向に従って相対的に移動し、ウェハ上の位置合せずれ予測形状を生成する（１５０）。図４の予測回路構成について、このステップの結果を図５に示す。図５は、予測回路部分１０’および２０’をウェハ上の最終的な関係で示し、予測回路脚部分２４’は予測回路脚部分１４’の上に重なっている。次いで、様々なウェハ上の位置合せずれ予測形状を互いに比較して測定し、さらに理論的な最小値と比較して（図３、１５５）、不良が生じる場合を決定する。例えば、図５に示すような２つのレイヤーの重なりについて測定する場合には、各レイヤーのウェハ上の位置合せずれ予測形状を互いに交差させ、得られた共通領域を測定し、与えられた理論的最小重なり領域と比較する。この予測重なり長ａ’を図５に示す。予測重なり幅のような他の重なり寸法も予測して、回路部分１４’と２４’の間の予測重なり領域を決定することができる。測定された領域または他の寸法が所望の最小値よりも小さい場合には、図１および２に示すような特定の設計構成または幾何形状は、このプロセス条件の組の下では不良になると考えられる。

図３で続けて、上述のステップ１１０から１５５が指定回数だけ繰り返される。入力レイアウトの幾何形状の中の特定の設計構成または幾何形状ごとに統計データが蓄積される（１２０）。その結果は蓄積結果のデータベースに格納される（１６０）。全ての繰返しが完了したとき、最終レポートが作成される（１６５）。このレポートの情報は、最小測定幾何学値、不良になった繰返しのパーセント値、および予測３σ幾何学値を含むことができる。また、レポートは、不良の最高確率を有する設計構成のリストを含むことができる。好適には、入力レイアウトの幾何形状の組の中の回路構成または幾何形状ごとに別個のレポートが作られる。

回路構成の重ね合せ不良を予測する本発明の方法は、従来のプログラム・コードで先に記述され、また従来のプログラム記憶デバイスに格納された、そのプロセス・ステップおよび命令を組み込んだコンピュータ・プログラムまたはソフトウェアで実施することができる。図６に示すように、必要な入力情報はもちろんのことプログラム・コードも、半導体チップ、読取り専用メモリ、ディスケットまたはコンピュータ・ハード・ドライブのような磁気媒体、またはＣＤまたはＤＶＤ−ＲＯＭのような光媒体などの、コンピュータ２６のプログラム記憶デバイス２８に格納することができる。コンピュータ・システム２６は、上述のやり方でデバイス２８に格納されたプログラム・コードを読み取りかつ実行するマイクロプロセッサ３０を有する。

このように、特定の技術について適切な設計ルール値を決定するために、ステップ１６５で作成されたレポートを使用して、ウェハ上の予測回路イメージを考慮して異なる幾何学的構成の３σ値についての情報を対照することができる。その知識を使用し、十分に状況を知った上で適切な設計ルールの値について決定を下すことができる。このことは、角が丸くなり線端が短くなるような現象について過度に単純化された考えに基づいて３σ値が得られる現在のやり方とは異なる。さらに、回路設計が不良になりにくくなるように回路設計を修正するために、レポートは、特定の回路構成または幾何形状ごとに不良のパーセントについての情報を設計者に提供する。設計者は、この情報を使用して、最も大きな改良を必要とする幾何形状を優先することができる。このことは、どの幾何形状が最も不良になりやすいかをほとんど指摘しない、１つの特定のプロセス条件の組の下でのシミュレーションの結果を、人手で詳細に調べなければならない現在のやり方とは異なる。その上、特定の設計について設計ルールのルール遵守の免除を出すべきかどうか判定するために、免除の審査を行うチームは、今では、ルール遵守の免除が要求されている特定の幾何形状について利用可能な詳細な情報を保有している。このことは、問題の幾何形状について一般的な知識を使用する現在のやり方とは異なる。

本発明を、ある特定の好適な実施例と共に詳細に説明したが、前述の説明を参照して、多くの代替形態、修正形態および変形形態が当業者には明らかになることは自明である。したがって、特許請求の範囲は、本発明の真の範囲および精神の範囲内に含まれるそのような任意の代替形態、修正形態および変形形態を含むことになる。

まとめとして、本発明の構成に関して以下の事項を開示する。

（１）半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測する方法であって、
半導体ウェハの近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供するステップと、
前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差に関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の前記予測形状および予測位置合せの重なり寸法を決定するステップと、
前記回路部分の前記予測形状および予測位置合せの前記決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
異なるプロセス変動値および位置合せずれ誤差値を使用し、前記回路部分の前記提供された設計構成について前述のステップを繰り返して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
前記回路部分の前記提供された設計構成の前記予測形状および予測位置合せの重なり寸法について不良の目安のレポートを出力するステップとを含む方法。
（２）プロセス変動または位置合せずれ誤差に関する前記値がランダム変動で与えられる、（１）に記載の方法。
（３）データベースを提供するステップをさらに含み、前記方法のステップの繰返しごとに、前記回路部分の予測形状および予測位置合せの前記決定された重なり寸法が前記データベースに格納される、（１）に記載の方法。
（４）半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測する方法であって、
半導体ウェハの近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供するステップと、
前記半導体ウェハの近接するレイヤーに前記回路部分をフォトリソグラフィ露光する間のプロセス変動に関する値を提供するステップと、
前記プロセス変動値を使用し、それぞれの近接するレイヤーの前記回路部分の設計構成ごとにフォトリソグラフィ露光の形状歪み効果をシミュレートして、前記回路部分の予測形状を提供するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれに関する誤差値を提供するステップと、
前記位置合せ誤差値を前記回路部分の前記予測形状に適用して、前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれをシミュレートし、さらに前記回路部分の位置合せずれ予測形状を提供するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれ予測形状の重なり領域を決定するステップと、
前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域を、前記回路部分の理論的な最小必要重なり領域と比較して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
異なるプロセス変動値および位置合せずれ誤差値を使用し、前記回路部分の前記提供された設計構成について前述のステップを繰り返して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
前記回路部分の前記提供された設計構成の前記位置合せずれ予測形状の重なり領域について不良の目安のレポートを出力するステップとを含む方法。
（５）前記プロセス変動値がランダム変動で与えられる、（４）に記載の方法。
（６）前記位置合せずれ誤差がランダム変動で与えられる、（４）に記載の方法。
（７）それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の前記形状歪み効果が、フォトリソグラフィ露光中の露光量または焦点の変動に基づく、（４）に記載の方法。
（８）それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の前記形状歪み効果が、フォトリソグラフィ露光中の形状バイアスの変動に基づく、（４）に記載の方法。
（９）前記形状バイアス変動が、前記方法のステップの各繰返し中の異なる固定値として与えられる、（８）に記載の方法。
（１０）前記形状バイアス変動が、前記方法のステップの各繰返し中のランダム変動として与えられる、（８）に記載の方法。
（１１）前記方法のステップの各繰返し中に、それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果のシミュレーションが、
ｉ）前記回路部分の名目上の予測形状を提供するために、フォトリソグラフィ露光中の露光量または焦点の変動に基づいて形状歪み効果をシミュレーションすること、および
ｉｉ）前記回路部分のバイアス予測形状を提供するために、形状バイアス値を用いて前記回路部分の名目上の予測形状の大きさを変更こと、
によって実現され、
前記回路部分の位置合せずれをシミュレーションをするために、位置合せずれ誤差の値が前記回路部分のバイアス予測形状に適用される、（４）に記載の方法。
（１２）データベースを提供するステップをさらに含み、前記方法のステップの繰返しごとに、前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域が前記データベースに格納される、（４）に記載の方法。
（１３）前記データベースに格納された前記回路部分の前記位置合せずれ予測形状の最小決定重なり領域のレポートを出力することを含む、（１２）に記載の方法。
（１４）前記レポートを出力することが、前記データベースに格納された前記回路部分の前記位置合せずれ予測形状の重なり領域の不良を有する繰返しのパーセント値を含む、（１２）に記載の方法。
（１５）前記データベースに格納された前記回路部分の前記位置合せずれ予測形状の重なり領域の３σ値を決定することを含む、（１２）に記載の方法。
（１６）前記レポートを出力することが、最も高い不良確率を有する設計構成のリストを含む、（１２）に記載の方法。
（１７）それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果が、フォトリソグラフィ露光時のエッチングの変動に基づく、（４）に記載の方法。
（１８）半導体ウェハの１つまたは複数の近接するレイヤーにリソグラフィで生成すべき回路部分の設計構成に基づいて、半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するためのプログラムであって、
前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差に関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測する手段と、
前記半導体ウェハの近接するレイヤーの前記回路部分の予測形状および予測位置合せの重なり寸法を決定する手段と、
前記回路部分の予測形状および予測位置合せの決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の予測形状および予測位置合せの重なり寸法が不良になるかどうか判定する手段と、
異なるプロセス変動値および位置合せずれ誤差値を使用して前記回路部分の提供された設計構成について前述の機能を繰り返して、前記回路部分の予測形状および予測位置合せの重なり寸法が不良になるかどうか判定する手段と、
前記回路部分の提供された設計構成の予測形状および予測位置合せの重なり寸法について不良の目安のレポートを出力する手段
としてコンピュータを機能させるプログラム。
（１９）半導体ウェハの１つまたは複数の近接するレイヤーにリソグラフィで生成すべき回路部分の設計構成に基づいて、半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するためのプログラムであって、
前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差に関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の前記予測形状および予測位置合せの重なり寸法を決定するステップと、
前記回路部分の前記予測形状および予測位置合せの前記決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の前記予測形状および予測位置合せの重なり寸法が不良になるかどうか判定するステップと、
異なるプロセス変動値および位置合せずれ誤差値を使用して前記回路部分の提供された設計構成について前述のステップを繰り返して、前記回路部分の前記予測形状および予測位置合せの重なり寸法が不良になるかどうか判定するステップと、
前記回路部分の提供された設計構成の前記予測形状および予測位置合せの重なり寸法について不良の目安のレポートを出力するステップと
を機械に実行させるプログラム。
（２０）半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するプログラムであって、
半導体ウェハの近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供するステップと、
前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差に関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の前記予測形状および予測位置合せの重なり寸法を決定するステップと、
前記回路部分の前記予測形状および予測位置合せの前記決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
異なるプロセス変動値および位置合せずれ誤差値を使用し、前記回路部分の前記提供された設計構成について前述のステップを繰り返して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
前記回路部分の前記提供された設計構成の前記予測形状および予測位置合せの重なり寸法について不良の目安のレポートを出力するステップと
をコンピュータに実行させるプログラム。
（２１）半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するプログラムであって、
半導体ウェハの近接するレイヤーにリソグラフィで生成される回路部分の設計構成を提供するステップと、
前記半導体ウェハの近接するレイヤーに前記回路部分をフォトリソグラフィ露光する間のプロセス変動に関する値を提供するステップと、
前記プロセス変動値を使用し、それぞれの近接するレイヤーの前記回路部分の設計構成ごとにフォトリソグラフィ露光の形状歪み効果をシミュレートして、前記回路部分の予測形状を提供するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれに関する誤差値を提供するステップと、
前記位置合せ誤差値を前記回路部分の前記予測形状に適用して、前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれをシミュレートし、さらに前記回路部分の位置合せずれ予測形状を提供するステップと、
前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれ予測形状の重なり領域を決定するステップと、
前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域を、前記回路部分の理論的な最小必要重なり領域と比較して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
異なるプロセス変動値および位置合せずれ誤差値を使用し、前記回路部分の前記提供された設計構成について前述のステップを繰り返して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
前記回路部分の前記提供された設計構成の前記位置合せずれ予測形状の重なり領域について不良の目安のレポートを出力するステップと、
をコンピュータに実行させるプログラム。
（２２）（１８）ないし（２１）のいずれかに記載のプログラムを記録したコンピュータ可読の記憶媒体。

半導体ウェハの近接するレイヤーに形状成されるべき集積回路設計構成の理想的な部分を示す上面図である。 半導体ウェハの近接するレイヤーに互いに重ねられた後の図１の回路設計構成の理想的な部分を示す上面図である。 半導体ウェハのリソグラフィで生成される近接するレイヤーの集積回路構成の重ね合せ不良を予想する本発明の好適な方法を示す流れ図である。 図１に示す近接するレイヤーの集積回路設計構成部分のプロセス・シミュレーションを示す上面図である。 半導体ウェハの近接するレイヤーに互いに重ねられた後の図４の回路設計構成部分のプロセス・シミュレーションを示す上面図である。 集積回路構成の重ね合せ不良を予測する本発明の好適な方法を実施するために使用されるコンピュータ・システムを示す図である。

符号の説明

１０、２０ 設計回路部分
１２、２２ 第１の脚
１４、２４ 第２の脚
１０’ 予測回路部分（予測形状）
２０’ 予測回路部分（予測形状）
１４’ 予測回路脚部分
２４’ 予測回路脚部分
２８ プログラム記憶デバイス
３０ マイクロプロセッサ
ａ 理論的な設計重なり長寸法
ａ’ 予測重なり長

Claims (15)

1. 半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測する方法であって、
   半導体ウェハの近接するレイヤーにリソグラフィで生成される複数の回路部分の設計構成を提供するステップと、
   前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差のいずれかに関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測するステップと、
   前記半導体ウェハの近接するレイヤーの前記回路部分の前記予測形状および予測位置合せの重なり寸法を決定するステップと、
   前記回路部分の前記予測形状および予測位置合せの前記決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
   異なるプロセス変動に関する値または位置合せずれ誤差に関する値を使用して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するために、前記回路部分の前記提供された設計構成について前述の予測するステップから判定するステップまでを繰り返すステップと、
   前記回路部分の前記提供された設計構成の前記予測形状および予測位置合せの重なり寸法について、前記繰り返し行なった判定での不良になると判定したパーセント値を含む不良の目安のレポートを出力するステップと、
   を含む方法。
2. プロセス変動または位置合せずれ誤差に関する前記値がランダム変動で与えられる、請求項１に記載の方法。
3. データベースを提供するステップをさらに含み、前記方法のステップの繰返しごとに、前記回路部分の予測形状および予測位置合せの前記決定された重なり寸法が前記データベースに格納される、請求項１に記載の方法。
4. 半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測する方法であって、
   半導体ウェハの近接するレイヤーにリソグラフィで生成される複数の回路部分の設計構成を提供するステップと、
   前記半導体ウェハの近接するレイヤーに前記回路部分をフォトリソグラフィ露光する間のプロセス変動に関する値を提供するステップと、
   前記プロセス変動に関する値を使用し、それぞれの近接するレイヤーの前記回路部分の設計構成ごとにフォトリソグラフィ露光の形状歪み効果をシミュレートして、前記回路部分の予測形状を提供するステップと、
   前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれに関する誤差値を提供するステップと、
   前記位置合せずれに関する誤差値を前記回路部分の前記予測形状に適用して、前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれをシミュレートし、さらに前記回路部分の位置合せずれ予測形状を提供するステップと、
   前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれ予測形状の重なり領域を決定するステップと、
   前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域を、前記回路部分の理論的な最小必要重なり領域と比較して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
   異なるプロセス変動に関する値および位置合せずれに関する誤差値を使用して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するために、前記回路部分の前記提供された設計構成について前述のプロセス変動に関する値を提供するステップから重なり領域が不良になるかどうか判定するステップまでを繰り返すステップと、
   前記回路部分の前記提供された設計構成の前記位置合せずれ予測形状の重なり領域について、前記繰り返し行なった判定での不良になると判定したパーセント値を含む不良の目安のレポートを出力するステップと、
   を含む方法。
5. 前記プロセス変動に関する値がランダム変動で与えられる、請求項４に記載の方法。
6. 前記位置合せずれに関する誤差値がランダム変動で与えられる、請求項４に記載の方法。
7. それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の前記形状歪み効果が、フォトリソグラフィ露光中の露光量または焦点の変動に基づく、請求項４に記載の方法。
8. それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の前記形状歪み効果が、フォトリソグラフィ露光中の形状バイアスの変動に基づく、請求項４に記載の方法。
9. 前記形状バイアス変動が、前記方法のステップの各繰返し中の異なる固定値として与えられる、請求項８に記載の方法。
10. 前記形状バイアス変動が、前記方法のステップの各繰返し中のランダム変動として与えられる、請求項８に記載の方法。
11. 前記方法のステップの各繰返し中に、それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果のシミュレーションが、
    ｉ）前記回路部分の名目上の予測形状を提供するために、フォトリソグラフィ露光中の露光量または焦点の変動に基づいて形状歪み効果をシミュレーションすること、および
    ｉｉ）前記回路部分のバイアス予測形状を提供するために、形状バイアス値を用いて前記回路部分の名目上の予測形状の大きさを変更こと、
    によって実現され、
    前記回路部分の位置合せずれをシミュレーションをするために、位置合せずれに関する誤差値が前記回路部分のバイアス予測形状に適用される、請求項４に記載の方法。
12. データベースを提供するステップをさらに含み、前記方法のステップの繰返しごとに、前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域が前記データベースに格納される、請求項４に記載の方法。
13. それぞれの近接するレイヤーの前記回路部分の設計構成ごとのフォトリソグラフィ露光の形状歪み効果が、フォトリソグラフィ露光時のエッチングの変動に基づく、請求項４に記載の方法。
14. 半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するためのプログラムであって、
    半導体ウェハの近接するレイヤーにリソグラフィで生成される複数の回路部分の設計構成を提供するステップと、
    前記半導体ウェハの近接するレイヤーに前記回路部分をリソグラフィで製造する間のプロセス変動または位置合せずれ誤差のいずれかに関する１つまたは複数の所定の値を使用して、それぞれの近接するレイヤーの前記回路部分の設計構成ごとに形状および位置合せを予測するステップと、
    前記半導体ウェハの近接するレイヤーの前記回路部分の前記予測形状および予測位置合せの重なり寸法を決定するステップと、
    前記回路部分の前記予測形状および予測位置合せの前記決定された重なり寸法を、前記回路部分の理論的な最小必要重なり寸法と比較して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するステップと、
    異なるプロセス変動に関する値または位置合せずれ誤差に関する値を使用して、前記回路部分の前記予測形状および予測位置合せの前記重なり寸法が不良になるかどうか判定するために、前記回路部分の前記提供された設計構成について前述の予測するステップから判定するステップまでを繰り返すステップと、
    前記回路部分の前記提供された設計構成の前記予測形状および予測位置合せの重なり寸法について、前記繰り返し行なった判定での不良になると判定したパーセント値を含む不良の目安のレポートを出力するステップと、
    をコンピュータに実行させるプログラム。
15. 半導体ウェハのリソグラフィで生成される、近接するレイヤーの回路構成の重ね合せ不良を予測するためのプログラムであって、
    半導体ウェハの近接するレイヤーにリソグラフィで生成される複数の回路部分の設計構成を提供するステップと、
    前記半導体ウェハの近接するレイヤーに前記回路部分をフォトリソグラフィ露光する間のプロセス変動に関する値を提供するステップと、
    前記プロセス変動に関する値を使用し、それぞれの近接するレイヤーの前記回路部分の設計構成ごとにフォトリソグラフィ露光の形状歪み効果をシミュレートして、前記回路部分の予測形状を提供するステップと、
    前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれに関する誤差値を提供するステップと、
    前記位置合せずれに関する誤差値を前記回路部分の前記予測形状に適用して、前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれをシミュレートし、さらに前記回路部分の位置合せずれ予測形状を提供するステップと、
    前記半導体ウェハの近接するレイヤーの前記回路部分の位置合せずれ予測形状の重なり領域を決定するステップと、
    前記回路部分の前記位置合せずれ予測形状の前記決定された重なり領域を、前記回路部分の理論的な最小必要重なり領域と比較して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するステップと、
    異なるプロセス変動に関する値および位置合せずれに関する誤差値を使用して、前記回路部分の前記位置合せずれ予測形状の前記重なり領域が不良になるかどうか判定するために、前記回路部分の前記提供された設計構成について前述のプロセス変動に関する値を提供するステップから重なり領域が不良になるかどうか判定するステップまでを繰り返すステップと、
    前記回路部分の前記提供された設計構成の前記位置合せずれ予測形状の重なり領域について、前記繰り返し行なった判定での不良になると判定したパーセント値を含む不良の目安のレポートを出力するステップと、
    をコンピュータに実行させるプログラム。

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