JP4169128B2 - キャパシタ充電用半導体装置 - Google Patents
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Description
本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するために、複数の並列モニタ回路を集積した半導体装置の接続端子の配置に関するものである。
電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかしながら、電気二重層キャパシタは定格電圧が３Ｖ程度と低いため、通常は複数のキャパシタを直列に接続して必要な電圧を確保している。
このように直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策としては、通常、並列モニタ回路と呼ばれる充電均一化回路が用いられている。
このように直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策としては、通常、並列モニタ回路と呼ばれる充電均一化回路が用いられている。
図３は、例えば、特開2000-050495号公報（特許文献１参照）に開示されている並列モニタ回路の構成図である。
この並列モニタ回路は、キャパシタ(C1)の電圧(V1)が基準電圧(Vr1)を超えると、コンパレータ(CMP1)の出力がハイレベルとなり、トランジスタ(Tr1)をオンにするので、充電電流がトランジスタ(Tr1)によってバイパスされ、キャパシタの過充電を防止するように作用する。
この並列モニタ回路は、キャパシタ(C1)の電圧(V1)が基準電圧(Vr1)を超えると、コンパレータ(CMP1)の出力がハイレベルとなり、トランジスタ(Tr1)をオンにするので、充電電流がトランジスタ(Tr1)によってバイパスされ、キャパシタの過充電を防止するように作用する。
しかしながら、従来の並列モニタ回路は半導体装置による集積化がされておらず、ディスクリート部品を集めて構成していたので、回路規模が大きく、コストも高くなってしまうという問題があった。そこで、半導体装置による集積化が望まれていた。
しかし、直列接続するキャパシタの数は、その用途によって異なるため、用途に合わせて集積する並列モニタ回路の数を変えた半導体装置を作っていては、多品種少量生産となってしまうため、量産による半導体装置のコストメリットが活かせず、半導体装置のコストが高くなりすぎ、実用的でなかった。また、並列モニタ回路を１つだけ集積した半導体装置を作っても、並列モニタ回路全体の回路規模は余り小さくできず、集積したメリットはほとんど無い。
しかし、直列接続するキャパシタの数は、その用途によって異なるため、用途に合わせて集積する並列モニタ回路の数を変えた半導体装置を作っていては、多品種少量生産となってしまうため、量産による半導体装置のコストメリットが活かせず、半導体装置のコストが高くなりすぎ、実用的でなかった。また、並列モニタ回路を１つだけ集積した半導体装置を作っても、並列モニタ回路全体の回路規模は余り小さくできず、集積したメリットはほとんど無い。
そこで、１つの半導体装置に並列モニタ回路を５個乃至１０個程度を集積し、集積した数より多いキャパシタの充電制御を行う場合は、同じ半導体装置を必要な数だけ縦続接続することにより、多くのキャパシタの充電を制御する半導体装置が考えられる。こうすることで、半導体装置の量産が可能となり、並列モニタ回路全体の回路規模の縮小とコストダウンが可能となる。
（目的）
本発明の目的は、上記半導体装置のピンを含む接続端子の配置を適切なものにして、並列モニタ回路全体の回路規模をより小さく、かつコストダウンが可能になるような半導体装置を提供することである。
本発明の目的は、上記半導体装置のピンを含む接続端子の配置を適切なものにして、並列モニタ回路全体の回路規模をより小さく、かつコストダウンが可能になるような半導体装置を提供することである。
本発明のキャパシタ充電用半導体装置は、（１）直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に接続されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、前記キャパシタと、前記バイパス用トランジスタに接続する端子を前記半導体装置の四角形状のうちの一辺側に配置し、該半導体装置に、充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置すると共に、該制御端子の一部を直交する側面に対向するように、対で配置したことを特徴としている。
このように、充電制御端子やＩＣ制御端子を、キャパシタ端子と向かい合う辺側および直交する辺側に配置したので、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
このように、充電制御端子やＩＣ制御端子を、キャパシタ端子と向かい合う辺側および直交する辺側に配置したので、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
また、（２）前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
このように、高電圧のキャパシタの制御端子を高電圧側に、低電圧のキャパシタの制御端子を低電圧側に、それぞれ配置したので、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
このように、高電圧のキャパシタの制御端子を高電圧側に、低電圧のキャパシタの制御端子を低電圧側に、それぞれ配置したので、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
また、（３）前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、前記半導体装置と、前記高電圧側の上記半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置したことも特徴としている。
このように、最も近い端子同士から順に接続するように配置するので、半導体装置を縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
このように、最も近い端子同士から順に接続するように配置するので、半導体装置を縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
また、（４）前記キャパシタと、前記バイパス用トランジスタに接続する端子を前記半導体装置の一方の側面を中心に連続した配置で集めたことも特徴としている。
このように、キャパシタとバイパス用トランジスタの接続端子を一辺側中心に連続して集めたので、半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
このように、キャパシタとバイパス用トランジスタの接続端子を一辺側中心に連続して集めたので、半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
また、（５）前記キャパシタと、前記バイパス用トランジスタに接続する端子の並び方は、前記直流電源の高電圧側に接続されているキャパシタに接続する端子から、より低電圧側に接続されているキャパシタに接続する端子になるように、順番に配置したことも特徴としている。
この結果、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
この結果、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
また、（６）前記キャパシタの両端に接続する端子の間に、前記バイパス用トランジスタに接続する端子を配置したことも特徴としている。
その結果、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
その結果、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
また、（７）前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側を中心に連続して配置したことも特徴としている。
その結果、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
その結果、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
また、（８）前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することによって縦続接続し、充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
その結果、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
その結果、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
また、（９）前記半導体装置と、前記高電圧側の上位半導体装置または低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続するように配置したことも特徴としている。
その結果、半導体装置も縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
その結果、半導体装置も縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
また、（１０）前記キャパシタと、前記バイパス用トランジスタに接続する端子の並び方は、前記直流電源の高電圧側に接続されているキャパシタに接続する端子から、より低電圧側に接続されているキャパシタに接続する端子になるように、順番に配置したことも特徴としている。
このように、半導体装置の一辺側に端子を配置し、かつ直流電源の高電圧から低電圧の方向に順番に配置することにより、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
このように、半導体装置の一辺側に端子を配置し、かつ直流電源の高電圧から低電圧の方向に順番に配置することにより、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
また、（１１）前記キャパシタの両端に接続する端子の間に、前記バイパス用トランジスタに接続する端子を配置したことも特徴としている。
このように、キャパシタの両端に接続する端子の間に、バイパス用トランジスタの接続端子を配置することにより、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
このように、キャパシタの両端に接続する端子の間に、バイパス用トランジスタの接続端子を配置することにより、さらに半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能となった。
また、（１２）前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置することも特徴としている。
このように、半導体装置のキャパシタの接続端子と反対側に制御端子を配置することで、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
このように、半導体装置のキャパシタの接続端子と反対側に制御端子を配置することで、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
また、（１３）前記半導体装置は、複数の上位および下位半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
その結果、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
その結果、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
また、（１４）前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置したことも特徴としている。
このように、最も近い端子同士から順に接続できるように配置したので、半導体装置を縦続接続したときの配線がクロスせず、配線し易くなると共に、配線スペースも小さくできるようになった。
このように、最も近い端子同士から順に接続できるように配置したので、半導体装置を縦続接続したときの配線がクロスせず、配線し易くなると共に、配線スペースも小さくできるようになった。
また、（１５）前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置し、入りきらなかった端子を対でバイパス用トランジスタ側に該バイパス用トランジスタを挟むように配置したことも特徴としている。
このように、制御端子をキャパシタ端子の反対側または辺側寄りに配置したので、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
このように、制御端子をキャパシタ端子の反対側または辺側寄りに配置したので、制御用の配線と充電用の配線が交差しなくなり、配線相互の影響による誤動作が起き難くなった。
また、（１６）前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
このように、制御端子をキャパシタ端子側に配置する場合に、高電圧側の制御端子は高電圧キャパシタの方向に、低電圧側の制御端子は低電圧キャパシタの方向に配線したので、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことも特徴としている。
このように、制御端子をキャパシタ端子側に配置する場合に、高電圧側の制御端子は高電圧キャパシタの方向に、低電圧側の制御端子は低電圧キャパシタの方向に配線したので、一つの半導体装置では足らないほど多くのキャパシタを充電するために、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
また、（１７）前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続するように配置したことも特徴としている。
このように、最も近い端子同士から順に接続可能なように配置したので、半導体装置を縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
このように、最も近い端子同士から順に接続可能なように配置したので、半導体装置を縦続接続したときの配線がクロスせず配線し易くなると共に、配線スペースも小さくできるようになった。
本発明によれば、下記のような効果が得られる。すなわち、（１）キャパシタを均等充電するための並列モニタ回路を複数内蔵した半導体装置において、キャパシタと、バイパス用トランジスタに接続する端子を半導体装置の一辺側に集めたので、半導体装置とキャパシタおよびバイパス用トランジスタの配線がし易くなり、並列モニタ回路の省スペース化が可能になると共に、バイパス用トランジスタに接続する端子と制御端子を完全に分離して一方向に集めなくても、バイパス用トランジスタに接続する端子と制御端子のそれぞれの中心を対向するようにして、端子数を非対称で配置することでも配線スペースも小さくできるようになった。
また、（２）制御端子を、キャパシタおよびバイパス用トランジスタに接続する端子を集めた辺側と向かい合った辺側に集めることにより、制御用の配線と充電用の配線が交差しなくなって、配線相互の影響による誤動作が起き難くなった。
また、（３）半導体装置を縦続接続する時に相互に接続する制御端子を互いに近づく方向に集めることにより、半導体装置を縦続接続したときの配線が容易になると共に、配線スペースも小さくできるようになった。
また、（４）半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置することにより、半導体装置を縦続接続したときの配線がクロスせず、配線し易くなると共に、配線スペースも小さくできるようになった。
また、（４）半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置することにより、半導体装置を縦続接続したときの配線がクロスせず、配線し易くなると共に、配線スペースも小さくできるようになった。
（第１の実施例）
図１は、本発明の第１の実施例を示す半導体装置の接続端子配置図である。
半導体装置の端子は左右に分かれて配置されており、右側の端子は全て、キャパシタとバイパス用トランジスタに接続するための端子である。左側の端子は全て充電制御および半導体装置自体を制御するための端子である（この構成の端子配置を第１群と呼ぶ）。
右側の端子の一番上は電源端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。
端子(NC)はどこにも接続しない端子である。
図１は、本発明の第１の実施例を示す半導体装置の接続端子配置図である。
半導体装置の端子は左右に分かれて配置されており、右側の端子は全て、キャパシタとバイパス用トランジスタに接続するための端子である。左側の端子は全て充電制御および半導体装置自体を制御するための端子である（この構成の端子配置を第１群と呼ぶ）。
右側の端子の一番上は電源端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。
端子(NC)はどこにも接続しない端子である。
図３は、半導体装置とキャパシタおよびバイパス用トランジスタとの接続端子の具体的配置図の一例である。
ここでは、キャパシタ１と２だけが示されているが、キャパシタ３以降も全く同じ構成である。半導体装置の並列モニタ回路は、コンパレータ（CMP1)と非反転入力の電源端子(Vdd)と反転入力の電圧(Vr1)、および、コンパレータ(CMP2)と非反転入力の電圧(V2)と反転入力の電圧(Vr2)から構成される。図１における端子と図３の端子を対応づけると、図１のVdd端子は、図３の電源端子(Vdd)であり、図１のNc端子はどこにも接続しない端子であって、半導体装置の左右辺側の端子数を合わせるためである。図１のOut1は、図３のコンパレータ(CMP1)の出力に接続され、バイパス用トランジスタＴｒ１のベースに接続されている。図１のCELL1端子は、図３に示すようにキャパシタ１の負側の端子であり、図１のOut2端末は、図３のコンパレータ（CMP2)の出力に接続され、バイパス用トランジスタＴｒ２のベースに接続されている。また、図１のCell2端子は、図３に示すようにキャパシタ２の負側の端子である。全く同じようにして、図１のNc、Out3、Cell3、Nc、Out4、Cell4、Nc、Out5、Cell5の各端子についても、図３の対応するキャパシタ３，４，５およびバイパス用トランジスタTr3，Tr4，Tr5の各端子に接続される。
ここでは、キャパシタ１と２だけが示されているが、キャパシタ３以降も全く同じ構成である。半導体装置の並列モニタ回路は、コンパレータ（CMP1)と非反転入力の電源端子(Vdd)と反転入力の電圧(Vr1)、および、コンパレータ(CMP2)と非反転入力の電圧(V2)と反転入力の電圧(Vr2)から構成される。図１における端子と図３の端子を対応づけると、図１のVdd端子は、図３の電源端子(Vdd)であり、図１のNc端子はどこにも接続しない端子であって、半導体装置の左右辺側の端子数を合わせるためである。図１のOut1は、図３のコンパレータ(CMP1)の出力に接続され、バイパス用トランジスタＴｒ１のベースに接続されている。図１のCELL1端子は、図３に示すようにキャパシタ１の負側の端子であり、図１のOut2端末は、図３のコンパレータ（CMP2)の出力に接続され、バイパス用トランジスタＴｒ２のベースに接続されている。また、図１のCell2端子は、図３に示すようにキャパシタ２の負側の端子である。全く同じようにして、図１のNc、Out3、Cell3、Nc、Out4、Cell4、Nc、Out5、Cell5の各端子についても、図３の対応するキャパシタ３，４，５およびバイパス用トランジスタTr3，Tr4，Tr5の各端子に接続される。
次に、図１の左側の端子(CON1〜CON16)は上下に分けられ、上半分(CON1〜CON8)が半導体装置よりさらに高電圧側にあるキャパシタを充電するための本半導体装置に、制御信号を伝達するための端子であり、下半分(CON9〜CON16)が本半導体装置よりさらに低電圧側にあるキャパシタを充電するための半導体装置に、制御信号を伝達するための端子である。
（制御端子の配置）
図２は、本発明において半導体装置（第１群）を２つ接続した場合の実施例を示す接続図である。
この回路は、キャパシタを１０個直列接続した回路を充電するものであるが、さらに上側の半導体装置(IC1)の上に同じ半導体装置を追加すれば、さらに多くのキャパシタの充電が可能である。
制御回路は、ＣＰＵなどで構成されており、半導体装置(IC1)と半導体装置(IC2)の充電および、半導体装置自体の動作を制御する。
半導体装置(IC1)の端子(Vdd)と端子(Cell1)の間には、キャパシタ(C11)が接続されている。さらに、端子(Vdd)には抵抗(R11)の一端が接続され、抵抗(R11)の他端はバイパス用トランジスタ(TR11)のコレクタに接続されている。トランジスタ(TR11)のエミッタは端子(Cell1)に接続され、ベースは端子(OUT1)に接続されている。同様の回路がキャパシタの高電圧側から順に低電圧側に並んでいる。最後の端子(Cell5)は、下側の半導体装置(IC2)の電源端子(Vdd)に接続されている。下側の半導体装置(IC2)の右側の回路は、上側の半導体装置(IC1)の回路と全く同じである。
図２は、本発明において半導体装置（第１群）を２つ接続した場合の実施例を示す接続図である。
この回路は、キャパシタを１０個直列接続した回路を充電するものであるが、さらに上側の半導体装置(IC1)の上に同じ半導体装置を追加すれば、さらに多くのキャパシタの充電が可能である。
制御回路は、ＣＰＵなどで構成されており、半導体装置(IC1)と半導体装置(IC2)の充電および、半導体装置自体の動作を制御する。
半導体装置(IC1)の端子(Vdd)と端子(Cell1)の間には、キャパシタ(C11)が接続されている。さらに、端子(Vdd)には抵抗(R11)の一端が接続され、抵抗(R11)の他端はバイパス用トランジスタ(TR11)のコレクタに接続されている。トランジスタ(TR11)のエミッタは端子(Cell1)に接続され、ベースは端子(OUT1)に接続されている。同様の回路がキャパシタの高電圧側から順に低電圧側に並んでいる。最後の端子(Cell5)は、下側の半導体装置(IC2)の電源端子(Vdd)に接続されている。下側の半導体装置(IC2)の右側の回路は、上側の半導体装置(IC1)の回路と全く同じである。
半導体装置(IC1，IC2)の左側の端子は制御端子である。半導体装置(IC1)と半導体装置(IC2)を縦続接続させるために、制御端子のうちの幾本かを、より高電圧側の半導体装置もしくはより低電圧側の半導体装置との信号の授受に使用する。高電圧側の半導体装置と接続するこれらの端子は、半導体装置内で高電圧側のキャパシタと接続する端子を配置した方向に集め、低電圧側の半導体装置と接続する端子は、低電圧側のキャパシタと接続する端子を配置した方向に集めている。
最も低電圧側のキャパシタを充電する半導体装置(IC2)の、低電圧側の半導体装置と接続する端子は、図２のように制御回路に接続される。
高電圧側の半導体装置(IC1)と、低電圧側の半導体装置(IC2)を接続する制御端子は、半導体装置(IC1)の端子(CON16)と半導体装置(IC2)の端子(CON1)が接続され、次に、半導体装置(IC1)の端子(CON15)と半導体装置(IC2)の端子(CON2)が接続されるように、最も近くに位置する端子同士を順に接続するように配置しているので、配線が交差せず、配線スペースが小さくできるように考慮してある。
なお、本実施例では、右側にキャパシタに接続するための端子、左側に制御信号端子を配置したが、もちろん、左側にキャパシタに接続するための端子、右側に制御信号端子を配置しても構わない。
最も低電圧側のキャパシタを充電する半導体装置(IC2)の、低電圧側の半導体装置と接続する端子は、図２のように制御回路に接続される。
高電圧側の半導体装置(IC1)と、低電圧側の半導体装置(IC2)を接続する制御端子は、半導体装置(IC1)の端子(CON16)と半導体装置(IC2)の端子(CON1)が接続され、次に、半導体装置(IC1)の端子(CON15)と半導体装置(IC2)の端子(CON2)が接続されるように、最も近くに位置する端子同士を順に接続するように配置しているので、配線が交差せず、配線スペースが小さくできるように考慮してある。
なお、本実施例では、右側にキャパシタに接続するための端子、左側に制御信号端子を配置したが、もちろん、左側にキャパシタに接続するための端子、右側に制御信号端子を配置しても構わない。
（第２の実施例）
図４は、本発明の第２の実施例（第２群）を示す半導体装置の接続端子の配置図である。
第２の実施例（第２群）は、左側の制御端子の一部を右側の両端に移した構成の配置である。
この場合、半導体装置の大部分の端子は左右に分かれて配置されており、右側の端子は殆んどキャパシタとバイパス用トランジスタに接続するための端子である。左側の端子は殆んど充電制御および半導体装置自体を制御するための端子である。第２群の構成では、左側の制御端子が多く配置しているため、その一部を右側の両端に移している。すなわち、右側の端子の一番上は制御端子（CON1)であり、左側から移された端子である。その次の端子は端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。なお、図１では、右側の端子が多かったため、どこにも接続しない端子（Nc)を配置していたが、図４ではNc端子は最下段にしか配置されていない。
図４は、本発明の第２の実施例（第２群）を示す半導体装置の接続端子の配置図である。
第２の実施例（第２群）は、左側の制御端子の一部を右側の両端に移した構成の配置である。
この場合、半導体装置の大部分の端子は左右に分かれて配置されており、右側の端子は殆んどキャパシタとバイパス用トランジスタに接続するための端子である。左側の端子は殆んど充電制御および半導体装置自体を制御するための端子である。第２群の構成では、左側の制御端子が多く配置しているため、その一部を右側の両端に移している。すなわち、右側の端子の一番上は制御端子（CON1)であり、左側から移された端子である。その次の端子は端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。なお、図１では、右側の端子が多かったため、どこにも接続しない端子（Nc)を配置していたが、図４ではNc端子は最下段にしか配置されていない。
（制御端子の配置）
図５は、本発明において半導体装置（第２群）を２つ接続した場合の実施例配置図である。
半導体装置(IC1)の端子(Vdd)と端子(Cell1)の間には、キャパシタ(C11)が接続されている。さらに、端子(Vdd)には抵抗(R11)の一端が接続され、抵抗(R11)の他端はバイパス用トランジスタ(TR11)のコレクタに接続されている。トランジスタ(TR11)のエミッタは端子(Cell1)に接続され、ベースは端子(OUT1)に接続されている。同様の回路がキャパシタの高電圧側から順に低電圧側に並んでいる。最後の端子(Cell5)は、下側の半導体装置(IC2)の電源端子(Vdd)に接続されている。下側の半導体装置(IC2)の右側の回路は、上側の半導体装置(IC1)の回路と全く同じである。
図５は、本発明において半導体装置（第２群）を２つ接続した場合の実施例配置図である。
半導体装置(IC1)の端子(Vdd)と端子(Cell1)の間には、キャパシタ(C11)が接続されている。さらに、端子(Vdd)には抵抗(R11)の一端が接続され、抵抗(R11)の他端はバイパス用トランジスタ(TR11)のコレクタに接続されている。トランジスタ(TR11)のエミッタは端子(Cell1)に接続され、ベースは端子(OUT1)に接続されている。同様の回路がキャパシタの高電圧側から順に低電圧側に並んでいる。最後の端子(Cell5)は、下側の半導体装置(IC2)の電源端子(Vdd)に接続されている。下側の半導体装置(IC2)の右側の回路は、上側の半導体装置(IC1)の回路と全く同じである。
半導体装置(IC1，IC2)の左側の端子は制御端子である。半導体装置(IC1)と半導体装置(IC2)を縦続接続させるために、制御端子のうちの幾本かを、より高電圧側の半導体装置もしくはより低電圧側の半導体装置との信号の授受に使用する。高電圧側の半導体装置と接続するこれらの端子は、半導体装置内で高電圧側のキャパシタと接続する端子を配置した方向に集め、低電圧側の半導体装置と接続する端子は、低電圧側のキャパシタと接続する端子を配置した方向に集めている。
最も低電圧側のキャパシタを充電する半導体装置(IC2)の、低電圧側の半導体装置と接続する端子は、図２のように制御回路に接続される。
高電圧側の半導体装置(IC1)と、低電圧側の半導体装置(IC2)を接続する制御端子は、半導体装置(IC1)の端子(CON15)と半導体装置(IC2)の端子(CON2)が接続され、次に、半導体装置(IC1)の端子(CON14)と半導体装置(IC2)の端子(CON3)が接続されるように、最も近くに位置する端子同士を順に接続するように配置しているので、配線が交差せず、配線スペースが小さくできるように考慮してある。なお、左側から右側に移された半導体装置(IC1)の端子(CON1)は高電圧側ICに接続され、半導体装置(IC2)の端子(CON1)は半導体装置(IC1)の制御端子(CON16)に接続されている。
最も低電圧側のキャパシタを充電する半導体装置(IC2)の、低電圧側の半導体装置と接続する端子は、図２のように制御回路に接続される。
高電圧側の半導体装置(IC1)と、低電圧側の半導体装置(IC2)を接続する制御端子は、半導体装置(IC1)の端子(CON15)と半導体装置(IC2)の端子(CON2)が接続され、次に、半導体装置(IC1)の端子(CON14)と半導体装置(IC2)の端子(CON3)が接続されるように、最も近くに位置する端子同士を順に接続するように配置しているので、配線が交差せず、配線スペースが小さくできるように考慮してある。なお、左側から右側に移された半導体装置(IC1)の端子(CON1)は高電圧側ICに接続され、半導体装置(IC2)の端子(CON1)は半導体装置(IC1)の制御端子(CON16)に接続されている。
（第３の実施例）
図６は、本発明の第３の実施例を示す半導体装置（第３群）の接続端子の配置図である。
第３の実施例（第３群）は、左側の制御端子の一部を垂直側面に移した構成の配置である（四面接続）。
この場合、半導体装置の大部分の端子は左右に分かれて配置されているが（右側の端子はキャパシタとバイパス用トランジスタに接続するための端子、左側の端子は充電制御および半導体装置自体を制御するための端子）、高電圧側２端子と低電圧側２端子のみを垂直側面に移している。すなわち、第３群の構成では、左側の制御端子が多く配置しているため、その一部を垂直側に移している。具体的には、制御端子（CON1,CON2)を上辺側に配置し、制御端子(CON15,CON16)を下辺側に配置している。それ以外の制御端子(CON2〜CON14)は、左側の面に配置されている。
右側の端子の一番上は電源端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。図６ではNc端子は最下段にしか配置されていない。
図６は、本発明の第３の実施例を示す半導体装置（第３群）の接続端子の配置図である。
第３の実施例（第３群）は、左側の制御端子の一部を垂直側面に移した構成の配置である（四面接続）。
この場合、半導体装置の大部分の端子は左右に分かれて配置されているが（右側の端子はキャパシタとバイパス用トランジスタに接続するための端子、左側の端子は充電制御および半導体装置自体を制御するための端子）、高電圧側２端子と低電圧側２端子のみを垂直側面に移している。すなわち、第３群の構成では、左側の制御端子が多く配置しているため、その一部を垂直側に移している。具体的には、制御端子（CON1,CON2)を上辺側に配置し、制御端子(CON15,CON16)を下辺側に配置している。それ以外の制御端子(CON2〜CON14)は、左側の面に配置されている。
右側の端子の一番上は電源端子(Vdd)であり、最も高電圧側に接続されるキャパシタ１の正側の端子でもある。端子(OUT1)はキャパシタ１のバイパス用トランジスタのベースに接続するための端子である。端子(Cell1)はキャパシタ１の負側の端子であると共に、キャパシタ１に直列接続されているキャパシタ２の正側の端子でもある。このように、バイパス用トランジスタのベースに接続するための端子は、キャパシタの正負の端子の間に配置している。以下同様にキャパシタ５まで接続できるようになっている。最後の端子(Cell5)は、キャパシタ５の負側の端子であると共に、電源の負側の端子(Vss)を兼ねている。図６ではNc端子は最下段にしか配置されていない。
（制御端子の接続方法）
図７は、本発明の制御側の回路の４種類の一例を示す図であり、図８は本発明の端子接続方法を示す図である。
図７において、出力端子は半導体装置の状態をマイコンに報告する信号を出力する端子であり、入力端子は半導体装置をマイコンから制御する信号を入力する端子である。ここでは、出力信号と入力信号が一対となって半導体装置（IC)間を伝達される。
半導体装置(ICn+1)と半導体装置(ICn)との間には、図７に示すように４種類の制御端子が接続される。ただし、ＩＣ１個当りの制御端子数は、図７の内容と一致するとは限らない。また、上り信号と下り信号とは、図８に示すように制御端子と接続されている。なお、上り信号と下り信号のセットの数は、図８と一致する必要はない。
本システムでは、一番電圧の低い０ＶにＶｓｓ端子を接続するＩＣには殆んどの場合、コントロール用マイコンとの接続がなされている。一番低電圧側のＩＣをＩＣ１、その次に低い電圧側のＩＣをＩＣ２、ｎ番目に低いＩＣをＩＣｎとする。マイコンが接続された場合には、本キャパシタ直列システム中の電圧検出アラームや負電圧検出アラーム等の検出信号をＩＣからマイコンへ出力する必要がある。
この際に、ＩＣｎからのアラーム信号はＩＣ１まで信号を伝えて、マイコンへ信号を送ることになる。ＩＣｎは高電圧側にＩＣｎ＋１とのコントロール端子が接続され、低電圧側にＩＣｎ−１とのコントロール端子が接続されている。
図７は、本発明の制御側の回路の４種類の一例を示す図であり、図８は本発明の端子接続方法を示す図である。
図７において、出力端子は半導体装置の状態をマイコンに報告する信号を出力する端子であり、入力端子は半導体装置をマイコンから制御する信号を入力する端子である。ここでは、出力信号と入力信号が一対となって半導体装置（IC)間を伝達される。
半導体装置(ICn+1)と半導体装置(ICn)との間には、図７に示すように４種類の制御端子が接続される。ただし、ＩＣ１個当りの制御端子数は、図７の内容と一致するとは限らない。また、上り信号と下り信号とは、図８に示すように制御端子と接続されている。なお、上り信号と下り信号のセットの数は、図８と一致する必要はない。
本システムでは、一番電圧の低い０ＶにＶｓｓ端子を接続するＩＣには殆んどの場合、コントロール用マイコンとの接続がなされている。一番低電圧側のＩＣをＩＣ１、その次に低い電圧側のＩＣをＩＣ２、ｎ番目に低いＩＣをＩＣｎとする。マイコンが接続された場合には、本キャパシタ直列システム中の電圧検出アラームや負電圧検出アラーム等の検出信号をＩＣからマイコンへ出力する必要がある。
この際に、ＩＣｎからのアラーム信号はＩＣ１まで信号を伝えて、マイコンへ信号を送ることになる。ＩＣｎは高電圧側にＩＣｎ＋１とのコントロール端子が接続され、低電圧側にＩＣｎ−１とのコントロール端子が接続されている。
アラーム信号はＩＣｎ−１への信号伝達が必要であるため（以降、低電圧側ＩＣへの信号を下り信号とし、高電圧側ＩＣへの信号を上り信号と表現する）、ＩＣｎの低電圧側ＩＣ接続端子から下り信号が出力され、ＩＣｎ−１の高電圧側ＩＣ接続端子へ下り信号が入力される。ＩＣｎ−１に入力した下り信号は、内部回路で信号変換を施し、さらにＩＣｎ−１の低電圧側ＩＣ接続端子から下り信号が出力され、ＩＣｎ−２の高電圧側ＩＣ接続端子へ下り信号が入力される。これを繰り返してＩＣ１の高電圧側ＩＣ接続端子へ下り信号が入力される。ＩＣ１に入力した下り信号は、内部回路で信号変換を施し、低電圧側ＩＣ接続端子からマイコンへ下り信号を出力する。このような順序でアラーム信号は伝達して行く。
次に、マイコンからのコントロール信号は上り信号になる。マイコンからのコントロール信号が、ＩＣ１の低電圧側ＩＣ接続端子へ入力される。ＩＣ１に入力した上り信号は、内部回路で信号変換を施し、高電圧側ＩＣ接続端子からＩＣ２の低電圧側ＩＣ接続端子へ入力される。これを繰り返して一番電圧の高いＩＣまでコントロール信号を伝達する。
ここで、制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図７に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、低電圧側ＩＣ接続入力端子となる。
ここで、制御端子を整理すると、下り信号の低電圧側ＩＣ接続端子は一つ低電圧側ＩＣへ信号を出力し、対応する下り信号の高電圧側ＩＣ接続端子へ入力される。上り信号の高電圧側ＩＣ接続端子は一つ高電圧側ＩＣへ信号を出力し、対応する上り信号の低電圧側ＩＣ接続端子へ入力される。図７に示すように、制御端子は４種類存在し、高電圧側ＩＣ接続出力端子、高電圧側ＩＣ接続入力端子、低電圧側ＩＣ接続出力端子、低電圧側ＩＣ接続入力端子となる。
一実施例として、図８（ａ）（ｂ）に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレイン、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレイン、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。
ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧虚ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け手のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。
ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧虚ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け手のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。
ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け手のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。
ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け手のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。
ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け手のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものではなく、その他種々の方式に対応するものである。
なお、本発明で用いられる端子の種類は、ピン挿入型も面実装型も問わない。また、面実装型のうちボールグリッド、ガルウイングリード、Ｊリードの３タイプの端子の種類も問わない。
パッケージについては、ＤＩＰ・ＰＧＡ・ＳＯＰ・ＱＦＰ・ＢＧＡ・ＣＳＰ等の対向するリードの辺を持つ種々のパッケージに対応する。
パッケージについては、ＤＩＰ・ＰＧＡ・ＳＯＰ・ＱＦＰ・ＢＧＡ・ＣＳＰ等の対向するリードの辺を持つ種々のパッケージに対応する。
Ｖｄｄ…電源端子、Ｎｃ…無接続端子、
ＯＵＴ１〜ＯＵＴ５…バイパス用トランジスタ接続用端子、
Ｃｅｌｌ１〜Ｃｅｌｌ５…キャパシタの負側の端子、ＣＯＮ１〜ＣＯＮ１６…制御端子、
Ｖｒ１〜Ｖｒ２…標準電圧、Ｃ１〜Ｃ２５…キャパシタ、
ＣＭＰ１〜ＣＭＰ２…コンパレータ、Ｔｒ１〜Ｔｒ２…バイパス用トランジスタ、
Ｄ１，Ｄ２…ツェナーダイオード。
ＯＵＴ１〜ＯＵＴ５…バイパス用トランジスタ接続用端子、
Ｃｅｌｌ１〜Ｃｅｌｌ５…キャパシタの負側の端子、ＣＯＮ１〜ＣＯＮ１６…制御端子、
Ｖｒ１〜Ｖｒ２…標準電圧、Ｃ１〜Ｃ２５…キャパシタ、
ＣＭＰ１〜ＣＭＰ２…コンパレータ、Ｔｒ１〜Ｔｒ２…バイパス用トランジスタ、
Ｄ１，Ｄ２…ツェナーダイオード。
Claims (17)
- 直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に接続されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、
前記キャパシタと、前記バイパス用トランジスタに接続する端子を前記半導体装置の四角形状のうちの一辺側に配置し、
該半導体装置に、充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、
該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置すると共に、該制御端子の一部を直交する側面に対向するように、対で配置したことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、
充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、
前記半導体装置と、前記高電圧側の上記半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置したことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記キャパシタと、前記バイパス用トランジスタに接続する端子を前記半導体装置の一方の側面を中心に連続した配置で集めたことを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記キャパシタと、前記バイパス用トランジスタに接続する端子の並び方は、
前記直流電源の高電圧側に接続されているキャパシタに接続する端子から、より低電圧側に接続されているキャパシタに接続する端子になるように、順番に配置したことを特徴とする半導体装置。 - 請求項５に記載の半導体装置において、
前記キャパシタの両端に接続する端子の間に、前記バイパス用トランジスタに接続する端子を配置したことを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、
該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側を中心に連続して配置したことを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することによって縦続接続し、
充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
前記半導体装置と、前記高電圧側の上位半導体装置または低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続するように配置したことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記キャパシタと、前記バイパス用トランジスタに接続する端子の並び方は、
前記直流電源の高電圧側に接続されているキャパシタに接続する端子から、より低電圧側に接続されているキャパシタに接続する端子になるように、順番に配置したことを特徴とする半導体装置。 - 請求項１０に記載の半導体装置において、
前記キャパシタの両端に接続する端子の間に、前記バイパス用トランジスタに接続する端子を配置したことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、
該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置したことを特徴とする半導体装置。 - 請求項１２に記載の半導体装置において、
前記半導体装置は、複数の上位および下位半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、
充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことを特徴とする半導体装置。 - 請求項１３に記載の半導体装置において、
前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、
前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続できるように配置したことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体装置は充電制御および前記半導体装置自体の動作を制御するための複数の制御端子を備え、
該制御端子を、前記キャパシタおよび前記バイパス用トランジスタに接続する端子を集めた前記一辺側と向かい合った辺側に配置し、入りきらなかった端子を対でバイパス用トランジスタ側に該バイパス用トランジスタを挟むように配置したことを特徴とする半導体装置。 - 請求項１５に記載の半導体装置において、
前記半導体装置は、複数の上位および下位の半導体装置間において、前記制御端子のうちの幾つかの制御端子を相互接続することで縦続接続し、
充電可能なキャパシタの数の増加を可能にするために、前記半導体装置が充電するキャパシタの電圧より、高電圧側のキャパシタを充電する上位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、高電圧側のキャパシタに接続する端子の方向に配置し、
前記半導体装置が充電するキャパシタの電圧より、低電圧側のキャパシタを充電する下位半導体装置と接続する制御端子を、前記半導体装置で充電を行うキャパシタの中の、低電圧側のキャパシタに接続する端子方向に配置したことを特徴とする半導体装置。 - 請求項１６に記載の半導体装置において、
前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を接続する前記制御端子の並びは、
前記半導体装置と、前記高電圧側の上位半導体装置または前記低電圧側の下位半導体装置を縦に並べたとき、最も近い端子同士から順に接続するように配置したことを特徴とする半導体装置。
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