JP4156598B2

JP4156598B2 - バンドパス・デルタ・シグマ・トランケータおよびマルチ・ビット・ディジタル信号を打ち切る方法

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Publication number: JP4156598B2
Application number: JP2004563157A
Authority: JP
Inventors: ガンティ、ランキショア; エシュラギ、アリア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2008-09-24
Anticipated expiration: 2022-12-23
Also published as: EP1576736A4; CN100397789C; EP1576736A1; WO2004059855A1; JP2006512002A; CN1695308A; AU2002368526A1

Description

本発明は一般に高周波（radio frequency）伝送に関し、詳細には、高周波伝送における雑音をマルチ・ビット・ディジタル信号のビット・リダクション（bitreduction：信号圧縮）によって低減させるシグマ・デルタ・トランケータ（sigma delta truncator）、およびマルチ・ビット・ディジタル信号を打ち切って雑音を低減させる方法に関する。

ＷＣＤＭＡなどの一般的な無線システムでは、ベースバンド信号処理が主要な２つの仕様、すなわち（１）バンド内（in-band）のエラー・ベクトル振幅（Error Vector Magnitude：ＥＶＭ）、および（２）バンド外（out-of-band）の隣接チャネル漏洩比（AdjacentChannel Leakage Ratio：ＡＣＬＲ）、ならびに他の仕様を満たさなければならない。ＥＶＭおよびＡＣＬＲに課せられる制限は厳格なものである。

ＷＣＤＭＡ用途に対しては、送信機用のバンド内ＥＶＭ仕様、ならびに５ＭＨｚおよび１０ＭＨｚのバンド外ＡＣＬＲ仕様がある。通常、１０ＭＨｚには、１０ＭＨｚＡＣＬＲ仕様を低減させるのに役立つ強いフィルタリングがあるが、５ＭＨｚは信号バンドに近く、そのため５ＭＨｚＡＣＬＲ仕様は満たすのがいくぶん難しい。伝送鎖（チェーン）上のブロックは全てＡＣＬＲ仕様を満たすのに影響を及ぼすので、システム仕様全体を満たすためにはそれぞれの影響が仕様を十分に下回っていなければならない。

５ＭＨｚのＡＣＬＲ仕様は、ディジタル−アナログ変換器内で必要なビット数を取り決めている。ＷＣＤＭＡ用途ではこの数が通常９または１０ビットである。その他の仕様、すなわちＥＶＲおよび１０ＭＨｚＡＣＬＲは通常６ビットで満たされる。

本発明は、信号を効果的に打ち切って、信号処理回路で６ビット・ディジタル−アナログ変換器（コンバータ）を使用でき、ＥＶＭならびに５ＭＨｚおよび１０ＭＨｚのＡＣＬＲ仕様が満たされるようにするバンドパス・デルタ・シグマ・トランケータ（打切り器）である。

このバンドパス・デルタ・シグマ・トランケータ（bandpass deltasigma truncator）は、複数のデータ・ビットおよび第１の数の符号ビットをそれぞれが有する一連の第１のマルチ・ビット・ディジタル信号を受け取る入力手段を含む。このバンドパス・デルタ・シグマ・トランケータにはさらに、それぞれの第１のマルチ・ビット・ディジタル信号を、第１のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットおよび第２の数の符号ビットを有する第２のマルチ・ビット・ディジタル信号に符号拡張する符号拡張（signextending）手段が含まれる。本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータはさらに、それぞれが第２のマルチ・ビット・ディジタル信号の１つに個別に関連づけられており、関連づけられた第２のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットをそれぞれが有する一連の第３のマルチ・ビット・ディジタル信号から、第３のマルチ・ビット・ディジタル信号の選択された数の最上位データ・ビットをそれぞれが有する一連の第４のマルチ・ビット・ディジタル信号、および第３のマルチ・ビット・ディジタル信号の残りの数の最下位データ・ビットをそれぞれが有する一連の第５のマルチ・ビット・ディジタル信号とを供給する出力手段を含む。このバンドパス・デルタ・シグマ・トランケータにはさらに、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの第５のマルチ・ビット・ディジタル信号を遅延させ、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけそれぞれの第５のマルチ・ビット・ディジタル信号を遅延させ、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させたこれらの第５のマルチ・ビット・ディジタル信号を反転させる手段が含まれる。連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させたそれぞれの第５のマルチ・ビット・ディジタル信号に、選択された周波数と第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じて、この乗数と第５のマルチ・ビット・ディジタル信号の中のデータ・ビットの数との積である複数のデータ・ビットを有する一連の第６のマルチ・ビット・ディジタル信号を生成する。本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータはさらに、それぞれの第２のマルチ・ビット・ディジタル信号に、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させ、かつ反転させた第５のマルチ・ビット・ディジタル信号および第６のマルチ・ビット・ディジタル信号を加算して、一連の第３のマルチ・ビット・ディジタル信号を生成する加算手段を含む。

マルチ・ビット・ディジタル信号を打ち切る本発明に基づく方法は、複数のデータ・ビットおよび第１の数の符号ビットをそれぞれが有する一連の第１のマルチ・ビット・ディジタル信号を提供するステップと、それぞれの第１のマルチ・ビット・ディジタル信号を、第１のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットおよび第２の数の符号ビットを有する第２のマルチ・ビット・ディジタル信号に符号拡張するステップとを含む。本方法はさらに、それぞれが第２のマルチ・ビット・ディジタル信号の１つに個別に関連づけられており、関連づけられた第２のマルチ・ビット・ディジタル信号の中のデータ・ビットと同じ数のデータ・ビットをそれぞれが有する一連の第３のマルチ・ビット・ディジタル信号を生成するために、それぞれの第２のマルチ・ビット・ディジタル信号に、第３のマルチ・ビット・ディジタル信号の選択された数の最下位ビットから生成され、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させ、かつ反転させたマルチ・ビット・ディジタル信号と、第３のマルチ・ビット・ディジタル信号の前記選択された数の最下位ビットから生成され、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させ、選択された周波数と第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じたマルチ・ビット・ディジタル信号とを加算するステップを含む。第３のマルチ・ビット・ディジタル信号の選択された数の最上位データ・ビットをそれぞれが有する一連の第４のディジタル信号を、第３のマルチ・ビット・ディジタル信号から生成する。

図１を参照すると、本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータは、複数のデータ・ビットおよび第１の数の符号ビットをそれぞれが有する一連の第１のマルチ・ビット・ディジタル信号を受け取る入力手段を含む。該手段は入力端子２０によって表されており、これは例えば、一連の第１のマルチ・ビット・ディジタル信号の供給元のベースバンド・プロセッサ（図示せず）に接続されている。

本発明のバンドパス・デルタ・シグマ・トランケータはさらに、それぞれの第１のマルチ・ビット・ディジタル信号を、第１のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットおよび第２の数の符号ビットを有する第２のマルチ・ビット・ディジタル信号に符号拡張する符号拡張手段（sign extending means）を含む。該手段は従来の構造および動作の符号拡張器（sign extender）２２とすることができる。後に明らかになるとおり、この符号拡張機能は、第１のマルチ・ビット・ディジタル信号が本発明に従って変更されているときにオーバーフロー（overflow）またはアンダーフロー（underflow）を検出するのに役立つ。

図１のバンドパス・デルタ・シグマ・トランケータはさらに、それぞれが第２のマルチ・ビット・ディジタル信号の１つに個別に関連づけられており、関連づけられた第２のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットをそれぞれが有する一連の第３のマルチ・ビット・ディジタル信号から、第３のマルチ・ビット・ディジタル信号の選択された数の最上位データ・ビットをそれぞれが有する一連の第４のマルチ・ビット・ディジタル信号、および第３のマルチ・ビット・ディジタル信号の残りの数の最下位データ・ビットをそれぞれが有する一連の第５のマルチ・ビット・ディジタル信号とを供給する出力手段を含む。該出力手段は出力端子２４によって表されており、これは例えば、第４のマルチ・ビット・ディジタル信号を供給する先のディジタル−アナログ変換器（図示せず）に接続されている。一連の第３のマルチ・ビット・ディジタル信号が生成される方法は以下で説明される。

図１のバンドパス・デルタ・シグマ・トランケータにはさらに、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの第５のマルチ・ビット・ディジタル信号を遅延させ、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけそれぞれの第５のマルチ・ビット・ディジタル信号を遅延させ、かつ連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させたこれらの第５のマルチ・ビット・ディジタル信号を反転させる手段が含まれる。説明中の本発明のこの実施形態では該手段が、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの第５のマルチ・ビット・ディジタル信号を遅延させるディジタル遅延回路２６、およびディジタル遅延回路２６によって遅延させたそれぞれの第５のマルチ・ビット・ディジタル信号を、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけさらに遅延させ、これらのさらに遅延させた第５のマルチ・ビット・ディジタル信号を反転させるディジタル遅延／反転回路２８を含む。ディジタル遅延回路２６およびディジタル遅延／反転回路２８は従来の構造および動作の回路とすることができる。

図１のバンドパス・デルタ・シグマ・トランケータはさらに、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させたそれぞれの第５のマルチ・ビット・ディジタル信号に、選択された周波数と第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じ、この乗数と第５のマルチ・ビット・ディジタル信号の中のデータ・ビットの数との積である数のデータ・ビットを有する一連の第６のマルチ・ビット・ディジタル信号を生成する手段を含む。具体的には、遅延回路２６によって遅延させたそれぞれの第５のマルチ・ビット・ディジタル信号が、従来の構造および動作の乗算器３０によって乗算される。

本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータはさらに、符号拡張器２２によって伝達されたそれぞれの第２のマルチ・ビット・ディジタル信号に、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させかつ反転させた第５のマルチ・ビット・ディジタル信号および第６のマルチ・ビット・ディジタル信号を加算して、一連の第３のマルチ・ビット・ディジタル信号を生成する加算手段を含む。該加算手段は従来の構造および動作の加算回路３２とすることができる。

本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータは、加算回路３２と出力端子２４の間に、加算回路の出力値、すなわち第３のマルチ・ビット・ディジタル信号の値が第１の値よりも大きいかどうか、または第２の値よりも小さいかどうかを判定する手段を含むことが好ましい。該手段は、従来の構造および動作のオーバーフロー／アンダーフロー検出器３２とすることができる。オーバーフロー／アンダーフロー検出器３４は、デルタ・シグマ・トランケータが不安定になることを防ぐ役目を果たす。

前述したように、
（ａ）５ＭＨｚＡＣＬＲ仕様では、信号処理回路に１０ビット・ディジタル−アナログ変換器が必要であり、
（ｂ）１０ＭＨｚＡＣＬＲ仕様では、このデルタ・シグマ・トランケータの下流に置かれた低域フィルタで信号を打ち切る（切り捨てる）ことができるため、信号処理に６ビット・ディジタル−アナログ変換器を使用することができ、
（ｃ）ＥＶＭ仕様では、信号処理に６ビット・ディジタル−アナログ変換器を使用することができる。

好ましい信号処理回路ではディジタル−アナログ変換器が６ビット単位（ユニット）である。それぞれの入力の４つの最下位ビットを単純に捨てると、１０ビット・ディジタル信号は、１０ビット分解能（bit resolution）を必要とする５ＭＨｚＡＣＬＲ仕様に対して不適当な６ビット分解能となる。

本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータの選択されたＷＣＤＭＡ用途では、
（ａ）入力端子２０に供給されるそれぞれの第１のマルチ・ビット・ディジタル信号が、９つのデータ・ビットおよび１つの符号ビットを有する１０ビット・ディジタル信号であり、
（ｂ）符号拡張器２２によって生成されるそれぞれの第２のマルチ・ビット・ディジタル信号が、９つのデータ・ビットおよび２つの符号ビットを有する１１ビット・ディジタル信号であり、
（ｃ）加算回路３２によって生成されるそれぞれの第３のマルチ・ビット・ディジタル信号が、９つのデータ・ビットを有する９ビット・ディジタル信号であり、
（ｄ）バンドパス・デルタ・シグマ・トランケータから出力されるそれぞれの第４のマルチ・ビット・ディジタル信号が、６つのデータ・ビットを有する６ビット・ディジタル信号であり、
（ｅ）ディジタル遅延回路２６に伝達されるそれぞれの第５のマルチ・ビット・ディジタル信号が、３つのデータ・ビットを有する３ビット・ディジタル信号であり、
（ｆ）乗算器３０によって生成されるそれぞれの第６のマルチ・ビット・ディジタル信号が、４つのデータ・ビットを有する４ビット・ディジタル信号であり、
（ｇ）乗算器３０の乗数が１．７５であり、
（ｈ）選択される周波数が５ＭＨｚであり、
（ｉ）第１のマルチ・ビット・ディジタル信号の周波数が３０ＭＨｚである。

乗数１．７５は以下のように導き出される。５ＭＨｚでゼロ・ノイズ・シェーピング（zeronoise shaping：雑音整形なし）および６０ＭＨｚのサンプリング周波数については下式のようになる。

２ｃｏｓ３０°＝√３＝１．７３
１．７３はおよそ１．７５である。

乗算器に伝達された３ビット・ディジタル信号に１．７５を乗じる乗算器３０による乗算は、３ビット・ディジタル信号を８倍し、３ビット・ディジタル信号を減算し、結果を４で除する（ディジタル演算におけるビット・シフト演算）ことによって達成される。

オーバーフロー／アンダーフロー検出器３４は、加算回路３２からの出力の１０番目のビットが「１」になるとオーバーフローを検出し、オーバーフロー／アンダーフロー検出器３４は、加算回路３２からの出力の１１番目のビットが「１」になるとアンダーフローを検出する。オーバーフロー条件が検出されると、加算回路３２の出力の９つのデータ・ビットは全て「１」になり、アンダーフロー条件（すなわち負値）が検出されると、加算回路３２の出力の９つのデータ・ビットは全て「０」になる。オーバーフロー条件またはアンダーフロー条件が検出されると信号の中のデータは破壊されるが、これはまれにしか起こらないので、データ伝送全体に意味のある不利な影響は生じない。

図２に、直接に６ビットに打ち切られた雑音レベル・データを示す。５ＭＨｚにおける雑音レベルは５ＭＨｚＡＣＬＲ仕様よりもはるかに高い。

図３に、本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータによって６ビットに打ち切られたデータの雑音レベルを示す。５ＭＨｚにおける雑音レベルは、ほぼ５ＭＨｚＡＣＬＲ仕様のところで最も低く、フィルタによって雑音を除去することができるそれよりもより高い周波数へ雑音レベルがシフトしている。

例示的な一実施形態を参照して本明細書に図解し記載してきたが、それでもなお本発明は、図解し記載した詳細に限定されない。この例示的な実施形態には、請求項の等価物の範囲内で、本発明から逸脱することなく、さまざまな変更を加えることができる。

本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータのブロック図である。直接６ビットに打ち切られた信号のデータの雑音レベルを示す図である。本発明に従って構築されたバンドパス・デルタ・シグマ・トランケータによって６ビットに打ち切られたデータの雑音レベルを示す図である。

Claims

（ａ）複数のデータ・ビット、および
（ｂ）第１の数の符号ビット
をそれぞれが有する一連の第１のマルチ・ビット・ディジタル信号を受け取る入力手段と、
それぞれの前記第１のマルチ・ビット・ディジタル信号を、
（ａ）前記第１のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビット、および
（ｂ）第２の数の符号ビット
を有する第２のマルチ・ビット・ディジタル信号に符号拡張する符号拡張手段と、
それぞれが前記第２のマルチ・ビット・ディジタル信号の１つに個別に関連づけられており、関連づけられた第２のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビットをそれぞれが有する一連の第３のマルチ・ビット・ディジタル信号から、
（ａ）前記第３のマルチ・ビット・ディジタル信号の選択された数の最上位データ・ビットをそれぞれが有する一連の第４のマルチ・ビット・ディジタル信号、および
（ｂ）前記第３のマルチ・ビット・ディジタル信号の残りの数の最下位データ・ビットをそれぞれが有する一連の第５のマルチ・ビット・ディジタル信号
を供給する出力手段と、
（ａ）連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの前記第５のマルチ・ビット・ディジタル信号を遅延させ、
（ｂ）連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけそれぞれの前記第５のマルチ・ビット・ディジタル信号を遅延させ、連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させた前記第５のマルチ・ビット・ディジタル信号を反転させる
手段と、
連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させたそれぞれの前記第５のマルチ・ビット・ディジタル信号に、選択された周波数と前記第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じ、前記乗数と前記第５のマルチ・ビット・ディジタル信号の中のデータ・ビットの数との積である複数のデータ・ビットを有する一連の第６のマルチ・ビット・ディジタル信号を生成する手段と、
それぞれの第２のマルチ・ビット・ディジタル信号に、
（ａ）連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させ、かつ反転させた第５のマルチ・ビット・ディジタル信号と、
（ｂ）第６のマルチ・ビット・ディジタル信号と
を加算して、前記一連の第３のマルチ・ビット・ディジタル信号を生成する加算手段と
を含むバンドパス・デルタ・シグマ・トランケータ。
（ａ）それぞれの第１のマルチ・ビット・ディジタル信号が９つのデータ・ビットおよび１つの符号ビットを有する１０ビット・ディジタル信号であり、
（ｂ）それぞれの第２のマルチ・ビット・ディジタル信号が９つのデータ・ビットおよび２つの符号ビットを有する１１ビット・ディジタル信号であり、
（ｃ）それぞれの第３のマルチ・ビット・ディジタル信号が９つのデータ・ビットを有する９ビット・ディジタル信号であり、
（ｄ）それぞれの第４のマルチ・ビット・ディジタル信号が６つのデータ・ビットを有する６ビット・ディジタル信号であり、
（ｅ）それぞれの第５のマルチ・ビット・ディジタル信号が３つのデータ・ビットを有する３ビット・ディジタル信号であり、
（ｆ）それぞれの第６のマルチ・ビット・ディジタル信号が４つのデータ・ビットを有する４ビット・ディジタル信号であり、
（ｇ）前記乗数が１．７５であり、
（ｈ）前記選択された周波数が５ＭＨｚであり、
（ｉ）前記第１のマルチ・ビット・ディジタル信号の前記周波数が３０ＭＨｚである、
請求項１に記載のバンドパス・デルタ・シグマ・トランケータ。
第３のマルチ・ビット・ディジタル信号の値が、
（ａ）第１の値よりも大きいことと、
（ｂ）第２の値よりも小さいこと
のうちの一方であるかどうかを判定する手段を、前記加算手段と前記出力手段の間にさらに含む、請求項１に記載のバンドパス・デルタ・シグマ・トランケータ。
第３のマルチ・ビット・ディジタル信号の値が、
（ａ）第１の値よりも大きいことと、
（ｂ）第２の値よりも小さいこと
のうちの一方であるかどうかを判定する手段を、前記加算手段と前記出力手段の間にさらに含む、請求項２に記載のバンドパス・デルタ・シグマ・トランケータ。
前記第５のマルチ・ビット・ディジタル信号を遅延させかつ反転させる前記手段が、
（ａ）連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの前記第５のマルチ・ビット・ディジタル信号を遅延させるディジタル遅延回路と、
（ｂ）
（１）前記ディジタル遅延回路によって遅延させたそれぞれの前記第５のマルチ・ビット・ディジタル信号を、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけさらに遅延させ、
（２）前記さらに遅延させた第５のマルチ・ビット・ディジタル信号を反転させる
ディジタル遅延／反転回路と
を含む、請求項２に記載のバンドパス・デルタ・シグマ・トランケータ。
前記第５のマルチ・ビット・ディジタル信号を遅延させかつ反転させる前記手段が、
（ａ）連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけそれぞれの前記第５のマルチ・ビット・ディジタル信号を遅延させるディジタル遅延回路と、
（ｂ）
（１）前記ディジタル遅延回路によって遅延させたそれぞれの前記第５のマルチ・ビット・ディジタル信号を、連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけさらに遅延させ、
（２）前記さらに遅延させた第５のマルチ・ビット・ディジタル信号を反転させる
ディジタル遅延／反転回路と
を含む、請求項４に記載のバンドパス・デルタ・シグマ・トランケータ。
マルチ・ビット・ディジタル信号を打ち切る方法であって、
（ａ）複数のデータ・ビット、および
（ｂ）第１の数の符号ビット
をそれぞれが有する一連の第１のマルチ・ビット・ディジタル信号を提供するステップと、
それぞれの前記第１のマルチ・ビット・ディジタル信号を、
（ａ）前記第１のマルチ・ビット・ディジタル信号の中のデータ・ビットの数と同じ数のデータ・ビット、および
（ｂ）第２の数の符号ビット
を有する第２のマルチ・ビット・ディジタル信号に符号拡張するステップと、
それぞれが前記第２のマルチ・ビット・ディジタル信号の１つに個別に関連づけられており、関連づけられた第２のマルチ・ビット・ディジタル信号の中のデータ・ビットと同じ数のデータ・ビットをそれぞれが有する一連の第３のマルチ・ビット・ディジタル信号を生成するために、それぞれの第２のマルチ・ビット・ディジタル信号に、
（ａ）
（１）前記第３のマルチ・ビット・ディジタル信号の選択された数の最下位ビットから生成され、
（２）連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させ、かつ反転させた
マルチ・ビット・ディジタル信号、および
（ｂ）
（１）前記第３のマルチ・ビット・ディジタル信号の前記選択された数の最下位ビットから生成され、
（２）連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させ、選択された周波数と前記第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じた
マルチ・ビット・ディジタル信号
を加算するステップと、
前記第３のマルチ・ビット・ディジタル信号から、前記第３のマルチ・ビット・ディジタル信号の選択された数の最上位データ・ビットをそれぞれが有する一連の第４のディジタル信号を生成するステップと
を含む方法。
（ａ）それぞれの第１のマルチ・ビット・ディジタル信号が９つのデータ・ビットおよび１つの符号ビットを有する１０ビット・ディジタル信号であり、
（ｂ）それぞれの第２のマルチ・ビット・ディジタル信号が９つのデータ・ビットおよび２つの符号ビットを有する１１ビット・ディジタル信号であり、
（ｃ）それぞれの第３のマルチ・ビット・ディジタル信号が９つのデータ・ビットを有する９ビット・ディジタル信号であり、
（ｄ）それぞれの第４のマルチ・ビット・ディジタル信号が６つのデータ・ビットを有する６ビット・ディジタル信号であり、
（ｅ）連続する第１のマルチ・ビット・ディジタル信号間の時間の２倍に等しい時間だけ遅延させ、かつ反転させたそれぞれのマルチ・ビット・ディジタル信号が、３つのデータ・ビットを有する３ビット・ディジタル信号であり、
（ｆ）連続する第１のマルチ・ビット・ディジタル信号間の時間に等しい時間だけ遅延させ、選択された周波数と前記第１のマルチ・ビット・ディジタル信号の周波数の比に関係した乗数を乗じたそれぞれのマルチ・ビット・ディジタル信号が、４つのデータ・ビットを有する４ビット・ディジタル信号であり、
（ｇ）前記乗数が１．７５であり、
（ｈ）前記選択された周波数が５ＭＨｚであり、
（ｉ）前記第１のマルチ・ビット・ディジタル信号の前記周波数が３０ＭＨｚである、
マルチ・ビット・ディジタル信号を打ち切る請求項７に記載の方法。
第３のマルチ・ビット・ディジタル信号の値が、
（ａ）第１の値よりも大きいことと、
（ｂ）第２の値よりも小さいこと
のうちの一方であるかどうかを判定するステップをさらに含む、マルチ・ビット・ディジタル信号を打ち切る請求項７に記載の方法。
第３のマルチ・ビット・ディジタル信号の値が、
（ａ）第１の値よりも大きいことと、
（ｂ）第２の値よりも小さいこと
のうちの一方であるかどうかを判定するステップをさらに含む、マルチ・ビット・ディジタル信号を打ち切る請求項８に記載の方法。