JP4768187B2 - N分数周波数シンセサイザ用デルタ−シグマ変調器 - Google Patents
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Description
(発明の属する技術分野)
本発明は、N分数周波数シンセサイザ(fraction-N frequency synthesizer)に関し、より詳しくは、このような周波数シンセサイザに使用されるデルタ−シグマ変調器に関する。
【0002】
(発明の背景)
N分数周波数シンセサイザは、これらの一般的なカウンタパートである整数Nシンセサイザ(integer N synthesizer)に比べて多くの長所を有している。これらの長所として、数ある中で、高周波数分解能、高速チャネルスイッチング、低インバンド位相ノイズ、外部VCOでの位相ノイズ条件が厳格でないこと、および直接デジタル変調が可能なこと等がある。
【0003】
基準周波数の非整数倍を達成する1つの方法として、ディバイダの分割比を種々の整数間で切り換えて、位相周波数検出器により見出された「平均」ディバイダ出力サイクルがVCO時間の非整数倍となるようにする方法がある。しかしながら、簡単なビットストリーム発生器を用いた場合には、スイッチング作用の結果として、ディバイダ出力の立上りエッジのディザリングにより、許容できないほど高い位相ノイズおよび側波帯がループ帯域幅内に引き起こされる。このため、低周波ノイズを高周波数にシフトできる高次デルタ−シグマ変調器が必要になる。シフトされた低周波ノイズは、次に、ループの低域通過応答によりフィルタされる。
【0004】
残念なことに、このような高分解能デルタ−シグマ変調器は、大きなチップ面積および電力を消費する。このため、集積回路のコスト増大をもたらしかつ携帯機器の電池サイズを増大させるか電池寿命を短縮する。
【0005】
大雑把にいえば、デジタルデルタ−シグマ変調器のハードウェアの量は、デルタ−シグマ変調器の分解能の次数にほぼ比例する。高次変調器は、ベースバンド量子化ノイズを低減させる良いノイズシェーピングが得られるので好ましいものである。送信器および受信器の位相ノイズ条件に適合させるため、小さい量子化ノイズがしばしば必要になる。高分解能はシンセサイザ出力に非常に低いステップサイズを可能にするので、高分解能も望ましいものである。この低いステップサイズは、製造時または野原で無線機器のトリミングを行なうのに有効である。これらの両特徴(高分解能および高次数)は、デジタルハードウェアの大型化という犠牲を払って得られるものである。
【0006】
この問題を更に説明すると、パスカルの三角形(Pascals Triangle configuration)を実施するために、MASH 1−1−1−1形式の10ビット4次デルタ−シグマ変調器は、少量の論理と一緒に4つの10ビット累算器を必要とする。Wellsの米国特許第4,609,881号には、このような累算器が開示されている。かくして、40個の単ビット累算器(SBA)に匹敵するものとして、4つの10ビット累算器を作ろうとするならば、Wellsの設計では上記三角形に求められる論理と共に40個のSBAが必要になる。
【0007】
他のデルタ−シグマ変調器構成(例えば、Gaskelの米国特許第5,079,521号に開示されたもの)として、オーバヘッドをもつものもある。例えば、カスケード型第2段すなわち高次段からなるデルタ−シグマ変調器構成は、複雑さおよびサイズの点でパスカルの三角形再結合回路網と同様な再結合回路網を有している。
【0008】
オーバヘッドの他の原因は、2以上の次数のデルタ−シグマ変調器に生じる。ここで、各累算器のビット数は、必要分解能より大きくなくてはならない。一例として、Heitalaの米国特許第5,053,802号の図10は、24ビットの2次デルタ−シグマ変調器用の2つの27ビット累算器を示している。かくして、3ビット加算器および6つの特別なSBAのオーバヘッド(1つの累算器につき3つの特別SBA)が必要になる。
【0009】
シンセサイジング可能な広い周波数範囲に適合させることを望む場合には、このオーバヘッドをより高くすることもできる。この一例が、Heitalaの上記米国特許の図10に関連して示されている。必要オーバヘッドの量は、デルタ−シグマ変調器への入力に基いて定められる。入力が24ビットバスに収容できる最大値に近い場合には、フィードバック論理のビット数または累算器のビット数は、入力が入力範囲の中間の値に近いときに必要とされる最小値より大きくしなければならない。
【0010】
小型化されたデジタルハードウェアを必要とした場合には、任意の所与のデルタ−シグマ変調器構成の分解能または次数を小さくしなければならなかった。
【0011】
従って、オーバヘッドハードウェアの減少および単ビット累算器の数に関する伝統的な拘束からの解放を可能にするデルタ−シグマ変調器が要望されている。このような変調器は、占有チップ面積および電力消費が小さく、従って電池寿命を長くしまたは小型電池を使用できる。
【0012】
(発明の概要)
本発明は、デッドゾーンを備えた少なくとも1つの量子化器を使用する方法およびデルタ−シグマ変調器により従来技術の欠点を解消する。デッドゾーン量子化器は、その入力がデッドゾーン範囲内にあるときはゼロを出力する。また、デッドゾーン量子化器は、その入力がデッドゾーン範囲より上にあるときは所定値を出力する。また、デッドゾーン範囲より下にあるときは、量子化器は他の所定値を出力する。理想的には、量子化器のデッドゾーン閾値は、入力の上限閾値が下限閾値の正値となるように補完する。
【0013】
また、累算器ビットを節約するため、デルタ−シグマ変調器は、異なる段で所定数の最上位ビットを選択する。
【0014】
一実施形態において、本発明は、入力を受けるべく接続され、かつ入力を量子化した中間出力および量子化ノイズ信号である剰余出力を生成するプライマリ第1次デルタ−シグマ変調器と、剰余出力を受けるべく接続され、かつ剰余出力を量子化した第2出力を発生するセカンダリデルタ−シグマ変調器と、中間出力および第2出力を受けるべく接続され、かつ最終出力を発生する再結合器とを有し、前記セカンダリデルタ−シグマ変調器は、少なくとも2の次数を有する多段デルタ−シグマ変調器を提供する。
【0015】
他の実施形態において、本発明は、多数の段および少なくとも1つの量子化器を有するデルタ−シグマ変調器の構成部品(components)を低減させる方法であって、量子化器の出力として、入力信号の所定数の最上位ビットを選択することにより入力信号を量子化することを含む方法を提供する。
【0016】
更に別の実施形態において、本発明は、第1累算器と、第2累算器と、前記第1累算器および前記第2累算器間に接続された打切り(truncation)段とを有し、前記打切り段は、前記第1累算器のデジタル出力を受け、前記打切り段は、デジタル打切り出力を前記第2累算器に送信し、前記打切り段は、前記第1累算器のデジタル出力を打切って、前記打切り出力を生成し、そして、前記第1累算器のデジタル出力は、前記打切り出力より大きいディジット(digits)を有するデルタ−シグマ変調器を提供する。
【0017】
本発明の他の実施形態は、量子化器と、前記量子化器により導入される量子化誤差がデジタル数で表されるように前記量子化誤差の量を計算する計算手段と、前記量子化誤差を表すデジタル数を打切る打切り手段と、を有し、前記量子化器は、前記計算手段に接続され、前記打切り手段は、前記計算手段に接続されているデルタ−シグマ変調器を提供する。
【0018】
(発明を実施するための最良の形態)
添付図面に関連して述べる以下の記載を読むことにより、本発明のより良い理解が得られるであろう。
【0019】
図1には、デルタ−シグマ変調器10が示されている。変調器10への入力20は、N分数乗算器(fractional-N multiplier)の分数部分(fractional part)である。この入力20は、1次デルタ−シグマ変調器30に供給される。この1次プライマリ変調器30の出力40は、入力20の量子化バージョンである。また、このプライマリ変調器30により剰余信号50が作られる。
【0020】
プライマリ変調器出力40は、再結合器60に供給される。プライマリ変調器30により導入された誤差に相当する剰余信号50は、第2デルタ−シグマ変調器70に供給される。この2次変調器すなわちセカンダリ変調器70は、少なくとも1つの2次デルタ−シグマ変調器であるのが好ましい。
【0021】
セカンダリ変調器70は、より高い次数のノイズシェ−ピングにより剰余信号50を量子化する。セカンダリ変調器70のこの出力80は、次に再結合器60に送られる。再結合器60は、プライマリ変調器30により導入された剰余誤差が、その量子化された近似値、セカンダリ変調器出力80により相殺されるように、セカンダリ変調器70の出力80とプライマリ変調器出力40とを結合する。このセカンダリ変調器出力80は、セカンダリ変調器70の高い次数(少なくとも2次)のために、低いベースバンドの量子化ノイズを持つ。かくして、再結合器60は最終出力90を出力し、この最終出力90は、量子化により導入された最小ノイズを伴う、入力20の量子化である。
【0022】
図2には、好ましいプライマリ第1次デルタ−シグマ変調器30が示されている。この変調器30は、加算器100で入力20を受ける。加算器100は、この入力20を有効な剰余信号50に加算する。加算器100の出力は、遅延ユニット110により受けられる。
【0023】
遅延ユニット110の出力115は、量子化器120および第2加算器130により受けられる。量子化器120は、デッドゾーン量子化器である。すなわち、量子化器120の入力の或る値に対して、量子化器120はゼロを出力する。入力のこのデッドゾーン範囲内では、量子化器120はゼロ出力を持つ。量子化器120への入力がデッドゾーン範囲より上であると、量子化器は1を出力する。入力がデッドゾーン範囲より下であると、量子化器は−1を出力する。
【0024】
量子化器120の出力40は、プライマリ変調器出力40である。この出力40は、利得段140にも供給される。この利得段140の出力150は、第2加算器130により遅延ユニット出力115から減じられる。
【0025】
遅延ユニット110は、レジスタとして機能できるDフリップフロップにより実行される。量子化器120がそのデッドゾーン内にあるとき、すなわち出力40がゼロであるときは、剰余信号50は、遅延ユニット110により形成される有効レジスタのコンテンツに等しい。量子化器120が−1の出力を有する場合には、剰余信号50は、遅延ユニット出力115(Dフリップフロップにより形成されるレジスタのコンテンツが有効である)と、利得出力150との合計である。図面において、利得出力が219で、量子化器出力40が1であるときは、遅延ユニット出力115から219が減じられる。量子化器出力40が−1であるときは、遅延ユニット出力115に219が加えられる。
【0026】
この用例では、加算器100は22ビット加算器である。しかしながら、遅延ユニット110(この場合もレジスタが有効である)のコンテンツへの219の加算および減算は3つの最上位ビット(MSB)に影響を与えるに過ぎないので、下位の14ビット(14LSB)は影響を受けない。従って、下位の14ビットを第2加算器130に通す必要はなく、直接剰余信号50に進む。
【0027】
ここで、第2加算器130および利得段140の機能を開示したが、これらの実行は、当業者にとって簡単に理解されよう。
【0028】
図3には、第3次デルタ−シグマ変調器が示されている。この変調器は、図1に示したセカンダリ変調器70として使用できる。しかしながら、セカンダリ変調器70に、第2次デルタ−シグマ変調器すなわち高次のデルタ−シグマ変調器を使用できることに留意すべきである。
【0029】
図3に示す第3次変調器は、セカンダリ第2次デルタ−シグマ変調器160と、セカンダリ第1次デルタ−シグマ変調器170とからなる。これらの両変調器160、170は、図1に示しかつ上述したデッドゾーン量子化器120と同様のデッドゾーン量子化器を使用している。
【0030】
セカンダリ第2次変調器160は、剰余信号50を受けて、剰余信号50から、第1加算器200を介して第1利得段190の出力180を減じる。この加算器200の出力210は、第1累算器220により受けられる。第1累算器220の出力は、第1打切り段240に供給される。この第1打切り段240は、第1累算器220の出力230から最上位ビット(複数:MSBs)を選択する。かくして、第1累算器220は、22ビット剰余信号50を収容するのに22ビットを必要としているが、第2累算器250は、第1打切り段240が存在するために12ビットを必要とするに過ぎない。累算器220からの10個のLSBはこれ以上処理されない。ビットのこのような打切りによるノイズは無視できることが試験により証明されている。
【0031】
第2累算器250の出力260は、次に、量子化器270に供給される。この量子化器270は機能の点で前述の量子化器120と同じである。
【0032】
図3から理解されようが、量子化器270の出力280は、フィルタ290および第2利得段300に供給される。フィルタ段290の出力310は、第1利得段190により受けられる。第2利得段300の出力は、第2加算器320により受けられる。第2加算器320はまた、第2累算器250の出力260を受ける。
【0033】
かくして、量子化器270が0の出力をもつとき(そのデッドゾーン内にあるとき)、剰余信号50は直接第1累算器220に導かれる。また、第2加算器320の出力330は、第2累算器250のコンテンツである。一方、量子化器270が−1の出力をもつときは、第2加算器320により219の利得が加算されて出力330を作る。また、この場合に、以前の量子化器出力が1であったときは、3×219の利得も剰余信号50に加算され、第1累算器220により受けられる。
【0034】
第3の場合には、量子化器出力280が1で、以前の量子化器出力が−1であったときは、3×219が加算器200により剰余値50から減じられ、かつ加算器320により第2累算器250の値から減じられる。
【0035】
しかしながら、加算器320の出力330を受けるための第2打切り段340が配置されている。打切り段340は、出力330の6つのMSBを選択する。出力330は、12ビットをもつ累算器250のコンテンツと利得段300(3つのMSBのみに影響を与える)との合計/差であるので、出力330は12ビットになる。打切り段340は、打切り出力350のための6ビットを残して、出力330の6つのLSBを打切る。この打切り出力350は、次に、セカンダリ第1次デルタ−シグマ変調器170に供給される。
【0036】
出力330が量子化器270により導入される量子化を表すという点で、出力330は剰余信号50に似ていることに留意されたい。
【0037】
このことから、セカンダリ変調器170に必要とされる最大幅の累算器または加算器は6ビット幅である。
【0038】
セカンダリ変調器160の量子化器270と、変調器120の量子化器360との相互作用により、累算器出力260が変調器170の累算器370に到達する前であっても、累算器出力260が低減される。
【0039】
量子化器270が1を出力しかつ量子化器360も1を出力するときは、累算器出力260が累算器370に到達する前であっても、2×219の合計が累算器出力260から減じられる。これは、加算器380および利得段390が設けられていることによる。利得段390は、量子化器360から出力400を受け、かつ出力400に基いて、加算器380により出力350から219が加算または減算される。しかしながら、加算器320および利得段300が設けられているため、剰余219は、累算器出力260から加算または減算できる。かくして、両量子化器270、360の出力が1であるときは、累算器出力260が打切り出力350に方向転換するときに、累算器出力260から2×219が減じられる。
【0040】
セカンダリ変調器170において、加算器380の出力410は累算器370により受けられる。この累算器370の出力420は、前述の量子化器と同様な量子化器360により受けられる。この量子化器360の出力400は、フィルタ430、440により連続的に受けられる。
【0041】
これらのフィルタの出力は、加算器460により量子化器出力280に加えられる信号450である。この加算器460はセカンダリ出力80を発生する。
【0042】
変調器10の最後の構成部品は再結合器60である。図4には、再結合器60の2−変換図が示されている。再結合器60はプライマリ変調器出力40およびセカンダリ出力80を受ける。フィルタ470は、セカンダリ出力80が到達するまで変調器出力40を遅延させる。フィルタ480は、加算器490により関連する変調器出力40からセカンダリ出力80を減じることができる。加算器440の出力は、最終出力90である。
【0043】
上記本発明を理解できる者であれば、ここに開示した原理を用いて他の設計が可能であろう。本願の特許請求の範囲に含まれるこのような全ての設計は、本発明の一部を構成するものと考えられる。
【図面の簡単な説明】
【図1】 本発明による変調器のブロック図である。
【図2】 本発明による第1次デルタ−シグマ変調器のブロック図のz−変換図である。
【図3】 本発明による第3次デルタ−シグマ変調器のz−変換図である。
【図4】 本発明による再結合器のz−変換図である。
Claims (7)
- 多段デルタ−シグマ変調器であって、
入力を受けるべく接続され、かつ入力を量子化した中間出力および量子化ノイズ信号である第1剰余出力を生成するプライマリデルタ−シグマ変調器と、
前記第1剰余出力を受けるべく接続され、かつ前記第1剰余出力を量子化した第2出力を発生するセカンダリデルタ−シグマ変調器と、
前記中間出力および前記第2出力を受けるべく接続され、かつ最終出力を発生する再結合器と
を備え、
前記セカンダリデルタ−シグマ変調器は、
第1量子化器と、打切り段(truncation stage)と、を有し、前記第1剰余出力を受けるべく接続され、かつ第2剰余出力を生成する第1セカンダリデルタ−シグマ変調器と、
第2量子化器を有し、前記第2剰余出力を受けるべく接続される第2セカンダリデルタ−シグマ変調器と
を含み、
前記打切り段は、
前記第1セカンダリデルタ−シグマ変調器内の信号において、最下位から予め定められた数のビットを打ち切ることを特徴とする多段デルタ−シグマ変調器。 - 請求項1に記載の多段デルタ−シグマ変調器であって、
前記プライマリデルタ−シグマ変調器は、
第1加算器と、
第2加算器と、
遅延ユニットと、
デッドゾーンを備えかつ前記中間出力を発生する量子化器と、
利得段と
を有し、
前記第1加算器は、前記多段デルタ−シグマ変調器への入力および前記第2加算器の出力を受け、かつ、これらを加算するように接続され、
前記遅延ユニットは、前記第1加算器と前記量子化器との間に接続され、
前記利得段は、前記量子化器からの前記中間出力を受けるように接続され、
前記第2加算器は、前記遅延ユニットの出力および前記利得段の出力を受け、かつ、前記遅延ユニットの出力から前記利得段の出力を減算するように接続され、
前記第1剰余出力は、前記第2加算器の出力であり、
前記デッドゾーンは、前記量子化器への入力が予め定められた2つの値の間にあるときに、前記量子化器出力がゼロとなる入力範囲であることを特徴とする多段デルタ−シグマ変調器。 - 請求項1に記載の多段デルタ−シグマ変調器であって、
前記第1量子化器および第2量子化器は、デッドゾーンを備え、
前記デッドゾーンは、前記量子化器への入力が予め定められた2つの値の間にあるときに、前記量子化器出力がゼロとなる入力範囲であることを特徴とする多段デルタ−シグマ変調器。 - 請求項3に記載の多段デルタ−シグマ変調器であって、
前記第1セカンダリデルタ−シグマ変調器は、
前記第1剰余出力を受ける第1加算器と、
第1累算器と、
第2累算器と、
第2加算器と、
第1利得段と、
第2利得段と、
第1打切り(truncation stage)段と、
第2打切り段と、
第1フィルタブロックと、
デッドゾーンを備えた第1量子化器と
を有し、
前記第1加算器は、前記第1剰余出力から前記第1利得段の出力を減算し、
前記第1累算器は、前記第1加算器の出力を受け、
前記第1打切り段は、前記第1累算器の出力を受け、
前記第2累算器は、前記第1打切り段の出力を受け、
前記第1量子化器は、前記第2累算器の出力を受け、
前記第1量子化器の出力は、前記第1フィルタブロックおよび前記第2利得段により受けられ、
前記第1フィルタブロックの出力は、前記第1利得段により受けられ、
前記第2加算器は、前記第2累算器の出力から前記第2利得段の出力を減算し、
前記第2打切り段は、前記第2加算器の出力を受け、かつ、前記第2剰余出力を生成することを特徴とする多段デルタ−シグマ変調器。 - 請求項4に記載の多段デルタ−シグマ変調器であって、
前記第2セカンダリデルタ−シグマ変調器は、
第3加算器と、
第3累算器と、
デッドゾーンを備えた第2量子化器と、
第3利得段と、
第2フィルタブロックと、
第3フィルタブロックと
を有し、
前記第3加算器は、前記第2剰余出力から前記第3利得段の出力を減算し、
前記第3累算器は、前記第3加算器の出力を受け、
前記第2量子化器は、前記第3累算器の出力を受け、
前記第3利得段は、前記第2量子化器の出力を受け、
前記第2フィルタブロックは、前記第2量子化器の出力を受け、
前記第3フィルタブロックは、前記第2フィルタブロックの出力を受けることを特徴とする多段デルタ−シグマ変調器。 - 請求項5に記載の多段デルタ−シグマ変調器であって、
前記セカンダリデルタ−シグマ変調器は、
前記第1量子化器の出力および前記第3フィルタブロックの出力を受けかつこれらを加算して、前記第2出力を生成する第4加算器をさらに有することを特徴とする多段デルタ−シグマ変調器。 - 請求項1に記載の多段デルタ−シグマ変調器であって、
前記打切り段は、
前記第2セカンダリデルタ−シグマ変調器へ送信される第2剰余出力において、最上位から予め定められた数のビットを選択することを特徴とする多段デルタ−シグマ変調器。
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