JP4144183B2 - 電気光学装置、その製造方法及び投射型表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法、並びにそのような電気光学装置を備えた電子機器の技術分野に属し、特に基板上の画像表示領域に画素スイッチング用の薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）等のトランジスタと蓄積容量とを備えた形式であって、且つ基板上の周辺領域に駆動回路等の周辺回路を備えた形式の電気光学装置及びその製造方法、並びにそのような電気光学装置を備えた電子機器の技術分野に属する。
【０００２】
【背景技術】
ＴＦＴアクティブマトリクス駆動方式の液晶装置等の電気光学装置では、画像表示領域に平面配列された多数の画素電極に対して夫々ＴＦＴが作り込まれ、各ＴＦＴに走査線及びデータ線が接続されるのが一般的である。そして動作時には、ＴＦＴのゲート電極に走査線を介して走査信号が供給されると、ＴＦＴはオン状態とされ、半導体層のソース領域にデータ線を介して供給される画像信号が当該ＴＦＴのソース−ドレイン間を介して画素電極に供給される。このような画像信号の供給は、各ＴＦＴを介して画素電極毎に極めて短時間しか行われないので、ＴＦＴを介して供給される画像信号の電圧を、このオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には（液晶容量等と並列に）蓄積容量が付加されるのが一般的である。即ち、画像表示領域における積層構造中には、各画素に対してＴＦＴ及び蓄積容量が作り込まれるのが一般的である。
【０００３】
他方、この種の電気光学装置では、データ線を駆動するデータ線駆動回路、走査線を駆動する走査線駆動回路、画像信号線上の画像信号をサンプリングするサンプリング回路等の周辺回路が基板に対して外付けされた所謂外付け型のものの他、このような周辺回路が基板上の周辺領域における積層構造中に作り込まれた所謂周辺回路内蔵型或いは駆動回路内蔵型のものも一般化している。
【０００４】
【発明が解決しようとする課題】
この種の電気光学装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画素ピッチを微細化しつつ、各画素において、表示光が透過しない各画素における非開口領域に対して、表示光が透過する開口領域を広げ画素開口率化を高めることが重要となる。加えて、同一サイズの基板上に画像表示領域を如何に広げるかも重要となる。更に、装置構成や製造プロセスの単純化といった一般的要請も強い。
【０００５】
しかしながら、画像表示領域内において画素毎にＴＦＴや蓄積容量を作り込むと、これらが占める面積が増加してしまい、各画素における非開口領域の増加を招き、画素開口率を高めるのが困難になるという問題点がある。
【０００６】
更に、周辺回路の複雑高度化は、一般に周辺回路を構成する電子素子数の増加に繋がり、結果として、限られた基板上における周辺領域が広がると共に画像表示領域が狭くなってしまうという問題点がある。
【０００７】
加えて、同一基板上で、画像表示領域ではＴＦＴや蓄積容量を作り込み、周辺領域では周辺回路を作り込むのでは、基板上における導電膜数、半導体膜数、絶縁膜数等の増加と共に積層構造の複雑化を招き、同時に製造プロセスの複雑化を招いてしまうという問題点がある。
【０００８】
本発明は上述の問題点に鑑みなされたものであり、画素開口率を高めつつ、装置構成や製造プロセスの単純化を図ることができ、高品位の画像表示が可能な電気光学装置及びその製造方法、並びにそのような電気光学装置を備えた電子機器を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、基板上の画像表示領域に、マトリクス状に配置された配線と、前記配線の交差部に対応して配置される薄膜トランジスタ及び画素電極と、前記画素電極に接続されていると共に前記トランジスタに対して積層形成された蓄積容量とを備えており、
前記基板上の周辺領域に、前記トランジスタを構成する半導体膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含む第１電子素子と、該第１電子素子に対して積層形成されており且つ前記蓄積容量を構成する導電膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含む第２電子素子とを含んでなり、前記配線及び前記トランジスタを介して前記画素電極を動作させるための周辺回路を備える。
【００１０】
本発明の電気光学装置によれば、周辺領域に備えられた周辺回路による駆動制御下で、画素電極をこれに接続されたトランジスタによりスイッチング制御することにより、アクティブマトリクス駆動方式による駆動を行なえる。この際、蓄積容量により、画素電極における良好な電位保持特性が得られる。ここで特に、画像表示領域では、蓄積容量は、トランジスタに対して積層形成されており、周辺領域では、第２電子素子は、第１電子素子に対して積層形成されている。従って、立体的な配置により、画像表示領域では蓄積容量とトランジスタとを作り込むための面積が小さくて済むので、十分な蓄積容量を確保しつつ画素開口率を高めることができる。他方、周辺領域では、第１及び第２電子素子を作り込むための面積が少なくて済むので、限られた基板上領域に占める周辺領域を狭めることができると同時に、画素ピッチの微細化に対応させて周辺回路における電子素子の回路ピッチを微細化することも可能となる。しかも、第１電子素子は、画像表示領域におけるトランジスタを構成する半導体膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含み、第２電子素子は、画像表示領域における蓄積容量を構成する導電膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含むので、全体として必要となる半導体膜数、絶縁膜数及び導電膜数を抑えることができる。そして、画像表示領域と周辺領域とで、トランジスタと第１電子素子とを少なくとも部分的に同時形成すること及び蓄積容量と第２電子素子とを少なくとも部分的に同時形成することも可能となる。これらにより、基板上における積層構造及び製造プロセスの単純化を図れる。
【００１１】
以上の結果、本発明の電気光学装置によれば、画素開口率を高めつつ装置構成や製造プロセスの単純化を図ることができ、高品位の画像表示が可能となる。
【００１２】
尚、本発明におけるトランジスタは、ガラス基板、シリコン基板上に形成した薄膜トランジスタでもよい。ガラス基板の場合には、基板を透明にできるので、透過型又は反射型の電気光学装置を構築できる。他方、シリコン基板の場合には、基板が不透明であるので、反射型の電気光学装置となる。
【００１３】
或いは、本発明におけるトランジスタは、半導体基板上に作り込んでもよい。即ち、単結晶シリコン基板或いはＮ型又はＰ型の単結晶シリコン基板にＰ層又はＮ層の島や埋め込み層を設けることにより、該単結晶シリコン基板の表面付近にトランジスタを作り込んでもよい。この場合には、基板は不透明であり、反射型の電気光学装置を構築できる。
【００１４】
更に、本発明におけるトランジスタは、所謂ＳＯＩ（Silicon On Insulator）技術やＳＯＳ（Silicon On Sapphire）技術等を用いて、基板上に作ってもよい。より具体的には、サファイア基板等の絶縁性基板上にシリコン単結晶膜を成長させることにより、或いはサファイア基板等の絶縁性基板上に単結晶シリコン基板を貼り合わせアニール処理を行なった後に分離して単結晶シリコン膜を絶縁性基板上に残すことにより、当該単結晶シリコン膜からトランジスタを構築してもよい。
【００１５】
更にまた、本発明におけるトランジスタは、シリコン基板に酸素イオン注入や熱処理を行ってシリコン基板上に酸化膜を介して単結晶シリコンを形成する、所謂Silicon Implanted Oxide基板上に形成してもよい。
【００１６】
本発明の電気光学装置の一態様では、前記配線は、相交差する走査線及びデータ線を含み、前記周辺回路は、前記走査線を駆動する走査線駆動回路及び前記データ線を駆動するデータ線駆動回路を含む。
【００１７】
この態様によれば、周辺領域に備えられた走査線駆動回路及びデータ線駆動回路により走査線及びデータ線を夫々駆動しつつ、アクティブマトリクス駆動方式による駆動を行なえる。ここで、走査線駆動回路やデータ線駆動回路を構成する、例えばシフトレジスタ、ＤＡＣ（Digital to Analog Convertor）、レベルシフタ、インバータ等の第１及び第２電子素子は、立体的に配置されているので、特に画素ピッチの微細化に対応させて第１及び第２電子素子の回路ピッチを微細化することも可能となる。
【００１８】
本発明の電気光学装置の他の態様では、前記配線は、相交差する走査線及びデータ線を含み、前記周辺回路は、画像信号線上の画像信号をサンプリングして前記データ線に供給するサンプリング回路を含む。
【００１９】
この態様によれば、周辺領域に備えられたサンプリング回路により画像信号をサンプリングしつつ、アクティブマトリクス駆動方式による駆動を行なえる。ここで、サンプリング回路を構成する、例えばＴＦＴ等の第１及び第２電子素子は、立体的に配置されているので、特に画素ピッチの微細化に対応させてサンプリング回路の回路ピッチを微細化することも可能となる。
【００２０】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子の少なくとも一方は、トランジスタからなる。
【００２１】
この態様によれば、トランジスタからなる第１電子素子や第２電子素子は、画像表示領域におけるトランジスタや蓄積容量と同一又は類似の積層構造を有するので、基板上の積層構造及び製造プロセスの単純化を図れる。
【００２２】
尚、第１電子素子及び第２電子素子の少なくとも一方を構成するトランジスタは、画素部におけるトランジスタの場合と同様に、ポリシリコン型の薄膜トランジスタでもよいし、ＳＯＩ型の薄膜トランジスタでもよいし、シリコン基板上の薄膜トランジスタからなってもよい。更に、トップゲート型でもよいし、ボトムゲート型でもよく、ｎチャネル形でもよいし、ｐチャネル形でもよい。特に、下側に位置するトランジスタの場合には、シリコン基板上に作りこんだトランジスタでもよい。
【００２３】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子は、ＣＭＯＳ型のトランジスタとして構成される。
【００２４】
この態様によれば、ＣＭＯＳ型のトランジスタとして構成される第１電子素子及び第２電子素子によって、小さい面積で周辺回路を構成でき、また、周辺回路におけるリーク電流の削減や消費電流の削減を図ることができる。
【００２５】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子の少なくとも一方は、容量からなる。
【００２６】
この態様によれば、容量からなる第１電子素子や第２電子素子は、画像表示領域におけるトランジスタや蓄積容量と同一又は類似の積層構造を有するので、基板上の積層構造及び製造プロセスの単純化を図れる。また、スイッチドキャパシタ型のＤＡＣ等、高密度の集積、大きな面積を要する場合に有利である。
【００２７】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子の少なくとも一方は、抵抗からなる。
【００２８】
この態様によれば、抵抗からなる第１電子素子や第２電子素子は、画像表示領域におけるトランジスタや蓄積容量の一部と同一層を元に形成されるので、基板上の積層構造及び製造プロセスの単純化を図れる。例えば、半導体層又は導体層の配線抵抗を使用する。特に、真性ポリシリコン成膜後、イオン注入で抵抗値を制御すると、所望の抵抗値を持つ抵抗を構築できる。このような抵抗は、例えば一般に大きな面積が必要とされる抵抗分割型のＤＡＣを作りこむ際に、立体構造により当該面積の増加を抑える観点から大変有利である。
【００２９】
本発明の電気光学装置の他の態様では、前記第１電子素子と前記第２電子素子とは、高融点金属のプラグを介して相互に電気的に接続される。
【００３０】
この態様によれば、第１電子素子と第２電子素子とは、高融点金属のプラグを介して相互に電気的に接続されるので、相互に積層形成されたこれら電子素子が高信頼性で電気的に接続された構成が周辺回路内に得られる。
【００３１】
或いは本発明の電気光学装置の他の態様では、前記第１電子素子と前記第２電子素子とは、前記第１電子素子及び前記第２電子素子のうち上側に積層された方の更に上側に積層された他の導電膜を介して、相互に電気的に接続される。
【００３２】
この態様によれば、第１電子素子と第２電子素子とは、これらの上側に積層された他の導電膜を介して相互に電気的に接続されるので、相互に積層形成されたこれら電子素子が高信頼性で且つ比較的簡単に電気的に接続された構成が周辺回路内に得られる。
【００３３】
この態様では、前記他の導電膜と前記第１電子素子及び前記第２電子素子のうち下側に位置する方とは、中継層を介して相互に電気的に接続されてもよい。
【００３４】
このように構成すれば、下側に位置する電子素子と、上側に積層された他の導電膜との層間距離が長くても、例えば長く且つ大径の一つのコンタクトホールによって両者間を接続する技術的な困難性や不利益を回避しつつ、中継層を介して比較的短く且つ小径の二つのコンタクトホールによって両者間を接続可能となる。
【００３５】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子に対して、更に１つ以上の電子素子が積層形成されている。
【００３６】
この態様によれば、相互に積層形成された第１電子素子及び第２電子素子に対して、更に１つ以上の電子素子が積層形成されているので、３つの電子素子が立体的に配置された構造が得られる。このため、基板上において電子素子が占める面積を低減しつつ多くの電子素子を用いて、より複雑或いは大規模の周辺回路を作り込める。
【００３７】
本発明の電気光学装置の他の態様では、前記第１電子素子及び前記第２電子素子間の積層位置に、固定電位に落とされた導電膜が更に積層されている。
【００３８】
この態様によれば、相互に積層形成された第１電子素子及び第２電子素子間には、固定電位に落とされた導電膜が介在しており、電磁シールドとして機能する。このため、両者間で一方の電位変動が他方の電位に悪影響を及ぼすことを効果的に防止できる。尚、このような固定電位に落とされる導電膜を、周辺回路や画像表示領域における固定電位配線等として他の用途に利用することも可能である。
【００３９】
この態様では、前記固定電位に落とされた導電膜は、内蔵遮光膜としても機能するように構成してもよい。
【００４０】
このように構成すれば、導電膜を電磁シールド或いは固定電位配線としてのみならず、内蔵遮光膜としても機能させるので、内蔵遮光膜を必要とするような積層構造を採用する場合に、全体として積層構造及び製造プロセスの単純化を図ることができる。例えば、ＴＦＴのチャネル領域に入射して光電効果により当該ＴＦＴのトランジスタ特性を変化させてしまうような光を遮光する目的で、このような内蔵遮光膜が作り込まれる。
【００４１】
本発明の電気光学装置の他の態様では、前記画像表示領域において、前記蓄積容量に代えて又は加えて、前記トランジスタに積層形成された他のトランジスタを更に備える。
【００４２】
この態様によれば、画像表示領域には、画素スイッチング用のトランジスタに対して、他のトランジスタが積層形成されるので、各画素において立体的に配置された二つのトランジスタや蓄積容量により、画素開口率を低下させることなく、各画素における高機能化を図ることが可能となる。
【００４３】
この態様では、前記画像表示領域において、前記トランジスタ及び前記他のトランジスタは、ＣＭＯＳ型のトランジスタとして構成されてもよい。
【００４４】
このように構成すれば、ＣＭＯＳ型のトランジスタによって、各画素におけるリーク電流の削減や消費電流の削減を図ることができる。
【００４５】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を製造する電気光学装置の製造方法であって、前記画像表示領域において前記トランジスタを形成する工程と並行して前記周辺領域において前記第１電子素子を形成する工程を行ない、前記画像表示領域において前記蓄積容量を形成する工程と並行して前記周辺領域において前記第２電子素子を形成する工程を行なう。
【００４６】
本発明の電気光学装置の製造方法によれば、画像表示領域と周辺領域とで、トランジスタと第１電子素子とを少なくとも部分的に同時形成し、蓄積容量と第２電子素子とを少なくとも部分的に同時形成するので、製造プロセスの単純化を図れる。
【００４７】
本発明の電気光学装置の製造方法の一態様では、前記同一膜はポリシリコン膜からなり、前記画像表示領域及び前記周辺領域のいずれか一方にマスクしつつ前記ポリシリコン膜に対して不純物注入することにより、マスクした方の領域における前記ポリシリコン膜を半導体膜として維持しつつマスクしない方の領域における前記ポリシリコン膜を導電膜とする工程を含む。
【００４８】
この態様によれば、マスクの有無により同一ポリシリコン膜に対して選択的に不純物注入することにより、画像表示領域及び周辺領域の一方では、このポリシリコン膜を半導体膜として利用し、他方では、導電膜として利用できる。即ち、同一膜を元にして、最終的には電気的性質の異なる膜として利用するので、全体として基板上における積層構造中の層数を減らすことができ、積層構造の複雑化を避ける観点から大変有利である。尚、このような不純物注入は、イオンインプラ、イオンドープ等の公知技術を用いて行われる。
【００４９】
本発明の電気光学装置の製造方法の一態様では、前記画像表示領域及び前記周辺領域で、前記同一膜を元に構成するトランジスタの極性を統一する。
【００５０】
この態様によれば、画像表示領域及び周辺領域で、同一膜を元にして同一極性のトランジスタを製造するので、比較的容易に同一工程により両領域に、Ｐチャネル型又はＮチャネル型のトランジスタを作り込める。
【００５１】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）のうちいずれか一つからなるライトバルブと、該ライトバルブに投射光を照射する光源と、前記ライトバルブから出射される投射光を投射する光学系とを備える。
【００５２】
本発明の電子機器によれば、光源から投射光がライトバルブに照射され、ライトバルブから出射される投射光は、光学系により、スクリーン等に投射される。この際、当該ライトバルブは、上述した本発明の電気光学装置からなるので、最終的には明るく高品位の画像を表示可能となる。
【００５３】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を液晶装置に適用したものである。
【００５５】
（電気光学装置の全体構成）
先ず、本発明の実施形態における電気光学装置の全体構成について、図１及び図２を参照して説明する。ここでは、電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。
【００５６】
図１は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、図１のＨ−Ｈ’断面図である。
【００５７】
図１及び図２において、本実施形態に係る電気光学装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。シール材５２は、両基板を貼り合わせるために、例えば熱硬化樹脂、熱及び光硬化樹脂、光硬化樹脂、紫外線硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、加熱、加熱及び光照射、光照射、紫外線照射等により硬化させられたものである。
【００５８】
このようなシール材５２中には、両基板間の間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が混合されている。即ち、本実施形態の電気光学装置は、プロジェクタのライトバルブ用として小型で拡大表示を行うのに適している。但し、当該電気光学装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置であれば、このようなギャップ材は、液晶層５０中に含まれてもよい。
【００５９】
対向基板２０の４隅には、上下導通材１０６が設けられており、ＴＦＴアレイ基板１０に設けられた上下導通端子と対向基板２０に設けられた対向電極２１との間で電気的な導通をとる。
【００６０】
図１及び図２において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａを規定する遮光性の額縁５３が対向基板２０側に設けられている。額縁５３はＴＦＴアレイ基板１０側に設けても良いことは言うまでもない。画像表示領域の周辺に広がる周辺領域のうち、シール材５２が配置されたシール領域の外側部分には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００６１】
図２において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００６２】
本実施形態では、額縁５３下にあるＴＦＴアレイ基板１０上の領域に、サンプリング回路１１８が設けられている。サンプリング回路１１８は、画像信号線上の画像信号をデータ線駆動回路１０１から供給されるサンプリング回路駆動信号に応じてサンプリングしてデータ線に供給するように構成されている。
【００６３】
（電気光学装置の回路構成及び動作）
次に以上の如く構成された電気光学装置における回路構成及び動作について図３を参照して説明する。図３は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路と周辺回路とを示すブロック図である。
【００６４】
図３において、本実施形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９aをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。
【００６５】
画像表示領域１０ａ外である周辺領域には、データ線６ａの一端（図３中で下端）が、サンプリング回路１１８の例えばＴＦＴからなる各スイッチング素子のドレインに接続されている。他方、画像信号線１１５は、引き出し配線１１６を介してサンプリング回路１１８のＴＦＴのソースに接続されている。データ線駆動回路１０１に接続されたサンプリング回路駆動信号線１１４は、サンプリング回路１１８のＴＦＴのゲートに接続されている。そして、画像信号線１１５上の画像信号Ｓ１、Ｓ２、…、Ｓｎは、データ線駆動回路１０１からサンプリング回路駆動信号線１１４を介してサンプリング回路駆動信号が供給されるのに応じて、サンプリング回路１１８によりサンプリングされて各データ線６ａに供給されるように構成されている。
【００６６】
このようにデータ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。
【００６７】
また、画素スイッチング用のＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、走査線駆動回路１０４により、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電極２１との間で一定期間保持される。液晶は、印加される電位レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０を付加する。蓄積容量７０は、後述する画素スイッチング用のＴＦＴ３０の高濃度ドレイン領域１ｅと定電位の容量線３００の間に誘電体膜である絶縁膜３０１を介して形成される。
【００６８】
尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４、サンプリング回路１１８等に加えて、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【００６９】
（第１実施形態）
本発明の第１実施形態における電気光学装置の画素部及び周辺回路部における構成について、図４から図６を参照して説明する。図４は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図５は、図４のＡ−Ａ’断面図である。また、図６は、走査線駆動回路、データ線駆動回路、サンプリング回路等の周辺回路を構成するＣＭＯＳ型ＴＦＴの断面図である。尚、図５及び図６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７０】
図４において、電気光学装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａが設けられている。
【００７１】
また、半導体層１ａのうち図中右下がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用ＴＦＴ３０が設けられている。
【００７２】
本実施形態では、容量線３００が、図中太線で示したように走査線３ａの形成領域に重ねて形成されている。より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図４中、データ線６ａと交差する各個所からデータ線６ａに沿って上方に夫々突出した突出部と、コンタクトホール８４に対応する個所が僅かに括れた括れ部とを備えている。容量線３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｂ（鉛）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。
【００７３】
図４及び図５に示すように、データ線６ａは、中継層３０３を中継することにより、コンタクトホール８１及び高融点金属等でプラグされたコンタクトホール８２を介して例えばポリシリコン膜からなる半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。他方、画素電極９ａは、中継層３０３と同一膜からなる容量電極３０２を中継層として利用して中継することにより、高融点金属等でプラグされたコンタクトホール８３及びコンタクトホール８４を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。
【００７４】
半導体層１ａは、例えば、ＴＦＴアレイ基板１０としてのガラス基板やシリコン基板上に形成されたポリシリコン膜或いはアモルファスシリコン膜からなってもよい。ＴＦＴアレイ基板１０としてサファイア基板等の絶縁性基板上に成長させたシリコン単結晶膜からなってもよい。或いは、ＴＦＴアレイ基板１０としてサファイア基板等の絶縁性基板上に単結晶シリコン基板を貼り合わせアニール処理を行なった後に分離することにより、絶縁性基板上に残した単結晶シリコン膜からなってもよい。
【００７５】
このように容量電極３０２を中継層として用いることにより、画素電極９ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が例えば１０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８３及び８４で両者間を良好に接続でき、画素開口率を高めること可能となる。特にこのような中継層を用いれば、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。同様に、中継層３０３を用いることにより、データ線６ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８１及び８２で両者間を良好に接続できる。このような容量電極３０２及び中継層３０３は、導電性のポリシリコン膜から構成する。容量電極３０２及び中継層３０３の膜厚は、例えば５０〜５００ｎｍ程度とされる。
【００７６】
図４及び図５に示すように、容量電極３０２と容量線３００とが誘電体膜３０１を介して対向配置されることにより、平面的に見て走査線３ａに重なる領域及びデータ線６ａに重なる領域に、蓄積容量７０（図３参照）の一例たる蓄積容量７０-1が構築されている。
【００７７】
即ち、容量線３００は、走査線３ａを覆うように延びると共に、データ線６ａの領域下で、容量電極３０２を覆うように突き出す突出部を有し櫛歯状に形成している。容量電極３０２は、走査線３ａとデータ線６ａの交差部から、一方がデータ線６ａの領域下にある容量線３００の突出部に沿って延び、他方が走査線３ａの領域上にある容量線３００に沿って隣接するデータ線６ａ近傍まで延びるＬ字状の島状容量電極を形成している。そして、誘電体膜３０１を介して容量線３００にＬ字状の容量電極３０２が重なる領域で蓄積容量７０-1が形成される。
【００７８】
蓄積容量７０-1の一方の容量電極である容量電極３０２は、コンタクトホール８４で画素電極９ａと接続されており且つコンタクトホール８３で高濃度ドレイン領域１ｅと接続されており、画素電極電位とされる。
【００７９】
蓄積容量７０-1の他方の容量電極を含む容量線３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路に供給される正電源や負電源の定電位源でも良いし、対向基板に供給される定電位でも構わない。
【００８０】
蓄積容量７０-1の誘電体膜３０１は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜（高温酸化膜）、ＬＴＯ膜（低温酸化膜）等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。誘電体膜３０１は、容量電極３０２の表面を酸化することによって得た熱酸化膜でもよい。蓄積容量７０-1を増大させる観点からは、膜厚の信頼性が十分に得られる限りにおいて、誘電体膜３０１は薄い程良い。
【００８１】
図５に示すように、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなる。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００８２】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００８３】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００８４】
対向基板２０には、更に図５に示すように、第２遮光膜２３を設けるようにしてもよい。このような構成を採ることで、対向基板２０側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを抑制できる。更に、第２遮光膜２３は、入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。
【００８５】
尚、本実施形態では、Ａｌ膜等からなる遮光性のデータ線６ａで、各画素の遮光領域のうちデータ線６ａに沿った部分を遮光してもよいし、容量線３００を遮光性の膜で形成することにより、コンタクトホール８１，８２の形成領域を除いたデータ線６ａ下方において遮光することができる。
【００８６】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、シール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。
【００８７】
更に、画素スイッチング用ＴＦＴ３０の下には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。なお、ＴＦＴアレイ基板１０がシリコン基板であって、かつ半導体層１ａがＳＯＩの場合、下地絶縁膜１２は埋め込み酸化膜となる。
【００８８】
図５において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが、コンタクトホール８３及び８４を介して容量電極３０２により中継接続されている。また、走査線３ａの上には、高濃度ソース領域１ｄと中継層３０３とを通じるコンタクトホール８２及び高濃度ドレイン領域１ｅと容量電極３０２とを通じるコンタクトホール８３が各々形成された第１層間絶縁膜３１１が形成されている。
【００８９】
容量線３００上には、中継層３０３とデータ線６ａとを通じるコンタクトホール８１及び容量電極３０２と画素電極９ａとを通じるコンタクトホール８４が各々形成された第２層間絶縁膜３１２が形成されている。
【００９０】
第２層間絶縁膜３１２上には、データ線６ａが形成されており、これらの上には更に、容量電極３０２へのコンタクトホール８４が形成された第３層間絶縁膜７が形成されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００９１】
次に、図６に示すように、周辺回路部におけるＣＭＯＳ型ＴＦＴは、ＬＤＤ構造を夫々有するＴＦＴ１３１とＴＦＴ１４１とが積層形成されて構成されている。このようなＴＦＴ１３１やＴＦＴ１４１は、走査線駆動回路、データ線駆動回路、サンプリング回路等の周辺回路における、例えばシフトレジスタ、ＤＡＣ、インバータ、レベルシフタ等の一部を構成するものである。
【００９２】
より具体的には、ＴＦＴ１３１は、画素部における半導体層１ａと同一膜からなる半導体層１３２と、画素部における絶縁膜２と同一膜からなるゲート絶縁膜１３３と、画素部における走査線３ａと同一膜からなると共に例えば入力配線に接続されたゲート電極１３４とから構成されている。
【００９３】
他方、ＴＦＴ１４１は、画素部における容量電極３０２と同一膜を元にしてなる半導体層１４２と、画素部における絶縁膜３０１と同一膜からなるゲート絶縁膜１４３と、画素部における容量線３００と同一膜からなると共に例えば入力配線に接続されたゲート電極１４４とから構成されている。
【００９４】
そして、ＴＦＴ１４１は、半導体層１４２から延設されると共に例えば出力配線である配線１４７に接続されており、ＴＦＴ１３１は、第１層間絶縁膜３１１に開孔され金属プラグされたコンタクトホール１３５を介して同じく配線１４７に接続されている。
【００９５】
ＴＦＴ１４１は、第２層間絶縁膜３１２に開孔されたコンタクトホール１４５を介して、画素部におけるデータ線６ａと同一膜からなると共に例えば高電位配線である配線１４６に接続されている。ＴＦＴ１３１は、第１層間絶縁膜３１１に開孔され金属プラグされたコンタクトホール１３６及び第２層間絶縁膜３１２に開孔されたコンタクトホール１３７を介して、画素部におけるデータ線６ａと同一膜からなると共に例えば低電位配線である配線１３８に接続されている。
【００９６】
このように第１実施形態では、周辺回路を構成する第１電子素子の一例たるＴＦＴ１３１が、画素部におけるＴＦＴ３０と同一膜を元に構成されており、周辺回路を構成する第２電子素子の一例たるＴＦＴ１４１が、画素部における蓄積容量７０−１と同一膜を元に構成されている。従って、装置全体として必要となる半導体層数、絶縁膜数及び導電層数を抑えることができる。しかも、画像表示領域と周辺領域とで、ＴＦＴや蓄積容量を同時形成できるので、基板上における積層構造及び製造プロセスの単純化を図れる。
【００９７】
加えて、画素部では、ＴＦＴ３０と蓄積容量７０−１とは積層形成されているので、立体的な配置により、これらの電子素子を作り込むための面積が小さくて済むので、十分な蓄積容量を確保しつつ画素開口率を高めることができる。他方、周辺領域では、ＴＦＴ１３１とＴＦＴ１４１とは、積層形成されているので、これらの電子素子を作り込むための面積が少なくて済むので、限られた基板上領域に占める周辺領域を狭めることができる。そして、画素ピッチの微細化に対応させて周辺回路における電子素子の回路ピッチを微細化できる。
【００９８】
尚、第１電子素子及び第２電子素子の少なくとも一方を構成する薄膜トランジスタは、ポリシリコン型の薄膜トランジスタでもよいし、ＳＯＩ型の薄膜トランジスタでもよいし、シリコン基板上の薄膜トランジスタからなってもよい。更に、トップゲート型でもよいし、ボトムゲート型でもよく、ｎチャネル型でもよいし、ｐチャネル型でもよい。
【００９９】
更に、周辺回路を構成するＴＦＴ１３１及びＴＦＴ１４１の一方又は両方に代えて、少なくとも部分的に画素部におけるＴＦＴ３０及び蓄積容量７０−１と同一膜を元に、容量、薄膜ダイオード、抵抗等の他の電子素子を形成することも可能である。
【０１００】
尚、本実施形態では、省略しているが、ＴＦＴ３０をＴＦＴアレイ基板１０側（図５中、下側）から覆う部分を含む下層遮光膜を走査線３ａに沿ってストライプ状に或いは走査線３ａ及びデータ線６ａに沿ってマトリクス状に形成してもよい。このような下層遮光膜は、ＴＦＴアレイ基板の裏面や投射光学系からの戻り光を遮光し、この光に基づく光励起によりＴＦＴ３０のオフ時のリーク電流が原因でＴＦＴ３０の特性が変化するのを有効に防止する。このような下層遮光層は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等やポリシリコン膜からなる。特に、複板式のカラー表示用のプロジェクタ等で複数の電気光学装置をプリズム等を介して組み合わせて一つの光学系を構成する場合には、他の電気光学装置からプリズム等を突き抜けて来る投射光部分からなる戻り光は強力であるので、このようにＴＦＴ３０の下側に下層遮光膜を設けることは大変有効である。このような下層遮光膜についても、容量線３００と同様に、画像表示領域からその周囲に延設して定電位源に接続するとよい。更に、このような下層遮光膜を周辺回路部におけるＴＦＴ１３１の下側に形成してもよい。
【０１０１】
以上説明した実施形態では、多数の導電層を積層することにより、データ線６ａや走査線３ａに沿った領域に段差が生じるが、ＴＦＴアレイ基板１０、下地絶縁膜１２、第１層間絶縁膜３１１、第２層間絶縁膜３１２に溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜７や第２層間絶縁膜３１２の上面の段差をＣＭＰ（Chemical Mechanical Polishing）処理等で研磨することにより、或いは有機ＳＯＧを用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【０１０２】
更に以上説明した実施形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。そして、このようなＴＦＴ３０と同一膜を元に形成され周辺回路を構成するＴＦＴ１３１についても同様に各種のＴＦＴとして構築可能であり、更にＴＦＴ１４１についても各種のＴＦＴとして構築可能である。
【０１０３】
（第１実施形態の製造方法）
次に、上述の如き構成を有する第１実施形態の電気光学装置における特にＴＦＴアレイ基板１０側の製造方法について、画素部におけるＴＦＴ３０及び蓄積容量７０−１並びに周辺回路部におけるＴＦＴ１３１及びＴＦＴ１４１を並行して形成する工程を中心に、図７を参照して説明する。ここに図７は、第１実施形態の製造プロセスのうち、これらの電子素子を形成する工程におけるＴＦＴアレイ基板１０側の各層を、画素部に係る図５及び周辺回路部に係る図６に対応する断面にて示す工程図である。
【０１０４】
先ず図７の工程（１）において、画素部では、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意し、この上にスパッタリング、蒸着、フォトリソグラフィ、エッチング等により、所定パターンを夫々有する半導体層１ａ、走査線３ａ、容量電極３０２及び中継層３０３を順次形成すると共に、これらの間に下地絶縁膜１２、絶縁膜２、第１層間絶縁膜３１１及び絶縁膜３０１を順次形成する。これらと同時に、周辺回路部では、半導体層１ａと同一膜から半導体層１３２を形成し、走査線３ａと同一膜からゲート電極１３４を形成し、容量電極３０２と同一膜を元に半導体層１４２を形成すると共に、これらの間に下地絶縁膜１２、絶縁膜１３３、第１層間絶縁膜３１１及び絶縁膜１４３を順次形成する。
【０１０５】
より具体的には、半導体層１ａ及び半導体層１３２については例えば、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成し、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間の熱処理を施すことにより、ポリシリコン膜を約５０〜２００ｎｍの粒径、好ましくは約１００ｎｍの粒径となるまで固相成長させた後、パターニングする。
【０１０６】
ＴＦＴ３０の絶縁膜２及びＴＦＴ１３１の絶縁膜１３３については例えば、半導体層を約７００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、ＨＴＯ膜や酸化シリコン膜を形成する。これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜２、絶縁膜１３３を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０７】
走査線３ａ及びゲート電極１３４については例えば、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散すること等により、このポリシリコン膜を導電化した後、パターニングする。その膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。
【０１０８】
半導体層１ａに対しては、ＬＤＤ構造を構築すべく走査線３ａ及びゲート電極１３４を形成後に、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対し選択的に、ＴＦＴ３０の仕様に応じて所定量だけＰイオン等をドープする。また、半導体層１３２についても同様にドープを行なってＬＤＤ構造を構築する。
【０１０９】
この際特に、半導体層１ａと半導体層１３１とを同一極性の薄膜トランジスタ、即ち両方ともｐチャネル型又はｎチャネル型の薄膜トランジスタとして製造するのが製造プロセスを単純化する上で好ましい。
【０１１０】
また下地絶縁膜１２及び第１層間絶縁膜３１１については、例えば、常圧、減圧ＣＶＤ法、プラズマＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンドープト・シリケート・ガラス）、ＰＳＧ（リン・シリケート・ガラス）、ＢＳＧ（ボロン・シリケート・ガラス）、ＢＰＳＧ（ボロン・リン・シリケート・ガラス）などを積層した或いは単層のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等から形成する。それらの膜厚は夫々、例えば約５００〜２０００ｎｍ程度とする。
【０１１１】
尚、第１層間絶縁膜３１１を形成後、これに対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８２及び８３並びにコンタクトホール１３５及び１３６を開孔し、高融点金属のプラグを形成する。
【０１１２】
容量電極３０２及び中継層３０３並びに半導体層１４２については、例えば、減圧ＣＶＤ法等によりポリシリコン膜を堆積した後、パターニングして形成する。これらの膜厚は、約５０〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。
【０１１３】
絶縁膜３０１、絶縁膜１４３については例えば、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜を膜厚５０ｎｍ程度の比較的薄い厚さに堆積する。或いは、上述の絶縁膜２と同様に形成してもよい。
【０１１４】
次に、図７の工程（２）では、周辺回路部における半導体層１４２をマスク９００によりマスクしつつ、画素部における容量電極３０２及び中継層３０３を矢印で示した方向のイオンインプラ或いはイオンドープにより導電化する。
【０１１５】
次に、図７の工程（３）では、画素部における容量線３００と周辺回路部におけるゲート電極１４４とを同時に形成する。これらは、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等をスパッタリングして１００〜５００ｎｍ程度の膜厚の金属膜を形成した後、或いは、ＣＶＤ、イオンドープ等により導電性のポリシリコン膜を形成した後、或いは、これらポリシリコン膜と金属膜の積層した膜を形成した後、パターニングして形成する。
【０１１６】
次に、図７の工程（４）では、周辺回路部における半導体層１４２に対し、先ずゲート電極１４４をマスクとして自己整合的に低濃度のイオンインプラ或いはイオンドープを行なって、半導体層１４２に低濃度ソース領域及び低濃度ドレイン領域を形成する。その後、マスク９０１でこれらの低濃度領域及びゲート電極１４４をマスクしつつ、矢印で示した方向のイオンインプラ或いはイオンドープにより、半導体層１４２に高濃度ソース領域及び高濃度ドレイン領域を形成する。これらにより、周辺回路部にＬＤＤ構造のＴＦＴ１４１を構築する。係るＴＦＴ１４１の製造工程と並行して、画素部では、マスク９０１で蓄積容量７０−１等をマスクして、矢印で示した方向のイオンインプラ或いはイオンドープによって蓄積容量７０−１を構成する各膜における抵抗値が変化しないようにする。但し、画素部においては、マスク９０１でマスクすることなく、矢印で示した方向のイオンインプラ或いはイオンドープを行なうことによって、蓄積容量７０−１を構成する各膜における所定の抵抗値を得るように製造することも可能である。
【０１１７】
その後、常圧又は減圧ＣＶＤ法等により酸化シリコン膜等からなる第２層間絶縁膜３１２を形成し、スパッタリング、フォトリソグラフィ、エッチング等により、所定パターンのデータ線６ａを形成し、更に常圧又は減圧ＣＶＤ法等により酸化シリコン膜等からなる第３層間絶縁膜７を形成する（図５及び図６参照）。そして、第３層間絶縁膜７上に、スパッタリング、フォトリソグラフィ、エッチング等により、ＩＴＯ膜等の透明導電性膜からなる画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。続いて、画素電極９ａ上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６を形成する。
【０１１８】
以上の結果、第１実施形態の電気光学装置のＴＦＴアレイ基板１０側が製造される。
【０１１９】
本実施形態によれば特に、図７の工程（２）から工程（４）において、同一のポリシリコン膜に対して、選択的にイオンインプラ或いはイオンドープを行なうので、画素部では低抵抗の容量電極３０２を形成すると同時に周辺回路部では半導体層１４３を形成できる。
【０１２０】
以上のように本実施形態の製造方法は、製造プロセスの単純化を図る上で大変有利であり、同一膜を元にして、最終的には電気的性質の異なる膜として利用するので、全体として基板上における積層構造中の層数を減らすこともできる。
【０１２１】
（第２実施形態）
次に、図８から図１０を参照して本発明の電気光学装置の第２実施形態について説明する。ここに、図８は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の画素の平面図であり、図９は、図８における各層の接続関係及び積層状態を示す図式的な断面図である。図１０は、周辺回路の一部を構成するＣＭＯＳ型ＴＦＴにおける各層の接続関係及び積層状態を示す図式的な断面図である。尚、図９及び図１０においては、各層や各部材を図面上で認識可能な程度の大きさとするため並びにコンタクトホールによる接続関係及び積層状態を理解し易くするため、各層や各部材毎に縮尺及び相対的な平面配置を適宜異ならしめてある。また、図９及び図１０において、第１実施形態に係る図５及び図６と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【０１２２】
図８及び図９に示すように、第２実施形態では、第１実施形態と比べると、ＴＦＴ３０の上側に蓄積容量７０−１が構築されるのに代えて、ＴＦＴ３０の下側に、容量電極５０２、誘電体膜として機能する絶縁膜５０１及び容量電極１１ａからなる蓄積容量７０−２が構築されている点が概ね異なる。より詳細には、第２実施形態では、データ線６ａは、層間絶縁膜５１１上に形成されており、これに開孔されたコンタクトホール５５１を介してＴＦＴ３０の高濃度ソース領域１ｄに接続されている。蓄積容量７０−２は、第１層間絶縁膜１２に開孔されたコンタクトホール５５５を介して中継層５１０に接続されており、ＴＦＴ３０の高濃度ドレイン領域１ｅは、絶縁膜２に開孔されたコンタクトホール５５４を介して中継層５１０に接続されている。画素電極９ａは、層間絶縁膜７及び層間絶縁膜５１１に開孔されたコンタクトホール５５３を介して中継層５１０に接続されている。
【０１２３】
そして、容量電極１１ａは、例えば画像表示領域外まで延設されて、周辺回路における定電位線等に接続されており、固定電位とされる。即ち容量電極１１ａは、蓄積容量７０−２における固定電位側容量電極である。他方、容量電極５０２は、コンタクトホール５５５を介して画素電極９ａと接続されており、画素電位とされる。即ち容量電極５０２は、蓄積容量７０−２における画素電位側容量電極である。
【０１２４】
尚、容量電極１１ａは、遮光膜から構成してもよい。このようにすることで、ＴＦＴアレイ基板１０側からの戻り光がＴＦＴ３０のチャネル領域に入射するのを効果的に防止できる。
【０１２５】
他方、図１０に示すように、周辺回路には、ＴＦＴ１５１及びＴＦＴ１６１からなるＣＭＯＳ型のＴＦＴが構築されている。より具体的には、ＴＦＴ１５１は、画素部における容量電極５０２と同一膜を元に形成された半導体層１５２と、ゲート絶縁膜として機能する絶縁膜５０１と、画素部における容量電極１１ａと同一膜からなるゲート電極１５４とから構成されている。ＴＦＴ１６１は、画素部における半導体層１ａと同一膜を元に形成された半導体層１６２と、ゲート絶縁膜として機能する絶縁膜２と、画素部における走査線３ａと同一膜からなるゲート電極１６４とから構成されている。ＴＦＴ１６１は、そのドレイン側で、コンタクトホール１６５を介して、画素部におけるデータ線６ａと同一膜から形成された、例えば出力配線である配線１６７に接続されている。ＴＦＴ１５１は、そのドレイン側で、金属等でプラグされたコンタクトホール１５５及びコンタクトホール１６６を介して配線１６７に接続されている。ＴＦＴ１６１は、そのソース側で、コンタクトホール１６８を介して、画素部におけるデータ線６ａと同一膜から形成された、例えば高電位配線である配線１６９に接続されている。ＴＦＴ１５１は、そのソース側で、金属等でプラグされたコンタクトホール１５６及びコンタクトホール１５７を介して、画素部におけるデータ線６ａと同一膜から形成された、例えば低電位配線である配線１５８に接続されている。
【０１２６】
従って、第２実施形態によれば、周辺回路を構成する第１電子素子の一例たるＴＦＴ１６１が、画素部におけるＴＦＴ３０と同一膜を元に構成されており、周辺回路を構成する第２電子素子の一例たるＴＦＴ１５１が、画素部における蓄積容量７０−２と同一膜を元に構成されている。従って、装置全体として必要となる半導体層数、絶縁膜数及び導電層数を抑えることができる。しかも、画像表示領域と周辺領域とで、ＴＦＴや蓄積容量を同時形成できるので、基板上における積層構造及び製造プロセスの単純化を図れる。
【０１２７】
加えて、画素部では、ＴＦＴ３０と蓄積容量７０−２とは積層形成されているため、立体的な配置により、これらの電子素子を作り込むための面積が小さくて済み、十分な蓄積容量を確保しつつ画素開口率を高めることができる。他方、周辺領域では、ＴＦＴ１５１とＴＦＴ１６１とは、積層形成されているため、これらの電子素子を作り込むための面積が少なくて済み、限られた基板上領域に占める周辺領域を狭めることができる。そして、画素ピッチの微細化に対応させて周辺回路における電子素子の回路ピッチを微細化できる。
【０１２８】
更に本実施形態では特に、ＴＦＴ１５１とＴＦＴ１６１とは、上側のＴＦＴ１６１の更に上側に積層された配線１６７を中継して相接続されているので、その製造プロセスにおいて、第１実施形態の場合と比べて上側のＴＦＴの半導体層の下側にコンタクトホールを開孔し且つプラグする工程が省ける。従って、両ＴＦＴが高信頼性で且つ比較的簡単に電気的に接続された構成が周辺回路内に得られる。
【０１２９】
（第３実施形態）
次に、図１１及び図１２を参照して本発明の電気光学装置の第３実施形態について説明する。ここに、図１１は、各層の接続関係及び積層状態を示す図式的な断面図である。図１２は、周辺回路の一部を構成するＣＭＯＳ型ＴＦＴにおける各層の接続関係及び積層状態を示す図式的な断面図である。尚、図１１及び図１２においては、各層や各部材を図面上で認識可能な程度の大きさとするため並びにコンタクトホールによる接続関係及び積層状態を理解し易くするため、各層や各部材毎に縮尺及び相対的な平面配置を適宜異ならしめてある。また、図１１及び図１２において、第１実施形態に係る図５及び図６と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【０１３０】
図１１に示すように、第３実施形態では、第１実施形態と比べると、層間絶縁膜３１１が二つの層間絶縁膜３１１ａ及び３１１ｂに分断されており、画素部では、この間に定電位に落とされた導電膜６５０が配置されており、周辺回路部では、この間に定電位に落とされた導電膜６６０が配置されている点が異なる。
【０１３１】
従って、特に第３実施形態によれば、画素部においては容量電極３０２の電位変動がＴＦＴ３０に悪影響を及ぼすことを導電膜６５０により電磁シールドすることにより効果的に防止できる。周辺回路部においてはＴＦＴ１７４とＴＦＴ１８４との電位変動が相互に悪影響を及ぼすことを導電膜６６０により電磁シールドすることにより効果的に防止できる。
【０１３２】
加えて、導電膜６５０及び６６０を、高融点金属等の導電性をもつ遮光膜から構成してもよい。これにより、電磁シールドと内蔵遮光膜としての両機能を有するように構成できる。
【０１３３】
上述した第１から第３実施形態では、画素部及び周辺回路部で夫々、二つの電子素子が積層されているが、画素部及び周辺回路部で、３つ以上の電子素子が積層されてもよい。更に、画素部にＴＦＴと蓄積容量とが積層されている例を説明したが、画素部において、二つのＴＦＴが積層されてもよく、例えば、ＣＭＯＳ型のＴＦＴを各画素に設けてもよい。
【０１３４】
以上図１から図１２を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１３５】
以上説明した各実施形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施形態における電気光学装置を適用できる。また、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１３６】
（電子機器の実施形態）
次に、以上詳細に説明した液晶装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について図１３及び図１４を参照して説明する。
【０１３７】
先ず、本実施形態の投射型カラー表示装置の回路構成について図１３のブロック図を参照して説明する。尚、図１３は、投射型カラー表示装置における３枚のライトバルブのうちの１枚に係る回路構成を示したものである。これら３枚のライトバルブは、基本的にどれも同じ構成を持つので、ここでは１枚の回路構成に係る部分について説明を加えるものである。但し厳密には、３枚のライトバルブでは、入力信号が夫々異なり（即ち、Ｒ用、Ｇ用、Ｂ用の信号で夫々駆動され）、更にＧ用のライトバルブに係る回路構成では、Ｒ用及びＢ用の場合と比べて、画像を反転して表示するように画像信号の順番を各フィールド又はフレーム内で逆転させるか又は水平或いは垂直走査方向を逆転させる点も異なる。
【０１３８】
図１３において、投射型カラー表示装置は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶装置１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１３９】
次に図１４を参照して、本実施形態の投射型カラー表示装置の全体構成、特に光学的な構成について説明する。ここに図１４は、投射型カラー表示装置の図式的断面図である。
【０１４０】
図１４において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶装置１００を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１４１】
本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置及びその製造方法もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施形態の電気光学装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２】図１のＨ−Ｈ’断面図である。
【図３】本発明の実施形態の電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図４】第１実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図５】図４のＡ−Ａ’断面図である。
【図６】第１実施形態の周辺回路部におけるＣＭＯＳ型ＴＦＴの図式的断面図である。
【図７】第１実施形態の製造プロセスを示す工程図である。
【図８】本発明の第２実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の画素の平面図である。
【図９】図８における各層の接続関係及び積層状態を示す図式的な断面図である。
【図１０】第２実施形態の周辺回路部におけるＣＭＯＳ型ＴＦＴの図式的断面図である。
【図１１】本発明の第３実施形態の電気光学装置における各層の接続関係及び積層状態を示す図式的な断面図である。
【図１２】第３実施形態の周辺回路部におけるＣＭＯＳ型ＴＦＴの図式的断面図である。
【図１３】本発明の電子機器の実施形態である投射型カラー表示装置におけるライトバルブに係る回路構成を示したブロック図である。
【図１４】本発明の電子機器の実施形態である投射型カラー表示装置の一例たるカラー液晶プロジェクタを示す図式的断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
２…絶縁薄膜
３ａ…走査線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…ＴＦＴ
５０…液晶層
７０…蓄積容量
７０-１〜７０-２…蓄積容量
８１、８２、８３、８４…コンタクトホール
３００…容量線
３０１…絶縁膜
３０２…容量電極
１３１、１４１、１５１、１６１、１７１、１８１…ＴＦＴ

Claims (5)

1. 基板上の画像表示領域に、マトリクス状に配置された配線と、前記配線の交差部に対応して配置されるトランジスタ及び画素電極と、前記画素電極に対応して設けられると共に前記トランジスタに対して積層形成された蓄積容量とを備えており、
   前記基板上の周辺領域に、前記トランジスタを構成する半導体膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含む第１電子素子と、該第１電子素子に対して積層形成されており且つ前記蓄積容量を構成する導電膜及び絶縁膜のうち少なくとも一つと同一膜を元に形成された部分を含む第２電子素子とを含んでなり、前記配線及び前記トランジスタを介して前記画素電極を制御するための周辺回路を備え、
   前記第１電子素子及び前記第２電子素子間の積層位置に、固定電位にされた導電膜が更に積層されていることを特徴とする電気光学装置。
2. 前記画像表示領域において、前記蓄積容量に代えて又は加えて、前記トランジスタに積層形成された他のトランジスタを更に備えたことを特徴とする請求項１に記載の電気光学装置。
3. 請求項１に記載の電気光学装置を製造する電気光学装置の製造方法であって、
   前記画像表示領域において前記トランジスタを形成する工程と並行して前記周辺領域において前記第１電子素子を形成する工程を行ない、
   前記画像表示領域において前記蓄積容量を形成する工程と並行して前記周辺領域において前記第２電子素子を形成する工程を行なうことを特徴とする電気光学装置の製造方法。
4. 前記同一膜はポリシリコン膜からなり、前記画像表示領域及び前記周辺領域のいずれか一方にマスクしつつ前記ポリシリコン膜に対して不純物注入することにより、マスクした方の領域における前記ポリシリコン膜を半導体膜として維持しつつマスクしない方の領域における前記ポリシリコン膜を導電膜とする工程を含むことを特徴とする請求項３に記載の電気光学装置の製造方法。
5. 請求項１または２に記載の電気光学装置からなるライトバルブと、
   該ライトバルブに投射光を照射する光源と、
   前記ライトバルブから出射される投射光を投射する光学系と
   を備えたことを特徴とする投射型表示装置。

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