JP4143144B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4143144B2 JP4143144B2 JP16414297A JP16414297A JP4143144B2 JP 4143144 B2 JP4143144 B2 JP 4143144B2 JP 16414297 A JP16414297 A JP 16414297A JP 16414297 A JP16414297 A JP 16414297A JP 4143144 B2 JP4143144 B2 JP 4143144B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- anodic oxide
- oxide film
- porous anodic
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は薄膜トランジスタの製造方法に関するものであり、特に、液晶表示装置の画素スイッチング素子、或いは、データドライバ及びゲートドライバ等として用いる多結晶シリコン薄膜トランジスタ(TFT)の陽極酸化膜の形成のためのゲート導電体構造に特徴のある薄膜トランジスタの製造方法に関するものである。
【0002】
【従来の技術】
従来、液晶表示装置は小型・軽量・低消費電力であるため、OA端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のアクティブ素子を設けたアクティブマトリクス型液晶表示装置が用いられている。
【0003】
この様なアクティブマトリクス型液晶表示装置においては、表示部における個々の画素をTFT等のアクティブ素子で動作させることによって、単純マトリクス型液晶表示装置の様な非選択時のクロストークを完全に排除することができ、優れた表示特性を示すことが可能になる。
【0004】
なかでも、TFTを用いたアクティブマトリクス型液晶表示装置は、制御素子として駆動能力が高いので、ドライバ内蔵液晶表示装置や、高解像度・高精細液晶表示装置に適用され、特に多結晶シリコンはアモルファスシリコンに比べて移動度が高いので、高速動作に適しており、また、周辺回路を同時に形成することが可能である。
【0005】
しかし、この様な多結晶シリコンTFTに用いる多結晶シリコン膜は、単結晶シリコン膜に比べて結晶性が劣るため、単結晶シリコンTFTと比較してオフ電流が高いという問題がある。
【0006】
この様なオフ電流の問題を解決するために、LDD(Lightly Doped Drain)構造が採用されており、高不純物濃度のソース・ドレイン領域とチャネル領域との間に低不純物濃度のLDD領域を設けることによって、TFTのオフ状態の時のチャネル−ドレイン領域(ソース領域)間の電界を緩和して、リーク電流を低減しようというものである。
【0007】
ここで、従来のLDD構造を有するTFTの製造工程を、図4及び図5を参照して説明する。
図4(a)参照
まず、透明ガラス基板41上に下地SiO2 膜42を介して多結晶シリコンパターン43を設けたのち、ゲート絶縁膜となるSiO2 膜44及びゲート電極となるAl−ScからなるAl合金層45を堆積させ、次いで、酒石酸+エチレングリコールからなる溶液中でAl合金層45を陽極酸化して、その表面に孔が少なく緻密な保護陽極酸化膜46を厚さ20nm程度に形成する。
【0008】
図4(b)参照
次いで、レジストパターン47をマスクとして、保護陽極酸化膜46及びAl合金層45をウェット・エッチングして、ゲート電極48、及び、ゲート電極48に繋がるゲートバスライン(図示せず)を形成する。
【0009】
なお、この工程において、ゲート電極48の断面形状は、ほぼ垂直に近い角度にエッチングされると共に、薄い保護陽極酸化膜46に庇状部が形成されるが、この庇状部は、次の多孔質陽極酸化膜の形成工程において、均一な陽極酸化膜を得るための障害となる。
【0010】
図4(c)参照
次いで、ウェット・エッチングにより薄い保護陽極酸化膜46の庇状部を除去したのち、シュウ酸溶液中で再び陽極酸化することによりゲート電極48の露出表面、即ち、側面に約1μmの厚さのポーラスな多孔質陽極酸化膜49を形成する。
【0011】
図5(d)参照
次いで、レジストパターン47を除去したのち、再び、酒石酸+エチレングリコールからなる溶液中でゲート電極48を陽極酸化して、ゲート電極48の側面及び上面に約100nmの厚さの無孔質陽極酸化膜50を形成する。
【0012】
図5(e)参照
次いで、無孔質陽極酸化保護膜50及び多孔質陽極酸化膜49をマスクとして、エッチングガスとしてCHF3 を用いてSiO2 膜44をドライ・エッチングすることによってゲート絶縁膜51を形成すると共に、多結晶シリコンパターン43を露出させる。
【0013】
次いで、Cr混酸(CrO3 +水+リン酸+硝酸+酢酸)を用いてエッチングすることによって、ゲート電極48の側壁に形成されている多孔質陽極酸化膜49を選択的に除去して、除去部直下のゲート絶縁膜51をLDDマスク領域とする。
なお、この工程までは、ゲート電極48に繋がるゲートバスラインは電源供給線と電気的に接続されている。
【0014】
この多孔質陽極酸化膜49の除去工程において、Cr混酸のエッチングレートは、多孔質陽極酸化膜に対しては約25Å/秒であるのに対して、無孔質陽極酸化膜に対しては約6Å/秒であるので、保護陽極酸化膜46も若干エッチングされると共に、多孔質陽極酸化膜49のエッチング除去に伴ってリフトオフ的に除去され、両者の作用が共働して、保護陽極酸化膜46が除去されることになる。
【0015】
次いで、ゲートバスラインと電源供給線を電気的に切断したのち、P(リン)イオンを低加速エネルギーで高濃度に注入してソース・ドレイン領域52を形成し、次いで、Pイオンを高加速エネルギーで低濃度に注入してLDD領域53を形成する。
【0016】
次いで、全面に層間絶縁膜として、エッチングストッパーとなる薄いSiO2 膜54、及び、厚いSiN膜55を合計の厚さが400nm程度となるように堆積させたのち、パターニングすることによってソース・ドレイン領域52及びゲート電極48に対するコンタクトホールを形成したのち、Ti/Al/Ti膜からなる配線メタルを堆積させ、パターニングすることによってソース・ドレイン電極56及びゲート引出電極(図示せず)を形成していた。
なお、画素スイッチング用TFTの場合には、ゲート引出電極は必要ない。
【0017】
【発明が解決しようとする課題】
しかし、従来のTFTの製造工程においては、多結晶シリコンパターン43とゲート電極48との段差部でかなりの確率でゲート電極48に切れ込みや断線がが発生し、TFT基板の信頼性が低下するという問題がある。
【0018】
図6(a)及び(b)参照
図6(a)及び(b)は、ゲート電極48の側部に設けた多孔質陽極酸化膜49を除去したのちの平面構造を示す顕微鏡写真を模写したものであり、図から明らかなように、多結晶シリコンパターン43とゲート電極48との段差部で切れ込み部57発生、この切れ込み部57はほんの少し入り込むものから断線部58の原因となるものまで程度はまちまちである。
【0019】
図7(a)参照
図7(a)は、切れ込み部或いは断線部58の近傍の断面構造を示す透過電子顕微鏡(TEM)写真を模写したものであり、本来は1本に繋がっているゲート電極48の中央に異常陽極酸化による多孔質陽極酸化膜49が形成され、多孔質陽極酸化膜49を除去した場合に、この多孔質陽極酸化膜49を除去した部分が断線部58或いは切れ込み部として観察される。
【0020】
図7(b)参照
図7(b)は、切れ込み部57の断面構造を示す透過電子顕微鏡(TEM)写真を模写したものであり、多孔質陽極酸化膜49を形成する工程において、図において、左側が異常に陽極酸化が進み厚い多孔質陽極酸化膜49が形成されており、この厚い多孔質陽極酸化膜49を除去した部分が切れ込み部57として観察される。
【0021】
この様な切れ込み部57或いは断線部58との発生原因としては、▲1▼レジストパターン47の密着性が悪いので、陽極酸化処理のための電解液が上からしみ込むため、或いは、▲2▼ゲート電極48の密着性が悪いため、下から電解液がしみ込むという2つの原因が考えられる。
【0022】
しかし、図7(b)において、破線で示す円内における多孔質陽極酸化膜49の下部の密度が他の領域より低いことが観察され、この事実によって、多結晶シリコンパターン43とゲート絶縁膜(図示せず)の段差部でゲート電極48の下部にゲート絶縁膜との密着性或いは段差被覆性に起因した小さな穴があり、そこから陽極酸化処理のための電解液が進入して、陽極酸化が拡がり、異常陽極酸化が生ずるとの結論に至った。
【0023】
したがって、本発明は、ゲート電極の密着性及び段差被覆性を改善して、切れ込み部或いは断線部の発生を防止することを目的とする。
【0024】
【課題を解決するための手段】
図1は本発明の原理的構成の説明図であり、この図1を参照して本発明における課題を解決するための手段を説明する。
図1(a)及び(b)参照
(1)本発明は、薄膜トランジスタの製造方法において、絶縁性基板1上に設けた薄膜半導体層2上に、ゲート絶縁膜3を介してゲート絶縁膜3との密着性及び段差被覆性が良好で多孔質陽極酸化膜の形成が可能なAlとTiとの合金からなる第1の導電体層4、及び、多孔質陽極酸化膜7の形成が可能な第2の導電体層5を堆積させたのち、所定の形状にエッチングすることによりゲート電極を形成し、次いで、陽極酸化を施すことによって第1の導電体層4及び第2の導電体層5の側部に多孔質陽極酸化膜7を形成し、次いで、多孔質陽極酸化膜7と少なくとも第2の導電体層5との界面に無孔質陽極酸化膜8を形成したのち、多孔質陽極酸化膜7を除去する工程を有することを特徴とする。
【0025】
この様に、ゲート絶縁膜3と、実効的にゲート電極となる第2の導電体層5との間に、ゲート絶縁膜3との密着性及び段差被覆性の良好な第1の導電体層4を介在させることにより、電解液がゲート絶縁膜3との界面からしみ込んで、不所望な陽極酸化が生ずることがなく、異常陽極酸化に伴う断線等を防止することができ、また、設計値通りの厚さの多孔質陽極酸化膜7を形成することができるので、設計値通りの長さのLDD領域を形成することができる。
特に、第1の導電体層4として、多孔質陽極酸化膜7の形成が可能なAlとTiとの合金を用いることにより、従来と全く同様な工程でLDD構造を有する薄膜トランジスタを製造することができる。
【0026】
また、多孔質陽極酸化膜7を除去する前に、無孔質陽極酸化膜8を形成しているので、多孔質陽極酸化膜7を選択的に除去することができ、ゲート電極となる第2の導電体層5を不所望にエッチングすることがない。
【0034】
(2)また、本発明は、上記(1)において、エッチングによりゲート電極を形成する前に、第2の導電体層5の表面に無孔質陽極酸化膜からなる保護膜6を形成することを特徴とする。
【0035】
この様に、第2の導電体層5の表面に無孔質陽極酸化膜からなる保護膜6を形成することにより、レジストパターンとの密着性が改善され、第2の導電体層5とレジストパターンの界面から電解液がしみ込んで不所望な陽極酸化が行われることがない。
【0040】
(3)また、本発明は、上記(1)または(2)において、多孔質陽極酸化膜7を除去する前に、多孔質陽極酸化膜7に整合するようにゲート絶縁膜3をエッチングすることを特徴とする。
【0041】
この様に、多孔質陽極酸化膜7を除去する前に、多孔質陽極酸化膜7に整合するようにゲート絶縁膜3をエッチングすることにより、高不純物濃度ソース・ドレイン領域9を形成する際の加速エネルギーを、LDD領域の形成の際の加速エネルギーより十分小さくすることができ、LDD領域の境界を精度良く形成することができる。
【0044】
【発明の実施の形態】
ここで、予め本発明の前提となる参考例の製造工程を、図2を参照して説明する。
図2(a)参照
まず、TFT基板となる透明ガラス基板11上に、減圧化学気相成長法(LPCVD法)を用いて、厚さ10〜200nm、例えば、50nmのアモルファスシリコン層を堆積させたのち、酢酸Ni(酢酸ニッケル)を水に溶かした0.01〜0.5wt%、例えば、0.1wt%のNi塩水溶液をスピンコートしてアモルファスシリコン層に結晶核となるNiを添加し、次いで、400〜600℃、例えば、550℃の高温で、2〜24時間、例えば、5時間アニールしたのち、レーザ照射を行い、多結晶シリコン層に変換する。
【0045】
次いで、多結晶シリコン層を所定形状のレジストパターンをマスクとしてCl2 +BCl3 をエッチングガスとしたドライ・エッチングを施すことによって多結晶シリコンパターン12を形成したのち、PCVD法によってゲート酸化膜となる厚さ50〜200nm、例えば、150nmのSiO2 膜13を堆積させ、次いで、スパッタリング法によってSiO2 膜13と密着性及び段差被覆性(ステップカヴァレッジ)が良好な厚さ10〜100nm、例えば、30nmのTi膜14、及び、実効的にゲート電極となる厚さ100〜500nm、例えば、300nmのAl−ScからなるAl合金層15を堆積させる。
【0046】
次いで、酒石酸+エチレングリコール溶液中で陽極酸化することにより、厚さ10〜50nm、例えば、厚さ20nmの緻密で無孔質なAl2 O3 からなる保護陽極酸化膜16を形成したのち、レジストパターン17をマスクとして、Cr混酸を用いて保護陽極酸化膜16をエッチングし、次いで、BCl3 +Cl2 +SiCl4 を用いたドライ・エッチングによってTi膜14及びAl合金層15を一度にエッチングする。
【0047】
図2(b)参照
次いで、シュウ酸水溶液中で陽極酸化を行い、レジストパターン17で覆われていないAl合金層15の側部を厚さ0.1〜2.0μm、例えば、0.5μmのポーラスな多孔質陽極酸化膜18に変換すると共に、残存するAl合金層15をゲート電極19とする。
【0048】
次いで、レジストパターン17を除去したのち、酒石酸+エチレングリコール溶液中で陽極酸化を行うことにより、ゲート電極19の側面及び上面に、厚さ20〜500nm、例えば、100nmの無孔質陽極酸化膜20を形成する。
【0049】
なお、この場合の無孔質陽極酸化膜20の厚さは、10〜15Å/Vと、印加する電圧にほぼ比例するので、印加電圧を調整することによって膜厚の制御が可能になり、また、実際には、上述の図5(d)の様な形状になる。
【0050】
図2(c)参照
次いで、多孔質陽極酸化膜20及び保護陽極酸化膜16をマスクとして、CHF3 をエッチングガスとしたドライ・エッチングを施すことによって、SiO2 膜13をエッチングして、ゲート絶縁膜21を形成し、次いで、ゲートバスライン(図示せず)を電源供給線と分断したのち、Cr混酸を用いてエッチングすることによって、多孔質陽極酸化膜18を完全に除去する。
【0051】
なお、この時、Cr混酸のAl合金に対するエッチングレートは非常に低いので、ゲート電極19はエッチングされないものの、保護陽極酸化膜16は若干エッチングされるので、多孔質陽極酸化膜18の除去に伴って生じる保護陽極酸化膜16からなる庇状部もエッチング除去される。
【0052】
図2(d)参照
次いで、加速エネルギー5〜30keV、例えば、10keVで、5.0×1014〜1.0×1016cm-2、例えば、5.0×1015cm-2のドーズ量でPイオンをイオン注入することによって、ゲート絶縁膜21に自己整合するn+ 型のソース・ドレイン領域22を形成し、次いで、加速エネルギー30〜100keV、例えば、90keVで、1.0×1013〜1.0×1015cm-2、例えば、1.0×1014cm-2のドーズ量でPイオンをTi膜14を透過してイオン注入して無孔質陽極酸化膜20に自己整合するn- 型のLDD領域23を形成したのち、300mJ/cm2 のパワーでレーザ照射を行い、注入したPイオンを活性化する。
【0053】
なお、pチャネル型TFTを形成する際には、Bイオンを70keVで1.0×1014cm-2のドーズ量で注入することによってp- 型のLDD領域を形成し、10keVで1.0×1016cm-2のドーズ量で注入することによってp+ 型のソース・ドレイン領域を形成すれば良い。
【0054】
次いで、PCVD法を用いて、層間絶縁膜として、厚さ10〜100nm、例えば、40nmのエッチングストッパーとなるSiO2 膜24、及び、厚さ200〜500nm、例えば、370nmのSiN膜25を堆積させたのち、CF4 +O2 系ガスを用いてドライ・エッチングすることによって、ソース・ドレイン領域22及びゲート電極19に対するコンタクトホールを形成する。
なお、ゲート電極19に対するコンタクトホールの場合には、無孔質陽極酸化膜20も除去する必要がある。
【0055】
次いで、全面に、厚さ50〜200nm、例えば、100nmのTi膜、厚さ100〜500nm、例えば、300nmのAl膜、及び、厚さ50〜200nm、例えば、100nmのTi膜を順次堆積させたのち、パターニングすることによって、ソース・ドレイン電極26及びゲート引出電極27を形成する。
【0056】
次いで、図示しないものの、画素部においては、第2層間絶縁膜を介してドレイン電極と接続するドレインバスラインを形成したのち、第3層間絶縁膜を介してソース電極と接続する画素電極を形成することによってTFT基板が完成する。
【0057】
この様に、参考例においては、ゲート絶縁膜となるSiO2 膜13上にSiO2 膜13との密着性及び段差被覆性の良好なTi膜14を設けているので、陽極酸化工程において、電解液がSiO2 膜13とTi膜14との界面からしみ込むことがなく、したがって、断線部や切れ込み部を発生させることなく、設計値通りの多孔質陽極酸化膜18を形成することができる。
【0058】
以上を前提として、次に、図3を参照して、本発明の第1の実施の形態の製造工程を説明する。
図3(a)参照
まず、TFT基板となる透明ガラス基板11上に、LPCVD法を用いて、厚さ10〜200nm、例えば、40nmのアモルファスシリコン層を堆積させたのち、酢酸アルミニウムを水に溶かした0.01〜0.5wt%、例えば、0.1wt%のAl塩水溶液をスピンコートしてアモルファスシリコン層に結晶核となるAlを添加し、次いで、例えば、600℃で8時間アニールして多結晶シリコン層に変換する。
【0059】
次いで、多結晶シリコン層を所定形状のレジストパターンをマスクとしてCl2 +BCl3 をエッチングガスとしたドライ・エッチングを施すことによって多結晶シリコンパターン12を形成したのち、PCVD法によってゲート酸化膜となる厚さ50〜200nm、例えば、100nmのSiO2 膜13を堆積させ、次いで、スパッタリング法によってSiO2 膜13との密着性及び段差被覆性が良好で、且つ、多孔質陽極酸化膜の形成が可能なAl−Ti合金(Ti30%含有)からなるAl−Ti膜28を、厚さ10〜100nm、例えば、50nmに堆積させ、引き続いて、実効的にゲート電極となる厚さ100〜500nm、例えば、250nmのAl−ScからなるAl合金層15を堆積させる。
【0060】
次いで、酒石酸+エチレングリコール溶液中で陽極酸化することにより、厚さ10〜50nm、例えば、厚さ20nmの緻密で無孔質なAl2 O3 からなる保護陽極酸化膜16を形成したのち、レジストパターン17をマスクとして、Cr混酸を用いて保護陽極酸化膜16をエッチングし、次いで、BCl3 +Cl2 +SiCl4 を用いたドライ・エッチングによってAl−Ti膜28及びAl合金層15を一度にエッチングする。
【0061】
図3(b)参照
次いで、シュウ酸水溶液中で陽極酸化を行い、レジストパターン17で覆われていないAl合金層15及びAl−Ti膜28の側部を厚さ0.1〜2.0μm、例えば、0.5μmのポーラスな多孔質陽極酸化膜18に変換すると共に、残存するAl合金層15をゲート電極19とする。
【0062】
次いで、レジストパターン17を除去したのち、酒石酸+エチレングリコール溶液中で陽極酸化を行うことにより、ゲート電極19の側面及び上面、及び、Al−Ti膜28の側面に、厚さ20〜500nm、例えば、100nmの無孔質陽極酸化膜20を形成する。
【0063】
図3(c)参照
次いで、多孔質陽極酸化膜20及び保護陽極酸化膜16をマスクとして、CHF3 をエッチングガスとしたドライ・エッチングを施すことによって、SiO2 膜13をエッチングして、ゲート絶縁膜21を形成し、次いで、ゲートバスライン(図示せず)を電源供給線と分断したのち、Cr混酸を用いてエッチングすることによって、多孔質陽極酸化膜18を完全に除去する。
【0064】
図3(d)参照
次いで、加速エネルギー5〜30keV、例えば、20keVで、5.0×1014〜1.0×1016cm-2、例えば、1.0×1016cm-2のドーズ量でPイオンをイオン注入することによって、ゲート絶縁膜21に自己整合するn+ 型のソース・ドレイン領域22を形成し、次いで、加速エネルギー30〜100keV、例えば、90keVで、1.0×1013〜1.0×1015cm-2、例えば、5.0×1014cm-2のドーズ量でPイオンをイオン注入して無孔質陽極酸化膜20に自己整合するn- 型のLDD領域23を形成したのち、300mJ/cm2 のパワーでレーザ照射を行い、注入したPイオンを活性化する。
【0065】
なお、この場合も、pチャネル型TFTを形成する際には、Bイオンを70keVで1.0×1014cm-2のドーズ量で注入することによってp- 型のLDD領域を形成し、10keVで1.0×1016cm-2のドーズ量で注入することによってp+ 型のソース・ドレイン領域を形成すれば良い。
【0066】
次いで、上述の参考例と同様に、PCVD法を用いて、層間絶縁膜として、厚さ10〜100nm、例えば、40nmのエッチングストッパーとなるSiO2 膜24、及び、厚さ200〜500nm、例えば、370nmのSiN膜25を堆積させたのち、CF4 +O2 系ガスを用いてドライ・エッチングすることによって、ソース・ドレイン領域22及びゲート電極19に対するコンタクトホールを形成する。
なお、ゲート電極19に対するコンタクトホールの場合には、無孔質陽極酸化膜20も除去する必要がある。
【0067】
次いで、全面に、厚さ50〜200nm、例えば、100nmのTi膜、厚さ100〜500nm、例えば、300nmのAl膜、及び、厚さ50〜200nm、例えば、100nmのTi膜を順次堆積させたのち、パターニングすることによって、ソース・ドレイン電極26及びゲート引出電極27を形成する。
【0068】
次いで、図示しないものの、画素部においては、第2層間絶縁膜を介してドレイン電極と接続するドレインバスラインを形成したのち、第3層間絶縁膜を介してソース電極と接続する画素電極を形成することによってTFT基板が完成する。
【0069】
この様に、本発明の第1の実施の形態においては、ゲート絶縁膜となるSiO2 膜13上にSiO2 膜13との密着性及び段差被覆性が良好で、且つ、多孔質陽極酸化膜の形成が可能なAl−Ti膜28を設けているので、陽極酸化工程において、電解液がSiO2 膜13とAl−Ti膜28との界面からしみ込むことがなく、断線部や切れ込み部を発生させることないので、設計値通りの多孔質陽極酸化膜18を形成することができる。
【0070】
また、Al−Ti膜28は陽極酸化が可能であるので、従来の工程を変更することなくLDD領域形成予定領域上のAl−Ti膜28が自動的に除去されるので、ソース・ドレイン領域22を形成する際の加速エネルギーを小さくすることができる。
【0096】
以上、本発明の第1の実施の形態を説明してきたが、無孔質陽極酸化膜20は必ずしも必須のものではなく、ゲート電極19の側部に設けた多孔質陽極酸化膜18の除去工程において、ゲート電極19に対して選択性のあるエッチャントを用いた場合には原理的に必要としないが、無孔質陽極酸化膜20は緻密であり、300℃程度の低温熱処理でも発生するヒロック(hillock)を低減する効果があるため、最近の液晶表示装置パネルにおける標準的なプロセスになりつつある。
【0097】
また、レジストパターン17等のマスク層とAl合金層15との密着性が良好な場合には、Al合金層15の表面に設ける保護陽極酸化膜16も必ずしも必要ではないが、保護陽極酸化膜16はレジストパターン17との密着性をより良好にするので、レジストパターン17の界面から電解液が進入して、上側から不所望な陽極酸化が起こることがない。
【0098】
また、上記の第1の実施の形態においては、アモルファスシリコン層を多結晶シリコン層に変換する際に、Alからなる核形成物質を添加しているが、核形成物質はAlに限られるものではなく、Ni,Au,Pt,Cu,Ag,Fe等の金属を用いても良いものである。
【0099】
また、上記の第1の実施の形態においては、薄膜半導体層として多結晶シリコン層を用いているが、アモルファスシリコン層、或いは、SOS又はSOI等における単結晶シリコン層でも良く、さらに、シリコン以外に、ゲルマニウム或いはシリコンゲルマニウムを用いても良いものである。
【0100】
また、上記の第1の実施の形態においては、下地SiO2 膜を設けていないが、下地SiO2 膜を設けても良いものである。
【0101】
また、上記の第1の実施の形態においては、ヒロックの発生を抑制するために、ゲート電極材料としてAl−ScからなるAl合金層を用いているが、Al合金層に限られるものではなく、Al自体、或いは、Al−Si等のAlを主成分とした金属であれば良く、この様な金属を用いることによって配線抵抗が低減し、且つ、陽極酸化工程が簡単になる。
【0102】
また、上記の第1の実施の形態においては、高不純物濃度のソース・ドレイン領域22を形成したのち、LDD領域23を形成しているが、この順序は逆にしても良いものである。
【0103】
また、上記の第1の実施の形態においては、アクティブマトリクス型液晶表示装置に用いるTFTの製造方法として説明しているが、本発明は、アクティブマトリクス型液晶表示装置に限られるものではなく、ラインセンサ用の薄膜半導体装置等の他の用途の薄膜半導体装置も対象とするものである。
【0104】
また、上記の第1の実施の形態においては、絶縁性基板として、透明ガラス基板を用いているが、この透明ガラス基板は製造工程に伴う熱処理温度に耐え得る特性を有するものであれば良く、さらには、サファイア等のガラス基板以外の絶縁性基板であっても良く、特に、液晶表示装置以外の用途の場合には、必ずしも透明である必要はない。
【0105】
【発明の効果】
本発明によれば、ゲート電極の下層にゲート絶縁膜と密着性及び段差被覆性の良好な下地導電体層を設けたので、不所望な陽極酸化に伴うゲート電極及びゲートバスラインの切れ込み、及び、それによって引き起こされる断線を防止することができ、プロセスの安定性と信頼性を向上することができる。
【図面の簡単な説明】
【図1】 本発明の原理的構成の説明図である。
【図2】 本発明の前提となる参考例の製造工程の説明図である。
【図3】 本発明の第1の実施の形態の製造工程の説明図である。
【図4】 従来のTFTの途中までの製造工程の説明図である。
【図5】 従来のTFTの図4以降の製造工程の説明図である。
【図6】 従来のTFTにおける異常陽極酸化部の平面構造の説明図である。
【図7】 従来のTFTにおける異常陽極酸化部の断面構造の説明図である。
【符号の説明】
1 絶縁性基板
2 薄膜半導体層
3 ゲート絶縁膜
4 第1の導電体層
5 第2の導電体層
6 保護膜
7 多孔質陽極酸化膜
8 無孔質陽極酸化膜
9 高不純物濃度ソース・ドレイン領域
10 低不純物濃度ソース・ドレイン領域
11 透明ガラス基板
12 多結晶シリコンパターン
13 SiO2 膜
14 Ti膜
15 Al合金層
16 保護陽極酸化膜
17 レジストパターン
18 多孔質陽極酸化膜
19 ゲート電極
20 無孔質陽極酸化膜
21 ゲート絶縁膜
22 ソース・ドレイン領域
23 LDD領域
24 SiO2 膜
25 SiN膜
26 ソース・ドレイン電極
27 ゲート引出電極
28 Al−Ti膜
41 透明ガラス基板
42 下地SiO2 膜
43 多結晶シリコンパターン
44 SiO2 膜
45 Al合金層
46 保護陽極酸化膜
47 レジストパターン
48 ゲート電極
49 多孔質陽極酸化膜
50 無孔質陽極酸化膜
51 ゲート絶縁膜
52 ソース・ドレイン領域
53 LDD領域
54 SiO2 膜
55 SiN膜
56 ソース・ドレイン電極
57 切れ込み部
58 断線部
Claims (3)
- 絶縁性基板上に設けた薄膜半導体層上に、ゲート絶縁膜を介して前記ゲート絶縁膜との密着性及び段差被覆性が良好で多孔質陽極酸化膜の形成が可能なAlとTiとの合金からなる第1の導電体層、及び、多孔質陽極酸化膜の形成が可能な第2の導電体層を堆積させたのち、所定の形状にエッチングすることによりゲート電極を形成し、次いで、陽極酸化を施すことによって前記第1の導電体層及び前記第2の導電体層の側部に多孔質陽極酸化膜を形成し、次いで、前記多孔質陽極酸化膜と少なくとも前記第2の導電体層との界面に無孔質陽極酸化膜を形成したのち、前記多孔質陽極酸化膜を除去する工程を有することを特徴とする薄膜トランジスタの製造方法。
- 上記エッチングによりゲート電極を形成する前に、上記第2の導電体層の表面に無孔質陽極酸化膜からなる保護層を形成することを特徴とする請求項1記載の薄膜トランジスタの製造方法。
- 上記多孔質陽極酸化膜を除去する前に、前記多孔質陽極酸化膜の端部に整合するように上記ゲート絶縁膜をエッチングすることを特徴とする請求項1または2に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16414297A JP4143144B2 (ja) | 1997-06-20 | 1997-06-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16414297A JP4143144B2 (ja) | 1997-06-20 | 1997-06-20 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1117186A JPH1117186A (ja) | 1999-01-22 |
JP4143144B2 true JP4143144B2 (ja) | 2008-09-03 |
Family
ID=15787557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16414297A Expired - Lifetime JP4143144B2 (ja) | 1997-06-20 | 1997-06-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4143144B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4792349A (en) * | 1987-11-03 | 1988-12-20 | Tennessee Valley Authority | Fertilizer values from galvanizer waste |
KR100398591B1 (ko) * | 2001-09-05 | 2003-09-19 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 제조방법 |
US8047442B2 (en) * | 2007-12-03 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP5414306B2 (ja) * | 2009-02-27 | 2014-02-12 | 株式会社ジャパンディスプレイ | 電気光学装置の製造方法 |
-
1997
- 1997-06-20 JP JP16414297A patent/JP4143144B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1117186A (ja) | 1999-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5712495A (en) | Semiconductor device including active matrix circuit | |
KR100294088B1 (ko) | 반도체집적회로 | |
KR100349562B1 (ko) | 식각 방법, 박막 트랜지스터 매트릭스 기판 및 그 제조 방법 | |
JP4166105B2 (ja) | 半導体装置およびその製造方法 | |
JP3277895B2 (ja) | 薄膜トランジスタの製造方法 | |
JPH07106594A (ja) | 半導体装置およびその作製方法 | |
JPH07169974A (ja) | 半導体装置およびその作製方法 | |
JP4143144B2 (ja) | 薄膜トランジスタの製造方法 | |
JPH0818055A (ja) | 半導体集積回路およびその作製方法 | |
US5970326A (en) | Thin film transistor films made with anodized film and reverse-anodized etching technique | |
JP2011035430A (ja) | 半導体装置の作製方法 | |
JPH07169975A (ja) | 半導体装置およびその作製方法 | |
JP4036917B2 (ja) | 薄膜トランジスタの製造方法 | |
JPH07218932A (ja) | 半導体装置およびその作製方法 | |
JP4197270B2 (ja) | 半導体集積回路の作製方法 | |
JPH08122818A (ja) | 金属配線基板および半導体装置およびそれらの製造方法 | |
JP2710793B2 (ja) | 液晶表示パネル及びその製造方法 | |
JP4249512B2 (ja) | 絶縁ゲイト型半導体装置 | |
JPH10173200A (ja) | 半導体装置の作製方法 | |
JPH07321337A (ja) | 半導体集積回路およびその作製方法 | |
JPH1117187A (ja) | 薄膜トランジスタの製造方法 | |
JPH0855994A (ja) | 半導体装置およびその作製方法 | |
JPH10163499A (ja) | 薄膜トランジスタの製造方法 | |
JP3963663B2 (ja) | 半導体装置 | |
JP3537198B2 (ja) | 半導体装置の作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040518 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040518 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050809 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080616 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
EXPY | Cancellation because of completion of term |