JP4142943B2 - 高耐圧半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 140
- 230000015556 catabolic process Effects 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 14
- 230000007423 decrease Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
- H01L29/7818—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
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- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体素子に係り、特にＭＯＳ構造を有する高耐圧半導体素子に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した集積回路（ＩＣ）が多用されている。このようなＩＣ中で、高耐圧素子を含むものはパワーＩＣと呼ばれている。
【０００３】
図２６は、高耐圧素子の一つである横型ＭＯＳＦＥＴの素子断面図である。図中、１０１はｐ型シリコン基板を示し、このｐ型シリコン基板１０１上にはｎ型高抵抗半導体層１０２が設けられ、その表面にはチャネル形成用のｐ型ウェル層１０３が形成されている。ｐ型ウェル層１０３の表面にはｎ型ソース層１０４が選択的に形成されている。ｎ型ソース層１０４からｐ型ウェル層１０３にまたがる領域にはソース電極１０６が設けられている。
【０００４】
ｎ型高抵抗半導体層１０２の表面にはｎ型ドレイン層１０５が選択的に形成され、このｎ型ドレイン層１０５にはドレイン電極１０７が設けられている。ｎ型高抵抗半導体層１０２とｎ型ソース層１０４とで挟まれた領域のｐ型ウェル層１０３上には、シリコン酸化膜からなるゲート絶縁膜１０８を介してゲート電極１０９が設けられている。
【０００５】
横型ＭＯＳＦＥＴは、各電極間の容量を小さくできるので、特に高速なスイッチングが可能という利点がある。しかし、従来の横型ＭＯＳＦＥＴには次のような問題があった。すなわち、オン状態では、ゲート電極１０９の下部にしかチャネルｃｈが形成されず、ｎ型高抵抗半導体層１０２の抵抗によって、オン電圧が高くなるという問題があった。特に高耐圧素子ではオン電圧が著しく高いため、ＭＯＳＦＥＴは用いられない。
【０００６】
図２７は、上記問題を解決するために提案された横型ＭＯＳＦＥＴの構造を示す素子断面図である。この横型ＭＯＳＦＥＴが図２６のそれと異なる点は、ゲート電極１０９ａがｎ型ドレイン層１０５上まで延在していることにある。このため、オン状態では、ｎ型ソース層１０４からｎ型ドレイン層１０５までの表面にチャネルが形成され、オン電圧は低くなる。
【０００７】
しかしながら、オフ状態でゲート・ドレイン間の電圧が高くなると、ゲート電極１０９ａのドレイン端部１１０に電界が集中し、その部分の耐圧が低下するという問題があった。
【０００８】
【発明が解決しようとする課題】
上述の如く、従来の横型ＭＯＳＦＥＴの場合、ゲート電極が（チャネル方向に）短いと、オン電圧が高くなるという問題があった。また、オン電圧を下げるためにゲート電極を長くすると、オフ状態で、ゲート電極のドレイン端部に電界が集中し、耐圧が低下するという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、オン電圧が低く、耐圧が高い高耐圧半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、上記目的を達成するために、本発明に係る高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に選択的に形成され、前記第２導電型ウェル層と接する複数の第２導電型半導体層であって、上から見た幅が前記第２導電型ウェル層から前記第１導電型ドレイン層に向かって徐々に細くなっているパターンを有する複数の第２導電型半導体層とを具備し、前記複数の第２導電型半導体層の前記パターンは、前記第１導電型半導体層の不純物濃度が前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなり、平均的に直線的な濃度勾配となるパターンであることを特徴とする。
本発明に係る他の高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されたパターンを有する複数の第２導電型半導体層とを具備してなり、前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第２導電型ウェル層から前記第１導電型ドレイン層の方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする。
本発明に係る他の高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成され、上から見てストライプ状のパターンを有する第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されており、かつ、前記絶縁膜と接しないように形成されたパターンを有する複数の第２導電型半導体層とを具備してなり、前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第１導電型ソース層のストライプ方向と同じ方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
図１は、本発明の第１の実施形態に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図である。また、図２は、オフ状態の様子を示す素子断面図である。図中、１はｐ型シリコン基板を示し、このｐ型シリコン基板１上にはｎ型高抵抗半導体層２が設けられ、その表面にはチャネル形成用のｐ型ウェル層３が形成されている。
【００１７】
ｐ型ウェル層３の表面にはｎ型ソース層４が選択的に形成され、このｎ型ソース層４からｐ型ウェル層３にまたがる領域にはソース電極６が設けられている。ｎ型高抵抗半導体層２の表面にはｎ型ドレイン層５が選択的に形成され、このｎ型ドレイン層５にはドレイン電極７が設けられている。ソース電極６とドレイン電極７との間の領域上には、シリコン酸化膜からなるゲート絶縁膜８が設けられている。ｎ型ソース層４とｎ型高抵抗半導体層２とで挟まれた領域のｐ型ウェル層３の上方に当たるゲート絶縁膜８上には、ソース電極６と接しない高濃度のｐ型半導体層１０が設けられ、このｐ型半導体層１０にはゲート電極１３が設けられている。
【００１８】
ドレイン側のゲート絶縁膜８の端部上にはｎ型半導体層１１とｐ型半導体層１２とからなるツェナーダイオードが設けられている。ｐ型半導体層１２はドレイン電極７に接している。ｐ型半導体層１０とｎ型半導体層１１との間のゲート絶縁膜８上には、不純物濃度の低いｉ型ポリシリコン層９が設けられている。なお、ポリシリコンの代わりにシリコンを用いても良い。
【００１９】
このように構成された横型ＭＯＳＦＥＴによれば、ゲート電極１３にソース電極６に対して正の電圧を印加すると、ｐ型半導体層１０の下部のｐ型ウェル層３の表面にチャネルｃｈ１が形成されると同時にｉ型ポリシリコン層９の表面にチャネルｃｈ２が誘起される。この結果、ｉ型ポリシリコン層９の抵抗が著しく低下し、ｉ型ポリシリコン層９の電位はゲート印加電圧と同じになる。このため、ｎ型高抵抗半導体層２の表面にチャネルｃｈ３が形成される。
【００２０】
したがって、ｎ型ソース層４とｎ型ドレイン層５とは一つのチャネルで繋がるようになる。すなわち、図２７に示した横型ＭＯＳＦＥＴのように、実効的に長いゲート電極１０９ａが形成された場合と同じように、長いチャネルが形成される。したがって、ｎ型ソース層４、ｎ型ドレイン層５がｎ型高抵抗半導体層２の表面に形成されていても、オン電圧を低くできる。また、このとき、ｎ型半導体層１１とｐ型半導体層１２とで形成されるダイオードは逆バイアスされるので、ドレイン電極７からｉ型ポリシリコン層９に電流が流れる込むという不都合は生じない。
【００２１】
一方、オフ時には、ゲート電極１３には電圧は印加されず、ドレイン電極７には高電圧が印加されるため、図２に示すように、ｐ型ウェル層３の表面にチャネルｃｈ１は形成されない。この結果、チャネルｃｈ２，ｃｈ３は誘起されず、ｉ型ポリシリコン層９は空乏化する。すなわち、図２７に示した横型ＭＯＳＦＥＴのような、実効的に長いゲート電極１０９ａは消滅する。したがって、ドレイン電極７の近傍の電界集中が回避され、ドレイン電極７の近傍の耐圧低下は生じない。
【００２２】
したがって、本実施形態によれば、オン電圧が低く、耐圧が高い横型ＭＯＳＦＥＴが得られる。図３は、本発明の第２の実施形態に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図である。なお、以下の図３〜図９において、前出した図と同一符号（添字が異なるものを含む）は同一部分または相当部分を示す。
【００２３】
本実施形態の横型ＭＯＳＦＥＴは、先の実施形態のそれをＳＯＩ構造としたものである。シリコン基板１ａ上には埋め込みシリコン酸化膜１０が形成され、シリコン酸化膜１０が上には薄いｎ型高抵抗半導体層２ａが形成されている。また、ｎ型高抵抗半導体層２ａにはシリコン酸化膜１０に達するｐ型ウェル層３ａが形成されている。その他の構造は先の実施形態と同じである。
【００２４】
このように構成された横型ＭＯＳＦＥＴでも、先の実施形態と同様な効果が得られるのは勿論のこと、更に、オン電圧が低く、ＳＯＩ構造により素子の接合容量が小さくなるので、高速なスイッチングが行なえるようになる。図４は、本発明の第３の実施形態に係るＭＯＳＦＥＴの構造を示す素子断面図である。
【００２５】
これは本発明をトレンチ溝を用いたＭＯＳＦＥＴに適用した例である。通常、トレンチ溝内にゲート電極を設けた素子の場合、トレンチ溝の下端部分で電界集中が生じ、その部分の耐圧が劣化するという問題がある。しかし、本実施形態によれば、ｉ型ポリシリコン層９が空乏化し、トレンチ溝の下端部分での電界集中が緩和するので、耐圧が改善される。
【００２６】
図５は、本発明の第４の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、ゲート電極１３とドレイン電極７との間の半導体層９，１０，１１，１２の表面がポリシリコン高抵抗膜（ＳＩＰＯＳ）１５で被覆されていることにある。
【００２７】
このように構成された横型ＭＯＳＦＥＴによれば、ポリシリコン高抵抗膜１５によって、オフ時にｉ型ポリシリコン層９内を流れる微小電流によるｎ型高抵抗半導体層２ａ内の電界の変動を抑制でき、更に耐圧が向上する。図６は、本発明の第５の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００２８】
本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、低不純物濃度のｉ型ポリシリコン層９の代わりに、ｐ型ポリシリコン層９ａ（他の半導体材料でも良い）を用いたことにある。通常、ｎ型高抵抗半導体層２ａが薄い（２μｍ以下）場合には、ｎ型高抵抗半導体層２ａの不純物濃度は、耐圧の関係上、ある程度の値（ドーズ量１．５×１０12／ｃｍ2 ）以上にできない。
【００２９】
しかし、本実施形態によれば、オフ時の空乏化によって生じるｐ型ポリシリコン層９ａ内の負電荷とｎ型高抵抗半導体層２ａ内の正電荷とが互いに打ち消し合うため、ｎ型高抵抗半導体層２ａの不純物濃度を高くできる。したがって、オン電圧が更に低くなる。図７は、本発明の第６の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００３０】
本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、低不純物濃度のｉ型ポリシリコン層９の代わりに、ｎ型ポリシリコン層９ｂ（他の半導体材料でも良い）を用いたことにある。本実施形態によれば、オフ時に、ソース側からドレイン側に向かって、ｎ型ポリシリコン層９ｂおよびｎ型高抵抗半導体層２ａ内に空乏層が広がる。このため、ｎ型高抵抗半導体層２ａが厚く、縦方向（膜厚方向）の電界が大きくても、ゲート絶縁膜８に高電圧が印加されないので、耐圧を改善できる。なお、ｎ型半導体層１１の不純物濃度を高く（１×１０17〜１０18ｃｍ-3程度以上）し、ゲート絶縁膜８側のｎ型半導体層１１の表面にチャネルが誘起されるのを防止することが好ましい。
【００３１】
図８は、本発明の第７の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施形態の横型ＭＯＳＦＥＴが第６の実施形態のそれと異なる点は、ｐ型半導体層１２がｎ型ポリシリコン層９ｂの上部表面に形成されていることにある。図中、１４はドレイン電極７に繋がった電極を示している。
【００３２】
本実施形態によれば、ゲート絶縁膜８側のｎ型ポリシリコン層９ｂの表面にチャネルが誘起されても、ｐ型半導体層１２は上記チャネルと繋がらないので、チャネルストッパ層が不要になる。図９は、本発明の第８の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００３３】
本実施形態の横型ＭＯＳＦＥＴが第７の実施形態のそれと異なる点は、ｐ型半導体層１２を無くし、電極１４が直接ｎ型ポリシリコン層９ｂの上部表面に接するようになっていることにある。本実施形態によれば、電極１４とｎ型ポリシリコン層９ｂとによりショットキー接合が形成され、これによりダイオードが形成されるので、ｐ型半導体層１２が無くても先の実施形態と同様な効果が得られる。
【００３４】
以上の実施形態は、横型ＩＧＢＴにも適用でき、その横型ＩＧＢＴの構造は、図１，図３，図５，図６，図７，図８，図９に対応して、それぞれ、図２８，図２９，図３０，図３１，図３２，図３３，図３４の如きになり、上記実施形態と同様な効果が得られる。なお、各図中の１６はＩＧＢＴを構成するｐ型半導体層を示している。
【００３５】
図１０は、本発明の第９の実施形態に係る横型ＭＯＳＦＥＴの平面図である。また、図１１、図１２は、それぞれ、図１０の横型ＭＯＳＦＥＴのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。なお、以下の図１０〜図２４において、前出した図と同一符号（添字が異なるものを含む）は同一部分または相当部分を示す。これを製造工程に従い説明すると、まず、シリコン基板２１にシリコン酸化膜２２を埋め込み形成する。次いでシリコン酸化膜２２上にｎ型半導体層３１を形成し、このｎ型半導体層３１にシリコン酸化膜２２に達するｐ型ウェル層２４を選択的に形成する。このとき、ｐ型ウェル層２４とチャネル形成部分４２とソース電極２７とのコンタクト部４１を残しておく。
【００３６】
次にｐ型ウェル層２４内にシリコン酸化膜２２に達するストライプ状のｎ型ソース層２５を形成するとともに、ｎ型半導体層３１内にシリコン酸化膜２２に達するストライプ状のｎ型ドレイン層２６を形成する。次にｎ型ソース層２５とｎ型ドレイン層２６とで挟まれた領域にシリコン酸化膜２２に達するストライプ状のｐ型半導体層３２を形成する。このストライプの方向はｎ型ソース層２５（ｎ型ドレイン層２６）のそれと直角である。
【００３７】
次にｐ型ウェル層２４上にゲート絶縁膜２９を形成した後、このゲート絶縁膜２９上にゲート電極３０を形成する。最後に、ｎ型ソース層２５に接するソース電極２７、ｎ型ドレイン層２６に接するドレイン電極２８を形成する。なお、製造工程の順序は上記のものに限定されるものではない。
【００３８】
以上述べた方法により得られる横型ＭＯＳＦＥＴによれば、ｎ型半導体層３１の濃度を上げても、オフ時の空乏化によってｎ型半導体層３１内に生じる正電荷は、ｐ型半導体層３２内に生じる負電荷によって打ち消されるので、耐圧は改善される。一方、図２４に示す従来の横型ＭＯＳＦＥＴの場合には、図２５に示すように、ｎ型半導体層２３の単位面積当り不純物濃度が１×１０12ｃｍ-2を越えると、耐圧は急激に低下する。
【００３９】
したがって、本実施形態によれば、耐圧の低下を招くこと無く、ｎ型半導体層３１の濃度を上げることができるので、オン抵抗を低くできる。図１３、図１４は、本発明の第１０の実施形態に係る横型ＭＯＳＦＥＴの素子断面図で、それぞれ、図１１、図１２に対応するものである。本実施形態の横型ＭＯＳＦＥＴが先の実施形態のそれと異なる点は、厚いｎ型半導体層３１に素子を形成したことにある。このため、ｐ型ウェル層２４、ｎ型ソース層２５、ｎ型ドレイン層２６、ｎ型半導体層３１、ｐ型半導体層３２をシリコン酸化膜２２に達しないように形成できる。
【００４０】
図１５〜図２０は、ｎ型半導体層３１、ｐ型半導体層３２の他の配置パターンを示す図で、いずれの配置パターンも、ｎ型半導体層３１の不純物濃度がソース側で低く、ドレイン側で高くなるようになっている。このような条件を満たす配置パターンを選んだのは、上記の如きの濃度勾配があると、ソース・ドレイン間の耐圧が高くなるという研究報告に基づく（ＩＳＰＳＤ´９１，ｐ３１，Marchant et al. ）。
【００４１】
しかし、従来の技術では濃度勾配を形成するのに、多数の拡散工程を要し、プロセス上の問題が多かったが、上記配置パターンのようなものであれば、従来の問題を回避できる。図１５に示す配置パターンは、ｐ型半導体層３２の幅をドレインに向かって徐々に細くすることにより、平均的に直線的な濃度勾配が得られる。
【００４２】
図１６に示す配置パターンは、ｐ型半導体層３２がｎ型ドレイン層２６に達しないもので、平均的にソース側とドレイン側とに濃度差を設けている。図１７に示す配置パターンは、各ｐ型半導体層３２の長さを変えることにより、図１５に示した配置パターンと同じ効果を実現するものである。図１５〜図１７の配置パターンの場合、ｐ型半導体層３２がｐ型ウェル層２４に接しているため、その接している部分ではチャネルが形成されず、チャネル幅が短なり、オン電圧が高くなる。
【００４３】
図１８、図１９に示す配置パターンは、このようなオン電圧の問題を解決できるものである。すなわち、図１８に示す配置パターンは、ｐ型半導体層３２とｐ型ウェル層２４とが接しないもので、ｐ型半導体層３２をいわゆるガードリングのようにフローティングとすることにより、オン電圧を小さくしている。
【００４４】
図１９に示す配置パターンは、図１８において、一本のストライプをより短い複数のストライプにしたものである。図２０に示す配置パターンは、ｐ型半導体層３２のストライプ方向をｎ型ソース層２５（ｎ型ドレイン層２６）のそれと同じにし、ｐ型半導体層３２をガードリング配置としたものである。図２１は、図２０のＡ−Ａ´断面図である。この配置パターンの場合、図２０に示すゲート電極３０の下部３３、ドレイン電極２８の下部３４の電位集中が、従来に比べて十分緩和され、耐圧が改善される。
【００４５】
図２２、図２３は、図２０の配置パターンをＩＧＢＴに適用した場合の素子断面図を示し、図２２はｎ型半導体層２３が厚いＩＧＢＴ、図２３は半導体層２３が薄いＩＧＢＴの例（参考例）を示している。なお、図中、３５は高濃度ｎ型半導体層を示し、３６はｐ型エミッタ層を示している。
【００４６】
【発明の効果】
以上詳述したように本発明によれば、オン電圧が低く、耐圧が高い高耐圧半導体素子が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図。
【図２】図１の横型ＭＯＳＦＥＴのオフ状態の様子を示す素子断面図。
【図３】本発明の第２の実施例に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図。
【図４】本発明の第３の実施例に係るＭＯＳＦＥＴの構造を示す素子断面図。
【図５】本発明の第４の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図６】本発明の第５の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図７】本発明の第６の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図８】本発明の第７の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図９】本発明の第８の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図１０】本発明の第９の実施例に係る横型ＭＯＳＦＥＴの平面図。
【図１１】図１０の横型ＭＯＳＦＥＴのＡ−Ａ´断面図。
【図１２】図１０の横型ＭＯＳＦＥＴのＢ−Ｂ´断面図。
【図１３】本発明の第１０の実施例に係る横型ＭＯＳＦＥＴの素子断面図。
【図１４】本発明の第１０の実施例に係る横型ＭＯＳＦＥＴの素子断面図。
【図１５】ｎ型半導体層、ｐ型半導体層の配置パターンを示す図。
【図１６】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１７】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１８】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１９】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図２０】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図２１】図２０のＡ−Ａ´断面図。
【図２２】図２０の配置パターンをＩＧＢＴに適用した例を示す図。
【図２３】 図２０の配置パターンをＩＧＢＴに適用した例（参考例）を示す図。
【図２４】従来の横型ＭＯＳＦＥＴの素子断面図。
【図２５】従来の横型ＭＯＳＦＥＴの問題点を説明するための特性図。
【図２６】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２７】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２８】図１の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図２９】図３の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３０】図５の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３１】図６の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３２】図７の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３３】図８の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３４】図９の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【符号の説明】
１…ｐ型シリコン基板、１ａ…シリコン基板、２、２ａ…ｎ型高抵抗半導体層、３…ｐ型ウェル層、４…ｎ型ソース層、５…ｎ型ドレイン層、６…ソース電極、、７…ドレイン電極、８…ゲート絶縁膜、９…ｉ型ポリシリコン層、９ａ…ｐ型ポリシリコン層、９ｂ…ｎ型ポリシリコン層、１０…シリコン酸化膜、１１…ｎ型半導体層、１２…ｐ型半導体層、１３…ゲート電極、１４…電極、１５…ポリシリコン高抵抗膜、１６…ｐ型半導体層、２１…シリコン基板、２２…シリコン酸化膜、２３…ｎ型半導体層、２４…ｐ型ウェル層、２５…ｎ型ソース層、２６…ｎ型ドレイン層、２７…ソース電極、２８…ドレイン電極、２９…ゲート絶縁膜、３０…ゲート電極、３１…ｎ型半導体層、３２…ｐ型半導体層、３３…ゲート電極の下部、３４…ドレイン電極の下部、３５…高濃度ｎ型半導体層、３６…ｐ型エミッタ層、４１…コンタクト部、４２…チャネル形成部分
【発明の属する技術分野】
本発明は、高耐圧半導体素子に係り、特にＭＯＳ構造を有する高耐圧半導体素子に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した集積回路（ＩＣ）が多用されている。このようなＩＣ中で、高耐圧素子を含むものはパワーＩＣと呼ばれている。
【０００３】
図２６は、高耐圧素子の一つである横型ＭＯＳＦＥＴの素子断面図である。図中、１０１はｐ型シリコン基板を示し、このｐ型シリコン基板１０１上にはｎ型高抵抗半導体層１０２が設けられ、その表面にはチャネル形成用のｐ型ウェル層１０３が形成されている。ｐ型ウェル層１０３の表面にはｎ型ソース層１０４が選択的に形成されている。ｎ型ソース層１０４からｐ型ウェル層１０３にまたがる領域にはソース電極１０６が設けられている。
【０００４】
ｎ型高抵抗半導体層１０２の表面にはｎ型ドレイン層１０５が選択的に形成され、このｎ型ドレイン層１０５にはドレイン電極１０７が設けられている。ｎ型高抵抗半導体層１０２とｎ型ソース層１０４とで挟まれた領域のｐ型ウェル層１０３上には、シリコン酸化膜からなるゲート絶縁膜１０８を介してゲート電極１０９が設けられている。
【０００５】
横型ＭＯＳＦＥＴは、各電極間の容量を小さくできるので、特に高速なスイッチングが可能という利点がある。しかし、従来の横型ＭＯＳＦＥＴには次のような問題があった。すなわち、オン状態では、ゲート電極１０９の下部にしかチャネルｃｈが形成されず、ｎ型高抵抗半導体層１０２の抵抗によって、オン電圧が高くなるという問題があった。特に高耐圧素子ではオン電圧が著しく高いため、ＭＯＳＦＥＴは用いられない。
【０００６】
図２７は、上記問題を解決するために提案された横型ＭＯＳＦＥＴの構造を示す素子断面図である。この横型ＭＯＳＦＥＴが図２６のそれと異なる点は、ゲート電極１０９ａがｎ型ドレイン層１０５上まで延在していることにある。このため、オン状態では、ｎ型ソース層１０４からｎ型ドレイン層１０５までの表面にチャネルが形成され、オン電圧は低くなる。
【０００７】
しかしながら、オフ状態でゲート・ドレイン間の電圧が高くなると、ゲート電極１０９ａのドレイン端部１１０に電界が集中し、その部分の耐圧が低下するという問題があった。
【０００８】
【発明が解決しようとする課題】
上述の如く、従来の横型ＭＯＳＦＥＴの場合、ゲート電極が（チャネル方向に）短いと、オン電圧が高くなるという問題があった。また、オン電圧を下げるためにゲート電極を長くすると、オフ状態で、ゲート電極のドレイン端部に電界が集中し、耐圧が低下するという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、オン電圧が低く、耐圧が高い高耐圧半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、上記目的を達成するために、本発明に係る高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に選択的に形成され、前記第２導電型ウェル層と接する複数の第２導電型半導体層であって、上から見た幅が前記第２導電型ウェル層から前記第１導電型ドレイン層に向かって徐々に細くなっているパターンを有する複数の第２導電型半導体層とを具備し、前記複数の第２導電型半導体層の前記パターンは、前記第１導電型半導体層の不純物濃度が前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなり、平均的に直線的な濃度勾配となるパターンであることを特徴とする。
本発明に係る他の高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されたパターンを有する複数の第２導電型半導体層とを具備してなり、前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第２導電型ウェル層から前記第１導電型ドレイン層の方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする。
本発明に係る他の高耐圧半導体素子は、絶縁膜上に形成された第１導電型半導体層と、この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層内に選択的に形成され、上から見てストライプ状のパターンを有する第１導電型ソース層と、前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されており、かつ、前記絶縁膜と接しないように形成されたパターンを有する複数の第２導電型半導体層とを具備してなり、前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第１導電型ソース層のストライプ方向と同じ方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１６】
図１は、本発明の第１の実施形態に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図である。また、図２は、オフ状態の様子を示す素子断面図である。図中、１はｐ型シリコン基板を示し、このｐ型シリコン基板１上にはｎ型高抵抗半導体層２が設けられ、その表面にはチャネル形成用のｐ型ウェル層３が形成されている。
【００１７】
ｐ型ウェル層３の表面にはｎ型ソース層４が選択的に形成され、このｎ型ソース層４からｐ型ウェル層３にまたがる領域にはソース電極６が設けられている。ｎ型高抵抗半導体層２の表面にはｎ型ドレイン層５が選択的に形成され、このｎ型ドレイン層５にはドレイン電極７が設けられている。ソース電極６とドレイン電極７との間の領域上には、シリコン酸化膜からなるゲート絶縁膜８が設けられている。ｎ型ソース層４とｎ型高抵抗半導体層２とで挟まれた領域のｐ型ウェル層３の上方に当たるゲート絶縁膜８上には、ソース電極６と接しない高濃度のｐ型半導体層１０が設けられ、このｐ型半導体層１０にはゲート電極１３が設けられている。
【００１８】
ドレイン側のゲート絶縁膜８の端部上にはｎ型半導体層１１とｐ型半導体層１２とからなるツェナーダイオードが設けられている。ｐ型半導体層１２はドレイン電極７に接している。ｐ型半導体層１０とｎ型半導体層１１との間のゲート絶縁膜８上には、不純物濃度の低いｉ型ポリシリコン層９が設けられている。なお、ポリシリコンの代わりにシリコンを用いても良い。
【００１９】
このように構成された横型ＭＯＳＦＥＴによれば、ゲート電極１３にソース電極６に対して正の電圧を印加すると、ｐ型半導体層１０の下部のｐ型ウェル層３の表面にチャネルｃｈ１が形成されると同時にｉ型ポリシリコン層９の表面にチャネルｃｈ２が誘起される。この結果、ｉ型ポリシリコン層９の抵抗が著しく低下し、ｉ型ポリシリコン層９の電位はゲート印加電圧と同じになる。このため、ｎ型高抵抗半導体層２の表面にチャネルｃｈ３が形成される。
【００２０】
したがって、ｎ型ソース層４とｎ型ドレイン層５とは一つのチャネルで繋がるようになる。すなわち、図２７に示した横型ＭＯＳＦＥＴのように、実効的に長いゲート電極１０９ａが形成された場合と同じように、長いチャネルが形成される。したがって、ｎ型ソース層４、ｎ型ドレイン層５がｎ型高抵抗半導体層２の表面に形成されていても、オン電圧を低くできる。また、このとき、ｎ型半導体層１１とｐ型半導体層１２とで形成されるダイオードは逆バイアスされるので、ドレイン電極７からｉ型ポリシリコン層９に電流が流れる込むという不都合は生じない。
【００２１】
一方、オフ時には、ゲート電極１３には電圧は印加されず、ドレイン電極７には高電圧が印加されるため、図２に示すように、ｐ型ウェル層３の表面にチャネルｃｈ１は形成されない。この結果、チャネルｃｈ２，ｃｈ３は誘起されず、ｉ型ポリシリコン層９は空乏化する。すなわち、図２７に示した横型ＭＯＳＦＥＴのような、実効的に長いゲート電極１０９ａは消滅する。したがって、ドレイン電極７の近傍の電界集中が回避され、ドレイン電極７の近傍の耐圧低下は生じない。
【００２２】
したがって、本実施形態によれば、オン電圧が低く、耐圧が高い横型ＭＯＳＦＥＴが得られる。図３は、本発明の第２の実施形態に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図である。なお、以下の図３〜図９において、前出した図と同一符号（添字が異なるものを含む）は同一部分または相当部分を示す。
【００２３】
本実施形態の横型ＭＯＳＦＥＴは、先の実施形態のそれをＳＯＩ構造としたものである。シリコン基板１ａ上には埋め込みシリコン酸化膜１０が形成され、シリコン酸化膜１０が上には薄いｎ型高抵抗半導体層２ａが形成されている。また、ｎ型高抵抗半導体層２ａにはシリコン酸化膜１０に達するｐ型ウェル層３ａが形成されている。その他の構造は先の実施形態と同じである。
【００２４】
このように構成された横型ＭＯＳＦＥＴでも、先の実施形態と同様な効果が得られるのは勿論のこと、更に、オン電圧が低く、ＳＯＩ構造により素子の接合容量が小さくなるので、高速なスイッチングが行なえるようになる。図４は、本発明の第３の実施形態に係るＭＯＳＦＥＴの構造を示す素子断面図である。
【００２５】
これは本発明をトレンチ溝を用いたＭＯＳＦＥＴに適用した例である。通常、トレンチ溝内にゲート電極を設けた素子の場合、トレンチ溝の下端部分で電界集中が生じ、その部分の耐圧が劣化するという問題がある。しかし、本実施形態によれば、ｉ型ポリシリコン層９が空乏化し、トレンチ溝の下端部分での電界集中が緩和するので、耐圧が改善される。
【００２６】
図５は、本発明の第４の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、ゲート電極１３とドレイン電極７との間の半導体層９，１０，１１，１２の表面がポリシリコン高抵抗膜（ＳＩＰＯＳ）１５で被覆されていることにある。
【００２７】
このように構成された横型ＭＯＳＦＥＴによれば、ポリシリコン高抵抗膜１５によって、オフ時にｉ型ポリシリコン層９内を流れる微小電流によるｎ型高抵抗半導体層２ａ内の電界の変動を抑制でき、更に耐圧が向上する。図６は、本発明の第５の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００２８】
本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、低不純物濃度のｉ型ポリシリコン層９の代わりに、ｐ型ポリシリコン層９ａ（他の半導体材料でも良い）を用いたことにある。通常、ｎ型高抵抗半導体層２ａが薄い（２μｍ以下）場合には、ｎ型高抵抗半導体層２ａの不純物濃度は、耐圧の関係上、ある程度の値（ドーズ量１．５×１０12／ｃｍ2 ）以上にできない。
【００２９】
しかし、本実施形態によれば、オフ時の空乏化によって生じるｐ型ポリシリコン層９ａ内の負電荷とｎ型高抵抗半導体層２ａ内の正電荷とが互いに打ち消し合うため、ｎ型高抵抗半導体層２ａの不純物濃度を高くできる。したがって、オン電圧が更に低くなる。図７は、本発明の第６の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００３０】
本実施形態の横型ＭＯＳＦＥＴが第２の実施形態のそれと異なる点は、低不純物濃度のｉ型ポリシリコン層９の代わりに、ｎ型ポリシリコン層９ｂ（他の半導体材料でも良い）を用いたことにある。本実施形態によれば、オフ時に、ソース側からドレイン側に向かって、ｎ型ポリシリコン層９ｂおよびｎ型高抵抗半導体層２ａ内に空乏層が広がる。このため、ｎ型高抵抗半導体層２ａが厚く、縦方向（膜厚方向）の電界が大きくても、ゲート絶縁膜８に高電圧が印加されないので、耐圧を改善できる。なお、ｎ型半導体層１１の不純物濃度を高く（１×１０17〜１０18ｃｍ-3程度以上）し、ゲート絶縁膜８側のｎ型半導体層１１の表面にチャネルが誘起されるのを防止することが好ましい。
【００３１】
図８は、本発明の第７の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。本実施形態の横型ＭＯＳＦＥＴが第６の実施形態のそれと異なる点は、ｐ型半導体層１２がｎ型ポリシリコン層９ｂの上部表面に形成されていることにある。図中、１４はドレイン電極７に繋がった電極を示している。
【００３２】
本実施形態によれば、ゲート絶縁膜８側のｎ型ポリシリコン層９ｂの表面にチャネルが誘起されても、ｐ型半導体層１２は上記チャネルと繋がらないので、チャネルストッパ層が不要になる。図９は、本発明の第８の実施形態に係る横型ＭＯＳＦＥＴの構造を示す素子断面図である。
【００３３】
本実施形態の横型ＭＯＳＦＥＴが第７の実施形態のそれと異なる点は、ｐ型半導体層１２を無くし、電極１４が直接ｎ型ポリシリコン層９ｂの上部表面に接するようになっていることにある。本実施形態によれば、電極１４とｎ型ポリシリコン層９ｂとによりショットキー接合が形成され、これによりダイオードが形成されるので、ｐ型半導体層１２が無くても先の実施形態と同様な効果が得られる。
【００３４】
以上の実施形態は、横型ＩＧＢＴにも適用でき、その横型ＩＧＢＴの構造は、図１，図３，図５，図６，図７，図８，図９に対応して、それぞれ、図２８，図２９，図３０，図３１，図３２，図３３，図３４の如きになり、上記実施形態と同様な効果が得られる。なお、各図中の１６はＩＧＢＴを構成するｐ型半導体層を示している。
【００３５】
図１０は、本発明の第９の実施形態に係る横型ＭＯＳＦＥＴの平面図である。また、図１１、図１２は、それぞれ、図１０の横型ＭＯＳＦＥＴのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。なお、以下の図１０〜図２４において、前出した図と同一符号（添字が異なるものを含む）は同一部分または相当部分を示す。これを製造工程に従い説明すると、まず、シリコン基板２１にシリコン酸化膜２２を埋め込み形成する。次いでシリコン酸化膜２２上にｎ型半導体層３１を形成し、このｎ型半導体層３１にシリコン酸化膜２２に達するｐ型ウェル層２４を選択的に形成する。このとき、ｐ型ウェル層２４とチャネル形成部分４２とソース電極２７とのコンタクト部４１を残しておく。
【００３６】
次にｐ型ウェル層２４内にシリコン酸化膜２２に達するストライプ状のｎ型ソース層２５を形成するとともに、ｎ型半導体層３１内にシリコン酸化膜２２に達するストライプ状のｎ型ドレイン層２６を形成する。次にｎ型ソース層２５とｎ型ドレイン層２６とで挟まれた領域にシリコン酸化膜２２に達するストライプ状のｐ型半導体層３２を形成する。このストライプの方向はｎ型ソース層２５（ｎ型ドレイン層２６）のそれと直角である。
【００３７】
次にｐ型ウェル層２４上にゲート絶縁膜２９を形成した後、このゲート絶縁膜２９上にゲート電極３０を形成する。最後に、ｎ型ソース層２５に接するソース電極２７、ｎ型ドレイン層２６に接するドレイン電極２８を形成する。なお、製造工程の順序は上記のものに限定されるものではない。
【００３８】
以上述べた方法により得られる横型ＭＯＳＦＥＴによれば、ｎ型半導体層３１の濃度を上げても、オフ時の空乏化によってｎ型半導体層３１内に生じる正電荷は、ｐ型半導体層３２内に生じる負電荷によって打ち消されるので、耐圧は改善される。一方、図２４に示す従来の横型ＭＯＳＦＥＴの場合には、図２５に示すように、ｎ型半導体層２３の単位面積当り不純物濃度が１×１０12ｃｍ-2を越えると、耐圧は急激に低下する。
【００３９】
したがって、本実施形態によれば、耐圧の低下を招くこと無く、ｎ型半導体層３１の濃度を上げることができるので、オン抵抗を低くできる。図１３、図１４は、本発明の第１０の実施形態に係る横型ＭＯＳＦＥＴの素子断面図で、それぞれ、図１１、図１２に対応するものである。本実施形態の横型ＭＯＳＦＥＴが先の実施形態のそれと異なる点は、厚いｎ型半導体層３１に素子を形成したことにある。このため、ｐ型ウェル層２４、ｎ型ソース層２５、ｎ型ドレイン層２６、ｎ型半導体層３１、ｐ型半導体層３２をシリコン酸化膜２２に達しないように形成できる。
【００４０】
図１５〜図２０は、ｎ型半導体層３１、ｐ型半導体層３２の他の配置パターンを示す図で、いずれの配置パターンも、ｎ型半導体層３１の不純物濃度がソース側で低く、ドレイン側で高くなるようになっている。このような条件を満たす配置パターンを選んだのは、上記の如きの濃度勾配があると、ソース・ドレイン間の耐圧が高くなるという研究報告に基づく（ＩＳＰＳＤ´９１，ｐ３１，Marchant et al. ）。
【００４１】
しかし、従来の技術では濃度勾配を形成するのに、多数の拡散工程を要し、プロセス上の問題が多かったが、上記配置パターンのようなものであれば、従来の問題を回避できる。図１５に示す配置パターンは、ｐ型半導体層３２の幅をドレインに向かって徐々に細くすることにより、平均的に直線的な濃度勾配が得られる。
【００４２】
図１６に示す配置パターンは、ｐ型半導体層３２がｎ型ドレイン層２６に達しないもので、平均的にソース側とドレイン側とに濃度差を設けている。図１７に示す配置パターンは、各ｐ型半導体層３２の長さを変えることにより、図１５に示した配置パターンと同じ効果を実現するものである。図１５〜図１７の配置パターンの場合、ｐ型半導体層３２がｐ型ウェル層２４に接しているため、その接している部分ではチャネルが形成されず、チャネル幅が短なり、オン電圧が高くなる。
【００４３】
図１８、図１９に示す配置パターンは、このようなオン電圧の問題を解決できるものである。すなわち、図１８に示す配置パターンは、ｐ型半導体層３２とｐ型ウェル層２４とが接しないもので、ｐ型半導体層３２をいわゆるガードリングのようにフローティングとすることにより、オン電圧を小さくしている。
【００４４】
図１９に示す配置パターンは、図１８において、一本のストライプをより短い複数のストライプにしたものである。図２０に示す配置パターンは、ｐ型半導体層３２のストライプ方向をｎ型ソース層２５（ｎ型ドレイン層２６）のそれと同じにし、ｐ型半導体層３２をガードリング配置としたものである。図２１は、図２０のＡ−Ａ´断面図である。この配置パターンの場合、図２０に示すゲート電極３０の下部３３、ドレイン電極２８の下部３４の電位集中が、従来に比べて十分緩和され、耐圧が改善される。
【００４５】
図２２、図２３は、図２０の配置パターンをＩＧＢＴに適用した場合の素子断面図を示し、図２２はｎ型半導体層２３が厚いＩＧＢＴ、図２３は半導体層２３が薄いＩＧＢＴの例（参考例）を示している。なお、図中、３５は高濃度ｎ型半導体層を示し、３６はｐ型エミッタ層を示している。
【００４６】
【発明の効果】
以上詳述したように本発明によれば、オン電圧が低く、耐圧が高い高耐圧半導体素子が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図。
【図２】図１の横型ＭＯＳＦＥＴのオフ状態の様子を示す素子断面図。
【図３】本発明の第２の実施例に係る横型ＭＯＳＦＥＴのオン状態の様子を示す素子断面図。
【図４】本発明の第３の実施例に係るＭＯＳＦＥＴの構造を示す素子断面図。
【図５】本発明の第４の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図６】本発明の第５の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図７】本発明の第６の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図８】本発明の第７の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図９】本発明の第８の実施例に係る横型ＭＯＳＦＥＴの構造を示す素子断面図。
【図１０】本発明の第９の実施例に係る横型ＭＯＳＦＥＴの平面図。
【図１１】図１０の横型ＭＯＳＦＥＴのＡ−Ａ´断面図。
【図１２】図１０の横型ＭＯＳＦＥＴのＢ−Ｂ´断面図。
【図１３】本発明の第１０の実施例に係る横型ＭＯＳＦＥＴの素子断面図。
【図１４】本発明の第１０の実施例に係る横型ＭＯＳＦＥＴの素子断面図。
【図１５】ｎ型半導体層、ｐ型半導体層の配置パターンを示す図。
【図１６】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１７】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１８】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図１９】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図２０】ｎ型半導体層、ｐ型半導体層の他の配置パターンを示す図。
【図２１】図２０のＡ−Ａ´断面図。
【図２２】図２０の配置パターンをＩＧＢＴに適用した例を示す図。
【図２３】 図２０の配置パターンをＩＧＢＴに適用した例（参考例）を示す図。
【図２４】従来の横型ＭＯＳＦＥＴの素子断面図。
【図２５】従来の横型ＭＯＳＦＥＴの問題点を説明するための特性図。
【図２６】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２７】従来の他の横型ＭＯＳＦＥＴの素子断面図。
【図２８】図１の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図２９】図３の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３０】図５の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３１】図６の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３２】図７の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３３】図８の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【図３４】図９の横型ＭＯＳＦＥＴの特徴を適用した横型ＩＧＢＴの素子断面図。
【符号の説明】
１…ｐ型シリコン基板、１ａ…シリコン基板、２、２ａ…ｎ型高抵抗半導体層、３…ｐ型ウェル層、４…ｎ型ソース層、５…ｎ型ドレイン層、６…ソース電極、、７…ドレイン電極、８…ゲート絶縁膜、９…ｉ型ポリシリコン層、９ａ…ｐ型ポリシリコン層、９ｂ…ｎ型ポリシリコン層、１０…シリコン酸化膜、１１…ｎ型半導体層、１２…ｐ型半導体層、１３…ゲート電極、１４…電極、１５…ポリシリコン高抵抗膜、１６…ｐ型半導体層、２１…シリコン基板、２２…シリコン酸化膜、２３…ｎ型半導体層、２４…ｐ型ウェル層、２５…ｎ型ソース層、２６…ｎ型ドレイン層、２７…ソース電極、２８…ドレイン電極、２９…ゲート絶縁膜、３０…ゲート電極、３１…ｎ型半導体層、３２…ｐ型半導体層、３３…ゲート電極の下部、３４…ドレイン電極の下部、３５…高濃度ｎ型半導体層、３６…ｐ型エミッタ層、４１…コンタクト部、４２…チャネル形成部分
Claims (4)
- 絶縁膜上に形成された第１導電型半導体層と、
この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、
前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、
この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に選択的に形成され、前記第２導電型ウェル層と接する複数の第２導電型半導体層であって、上から見た幅が前記第２導電型ウェル層から前記第１導電型ドレイン層に向かって徐々に細くなっているパターンを有する複数の第２導電型半導体層と
を具備し、
前記複数の第２導電型半導体層の前記パターンは、前記第１導電型半導体層の不純物濃度が前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなり、平均的に直線的な濃度勾配となるパターンであることを特徴とする高耐圧半導体素子。 - 絶縁膜上に形成された第１導電型半導体層と、
この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層内に選択的に形成された第１導電型ソース層と、
前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、
この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されたパターンを有する複数の第２導電型半導体層と
を具備してなり、
前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第２導電型ウェル層から前記第１導電型ドレイン層の方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする高耐圧半導体素子。 - 前記複数の第２導電型半導体層は、一本のストライプをそれぞれより短い複数のストライプとしたことを特徴とする請求項２記載の高耐圧半導体素子。
- 絶縁膜上に形成された第１導電型半導体層と、
この第１導電型半導体層内に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層内に選択的に形成され、上から見てストライプ状のパターンを有する第１導電型ソース層と、
前記第１導電型半導体層内に選択的に形成された第１導電型ドレイン層と、
この第１導電型ドレイン層と前記第１導電型ソース層との間の前記第２導電型ウェル層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２導電型ウェル層と前記第１導電型ドレイン層との間の前記第１導電型半導体層内に前記第２導電型ウェル層と接しないように選択的に形成されており、かつ、前記絶縁膜と接しないように形成されたパターンを有する複数の第２導電型半導体層と
を具備してなり、
前記複数の第２導電型半導体層の前記パターンは、上から見た場合に、前記第１導電型ソース層のストライプ方向と同じ方向のストライプ状であり、前記第１導電型半導体層の不純物濃度が平均的に前記第１導電型ソース層側で低く前記第１導電型ドレイン層側で高くなるパターンであることを特徴とする高耐圧半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357264A JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002357264A JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18885593A Division JP3400025B2 (ja) | 1993-06-30 | 1993-06-30 | 高耐圧半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197909A JP2003197909A (ja) | 2003-07-11 |
| JP4142943B2 true JP4142943B2 (ja) | 2008-09-03 |
Family
ID=27606857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002357264A Expired - Fee Related JP4142943B2 (ja) | 2002-12-09 | 2002-12-09 | 高耐圧半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4142943B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101346819B (zh) | 2005-12-22 | 2010-11-03 | Nxp股份有限公司 | 具有凹陷场板的半导体器件及其制作方法 |
| JP6221284B2 (ja) * | 2013-03-19 | 2017-11-01 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2022186304A (ja) * | 2021-06-04 | 2022-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2002
- 2002-12-09 JP JP2002357264A patent/JP4142943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003197909A (ja) | 2003-07-11 |
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Legal Events
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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