JP4139105B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に、トレンチ分離酸化膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
シリコン基板上に埋め込み酸化膜およびSOI(Silicon On Insulator)層が配設されたSOI基板に形成されるSOI構造の半導体装置(以後、SOIデバイスと呼称)は、寄生容量を低減でき、高速動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【0003】
また、シリコン基板上に直接形成されるバルクデバイスも、微細化技術、高集積化技術の進捗は著しく、その開発の速度は加速する一方である。
【0004】
デバイス技術の進捗に伴って、チャネル不純物やソース/ドレイン不純物の濃度は高くなり、しかも急峻な不純物プロファイルが要求される傾向にある。このため、不純物注入後の熱処理は低温で、短時間で行う傾向にある。
【0005】
一方では、シリコン層内にトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成されたトレンチ分離構造を有するデバイスでは、その分離構造の形成に、高温で、長時間の熱処理が必須となっている。
【0006】
ここで、SOIデバイスの一例として、図92にトレンチ分離によりMOSトランジスタ間を電気的に分離したSOIデバイス70の部分断面構成を示す。
【0007】
図92において、シリコン基板101上に埋め込み酸化膜102およびSOI層103が配設されたSOI基板において、SOI層103上にはNチャネル型MOSトランジスタ(NMOSトランジスタ)NM1およびPチャネル型MOSトランジスタ(PMOSトランジスタ)PM1が配設され、両者の間は、分離酸化膜104によって電気的に完全に分離されている。なお、分離酸化膜104はNMOSトランジスタNM1およびPMOSトランジスタPM1を囲むように配設されている。
【0008】
NMOSトランジスタNM1およびPMOSトランジスタPM1は、SOI層103中に形成されるソース・ドレイン領域SD、チャネル形成領域CH、チャネル形成領域CH上に形成されるゲート酸化膜GO、ゲート酸化膜GO上に形成されるゲート電極GTおよび、ゲート電極GTの側面を覆うサイドウォール酸化膜SWで構成される。
【0009】
このようにSOIデバイス70においては、NMOSトランジスタNM1およびPMOSトランジスタPM1は、SOI層103中で分離酸化膜104により互いに独立しているだけでなく、他の半導体素子等からも完全に分離されているため、両トランジスタにおいてはラッチアップが原理的に起こらない構造を呈している。
【0010】
従って、CMOSトランジスタを有するSOIデバイスを製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリア(NMOSではホール)がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【0011】
そこで考案されたのが、パーシャルトレンチ分離構造である。図93に、パーシャルトレンチ分離構造(PTI構造)を有するSOIデバイス80の部分断面構成を示す。
【0012】
図93において、SOI層103上にNMOSトランジスタNM1およびPMOSトランジスタPM1が配設され、両者の間は、その下部にウエル領域WRが配設された部分分離酸化膜105によって分離されている。なお、部分分離酸化膜105はNMOSトランジスタNM1およびPMOSトランジスタPM1を囲むように配設されている。
【0013】
ここで、部分分離酸化膜105に対して、SOIデバイス80における分離酸化膜104のように、埋め込み酸化膜102に達するトレンチ酸化膜で素子間を電気的に完全に分離する構造をフルトレンチ分離構造(FTI構造)と呼称し、その酸化膜を完全分離酸化膜と呼称する。
【0014】
このように、NMOSトランジスタNM1およびPMOSトランジスタPM1は部分分離酸化膜105によって分離されるが、部分分離酸化膜105の下部のウエル領域WRを通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域WRを通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しないという利点があった。
【0015】
また、MOSトランジスタの信頼性をさらに向上させたPTI構造のSOIデバイスとして、以下に説明するMOSトランジスタ90が挙げられる。以下、図94〜図101を用いてMOSトランジスタ90の製造方法を説明する。なおMOSトランジスタ90の構成は、最終工程を説明する図101に示す。
【0016】
まず、図94に示すように、酸素イオン注入によって埋め込み酸化膜102を形成するSIMOX法や、貼り合わせ法などにより、シリコン基板101、埋め込み酸化膜102およびSOI層103で構成されるSOI基板を準備する。
【0017】
そして、SOI基板上に、CVD法あるいは熱酸化により10〜30nm(100〜300Å)の酸化膜106を形成した後、その上に厚さ30〜200nm(300〜2000Å)の窒化膜107を形成する。続いて、窒化膜107上にパターニングによりレジストマスクRM1を形成する。レジストマスクRM1は、トレンチを形成するための開口部を有している。
【0018】
続いて、レジストマスクRM1をマスクとして窒化膜107、酸化膜106およびSOI層103をエッチングによりパターニングし、図95に示すようにSOI層103に部分トレンチTRを形成する。このエッチングにおいては、SOI層103を完全にエッチングして埋め込み酸化膜102を露出させるのではなく、トレンチの底部に所定厚さのSOI層103が残るようにエッチング条件を調整する。
【0019】
なお、部分トレンチTRは、所定の幅でシリコン基板101に対してほぼ垂直方向に延びて形成されるため、集積度を損ねることなく微細化を維持した素子分離を行うことができる。
【0020】
次に、図96に示す工程において、厚さ500nm(5000Å)程度の酸化膜を堆積し、CMP(Chemical Mechanical Polishing)処理により窒化膜107の途中まで研磨し、その後、窒化膜107および酸化膜106の除去を行うことにより、部分分離酸化膜105を形成する。ここで、図96に向かって部分分離酸化膜105より左側の領域は、しきい値電圧の低いトランジスタを形成する第1の領域R1とし、部分分離酸化膜105より右側の領域は、一般的なしきい値電圧を有し、かつ信頼性の高いトランジスタを形成する第2の領域R2とする。
【0021】
次に、図97に示す工程においてSOI層103上に全域に渡って酸化膜OX101を形成する。酸化膜OX101の厚さは1〜4nm(10〜40Å)である。その後、第2の領域R2上を覆うようにレジストマスクRM2を形成し、酸化膜OX101を介して第1の領域R1のSOI層103内に半導体不純物をイオン注入により導入する。この場合の注入条件はしきい値電圧の低いトランジスタを形成するための条件であり、例えばNMOSトランジスタを形成するのであれば、ボロン(B)イオンをエネルギー5〜40keV、ドーズ量1×1011〜3×1011/cm2で注入する。なお、これに先だって、ボロンイオンをエネルギー30〜100keV、ドーズ量1×1012〜1×1014/cm2で注入することでウエル領域を形成する工程を有している。
【0022】
次に、図98に示す工程においては第1の領域R1上を覆うようにレジストマスクRM3を形成し、酸化膜OX101を介して第2の領域R2のSOI層103内に半導体不純物をイオン注入により導入する。この場合の注入条件は一般的なしきい値電圧のトランジスタを形成するための条件であり、例えばNMOSトランジスタを形成するのであれば、ボロン(B)イオンをエネルギー5〜40keV、ドーズ量3×1011〜5×1011/cm2である。
【0023】
次に、図99に示す工程において、第2の領域R2上を覆うようにレジストマスクRM4を形成し、第1の領域R1の酸化膜OX101を除去する。
【0024】
レジストマスクRM4を除去した後、図100に示す工程において全域に渡って酸化膜を形成する。このとき、領域R1においては厚さは2〜4nm(20〜40Å)の酸化膜OX102が形成され、領域R2においては酸化膜OX101の厚さが増して酸化膜OX103となる。その後、全域に渡って、ゲート電極となる多結晶シリコン層(以下、ポリシリコン層と呼称)PS1を形成する。
【0025】
続いて、図101に示す工程において、ポリシリコン層PS1、酸化膜OX102およびOX103をパターニングして、ゲート電極GT1およびGT2、ゲート酸化膜GO1およびGO2を形成し、サイドウォール酸化膜SWの形成、ソース・ドレイン層SDの形成によりNMOSトランジスタNM3およびNM4を形成する。なお、部分分離酸化膜105の下部はウエル領域WRとなっている。
【0026】
なお、NMOSトランジスタNM3およびNM4上には層間絶縁膜が形成され、層間絶縁膜を貫通してソース・ドレイン層SDに達する複数のコンタクトホールが形成されてSOIデバイス90を構成するが、それらについては図示を省略する。
【0027】
【発明が解決しようとする課題】
以上説明したように、PTI構造のSOIデバイスは、基板浮遊効果による種々の問題を解消できるデバイスとして広く利用されつつあるが、部分分離酸化膜下部のウエル領域は、酸化膜形成時の偏析現象により不純物濃度が低下し導電型が反転する場合がある。これを防止するために、ウエル領域と同じ導電型の不純物を注入する、チャネルストップ注入を行う。しかし、先に説明したように、トレンチ分離構造の形成に際しては、高温で、長時間の熱処理が必須となるので、トレンチ分離構造の形成前にチャネルストップ注入を行っても、その後の熱処理によって不純物が拡散してプロファイルが乱れ、所期の効果が得られない可能性がある。
【0028】
これを解消する方法としては、トレンチ分離構造形成後に不純物を注入する方法が挙げられるが、その場合には、トレンチ分離酸化膜の下部のみに高濃度の不純物を注入することが難しいという問題が生じる。
【0029】
すなわち、図102に示すように、SOI層103の表面内に部分分離酸化膜105を形成した後、部分分離酸化膜105の上部からイオン注入を行い、部分分離酸化膜105の下部に不純物を注入する場合、MOSトランジスタ等の半導体素子を形成する活性領域ARにも高濃度の不純物が導入されて、不純物層XLが形成される。
【0030】
これは、部分分離酸化膜105の、SOI層103の主面から突出する部分の高さLで規定される分離段差が低い(例えば20nm)ためで、部分分離酸化膜105を通過して、その下部のウエル領域に不純物プロファイルのピークが形成されるエネルギーで注入を行うと、活性領域AR中においても高濃度の不純物層XLが形成されることになる。この不純物層XLの導電型はソース・ドレイン層とは反対である。
【0031】
この結果、MOSトランジスタのしきい値調整が難しくなったり、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜102にまで到達させることが困難になる。
【0032】
図103には、活性領域ARにMOSトランジスタを形成した構成を示しており、ソース・ドレイン領域SDは不純物層XLの存在により、ソース・ドレイン不純物が相殺され、埋め込み酸化膜102にまで到達していない。また、ソース・ドレイン層のPN接合の周囲に形成される空乏層も不純物層XLの存在により埋め込み酸化膜102にまで到達できない。
【0033】
一方、部分分離酸化膜105の分離段差を大きくすれば、活性領域ARに高濃度の不純物層XLが形成されないようにできるが、半導体装置の微細化の観点からは、分離段差は20nm以下にすることが望ましい。
【0034】
本発明は上記のような問題点を解消するためになされたもので、チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置の製造方法を提供することを目的とする。
【0035】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置の製造方法は、半導体基板、埋め込み酸化膜、半導体層を順次に堆積して得られたSOI基板上に配設される半導体装置の製造方法であって、前記半導体層上に第1の酸化膜を形成する工程 ( a ) と、前記第1の酸化膜上に第1の絶縁膜を形成する工程 ( b ) と、エッチングによって前記半導体層上の前記第1の絶縁膜を開口する工程 ( c ) と、前記第1の酸化膜を貫通し、前記第1の絶縁膜の開口部から前記半導体層内の所定深さに達するトレンチを形成する工程 ( d ) と、前記トレンチの内壁に第2の絶縁膜の第1のサイドウォールスペーサを形成する工程 ( e ) と、前記トレンチの底面下の前記半導体層内でプロファイルのピークが形成されるエネルギーで、第1の導電型の不純物のイオン注入を行う工程 ( f ) と、前記第1のサイドウォールスペーサが残存した状態で、前記トレンチに第3の絶縁膜を埋め込んでトレンチ分離酸化膜を形成する工程 ( g ) と、前記第1酸化膜を除去した後、第2の酸化膜を形成する工程 ( h ) と、前記第2の酸化膜上にポリシリコン膜を形成する工程 ( i ) と、前記第2の酸化膜および前記ポリシリコン膜をパターニングしてゲート酸化膜およびゲート電極を形成する工程 ( j ) と、前記ゲート酸化膜とゲート電極のサイドウォールに第4の絶縁膜の第2のサイドウォールスペーサを形成する工程 ( k ) と、前記ゲート電極および前記第2のサイドウォールスペーサとを注入マスクとして用いて、ソース/ドレイン層に第2導電型の不純物のイオン注入を行う工程 ( l ) と、を備えている。
【0036】
本発明に係る請求項2記載の半導体装置の製造方法は、前記工程 ( e ) が、前記第1のサイドウォールスペーサを酸化膜で形成する工程を含み、前記工程 ( f ) が、前記第1のサイドウォールスペーサを形成した状態で、前記第1の導電型の不純物のイオン注入を行う工程 ( f−1 ) を含んでいる。
【0037】
本発明に係る請求項3記載の半導体装置の製造方法は、前記工程 ( e ) が、前記トレンチの内壁を熱酸化して内壁酸化膜を形成する工程 ( e−1 ) と、前記トレンチの内壁および前記第1の絶縁膜の主面全面に第3の酸化膜を形成する工程 ( e−2 ) と、前記第3の酸化膜の上に前記第1のサイドウォールスペーサを窒化膜で形成する工程 ( e−3 ) とを含み、前記工程 ( f ) は、前記第1のサイドウォールスペーサを形成した状態で、前記不純物のイオン注入を行う工程を含んでいる。
【0038】
本発明に係る請求項4記載の半導体装置の製造方法は、前記半導体層が結晶性を有し、前記工程 ( l ) が、前記半導体層に対するイオン注入において、注入イオンがチャネリングを起こす角度で、前記ソース/ドレイン層に前記第2導電型の不純物のイオン注入を行う工程を含んでいる。
【0039】
本発明に係る請求項5記載の半導体装置の製造方法は、前記ゲート酸化膜、前記ゲート電極および前記ソース/ドレイン層を有したMOSトランジスタの形成領域となる活性領域は、比較的ゲート電圧の高い高電圧MOSトランジスタを形成する高電圧領域と、比較的ゲート電圧の低い低電圧MOSトランジスタを形成する低電圧領域とに区分され、前記低電圧MOSトランジスタのしきい値調整のための不純物のドーズ量は、前記高電圧MOSトランジスタのしきい値調整のための不純物のドーズ量よりも高く、前記高電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第1のイオン注入工程と、前記低電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第2のイオン注入工程とをさらに備え、前記第1のイオン注入工程は、前記低電圧領域においても実行される。
【0040】
本発明に係る請求項6記載の半導体装置の製造方法は、前記ゲート酸化膜、前記ゲート電極および前記ソース/ドレイン層を有したMOSトランジスタの形成領域となる活性領域は、比較的ゲート電圧の高い高電圧MOSトランジスタを形成する高電圧領域と、比較的ゲート電圧の低い低電圧MOSトランジスタを形成する低電圧領域とを有し、前記高電圧MOSトランジスタのしきい値調整のための不純物のドーズ量は、前記低電圧MOSトランジスタのしきい値調整のための不純物のドーズ量よりも高く、前記低電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第1のイオン注入工程と、前記高電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第2のイオン注入工程とをさらに備え、前記第1のイオン注入工程は、前記高電圧領域においても実行される、
【0041】
本発明に係る請求項7記載の半導体装置の製造方法は、前記トレンチ分離酸化膜が、P型不純物を含んでいる。
【0042】
本発明に係る請求項8記載の半導体装置の製造方法は、前記工程 ( f−1 ) が、前記第1のサイドウォールスペーサを形成した後、前記不純物のイオン注入を行う前に、前記トレンチの内壁に内壁酸化膜を形成する工程を含んでいる。
【0043】
本発明に係る請求項9記載の半導体装置の製造方法は、前記工程(d)が、
前記トレンチの内壁を熱酸化して内壁酸化膜を形成する工程を含み、前記第1のサイドウォールスペーサは内壁酸化膜の上に形成される。
【0044】
本発明に係る請求項10記載の半導体装置の製造方法は、半導体基板、埋め込み酸化膜、半導体層を順次に堆積して得られたSOI基板上に配設される半導体装置の製造方法であって、前記半導体層上に第1の酸化膜を形成する工程 ( a ) と、前記第1の酸化膜上に第1の絶縁膜を形成する工程 ( b ) と、エッチングによって前記半導体層上の前記第1の絶縁膜を開口する工程 ( c ) と、前記第1の酸化膜を貫通し、前記第1の絶縁膜の開口部から前記半導体層内の所定深さに達するトレンチを形成する工程 ( d ) と、前記トレンチの内壁に第2の絶縁膜として内壁窒化膜あるいは内壁酸窒化膜を形成する工程 ( e ) と、前記内壁窒化膜あるいは前記内壁酸窒化膜を形成した状態で、前記トレンチの底面下の前記半導体層内でプロファイルのピークが形成されるエネルギーで、第1の導電型の不純物のイオン注入を行う工程 ( f ) と、前記内壁窒化膜あるいは前記内壁酸窒化膜を形成した状態で、前記トレンチに第3の絶縁膜を埋め込んでトレンチ分離酸化膜を形成する工程 ( g ) と、前記第1酸化膜を除去した後、第2の酸化膜を形成する工程 ( h ) と、 前記第2の酸化膜上にポリシリコン膜を形成する工程 ( i ) と、前記第2の酸化膜および前記ポリシリコン膜をパターニングしてゲート酸化膜およびゲート電極を形成する工程 ( j ) と、前記ゲート酸化膜とゲート電極のサイドウォールに第4の絶縁膜のサイドウォールスペーサを形成する工程 ( k ) と、前記ゲート電極および前記サイドウォールスペーサとを注入マスクとして用いて、ソース/ドレイン層に第2導電型の不純物のイオン注入を行う工程 ( l ) と、を備えている。
【0071】
【発明の実施の形態】
<A.実施の形態1>
<A−1.製造方法>
製造工程を順に示す断面図である図1〜図13を用いて、本発明に係る実施の形態1の製造方法について説明する。
【0072】
まず、図1に示すように、酸素イオン注入によって埋め込み酸化膜2を形成するSIMOX法や、貼り合わせ法などにより、シリコン基板1、埋め込み酸化膜2およびSOI層3で構成されるSOI基板を準備する。なお、SOI基板は上記以外の方法で形成されたものであっても良い。
【0073】
通常、SOI層3の膜厚は50〜200nm、埋め込み酸化膜2の膜厚は100〜500nmである。そして、SOI基板上に、CVD法(800℃程度の温度条件)あるいは熱酸化(800〜1000℃の温度条件)により厚さ10〜30nm(100〜300Å)のシリコン酸化膜(以後、酸化膜と呼称)4を形成する。
【0074】
その後、酸化膜4上にCVD法により、厚さ10〜100nm(100〜1000Å)の多結晶シリコン膜(以後。ポリシリコン膜と呼称)5を形成する。
【0075】
そして、ポリシリコン膜5上に、CVD法あるいは熱酸化により厚さ10〜200nm(100〜2000Å)の酸化膜6を形成し、酸化膜6上にCVD法により、厚さ10〜300nm(100〜3000Å)のポリシリコン膜7を形成する。
【0076】
さらに、ポリシリコン膜7上に、CVD法(700℃程度の温度条件)により厚さ30〜200nm(300〜2000Å)のシリコン窒化膜(以後、窒化膜と呼称)8を形成する。なお、酸化膜4、ポリシリコン膜5、酸化膜6、ポリシリコン膜7および窒化膜8は後に形成されるトレンチ分離酸化膜形成のために補助的に機能するので補助膜と呼称することもある。
【0077】
その後、窒化膜8上に、トレンチ分離酸化膜の形成位置に対応する部分が開口部となったレジストマスクをパターニングし、窒化膜8およびポリシリコン膜7をドライエッチングあるいはウエットエッチングにより選択的に除去する。
【0078】
その後、図2に示すように、パターニングされた窒化膜8をエッチングマスクとして、酸化膜6、ポリシリコン膜5、酸化膜4を貫通するとともに、SOI層3を所定深さまでエッチングしてトレンチTR1を形成する。このエッチングにおいては、SOI層3を完全にエッチングして埋め込み酸化膜2を露出させるのではなく、トレンチの底部に所定厚さのSOI層3が残るようにエッチング条件を調整する。
【0079】
なお、部分トレンチTR1は、所定の幅でシリコン基板1に対してほぼ垂直方向に延びて形成されるため、集積度を損ねることなく微細化を維持した素子分離を行うことができる。
【0080】
次に、図3に示す工程において、トレンチTR1の内壁を酸化して酸化膜OX1を形成し、図4に示す工程においてトレンチTR1内に酸化膜OX2を埋め込む。
【0081】
この酸化膜OX2は、例えばHDP(High-Density-Plasma)−CVD法で形成すれば良い。HDP−CVD法は一般的なプラズマCVDよりも1桁〜2桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好な酸化膜を得ることができる。
【0082】
その後、酸化膜OX2上に、MOSトランジスタ等の半導体素子を形成する活性領域に対応する部分が開口部となったレジストマスクRM11をパターニングし、レジストマスクRM11の開口パターンに合わせて酸化膜OX2を所定深さまでエッチングした後、レジストマスクRM11を除去する。このような処理を行う理由は、後に行うCMP(Chemical Mechanical Polishing)処理で酸化膜OX11を除去するが、その際に、酸化膜OX2が均一に除去されるようにするためである。
【0083】
そして、CMPにより酸化膜OX2を除去して、トレンチTR1内にのみ酸化膜OX2を残した後、熱リン酸で窒化膜8を除去し、さらにポリシリコン膜7を除去することで、図5に示す部分分離酸化膜PT11を得る。ここで、ポリシリコン膜7の除去は、アルカリ液、例えばKOH(水酸化カリウム)溶液あるいはアンモニアと過酸化水素水との混合溶液を用いたウエットエッチングを用いても良いし、酸化膜との選択性のあるドライエッチングを用いても良い。
【0084】
部分分離酸化膜PT11は、酸化膜6の主面から突出し、全体の厚さは600nm(6000Å)程度である。なお、SOI層3内での厚さを100nm程度とすれば、いわゆる分離段差は500nm程度となる。
【0085】
次に、図6に示す工程において、PMOSトランジスタが形成される領域PRの上部が開口部となるようにレジストマスクRM12を形成する。そして、部分分離酸化膜PT11を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT11の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0086】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いるならば、その注入エネルギーは、例えば60〜120keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0087】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2やその下部のシリコン基板1内に注入されることになる。図6においては、シリコン基板1内に不純物層N11が形成された例を示している。
【0088】
次に、図7に示す工程において、NMOSトランジスタが形成される領域NRの上部が開口部となるようにレジストマスクRM13を形成する。そして、部分分離酸化膜PT11を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT11の下部のSOI層3内、すなわち分離領域にチャネルストップ層P1を形成する。
【0089】
ここで、注入される不純物はP型の不純物であり、ボロン(B)を用いるならば、その注入エネルギーは、例えば30〜60keVとし、チャネルストップ層P1の濃度は1×1017〜1×1019/cm3とする。
【0090】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2やその下部のシリコン基板1内に注入されることになる。図7においては、シリコン基板1内に不純物層P11が形成された例を示している。
【0091】
このように、分離段差を利用してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1およびP1を形成することができる。
【0092】
次に、図8に示す工程において、フッ酸(HF)処理により部分分離酸化膜PT11および内壁酸化膜OX1をエッチングして、分離段差を低減した部分分離酸化膜PT1を形成する。
【0093】
次に、図9に示す工程において、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、酸化膜4上のポリシリコン膜5を除去する。
【0094】
次に、図10に示す工程において、PMOSトランジスタが形成される領域PRの上部が開口部となるようにレジストマスクRM14を形成する。そして、チャネル注入としてN型不純物、例えばP(リン)、As(ヒ素)、Sb(アンチモン)の何れかを注入して、トランジスタのしきい値電圧を設定する。
【0095】
このときの注入条件の一例としては、リンを用いる場合には、注入エネルギー20〜100keVで、ドーズ量1×1010〜1×1014/cm2とする。
【0096】
次に、図11に示す工程において、NMOSトランジスタが形成される領域NRの上部が開口部となるようにレジストマスクRM15を形成する。そして、チャネル注入としてP型不純物、例えばB(ボロン)あるいはIn(インジウム)を注入して、トランジスタのしきい値電圧を設定する。
【0097】
このときの注入条件の一例としては、ボロンを用いる場合には、注入エネルギー5〜40keVで、ドース量1×1010〜1×1014/cm2とする。なお、しきい値電圧をより低くするのであればドーズ量を減らせば良い。
チャネル注入後、注入ダメージ回復を目的に短時間の熱処理を行う。
【0098】
その後、酸化膜4をウエットエッチングにより除去し、代わりに、図12に示すように、SOI層3上に1〜4nm(10〜40Å)の厚さの絶縁膜11を形成する。これには、熱酸化法、Rapid Thermal Oxidation法、CVD法などが使用できる。さらに、絶縁膜11上に100〜400nm(1000〜4000Å)の厚さのポリシリコン膜12をCVD法により堆積する。
【0099】
そして、図13に示すように、領域PRおよびNRにおいて、絶縁膜11およびポリシリコン膜12をパターニングしてゲート絶縁膜11およびゲート電極12とし、ゲート電極12を注入マスクとして不純物注入(LDD注入)を行うことで低ドープドレイン層(あるいはソース・ドレインエクステンション層)14を形成する。
【0100】
その後、ゲート絶縁膜11およびゲート電極12の側壁に絶縁膜のスペーサ(サイドウォールスペーサ)13を形成し、ゲート電極12およびサイドウォールスペーサ13を注入マスクとして、ソース・ドレイン層形成のための不純物注入(ソース・ドレイン注入)を行うことでソース・ドレイン層15を形成する。
【0101】
さらに、注入ダメージ回復および注入イオン活性化のために短時間の熱処理を行う。
【0102】
その後、全面に渡ってCo(コバルト)などの高融点金属層をスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせてシリサイド層を形成する。なお、当該シリサイド反応により、ゲート電極12の上部およびソース・ドレイン層15の上部に、それぞれシリサイド層16および17が形成され、未反応の高融点金属層を除去する。
【0103】
その後、全面に渡って層間膜ZLを形成し、層間絶縁膜ZLを貫通してシリサイド層17に達するコンタクトプラグCPを設け、コンタクトプラグCPに配線層WLを接続することで、図13に示すSOIデバイス100が形成される。
【0104】
<A−2.作用効果>
以上説明した実施の形態1の製造方法によれば、分離段差の大きな部分分離酸化膜PT11を形成し、部分分離酸化膜PT11を通してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1およびP1を形成することができる。そして、この場合には、活性領域ARに対応するSOI層3内には、チャネルストップ層は形成されないので、MOSトランジスタのしきい値調整を支障なく行うことができ、また、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜2にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【0105】
なお、部分分離酸化膜PT11は、チャネルストップ注入後に分離段差を小さくするようにエッチングして、最終的には分離段差が20nm以下の部分分離酸化膜PT1とするので、半導体装置の微細化に伴う不具合が生じることがない。
【0106】
また、SOI層3上に、酸化膜4、ポリシリコン膜5、酸化膜6、ポリシリコン膜7および窒化膜8の5層膜を形成し、これらを貫通するトレンチTR1を用いて部分分離酸化膜PT11を形成するので、分離段差を大きくすることができる。さらに、窒化膜8はトレンチTR1のエッチングマスクとして機能し、ポリシリコン膜7は大きな分離段差を形成するための膜であり、酸化膜6はポリシリコン膜7の除去に際してのエッチングストッパとして機能し、ポリシリコン膜5は、エッチングにより部分分離酸化膜PT11の分離段差を小さくする際に、活性領域の保護膜として機能する。酸化膜4はパッド酸化膜とも呼称され、SOI層3への不純物注入に際してのダメージ低減や、上層の膜の除去に際してSOI層3の保護膜として機能する。
【0107】
<B.実施の形態2>
実施の形態1においては、分離段差の大きな部分分離酸化膜を通してチャネルストップ注入を行う構成を示したが、以下に説明する方法によりチャネルストップ注入を行っても良い。
【0108】
<B−1.製造方法>
製造工程を順に示す断面図である図14〜図20を用いて、本発明に係る実施の形態2の製造方法について説明する。なお、図1〜図13を用いて説明した実施の形態1と同一の構成については同一の符号を付し、重複する説明は省略する。
【0109】
まず、図14に示すようにSOI基板を準備し、SOI基板上に酸化膜4を形成する。
【0110】
次に、酸化膜4上にCVD法により、厚さ5〜300nm(50〜3000Å)のポリシリコン膜21を形成し、ポリシリコン膜21上に、CVD法により厚さ100〜200nm(1000〜2000Å)の窒化膜22を形成する。なお、酸化膜4、ポリシリコン膜21および窒化膜22は分離酸化膜形成のために補助的に機能するので補助膜と呼称することもある。
【0111】
その後、レジストマスクを用いて窒化膜22およびポリシリコン膜21をドライエッチングあるいはウエットエッチングにより選択的に除去する。
【0112】
そして、図15に示すように、パターニングされた窒化膜22をエッチングマスクとして、酸化膜4を貫通するとともに、SOI層3を所定深さまでエッチングしてトレンチTR2を形成する。このエッチングにおいては、SOI層3を完全にエッチングして埋め込み酸化膜2を露出させるのではなく、トレンチの底部に所定厚さのSOI層3が残るようにエッチング条件を調整する。
【0113】
次に、図16に示す工程においてトレンチTR2の内壁を酸化して内壁酸化膜OX1を形成し、図17に示す工程においてトレンチTR2内に酸化膜OX2を埋め込む。
【0114】
その後、酸化膜OX2上に、MOSトランジスタ等の半導体素子を形成する活性領域に対応する部分が開口部となったレジストマスクRM21をパターニングし、レジストマスクRM21の開口パターンに合わせて酸化膜OX2を所定深さまでエッチングした後、レジストマスクRM21を除去する。
【0115】
そして、CMPにより窒化膜22上の酸化膜OX2を除去して、トレンチTR2内にのみ酸化膜OX2を残すことで、図18に示す部分分離酸化膜PT21を得る。
【0116】
次に、図19に示す工程において、フッ酸(HF)処理により部分分離酸化膜PT21および内壁酸化膜OX1をエッチングして、分離段差を低減した部分分離酸化膜PT2を形成する。このとき、分離酸化膜PT2の厚みは100〜150nm(1000〜1500Å)とし、分離段差は20nm程度とする。
【0117】
その後、PMOSトランジスタが形成される領域PRの上部が開口部となるようにレジストマスクRM22を形成する。そして、部分分離酸化膜PT2を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT2の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0118】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いるならば、その注入エネルギーは、例えば100〜300keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0119】
このとき、活性領域ARに対応するSOI層3上にはポリシリコン膜21および窒化膜22が残っており、その厚さは約400nm(4000Å)であるので、上述したエネルギーではポリシリコン膜21および窒化膜22を通過できず、活性領域ARに対応するSOI層3内にはチャネルストップ注入の不純物は注入されない。
【0120】
次に、図20に示す工程において、NMOSトランジスタが形成される領域NRの上部が開口部となるようにレジストマスクRM23を形成する。そして、部分分離酸化膜PT2を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT2の下部のSOI層3内、すなわち分離領域にチャネルストップ層P1を形成する。
【0121】
ここで、注入される不純物はP型の不純物であり、ボロン(B)を用いるならば、その注入エネルギーは、例えば30〜100keVとし、チャネルストップ層P1の濃度は1×1017〜1×1019/cm3とする。
【0122】
このとき、活性領域ARに対応するSOI層3内にはチャネルストップ注入の不純物は注入されない。
【0123】
その後、熱リン酸で窒化膜22除去し、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、ポリシリコン膜21を除去する。以後、図10〜図13を用いて説明した工程を経ることで、図13に示すSOIデバイス100を得る。
【0124】
<B−2.作用効果>
以上説明した実施の形態2の製造方法によれば、活性領域AR上にはポリシリコン膜21および窒化膜22を残し、分離段差の小さな部分分離酸化膜PT2を通過してSOI層3内でチャネルストップ層が形成されるエネルギーでチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1およびP1を形成することができる。そして、この場合には、活性領域ARに対応するSOI層3内には、チャネルストップ層は形成されないので、MOSトランジスタのしきい値調整を支障なく行うことができ、また、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜2にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【0125】
また、活性領域ARに対応するSOI層3上にはポリシリコン膜21および窒化膜22を残すことで、チャネルストップ注入に際しての不純物イオンは、ポリシリコン膜21および窒化膜22の一方または両方の内部に止まり、SOI層3に到達する可能性は小さいので、不純物イオンがSOI層3を通過することによるダメージを受けにくく、後にSOI層3上に形成されるゲート絶縁膜の信頼性を向上できる。
【0126】
<B−3.変形例>
以上の説明においては、フッ酸(HF)処理により分離段差を低減した部分分離酸化膜PT2を形成する構成を示したが、ウエットエッチングでは正確な膜厚制御が難しい場合もある。
【0127】
そこで、図18を用いて説明したように、CMPにより窒化膜22上の酸化膜OX2を除去してトレンチTR2内に部分分離酸化膜PT21を形成した状態において、部分分離酸化膜PT2にBやAs等の不純物をイオン注入する。このときの注入エネルギーは、飛程が100〜200nmとなるように比較的低エネルギーで行い、ドーズ量は4×1014/cm2以上とする。図21には、このイオン注入を行う工程を示しており、部分分離酸化膜PT2の上部側に不純物が注入されるとともに、窒化膜22にも不純物が注入される状態が示されている。
【0128】
このように、部分分離酸化膜PT2に不純物を注入することで、酸化膜のHFに対するエッチングレートが変化し、分離段差を設定するためのHF処理において、分離酸化膜の膜厚制御性を向上させることが可能となる。
【0129】
なお、イオン注入後に、900〜1200℃で、5秒から60分程度の熱処理を行って、不純物を拡散させるようにしても良い。
【0130】
<C.実施の形態3>
実施の形態2においては、活性領域AR上にポリシリコン膜21および窒化膜22を残した状態でチャネルストップ注入を行う構成を示したが、以下に説明する方法によりチャネルストップ注入を行っても良い。
【0131】
<C−1.製造方法>
製造工程を順に示す断面図である図22〜図27を用いて、本発明に係る実施の形態3の製造方法について説明する。なお、図1〜図13および図14〜図20を用いて説明した実施の形態1および2と同一の構成については同一の符号を付し、重複する説明は省略する。
【0132】
まず、図14〜図17を用いて説明した工程を経て、トレンチTR2内に酸化膜OX2を埋め込み、CMPにより窒化膜22上の酸化膜OX2および窒化膜22を除去することで、図22に示すように、ポリシリコン膜21の主面を露出させる。
【0133】
その後、図23に示す工程においてポリシリコン膜21の厚さが5〜20nmとなるようにエッチングを行う。これにより、ポリシリコン膜21の主面が部分分離酸化膜PT2の上面よりも低くなり、分離段差が生じる。
【0134】
この状態で、図24に示す工程において、PMOSトランジスタが形成される領域PRの上部が開口部となるようにレジストマスクRM31を形成する。そして、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0135】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いるならば、その注入エネルギーは、例えば100〜300keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0136】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2内に注入されるようにポリシリコン膜21の厚さが設定されており、図24においては、SOI層3との接合部近傍の埋め込み酸化膜2内に不純物層N11が形成された例を示している。
【0137】
次に、図25に示す工程において、NMOSトランジスタが形成される領域NRの上部が開口部となるようにレジストマスクRM32を形成する。そして、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層P1を形成する。
【0138】
ここで、注入される不純物はP型の不純物であり、ボロン(B)を用いるならば、その注入エネルギーは、例えば30〜100keVとし、チャネルストップ層P1の濃度は1×1017〜1×1019/cm3とする。
【0139】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2内に注入されるようにポリシリコン膜21の厚さが設定されており、図25においては、SOI層3との接合部近傍の埋め込み酸化膜2内に不純物層P11が形成された例を示している。
【0140】
次に、図26に示す工程において、フッ酸(HF)処理により部分分離酸化膜PT21および内壁酸化膜OX1をエッチングして、分離段差を低減した部分分離酸化膜PT2形成した後、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、酸化膜4上のポリシリコン膜21を除去する。
【0141】
以後、図10〜図13を用いて説明した工程を経ることで、図27に示すSOIデバイス200を得る。
【0142】
<C−2.作用効果>
以上説明した実施の形態3の製造方法によれば、活性領域AR上にはポリシリコン膜21を薄く残し、分離段差の比較的小さな部分分離酸化膜PT21を通過してSOI層3内でチャネルストップ層が形成されるエネルギーでチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1およびP1を形成することができる。そして、この場合には、活性領域ARに対応するSOI層3内には、チャネルストップ層は形成されないので、MOSトランジスタのしきい値調整を支障なく行うことができ、また、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜2にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【0143】
なお、SOI層3を通過した不純物は、領域PRおよびNRの埋め込み酸化膜2内において、それぞれ不純物層N11およびP11を形成する。そして、不純物層N11およびP11は、何れもSOI層3との接合部近傍の埋め込み酸化膜2内に形成されており、それぞれの端縁部は、チャネルストップ層N1およびP1の端縁部の近傍に存在することになる。
【0144】
この結果、図27に示すチャネルストップ層N1の端縁部であるA部およびチャネルストップ層P1の端縁部であるB部においては、ウェハプロセスにおける種々の熱処理によって、チャネルストップ不純物が埋め込み酸化膜2に吸収されることを防止でき、また、チャネルストップ不純物が部分分離酸化膜PT2に吸収されたとしても、不純物層N11およびP11の不純物が拡散することで補充される。従って、チャネルストップ層N1およびP1の不純物濃度を高濃度に維持することができ、この部分での寄生トランジスタの発生を抑制できる。
【0145】
<D.実施の形態4>
実施の形態1〜3においては、チャネルストップ注入をSOI基板の主面に対してほぼ垂直な方向から行う構成を示したが、斜め注入あるいは斜め回転注入によるチャネルストップ注入を行うようにしても良い。
【0146】
<D−1.製造方法>
製造工程を順に示す断面図である図28〜図30を用いて、本発明に係る実施の形態4の製造方法について説明する。なお、図22〜図27を用いて説明した実施の形態3と同一の構成については同一の符号を付し、重複する説明は省略する。
【0147】
まず、図22および図23を用いて説明した工程を経て、ポリシリコン膜21の主面が部分分離酸化膜PT2の上面よりも低くなり、分離段差が生じた構成を得る。
【0148】
この状態で、図28に示す工程において、PMOSトランジスタが形成される領域PRの上部が開口部となるようにレジストマスクRM33を形成する。そして、SOI基板の主面に対してほぼ垂直な方向から、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層を形成する。ここで、注入される不純物はN型の不純物であり、リン(P)を用いるならば、その注入エネルギーは、例えば100〜300keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0149】
続いて、SOI基板を傾けた状態で不純物をイオン注入することで、部分分離酸化膜PT21の下部だけでなく活性領域ARのSOI層3内にまで延在するチャネルストップ層N1を形成することができる。この場合の注入条件は上記条件とほぼ同じで良い。また、この注入はSOI基板を傾けた状態で、回転させながら行っても良い。
【0150】
なお、チャネルストップ層N1の、活性領域ARのSOI層3内に延在する部分は僅かで良く、活性領域ARのSOI層3内内全域にチャネルストップ層N1が延在する状態とならないように注入角度を設定する。
【0151】
次に、図29に示す工程において、NMOSトランジスタが形成される領域NRの上部が開口部となるようにレジストマスクRM34を形成する。そして、SOI基板の主面に対してほぼ垂直な方向から、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層を形成する。
【0152】
ここで、注入される不純物はP型の不純物であり、ボロン(B)を用いるならば、その注入エネルギーは、例えば30〜100keVとし、チャネルストップ層P1の濃度は1×1017〜1×1019/cm3とする。
【0153】
続いて、SOI基板を傾けた状態で不純物をイオン注入することで、部分分離酸化膜PT21の下部だけでなく活性領域ARのSOI層3内にまで延在するチャネルストップ層P1を形成することができる。この場合の注入条件は上記条件とほぼ同じで良い。また、この注入はSOI基板を傾けた状態で、回転させながら行っても良い。
【0154】
なお、チャネルストップ層P1の、活性領域ARのSOI層3内に延在する部分は僅かで良く、活性領域ARのSOI層3内全域にチャネルストップ層P1が延在する状態とならないように注入角度を設定する。
【0155】
以後、図26および図27を用いて説明した工程を経ることで、図30に示すSOIデバイス300を得る。
【0156】
図30においては、領域PRおよびNRにおけるMOSトランジスタの、それぞれのソース・ドレイン層15と、チャネルストップ層N1およびP1との接合部分には、チャネルストップ層N1およびP1が接合されるソース・ドレイン層15と同じ導電型で、ソース・ドレイン層15よりも不純物濃度が低い、P型低濃度不純物層P3およびN型低濃度不純物層N3が形成されている。
【0157】
これは、チャネルストップ層N1およびP1の、活性領域ARのSOI層3内への延在部分の不純物が、ソース・ドレイン注入による不純物によって補償されて形成された領域である。
【0158】
<D−2.作用効果>
このような低濃度不純物層P3およびN3を備えることで、導電型が異なり、互いに高濃度に不純物有するソース・ドレイン層15とチャネルストップ層N1およびP1とが直接に接触することが防止されるので、PN接合部でのリーク電流が軽減され、より良好な接合特性を得ることができる。
【0159】
なお、チャネルストップ層N1およびP1の不純物濃度が、それぞれが接合されるソース・ドレイン層15の不純物濃度よりも高い場合には、低濃度不純物層の導電型が逆転し、領域PRにおいてはN型の低濃度不純物層が形成され、領域NRにおいてはP型の低濃度不純物層が形成されることになる。
【0160】
なお、以上説明した実施の形態4においては、SOI基板の主面に対してほぼ垂直な方向からのチャネルストップ注入と、SOI基板を傾けた状態での斜め注入あるいは、斜め回転注入とを組み合わせた構成を示したが、SOI基板を傾けた状態での斜め注入あるいは、斜め回転注入のみでチャネルストップ注入を行っても良い。
【0161】
<E.実施の形態5>
実施の形態3においては、活性領域AR上にはポリシリコン膜21を薄く残し、分離段差の比較的小さな部分分離酸化膜PT21を通過してチャネルストップ注入を行う構成を示したが、以下に説明する方法によりチャネルストップ注入を行っても良い。
【0162】
<E−1.製造方法>
製造工程を順に示す断面図である図31および図32を用いて、本発明に係る実施の形態5の製造方法について説明する。なお、図14〜図20を用いて説明した実施の形態2と同一の構成については同一の符号を付し、重複する説明は省略する。また、以下に説明する実施の形態5〜9においては、簡単化のためPMOSトランジスタが形成される領域PRのみを対象として説明する。
【0163】
まず、図14〜図17を用いて説明した工程を経て、トレンチTR2内に酸化膜OX2を埋め込み、CMPにより窒化膜22上の酸化膜OX2を除去することで、図31に示すように、窒化膜22の主面を露出させる。
【0164】
次に、図32に示す工程において、窒化膜22を熱リン酸で除去し、ポリシリコン膜21の主面から部分分離酸化膜PT21が突出した構成を得る。これにより、窒化膜22の厚さにほぼ等しい分離段差が生じる。
【0165】
この状態で、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0166】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いる(PMOSトランジスタを形成する場合)ならば、その注入エネルギーは、例えば150〜500keVとし、ボロン(B)を用いる(NMOSトランジスタを形成する場合)ならば、その注入エネルギーは、例えば60〜250keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0167】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2内やその下部のシリコン基板1内に注入されるように、ポリシリコン膜21の厚さが設定されている。
【0168】
<E−2.作用効果>
以上説明した実施の形態5の製造方法によれば、分離段差の大きな部分分離酸化膜PT21を形成し、部分分離酸化膜PT21を通してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1を形成することができる。そして、この場合には、活性領域ARに対応するSOI層3内には、チャネルストップ層は形成されないので、MOSトランジスタのしきい値調整を支障なく行うことができ、また、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜2にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【0169】
<E−3.変形例1>
以上説明した実施の形態5の製造方法においては、図32を用いて説明したように、ポリシリコン膜21の主面から部分分離酸化膜PT21が突出した構成となるが、この場合、ポリシリコン膜21、内壁酸化膜OX1および部分分離酸化膜PT21の境界部分(図32にC部として示す)が、部分分離酸化膜PT21の除去のためのドライエッチングの影響を受けることになり、場合によっては、当該部分の内壁酸化膜OX1および部分分離酸化膜PT21が過剰に除去されて、最終的に得られる部分分離酸化膜PT2の端縁部が落ち窪むことになる。これは部分分離酸化膜PT21の側壁が垂直に近ければ近いほど顕著になり、逆に、部分分離酸化膜PT21の側壁が上方に向かって広がるようなテーパー形状であれば落ち窪みは発生しにくくなる。しかし、部分分離酸化膜PT21を、意図的に、再現性良く、上記のようなテーパー形状にすることは困難である。
【0170】
代わりに、図33に示すように、ポリシリコン膜21の全面を覆うように、厚さ20nm程度の酸化膜OX3を形成し、部分分離酸化膜PT21のポリシリコン膜21の主面から突出する部分を被覆することで、図32のC部における過剰エッチングを防止するようにしても良い。ここで、酸化膜OX3は、例えば、CVD法においてTEOS(tetra ethyl orthosilicate)を用いることで形成すれば良い。
【0171】
図34〜図37には、酸化膜OX3で被覆された部分分離酸化膜PT21の突出部がドライエッチングにより除去される経過を順に示しており、部分分離酸化膜PT21の突出部分に形成された酸化膜OX3の存在により、ポリシリコン膜21、内壁酸化膜OX1および部分分離酸化膜PT21の境界部分が保護され、当該部分が過剰にエッチングされることが防止される仕組みが明確に示されている。
【0172】
この結果、最終的に得られる部分分離酸化膜PT2の端縁部が落ち窪むことが防止される。
【0173】
部分分離酸化膜PT2の端縁部が落ち窪むと、後に、部分分離酸化膜PT2に係合するようにゲート電極およびゲート絶縁膜を形成した際に、この部分にゲート電極およびゲート絶縁膜が絡みついて複雑な断面形状となり、狭チャネル効果によりトランジスタのしきい値が低下する。また、部分分離酸化膜PT4の端縁部でのゲート絶縁膜の厚さが薄くなって、ゲート電極の耐圧特性が低下するなどの問題が生じる。
【0174】
しかし、上述した変形例1の製造方法によれば、部分分離酸化膜PT2の端縁部が落ち窪むことが防止されるので、上記のような諸問題の発生を防止でき、半導体装置の製造歩留まりを向上できる。
【0175】
<E−4.変形例2>
図32に示すC部の過剰エッチングを防止するための構成としては、図38に示すような構成を採っても良い。
【0176】
すなわち、図38に示すように、ポリシリコン膜21の全面に部分分離酸化膜PT21の突出部の高さと同程度の厚さの酸化膜OX4を形成することで、部分分離酸化膜PT21を完全に覆うようにする。なお、部分分離酸化膜PT21の突出部の高さは、図32に示す工程で除去した窒化膜22の厚さにほぼ等しく、100〜200nmである。また、酸化膜OX4はCVD法においてTEOSを用いることで形成すれば良い。
【0177】
図39〜図41には、酸化膜OX4と、酸化膜OX4で覆われた部分分離酸化膜PT21の突出部とがウエットエッチングにより除去される経過を順に示しており、酸化膜OX4の存在により、ポリシリコン膜21、内壁酸化膜OX1および部分分離酸化膜PT21の境界部分が保護され、当該部分が過剰にエッチングされることが防止される仕組みが明確に示されている。
【0178】
なお、図41においては部分分離酸化膜PT21の中央部がなだらかに盛り上がり、端縁部がなだらかに落ち窪んだ形状になっているが、この程度であれば、以下に続くエッチング工程で解消される場合もあるし、例え最終的に得られる部分分離酸化膜PT2の端縁部に若干の窪みが生じても、その輪郭がなだらかであるので、不具合は生じない。
【0179】
<E−5.変形例3>
図38に示したように、ポリシリコン膜21の全面に部分分離酸化膜PT21の突出部の高さと同程度の厚さの酸化膜OX4を形成して部分分離酸化膜PT21を完全に覆った後、一旦、ドライエッチングを行って酸化膜OX4の輪郭形状を整えた後、ウエットエッチングにより酸化膜OX4および部分分離酸化膜PT21の突出部を除去するようにしても良い。
【0180】
図42は、ポリシリコン膜21の全面を覆う酸化膜OX4にドライエッチングを施し、部分分離酸化膜PT21の上面を露出させた状態を示している。この構造は、部分分離酸化膜PT21の側面に酸化膜OX4のサイドウォールスペーサを形成した構造(サイドウォール構造)に相当する。この状態でウエットエッチングを行うと、均等にエッチングが進むことになる。
【0181】
図43〜図45には、酸化膜OX4と、酸化膜OX4で覆われた部分分離酸化膜PT21の突出部とがウエットエッチングにより除去される経過を順に示しており、酸化膜OX4の存在により、ポリシリコン膜21、内壁酸化膜OX1および部分分離酸化膜PT21の境界部分が保護され、当該部分が過剰にエッチングされることが防止される仕組みが明確に示されている。
【0182】
また、サイドウォール構造を採ることで、エッチングが均等に進み、部分分離酸化膜PT21の端縁部が若干でも落ち窪むようなことが防止される。
【0183】
<E−6.変形例4>
図32に示すC部の過剰エッチングを防止するための構成としては、図46に示すような構成を採っても良い。
【0184】
すなわち、図46に示すように、部分分離酸化膜PT21の側面に窒化膜のサイドウォールスペーサNW1を形成し、この状態で部分分離酸化膜PT21のウエットエッチングを行うようにしても良い。
【0185】
図47および図48には、サイドウォールスペーサNW1で囲まれた部分分離酸化膜PT21がフッ酸等を用いたウエットエッチングにより除去される経過を順に示しており、サイドウォールスペーサNW1の存在により、ポリシリコン膜21、内壁酸化膜OX1および部分分離酸化膜PT21の境界部分が保護され、当該部分が過剰にエッチングされることが防止される仕組みが明確に示されている。
【0186】
なお、図48に示すように部分分離酸化膜PT21のポリシリコン膜21からの突出部が全て除去された時点でエッチングを停止し、続いて、熱リン酸でサイドウォールスペーサNW1を除去する。
【0187】
このような構成と採ることで、部分分離酸化膜PT21に対するエッチングが均等に進み、部分分離酸化膜PT21の端縁部が若干でも落ち窪むようなことが防止される。
【0188】
なお、図32に示すC部の過剰エッチングによる落ち窪みを防止するためには、CMPにより部分分離酸化膜PT21の突出部分を削除する方法を採用しても良い。
【0189】
<F.実施の形態6>
<F−1.製造方法>
製造工程を順に示す断面図である図49〜図54を用いて、本発明に係る実施の形態6の製造方法について説明する。なお、図1〜図13を用いて説明した実施の形態1と同一の構成については同一の符号を付し、重複する説明は省略する。
【0190】
まず、図49に示すようにSOI基板を準備し、SOI基板上に酸化膜4を形成する。そして、酸化膜4上にCVD法により、厚さ10〜100nm(100〜1000Å)のポリシリコン膜41を形成し、ポリシリコン膜41上に、CVD法あるいは熱酸化により厚さ10〜100nm(100〜1000Å)の酸化膜42を形成する。そして、酸化膜42上にCVD法により厚さ100〜200nm(1000〜2000Å)の窒化膜43を形成する。なお、酸化膜4、ポリシリコン膜41、酸化膜42および窒化膜43は分離酸化膜形成のために補助的に機能するので補助膜と呼称することもある。
【0191】
次に、窒化膜43上に、分離酸化膜の形成位置に対応する部分が開口部となったレジストマスクをパターニングし、窒化膜43をドライエッチングあるいはウエットエッチングにより選択的に除去する。
【0192】
その後、図50に示すように、パターニングされた窒化膜43をエッチングマスクとして、酸化膜42、ポリシリコン膜41および酸化膜4を貫通するとともに、SOI層3を所定深さまでエッチングしてトレンチTR4を形成する。このエッチングにおいては、SOI層3を完全にエッチングして埋め込み酸化膜2を露出させるのではなく、トレンチの底部に所定厚さのSOI層3が残るようにエッチング条件を調整する。その後、トレンチTR4の内壁を酸化して酸化膜OX1を形成する。なお、SOI層3のエッチング深さは50〜150nmに設定する。
【0193】
次に、トレンチTR4を埋め込むように窒化膜43の全面に渡ってHDP−CVD法で酸化膜を形成し、CMPにより窒化膜43上の余分な酸化膜を除去することで、図51に示すように、トレンチTR4内のみに酸化膜を残して部分分離酸化膜PT41を形成する。
【0194】
次に、図52に示す工程において、窒化膜43を熱リン酸で除去し、酸化膜42の主面から部分分離酸化膜PT41が突出した構成を得る。これにより、窒化膜43の厚さにほぼ等しい分離段差が生じる。
【0195】
この状態で、部分分離酸化膜PT41を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜PT41の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0196】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いる(PMOSトランジスタを形成する場合)ならば、その注入エネルギーは、例えば150〜500keVとし、ボロン(B)を用いる(NMOSトランジスタを形成する場合)ならば、その注入エネルギーは、例えば60〜250keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0197】
このとき、活性領域ARに対応するSOI層3内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜2内やその下部のシリコン基板1内に注入されるように、酸化膜42およびポリシリコン膜41の厚さが設定されている。
【0198】
次に、図53に示す工程において、ポリシリコン膜41との選択性を有するドライエッチングにより部分分離酸化膜PT41、内壁酸化膜OX1および酸化膜42をエッチングして、分離段差を低減した部分分離酸化膜PT4形成する。
【0199】
次に、図54に示す工程において、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、酸化膜4上のポリシリコン膜41を除去する。
【0200】
以後、図10〜図13を用いて説明した工程を経ることで、各活性領域にMOSトランジスタを形成することで、図13に示すようなSOIデバイス100を得る。
【0201】
<F−2.作用効果>
以上説明した実施の形態6の製造方法によれば、分離段差の大きな部分分離酸化膜PT41を形成し、部分分離酸化膜PT41を通してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層N1を形成することができる。そして、この場合には、活性領域ARに対応するSOI層3内には、チャネルストップ層は形成されないので、MOSトランジスタのしきい値調整を支障なく行うことができ、また、MOSトランジスタのソース・ドレイン層あるいはソース・ドレイン層のPN接合部の周囲に形成される空乏層を埋め込み酸化膜2にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【0202】
また、ポリシリコン膜41上に酸化膜42を備え、酸化膜42とともに部分分離酸化膜PT41を除去するようにするので、ポリシリコン膜41、内壁酸化膜OX1および部分分離酸化膜PT41の境界部分(図52にD部として示す)が、部分分離酸化膜PT41の除去のためのドライエッチングの影響を受けることが抑制され、当該部分の内壁酸化膜OX1および部分分離酸化膜PT41が過剰に除去されて、最終的に得られる部分分離酸化膜PT4の端縁部が落ち窪むことが防止され、この部分にゲート電極およびゲート絶縁膜が絡みつくことによるトランジスタのしきい値の低下や、ゲート電極の耐圧特性の低下などを防止できる。
【0203】
<G.実施の形態7>
以上説明した実施の形態1〜6の半導体装置の製造方法においては、分離段差の大きな部分分離酸化膜を通してチャネルストップ注入を行う方法、あるいは活性領域上に厚いポリシリコン膜や窒化膜を残した状態で、分離段差の小さな部分分離酸化膜を通してチャネルストップ注入を行う方法を示したが、何れの方法を採用しても、完成したMOSトランジスタにおいては、ソース・ドレイン層とチャネルストップ層とが近接して存在する結果となっていた。
【0204】
図55に、完成したMOSトランジスタの一例を示す。図55には、部分分離酸化膜PT2で規定される活性領域ARに形成されたPMOSトランジスタを示しており、ゲート絶縁膜11およびゲート電極12の側壁には絶縁膜のスペーサ(サイドウォールスペーサ)13が形成され、SOI層3の表面内には低ドープドレイン層(あるいはソース・ドレインエクステンション層)14、ソース・ドレイン層15が形成されている。
【0205】
ここで、ソース・ドレイン層15は部分分離酸化膜PT2の側面に接触するように形成され、また、部分分離酸化膜PT2のSOI層3中にはN型不純物でチャネルストップ層N1が形成されている。
【0206】
従って、図中にE部で示されるように、部分分離酸化膜PT2の端縁部近傍においてはソース・ドレイン層14とチャネルストップ層N1とは接近することになり、空乏層DLが薄くなって接合容量が増加したり、電界の集中により接合リークが増加するという問題がある。
【0207】
そこで、本発明に係る実施の形態7として、チャネルストップ層の形成位置の制御方法を説明する。なお、以下の説明においては図14〜図20を用いて説明した実施の形態2の製造方法を一例として説明する。また、簡単化のためPMOSトランジスタが形成される領域PRのみを対象として説明する。
【0208】
<G−1.製造方法>
図14〜図17を用いて説明した工程を経て、トレンチTR2内に酸化膜OX2を埋め込み、CMPにより窒化膜22上の酸化膜OX2および窒化膜22を除去し、図18に示すようにトレンチTR2内に部分分離酸化膜PT21が埋め込まれた構成を得る。
【0209】
その後、図56に示す工程においてトレンチTR2の窒化膜22内に対応する部分の部分分離酸化膜PT21を、例えばフッ酸(HF)処理によりエッチングして、部分分離酸化膜PT21の分離段差を低減する。そして、部分分離酸化膜PT21が除去されて露出したトレンチTR2の窒化膜22部分の内壁面に窒化膜のサイドウォールスペーサNW2を形成する。
【0210】
サイドウォールスペーサNW2を設けた状態で、部分分離酸化膜PT21を通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーでN型の不純物を注入し、部分分離酸化膜PT21の下部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0211】
このとき、サイドウォールスペーサNW2の存在により、チャネルストップ層N1の平面方向の両端縁部は、部分分離酸化膜PT21の両端縁部から、それぞれサイドウォールスペーサNW2の厚さTだけ離れて位置することになり、部分分離酸化膜PT21の端縁部下部にはチャネルストップ層N1は形成されていない。
【0212】
なお、活性領域ARに対応するSOI層3上には、ポリシリコン膜21および窒化膜22が残っているので、不純物はポリシリコン膜21および窒化膜22を通過できず、活性領域ARに対応するSOI層3内にはチャネルストップ注入の不純物は注入されない。
【0213】
以後、窒化膜22およびサイドウォールスペーサNW2を熱リン酸で除去し、またフッ酸(HF)処理により部分分離酸化膜PT21および内壁酸化膜OX1をエッチングして、分離段差を低減した部分分離酸化膜PT2を形成する。
【0214】
<G−2.作用効果>
このように、実施の形態7の製造方法によれば、部分分離酸化膜PT21の下面の端縁部下部にはチャネルストップ層N1が形成されないので、MOSトランジスタを形成した状態で、部分分離酸化膜PT2の端縁部近傍においてはソース・ドレイン層14とチャネルストップ層N1とが離れて存在することになり、空乏層を厚くして接合容量を低減できる。また、部分分離酸化膜PT2の端縁部近傍での電界を緩和して、接合リークを低減することができる。
【0215】
<G−3.変形例>
以上説明した実施の形態7においては、窒化膜22をポリシリコン膜21よりも厚くした例を示したが、窒化膜22をポリシリコン膜21よりも薄くしても良い。
【0216】
図57に窒化膜22をポリシリコン膜21よりも薄くした構成を示す。窒化膜22はシリコン基板1やSOI層2と、熱膨張係数などの物性値が異なっているので、窒化膜22が厚い場合には、シリコン基板1やSOI層2に対して与える機械的ストレスが大きくなる。機械的ストレスが大きい状態で、HDP−CVD法による酸化膜OX2を形成したり、酸化膜OX2の高密度化のための熱処理を行ったりすると、ストレスが加わった状態でデバイスの形状が固定されてしまい、後に窒化膜22を除去しても、ストレスは解消されないということになる。
【0217】
そこで、窒化膜22を薄くし、代わりにポリシリコン膜21を厚くすることで、シリコン基板1やSOI層2に加わる機械的ストレスを低減することができる。
【0218】
また、ポリシリコン膜21を厚くすることで、以下に説明するような効果も得られる。
【0219】
すなわち、SOI層3の表面内に部分分離酸化膜を形成する技術の要は、部分分離酸化膜の下部に、いかにして一定の厚さのSOI層3を残すかという点にある。
【0220】
しかしながら、窒化膜のエッチングではポリシリコン膜とのエッチング選択比が小さいので、ポリシリコン膜21上に窒化膜22を形成した構成においてポリシリコン膜21が薄い場合には、トレンチ形成のための窒化膜22のパターニングに際してポリシリコン膜21でエッチングを停止させることが難しい。
【0221】
また、窒化膜のエッチングでは酸化膜とのエッチング選択比も小さいので、ポリシリコン膜21でエッチングが停止しないと、パッド酸化膜である薄い酸化膜4でも停止させることが難しい。その結果、図らずもSOI層3がエッチングされることになる。
【0222】
この場合、SOI層3のエッチング量は、上層のポリシリコン膜21や窒化膜22の厚さのばらつきの影響を受けて大きくばらつくことになる。これにより、トレンチ底部のSOI層3の厚さがばらついて、最終的には部分分離酸化膜の下部のSOI層3の厚さがばらつくことになる。
【0223】
一方、窒化膜22の下部に厚いポリシリコン膜21が存在すると、窒化膜22のエッチングをポリシリコン膜21で停止させることができ、以後は、ポリシリコン膜21、酸化膜4およびSOI層3を、それぞれ選択性の高いエッチングで除去するという4段階エッチングが可能となり、トレンチ底部のSOI層3の厚さを一定にすることができる。
【0224】
なお、窒化膜22による機械的ストレスを低減するためには、窒化膜22の厚さは30〜200nmとし、また、4段階エッチングを可能とするにはポリシリコン膜21の厚さを50〜400nmとすれば良い。
【0225】
<H.実施の形態8>
以上説明した実施の形態1〜7の半導体装置の製造方法においては、分離段差の大きな部分分離酸化膜を通してチャネルストップ注入を行う方法、あるいは活性領域上に厚いポリシリコン膜や窒化膜を残した状態で、分離段差の小さな部分分離酸化膜を通してチャネルストップ注入を行う方法を示したが、以下に示す方法を用いても良い。
【0226】
<H−1.製造方法>
図14および図15を用いて説明した工程を経て、図58に示すように窒化膜22、ポリシリコン膜21および酸化膜4を貫通するとともに、SOI層3が所定深さまでエッチングされたトレンチTR2を形成する。
【0227】
ここで、図58においてはポリシリコン膜21の厚さを50nm程度とし、窒化膜22の厚さを200nm程度とするが、これは、窒化膜22による機械的ストレスを考慮しない場合の設定であり、窒化膜22による機械的ストレスを低減するために、窒化膜22の厚さを極力薄くし、代わりに、ポリシリコン膜21の厚さを厚くすることで、実施の形態7において説明した4段階エッチングを行ってトレンチTR2を形成しても良いことは言うまでもない。
【0228】
この状態で、SOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、トレンチTR2底部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0229】
ここで、注入される不純物はN型の不純物であり、リン(P)を用いるならば、その注入エネルギーは、例えば10〜100keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0230】
また、P型の不純物を注入する場合には、例えばボロン(B)を用いるならば、その注入エネルギーは、例えば5〜40keVとし、チャネルストップ層N1の濃度は1×1017〜1×1019/cm3とする。
【0231】
このとき、活性領域ARに対応するSOI層3上にはポリシリコン膜21および窒化膜22が残っており、その厚さは約400nm(4000Å)であるので、上述したエネルギーではポリシリコン膜21および窒化膜22を通過できず、活性領域ARに対応するSOI層3内にはチャネルストップ注入の不純物は注入されない。
【0232】
以後、図16〜図18を用いて説明した工程を経て、トレンチTR2内にHDP−CVD法で形成した酸化膜を埋め込んで部分分離酸化膜PT21を形成し、窒化膜22およびポリシリコン膜21の除去とともに、部分分離酸化膜PT21の分離段差を低減して部分分離酸化膜PT2を形成する。その後、図10〜図13を用いて説明した工程を経ることで、図13に示すSOIデバイス100を得ることができる。
【0233】
なお、部分分離酸化膜PT21の形成においては、HDP−CVD法で形成した酸化膜の密度を高めるために熱処理を行うが、本実施の形態の製造方法では既にチャネルストップ注入が行われているので、上記熱処理は処理温度を抑制することが望ましい。
【0234】
<H−2.作用効果>
以上説明した実施の形態8の製造方法によれば、部分分離酸化膜形成用のトレンチを形成した段階でチャネルストップ注入を行うので、注入エネルギーは小さくて済み、このエネルギーでは活性領域ARに対応するSOI層3上のポリシリコン膜21および窒化膜22を通過することはできないので、活性領域ARに対応するSOI層3内にチャネルストップ注入の不純物が注入されることを確実に防止できる。
【0235】
<H−3.変形例1>
以上説明した実施の形態8の製造方法においては、トレンチTR2を形成した後、内壁酸化膜OX1を形成する前にチャネルストップ注入を行う構成を示したが、図59に示すように内壁酸化膜OX1を形成した後にチャネルストップ注入を行うようにしても良い。ここで、内壁酸化膜OX1の厚さは10〜50nmとすれば良い。
【0236】
この場合、内壁酸化膜OX1の存在により、チャネルストップ層N1の平面方向の両端縁部は、トレンチTR2の両端縁部から、それぞれ内壁酸化膜OX1の厚さSだけ離れて位置することになり、最終的に形成される部分分離酸化膜の端縁部下部にはチャネルストップ層N1は形成されないことになる。
【0237】
この結果、MOSトランジスタを形成した状態で、部分分離酸化膜の端縁部近傍においてはソース・ドレイン層とチャネルストップ層とが離れて存在することになり、空乏層を厚くして接合容量を低減できる。また、部分分離酸化膜の端縁部近傍での電界を緩和して、接合リークを低減することができる。
【0238】
なお、チャネルストップ層の形成領域を制限するという観点に立てば、トレンチTR2内に形成するスペーサは酸化膜に限定されるものではなく、窒化膜や酸窒化膜(SiOxNy)を用いても良い。これらの膜は、NOガスを混合したO2による酸化や、N2Oガスを用いた酸化により形成できる。
【0239】
また、窒化膜や酸窒化膜でトレンチ内壁を覆う場合、最終的に得られるSOIデバイスにおいて、コンタクトプラグがソース・ドレイン層の接合部および空乏層部に接触することを防止できるという利点も有することになる。
【0240】
図60に、トレンチ内壁を酸窒化膜ONで覆って得られた部分分離酸化膜PT3を有するSOIデバイス300の構成を示す。なお、図60において図13を用いて説明したSOIデバイス100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0241】
図60において、コンタクトプラグCPはソース・ドレイン層15上のシリサイド層17に接続されるだけでなく、部分分離酸化膜PT3にも係合している。そして、部分分離酸化膜PT3においてはコンタクトプラグCPが部分分離酸化膜PT3の内部にまで延在している。これは、コンタクトプラグCPの形成のために、層間絶縁膜ZLを貫通するコンタクトホールを形成する際に、層間絶縁膜ZLと部分分離酸化膜PT3とではエッチングレートが同等であるため、エッチング選択性が得られず、部分分離酸化膜PT3においてオーバーエッチングとなったためである。
【0242】
このように、部分分離酸化膜に係合するように形成されるコンタクトは、ボーダレスコンタクトと呼称されている。
【0243】
ボーダレスコンタクトが形成される場合、部分分離酸化膜が酸化膜だけで形成されていると、場合によってはボーダレスコンタクトが部分分離酸化膜を貫通して、下部のSOI層に到達する可能性もあるが、部分分離酸化膜PT3のように、その外周部が酸窒化膜ONで覆われていると、酸窒化膜ONは酸化膜とのエッチングレートが異なるので、層間絶縁膜ZLのエッチングに際してエッチング選択性が得られ、酸窒化膜ONがエッチングストッパとして機能するので、図60に示すようにコンタクトプラグCPが部分分離酸化膜PT3を貫通することが防止される。
【0244】
<H−4.変形例2>
チャネルストップ層の形成領域を制限するために、トレンチTR2内に専用のスペーサを形成するようにしても良い。
【0245】
すなわち、図61に示すようにトレンチTR2の側壁面に酸化膜でサイドウォールスペーサNW3を形成した後にチャネルストップ注入を行うようにしても良い。
【0246】
このとき、サイドウォールスペーサNW3の存在により、チャネルストップ層N1の平面方向の両端縁部は、トレンチTR2の両端縁部から、それぞれサイドウォールスペーサNW3の厚さTだけ離れて位置することになり、最終的に形成される部分分離酸化膜の端縁部下部にはチャネルストップ層N1は形成されないことになる。ここで、サイドウォールスペーサNW3の厚さTは10〜50nmとすれば良い。
【0247】
なお、チャネルストップ注入後、トレンチTR2内を内壁酸化して、トレンチ底部に内壁酸化膜OX1を形成した後は、図16〜図18を用いて説明した工程を経て、トレンチTR2内にHDP−CVD法で形成した酸化膜を埋め込んで部分分離酸化膜PT21を形成し、窒化膜22およびポリシリコン膜21の除去とともに、部分分離酸化膜PT21の分離段差を低減して部分分離酸化膜PT2を形成するようにすれば良い。
【0248】
なお、サイドウォールスペーサNW3の形成に際しては、トレンチTR2の内壁全面に酸化膜を形成した後、異方性エッチングを行ってトレンチTR2の側壁面だけに酸化膜を残すようにするので、トレンチTR2の底面には酸化膜が存在しなくなる。
【0249】
この状態でチャネルストップ注入を行うと、トレンチ底部のSOI層3にダメージが加わる可能性がある。そこで、図62に示すように、サイドウォールスペーサNW3を形成した後に内壁酸化を行い、トレンチ底部に内壁酸化膜OX1を形成した後にチャネルストップ注入を行うようにしても良い。
【0250】
また、図63に示すように、まずトレンチTR2内に内壁酸化膜OX1を形成し、その後サイドウォールスペーサNW3を形成してから、チャネルストップ注入を行うようにしても良い。
【0251】
また、酸化膜の代わりに、窒化膜あるいは酸窒化膜を用いてサイドウォールスペーサを形成しても良い。この場合、チャネルストップ層の形成領域を制限することができるだけでなく、ボーダレスコンタクトによる不具合の発生を防止できるという効果も奏することになる。
【0252】
以下、窒化膜のサイドウォールスペーサを用いる場合のさらなる効果について図64〜図67を用いて説明する。
【0253】
図64は、トレンチTR2内に内壁酸化膜OX1を形成した後、窒化膜のサイドウォールスペーサNW3を形成し、チャネルストップ注入を行った後の状態を示している。サイドウォールスペーサNW3を有するトレンチTR2内にはHDP−CVD法で形成された酸化膜OX2が充填されている。
【0254】
図65は、酸化膜OX2をウエットエッチングにより除去して、分離段差を低減した状態を示しており、酸化膜OX2の上面がポリシリコン膜21内に達するまでエッチングが行われる。
【0255】
次に、図66に示す工程において、窒化膜22およびサイドウォールスペーサNW3を熱リン酸により除去する。
【0256】
その後、ポリシリコン膜21をドライエッチングあるいはウエットエッチングで除去することで、図67に示すように、側面がサイドウォールスペーサNW3で構成された部分分離酸化膜PT4を得る。
【0257】
図68に、部分分離酸化膜PT4を有するSOIデバイス400の構成を示す。なお、図68において図13を用いて説明したSOIデバイス100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0258】
図68において、コンタクトプラグCPはソース・ドレイン層15上のシリサイド層17に接続されるだけでなく、部分分離酸化膜PT4にも係合している。部分分離酸化膜PT4においてはコンタクトプラグCPは、部分分離酸化膜PT4の内部深くまでは達していない。
【0259】
これは、コンタクトプラグCPの形成のために、層間絶縁膜ZLを貫通するコンタクトホールを形成する際に、層間絶縁膜ZLとサイドウォールスペーサNW3を構成する窒化膜とではエッチングレートが異なるので、エッチング選択性が得られ、サイドウォールスペーサNW3においてエッチングが停止するからである。
【0260】
このように、部分分離酸化膜PT4の側面が窒化膜で構成されているので、コンタクトプラグCPが部分分離酸化膜PT4を貫通することが防止される。なお、サイドウォールスペーサNW3は酸窒化膜で構成しても良いことは言うまでもない。
【0261】
ここで、トレンチTR2内に窒化膜のサイドウォールスペーサを形成する場合、トレンチTR2の内壁全面に窒化膜を形成した後、異方性エッチングを行ってトレンチTR2の側壁面だけに窒化膜を残すようにする。この場合、窒化膜はトレンチTR2の内壁だけでなく、窒化膜22の主面上にも形成されるが、それは上記異方性エッチングにより除去される。
【0262】
しかし、この異方性エッチングでは、サイドウォールスペーサ形成用の窒化膜だけでなく窒化膜22もエッチングされる可能性があり、活性領域ARに対応する部分の窒化膜22がエッチングされて、窒化膜22の厚さがばらつく可能性がある。
【0263】
窒化膜22の厚さがばらつくと、フッ酸(HF)処理によるエッチングを経て最終的に形成される部分分離酸化膜PT4の分離段差がばらつくことになる。
【0264】
そこで、図69〜図72に示す製造方法を採用することで、分離段差のばらつきを抑制するようにしても良い。
【0265】
まず、図69に示すように窒化膜22、ポリシリコン膜21および酸化膜4を貫通するとともに、SOI層3が所定深さまでエッチングされたトレンチTR2内の内壁酸化して、内壁酸化膜OX1を形成する。
【0266】
その後、CVD法により、SOI基板の全面に渡って厚さ5〜20nmの保護酸化膜OX5を形成する。保護酸化膜OX5は、内壁酸化膜OX1上にも形成され、また窒化膜22上にも形成される。
【0267】
さらに、CVD法により、SOI基板の全面に渡って厚さ10〜100nmの窒化膜SN2を形成する。
【0268】
次に、図70に示す工程において、異方性エッチングにより不要な窒化膜SN2を除去し、トレンチTR2の側壁面だけに残してサイドウォールスペーサNW3を形成する。このときの異方性エッチングは窒化膜を除去対象としており、酸化膜に対しては選択性を有するので、窒化膜22を覆う保護酸化膜OX5は除去されず、窒化膜22がエッチングされることはなく、窒化膜22の厚さがばらつくことがない。
【0269】
窒化膜22の厚さが一定であれば、フッ酸(HF)処理によるエッチングを経て最終的に形成される部分分離酸化膜PT5の分離段差も一定になる。
【0270】
その後、サイドウォールスペーサNW3を熱リン酸により除去するが、完全に除去するのではなく、図71に示すように、トレンチTR2のSOI層3内に対応する部分にはサイドウォールスペーサNW3が残るようにする。
【0271】
この状態で、SOI層3内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、トレンチTR2底部のSOI層3内、すなわち分離領域にチャネルストップ層N1を形成する。
【0272】
その後、サイドウォールスペーサNW3を有するトレンチTR2内にHDP−CVD法で形成された酸化膜を充填し、窒化膜22およびポリシリコン膜21の除去とともに、上記酸化膜の分離段差を低減することで側面がサイドウォールスペーサNW3で構成された部分分離酸化膜PT5を得る。
【0273】
さらに、図10〜図13を用いて説明した工程を経ることで、図72に示すSOIデバイス500を得ることができる。なお、図72において図13を用いて説明したSOIデバイス100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0274】
図72に示すように、コンタクトプラグCPはソース・ドレイン層15上のシリサイド層17に接続されるだけでなく、部分分離酸化膜PT5にも係合している。部分分離酸化膜PT5においてはコンタクトプラグCPは、サイドウォールスペーサNW3に係合しているが、部分分離酸化膜PT5を貫通してはいない。
【0275】
<I.実施の形態9>
以上説明した実施の形態1〜7の半導体装置の製造方法においては、分離段差の大きな部分分離酸化膜を通してチャネルストップ注入を行う方法、あるいは活性領域上に厚いポリシリコン膜や窒化膜を残した状態で、分離段差の小さな部分分離酸化膜を通してチャネルストップ注入を行う方法を示し、実施の形態8の製造方法においては、部分分離酸化膜形成用のトレンチを形成した段階でチャネルストップ注入を行う方法を示した。
【0276】
これらは、部分分離酸化膜の下部のSOI層にチャネルストップ注入を行うことを目的としていたが、これらに加えて、以下に説明する実施の形態9の製造方法を採用することで、ソース・ドレイン層を埋め込み酸化膜2の近傍まで延在させることが容易にできるようになる。
【0277】
図73は、実施の形態1〜8の何れかの方法で形成された部分分離酸化膜PTXにより規定される活性領域ARに形成されたPMOSトランジスタのソース・ドレイン層15の製造工程を示しており、ゲート絶縁膜11およびゲート電極12の側壁にはサイドウォールスペーサ13が形成され、SOI層3の表面内には低ドープドレイン層(あるいはソース・ドレインエクステンション層)14が形成されている。
【0278】
ソース・ドレイン層15は、ゲート電極12およびサイドウォールスペーサ13を注入マスクとしてイオン注入形成されるが、このイオン注入に際しては、SOI基板の主面に対して垂直、換言すればSOI基板の主面の法線に対して0度をなす角度(0度注入)で注入を行うようにする。
【0279】
これにより、結晶軸方位が(100)のSOI層3においては、結晶軸に沿った方向にイオン注入がなされ、いわゆるチャネリングが発生して、低いエネルギー(例えば、リンを注入するならば10〜50keV、ボロンを注入するならば、5〜30keV)でも注入不純物がSOI層3の奥深くまで導入されることになり、ソース・ドレイン層15を埋め込み酸化膜2近傍の深い位置にまで延在させることができる。この結果、ソース・ドレイン不純物を深い位置に低濃度で注入してシリサイド層からの電流リークを防止したり、接合容量を低減することが容易となる。
【0280】
一方、部分分離酸化膜PTXは、結晶性を有さないアモルファス状態にあるので、ソース・ドレイン不純物は部分分離酸化膜PTX下部のSOI層3には殆ど到達せず、チャネルストップ層N1の不純物濃度を低減させることがない。
【0281】
このため、部分分離酸化膜PTX下部のSOI層3の抵抗値を低い状態に保つことができる。
【0282】
ここで、図74にチャネリング注入を行った場合と、非チャネリング注入を行った場合の不純物の分布状態を示す。
【0283】
図74においては、横軸にシリコン層の深さを、縦軸に不純物濃度を示し、チャネリング注入による不純物プロファイルを破線で、非チャネリング注入による不純物プロファイルを実線で示す。このように、チャネリング注入では、より深い位置まで不純物が分布することになる。
【0284】
なお、上記においてはSOI層3の結晶軸方位が(100)として説明したが、この場合には0度注入だけでなく、SOI基板の主面の法線に対して45度をなす角度での注入(45度注入)を行う場合にも、チャネリング注入となる。同様に、SOI層3の結晶軸方位が(110)の場合でも、0度注入および45度注入でチャネリング注入が可能となる。
【0285】
また、以上説明した実施の形態9においては、チャネリングを利用することでソース・ドレイン層15を深い位置にまで延在させる構成を示したが、チャネリングを利用すれば、活性領域上に特別な厚い膜を形成せずとも、分離段差の小さな部分分離酸化膜の下部のSOI層のみにチャネルストップ注入を行うことが可能となる。
【0286】
図75は、チャネリングを利用してチャネルストップ注入を行っている状態を示しており、従来的な方法で形成された部分分離酸化膜PTにより規定される活性領域AR上には、注入保護膜となる酸化膜4のみが形成されている。
【0287】
このイオン注入に際しては、SOI基板の主面の法線に対して0度をなす角度で注入を行うようにしており、部分分離酸化膜PTを通過してSOI層3内で不純物プロファイルのピークが形成されるエネルギーに設定されている。
【0288】
従って、結晶軸方位が(100)のSOI層3においては、結晶軸に沿った方向にイオン注入がなされ、チャネリングが発生している。このため、不純物イオンはSOI層3を通過して、埋め込み酸化膜2あるいはシリコン基板2まで到達することになり、SOI層3中には高濃度のチャネルストップ層は形成されない。
【0289】
一方、部分分離酸化膜PTの下部のSOI層3中には高濃度のチャネルストップ層N1が形成されることになる。
【0290】
このように、チャネリングを利用することで、分離段差の小さな部分分離酸化膜の下部のSOI層のみにチャネルストップ注入を行うことが容易となる。
【0291】
<J.実施の形態10>
以上説明した実施の形態1〜8の半導体装置の製造方法においては、チャネルストップ注入とは別に、チャネル注入を行うことになる。この方法では、2種類のMOSトランジスタを形成するのに4種類のレジストマスクが必要であり(図1〜図14参照)、トランジスタの種類が増えれば、注入マスクの種類も多く必要となり、製造工程が煩雑になって、製造コストが増大することになる。
【0292】
<J−1.製造方法>
以下、本発明に係る実施の形態10として、トランジスタの種類が増えた場合に、注入マスクの種類の増加を抑制できる製造方法について、製造工程を順に示す図76〜図82を用いて説明する。
【0293】
なお、以下の説明においては、高電圧、すなわち比較的ゲート電圧の高いPMOSおよびNMOSトランジスタと、低電圧、すなわち比較的ゲート電圧の低いPMOSおよびNMOSトランジスタを形成する場合を例とし、図14〜図20を用いて説明した実施の形態2と同一の構成については同一の符号を付し、重複する説明は省略する。
【0294】
図76に示すように、SOI基板は高電圧のMOSトランジスタを形成する領域HVと、低電圧のMOSトランジスタを形成する領域LVとに大別され、領域HVはPMOSトランジスタを形成する領域HPRとNMOSトランジスタを形成する領域HNRとに分けられている。また、領域LVはPMOSトランジスタを形成する領域LPRとNMOSトランジスタを形成する領域LNRとに分けられている。
【0295】
各領域においては、部分分離酸化膜PT21によって活性領域ARが規定され、活性領域AR上にはポリシリコン膜21および窒化膜22の多層膜が配設されている。
【0296】
図76に示す工程では、領域HPR上およびLPR上がレジストマスクRM41によって覆われ、開口部となった領域HNRおよびLNRにおいて、P型不純物のチャネルストップ注入が行われ、該当領域の部分分離酸化膜PT21の下部のSOI層3中には高濃度のチャネルストップ層P1が形成される。
【0297】
この場合に注入される不純物は、例えば、ボロン(B)を用いるならば、その注入エネルギーは、30〜100keVとし、ドーズ量は1×1012〜1×1014/cm2とする。
【0298】
次に、図77に示す工程において、同じレジストマスクRM41を用いて、領域HNRおよびLNRにおいて、P型不純物のチャネル注入が行われ、該当領域の活性領域ARのSOI層3中にはチャネル注入層P2が形成される。
【0299】
この場合に注入される不純物は、例えば、ボロン(B)を用いるならば、その注入エネルギーは、50〜200keVとし、ドーズ量は1×1012〜1×1014/cm2とする。
【0300】
次に、図78に示す工程において、領域HNR上およびLNR上がレジストマスクRM42によって覆われ、開口部となった領域HPRおよびLPRにおいて、N型不純物のチャネルストップ注入が行われ、該当領域の部分分離酸化膜PT21の下部のSOI層3中には高濃度のチャネルストップ層N1が形成される。
【0301】
この場合に注入される不純物は、例えば、リン(P)を用いるならば、その注入エネルギーは、100〜300keVとし、ドーズ量は1×1012〜1×1014/cm2とする。
【0302】
次に、図79に示す工程において、同じレジストマスクRM42を用いて、領域HPRおよびLPRにおいて、N型不純物のチャネル注入が行われ、該当領域の活性領域ARのSOI層3中にはチャネル注入層N2が形成される。
【0303】
この場合に注入される不純物は、例えば、ヒ素(As)を用いるならば、その注入エネルギーは、300〜1000keVとし、ドーズ量は1×1012〜1×1014/cm2とする。
【0304】
次に、図80に示す工程において、領域LNR上のみ開口部となるレジストマスクRM43を形成し、開口部となった領域LNRにおいて、P型不純物のチャネル注入(追加注入)が行われ、該当領域の活性領域ARのSOI層3中のチャネル注入層P2の濃度が高くなってチャネル注入層P21が形成される。
【0305】
この場合に注入される不純物は、例えば、ボロン(B)を用いるならば、その注入エネルギーは、10〜40keVとし、ドーズ量は1×1011〜1×1013/cm2とする。
【0306】
次に、図81に示す工程において、領域LPR上のみ開口部となるレジストマスクRM44を形成し、開口部となった領域LPRにおいて、N型不純物のチャネル注入(追加注入)が行われ、該当領域の活性領域ARのSOI層3中のチャネル注入層N2の濃度が高くなってチャネル注入層N21が形成される。
【0307】
この場合に注入される不純物は、例えば、ヒ素(As)を用いるならば、
その注入エネルギーは、30〜150keVとし、ドーズ量は1×1011〜1×1013/cm2とする。
【0308】
図82に、全てのチャネルストップ層およびチャネル注入層が形成された状態を示す。
【0309】
<J−2.作用効果>
以上説明した実施の形態10の製造方法によれば、4種類のMOSトランジスタを形成するのに、4回のレジストマスクの形成工程を行うだけで済むので、製造コストの増大を抑制できる。
【0310】
なお、以上の説明においては、低電圧のMOSトランジスタのチャネル注入層の不純物濃度は、高電圧のMOSトランジスタのチャネル注入層の不純物濃度よりも高いものとし、高電圧のMOSトランジスタのチャネル注入を低電圧のMOSトランジスタにおいても行い、低電圧のMOSトランジスタにおいては追加注入を行うことで所望の不純物濃度に達するようにしたが、低電圧のMOSトランジスタのチャネル注入層の不純物濃度が、高電圧のMOSトランジスタのチャネル注入層の不純物濃度よりも低い場合には、工程を入れ替えれば良いことは言うまでもない。
【0311】
<J−3.変形例>
以上説明した実施の形態10の製造方法においては、チャネル不純物の追加注入も含めて、分離段差の大きな部分分離酸化膜PT21の状態で不純物注入を行う例を示したが、チャネルストップ層の形成が終了した後は、部分分離酸化膜PT21の分離段差を低減して、部分分離酸化膜PT2を形成した状態で不純物注入を行っても良い。
【0312】
すなわち、図79を用いて説明したように、領域HPRおよびLPRにおいて、N型不純物のチャネル注入を行ってチャネル注入層N2を形成した後、レジストマスクRM42を除去し、例えば、フッ酸(HF)処理により部分分離酸化膜PT21をエッチングして、分離段差を低減した部分分離酸化膜PT2形成する。
【0313】
その後、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、酸化膜4上のポリシリコン膜21を除去することで、図83に示すように部分分離酸化膜PT2を得る。
【0314】
図83に示す工程においては、領域LNR上のみ開口部となるレジストマスクRM43を形成し、開口部となった領域LNRにおいて、P型不純物のチャネル注入(追加注入)が行われ、該当領域の活性領域ARのSOI層3中のチャネル注入層P2の濃度が高くなってチャネル注入層P21が形成される。
【0315】
この場合に注入される不純物は、例えば、ボロン(B)を用いるならば、その注入エネルギーは、10〜40keVとし、ドーズ量は1×1011〜1×1013/cm2とする。
【0316】
次に、図84に示す工程において、領域LPR上のみ開口部となるレジストマスクRM44を形成し、開口部となった領域LPRにおいて、N型不純物のチャネル注入(追加注入)が行われ、該当領域の活性領域ARのSOI層3中のチャネル注入層N2の濃度が高くなってチャネル注入層N21が形成される。
【0317】
この場合に注入される不純物は、例えば、ヒ素(As)を用いるならば、
その注入エネルギーは、30〜150keVとし、ドーズ量は1×1011〜1×1013/cm2とする。
【0318】
図85に、全てのチャネルストップ層およびチャネル注入層が形成された状態を示す。
【0319】
<K.実施の形態11>
以上説明した実施の形態1〜10の半導体装置の製造方法においては、部分分離酸化膜の下部のSOI層に、ソース・ドレイン層とは異なる導電型の不純物を高濃度に注入して、チャネルストップ層を形成する例を示したが、この場合、同様に高濃度に不純物を有するソース・ドレイン層との接合部においては、接合容量が大きくなる可能性がある。
【0320】
この接合容量を低減するには接合面積を小さくすれば良く、以下、本発明に係る実施の形態11として、接合面積を小さくすることが可能な製造方法について説明する。
【0321】
<K−1.製造方法>
図86は本実施の形態に係るMOSトランジスタを示す平面図であり、活性領域AR上におけるゲート電極12の上部を窒化膜SN3で覆った構成を示しており、窒化膜SN3はゲート電極12上だけでなく活性領域AR上も覆うように配設されている。
【0322】
図86におけるB−B線での断面構成を図87に示す。MOSトランジスタの構成は、例えば、図13を用いて説明したSOIデバイス100のPMOSトランジスタと同様であり、同一の構成については同一の符号を付し、重複する説明は省略する。なお、図87は、MOSトランジスタの製造途中の状態を示しており、層間絶縁膜等を形成する前の段階である。
【0323】
図87に示すように、ゲート電極12上から活性領域AR上にかけて、窒化膜SN3が配設されており、また活性領域ARを規定する部分分離酸化膜PTX(実施の形態1〜8の何れかの方法で形成されたもの)の下部のSOI層3中にはN型不純物でチャネルストップ層N1が形成されている。
【0324】
この状態ではチャネルストップ層N1の厚さはS1であり、これは部分分離酸化膜PTXの形成に際して設けたトレンチの底部から、埋め込み酸化膜2までの距離にほぼ等しい厚さである。
【0325】
図87においてはソース・ドレイン層15はチャネルストップ層N1と接合するようには示していないが、ソース・ドレイン層15とチャネルストップ層N1とが接合する場合、その接合面積はチャネルストップ層N1の厚さS1によって決まることになる。
【0326】
図88は、チャネルストップ層N1の厚さS1を薄くするために、部分分離酸化膜PTXを熱酸化して、その断面積を大きくした状態を示しており、部分分離酸化膜PTXが大きくなった分だけチャネルストップ層N1の厚さが薄くなって、厚さS2となっている。なお、窒化膜SN3で覆われた部分は酸化されず、ゲート絶縁膜11の厚さが変化することはない。窒化膜SN3は酸化防止膜として機能する。
【0327】
<K−2.作用効果>
以上説明した実施の形態11の製造方法によれば、部分分離酸化膜の断面積を大きくすることでチャネルストップ層の厚さを薄くするので、接合面積を小さくでき、接合容量を小さくすることができる。
【0328】
<K−3.変形例>
以上の説明においては、酸化防止膜である窒化膜SN3で覆うのは活性領域AR上のゲート電極12の上部であったが、図89に示すように、活性領域AR上からボディ領域BD上にかけても覆うようにしても良い。
【0329】
ボディ領域BDは、チャネル形成領域の電位固定のため電位を供給する領域であり、ここに与えられた電位は、部分分離酸化膜の下部のSOI層を通じてチャネル形成領域に与えられることになる。
【0330】
図89におけるB−B線での断面構成を図90に示す。図90に示すように、ボディ領域BDと活性領域ARとは、部分分離酸化膜PTXの下部のSOI層3を通じて電気的に接続されており、この経路部となる部分分離酸化膜PTX上にも窒化膜SN3が配設されている。
【0331】
図91は、部分分離酸化膜PTXを熱酸化した状態を示しており、窒化膜SN3で覆われない領域の部分分離酸化膜PTXは、その断面積が大きくなり、先に説明したようにチャネルストップ層N1の厚さが薄くなって、厚さS2となっている。一方、窒化膜SN3で覆われた部分の部分分離酸化膜PTXは酸化されず、チャネルストップ層N1の厚さは厚さS1のままである。
【0332】
このように、ボディ領域BDと活性領域ARとの電気的接続経路となる部分分離酸化膜PTXの下部のチャネルストップ層N1の厚さを厚くしておくことで、経路部の電気抵抗(ボディ抵抗)を低減することができ、活性領域ARの電位固定を容易に行うことができる。
【0333】
なお、上述したように、ボディ領域と活性領域との電気的接続経路となる部分分離酸化膜の下部のチャネルストップ層についてはボディ抵抗は低い方が望ましく、そのためにチャネルストップ層の不純物濃度は高く設定している。
【0334】
しかし、NMOSトランジスタのチャネルストップ層を構成するP型のチャネルストップ層は、PMOSトランジスタのチャネルストップ層を構成するN型のチャネルストップ層と同じ不純物濃度であっても、その物理的特性に起因してN型のチャネルストップ層よりも抵抗値が高くなる。
【0335】
そこで、P型のチャネルストップ層については、不純物濃度をN型のチャネルストップ層よりも高くなるように形成するか、部分分離酸化膜中に予めP型の不純物、例えばボロンを導入しておけば良い。
【0336】
すなわち、HDP−CVD法で部分分離酸化膜を形成する際に、CVDガスにBH3ガスを添加するか、あるいは、部分分離酸化膜形成後にボロンをイオン注入により導入すれば良い。そのときのドーズ量は1×1013〜1×1015/cm2とする。
【0337】
これにより、後の熱処理工程で、部分分離酸化膜中のP型不純物がP型のチャネルストップ層中に拡散して、濃度を高めることができる。
【0338】
また、逆に、チャネルストップ層中のP型不純物が部分分離酸化膜中に拡散して、不純物濃度が低下することを防止できる。
【0339】
この場合、P型不純物を含む部分分離酸化膜はPMOSトランジスタを形成する領域にも形成されることになるが、P型不純物がN型のチャネルストップ層中に拡散することによる抵抗値の変化の影響は小さい。
【0340】
また、以上説明した実施の形態1〜11においては、SOIデバイスを例として説明したが、分離酸化膜の下部の半導体層中にチャネルストップ層を形成する半導体装置であれば適用可能であり、例えば、シリコン基板上に直接形成されるバルクデバイスであっても同様の効果を奏することになる。
【0341】
【発明の効果】
本発明に係る請求項1記載の半導体装置の製造方法によれば、トレンチを形成した段階で不純物のイオン注入を行うので、注入エネルギーは小さくて済み、このエネルギーでは第1の絶縁膜、第1の酸化膜を通過することはできないので、活性領域に対応する半導体層内に不純物が注入されることを確実に防止できる。
【0342】
本発明に係る請求項2記載の半導体装置の製造方法によれば、トレンチの内壁側面に酸化膜で第1のサイドウォールスペーサを形成した状態で、不純物のイオン注入を行うので、第1のサイドウォールスペーサの存在により、不純物層の平面方向の両端縁部は、トレンチの両端縁部から、それぞれ第1のサイドウォールスペーサの厚さだけ離れて位置することになり、最終的に形成されるトレンチ分離酸化膜の端縁部下部には不純物層は形成されない。
【0343】
本発明に係る請求項3記載の半導体装置の製造方法によれば、トレンチの内壁側面に窒化膜で第1のサイドウォールスペーサが形成されるので、不純物層の平面方向の両端縁部がトレンチの両端縁部から離れて位置することになる。また、窒化膜がトレンチ分離酸化膜の側面に残るので、後の工程でトレンチ分離酸化膜の端縁部にコンタクトプラグが係合するように配設される場合でも、酸化膜とのエッチングレートの差により、窒化膜が除去されることがなく、コンタクトプラグがトレンチ分離酸化膜を貫通することが防止できる。
【0344】
本発明に係る請求項4記載の半導体装置の製造方法によれば、ソース/ドレイン層の不純物のイオン注入に際してチャネリングを利用するので、注入不純物が半導体層の奥深くまで導入されることになり、ソース/ドレイン層を深い領域にまで延在させることができる。一方、トレンチ分離酸化膜は、結晶性を有さないアモルファス状態にあるので、ソース/ドレイン不純物はトレンチ分離酸化膜下部の半導体層には殆ど到達せず、不純物層の不純物濃度を低減させることがない。
【0345】
本発明に係る請求項5記載の半導体装置の製造方法によれば、高電圧MOSトランジスタのしきい値調整のための不純物の注入を、低電圧MOSトランジスタのしきい値調整のための不純物の注入にも利用するので、レジストマスクの必要数が低減して製造コストの増大を抑制できる。
【0346】
本発明に係る請求項6記載の半導体装置の製造方法によれば、低電圧MOSトランジスタのしきい値調整のための不純物の注入を、高電圧MOSトランジスタのしきい値調整のための不純物の注入にも利用するので、レジストマスクの必要数が低減して製造コストの増大を抑制できる。
【0347】
本発明に係る請求項7記載の半導体装置の製造方法によれば、トレンチ分離酸化膜がP型不純物を含むので、後の熱処理工程で、トレンチ分離酸化膜中のP型不純物がP型の不純物層中に拡散して、濃度を高めることができる。また、逆に、不純物層中のP型不純物がトレンチ分離酸化膜中に拡散して、不純物濃度が低下することを防止できる。
【0348】
本発明に係る請求項8記載の半導体装置の製造方法によれば、第1のサイドウォールスペーサで覆われないトレンチ底部に内壁酸化膜が形成されるので、不純物注入に際しての半導体層の保護膜となる。
【0349】
本発明に係る請求項9記載の半導体装置の製造方法によれば、第1のサイドウォールスペーサが内壁酸化膜の上に形成されるので、不純物層の平面方向の両端縁部がトレンチの両端縁部からさらに離れて位置することになる。
【0350】
本発明に係る請求項10記載の半導体装置の製造方法によれば、トレンチの内壁に内壁窒化膜あるいは内壁酸窒化膜を形成した状態で、不純物注入を行うので、内壁窒化膜あるいは内壁酸窒化膜の存在により、不純物層の平面方向の両端縁部は、トレンチの両端縁部から、それぞれ内壁窒化膜あるいは内壁酸窒化膜の厚さだけ離れて位置することになり、最終的に形成されるトレンチ分離酸化膜の端縁部下部には不純物層は形成されない。また、内壁窒化膜あるいは内壁酸窒化膜がトレンチ分離酸化膜の外周に残るので、後の工程でトレンチ分離酸化膜の端縁部にコンタクトプラグが係合するように配設される場合でも、酸化膜とのエッチングレートの差により、内壁窒化膜あるいは内壁酸窒化膜が除去されることがなく、コンタクトプラグがトレンチ分離酸化膜を貫通することが防止できる。
【0369】
本発明に係る請求項29記載の半導体装置の製造方法によれば、低電圧MOSトランジスタのしきい値調整のための不純物の注入を、高電圧MOSトランジスタのしきい値調整のための不純物の注入にも利用するので、レジストマスクの必要数が低減して製造コストの増大を抑制できる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図2】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図3】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図4】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図5】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図6】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図7】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図8】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図9】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図10】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図11】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図12】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図13】 本発明に係る実施の形態1の半導体装置の製造方法を示す断面図である。
【図14】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図15】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図16】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図17】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図18】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図19】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図20】 本発明に係る実施の形態2の半導体装置の製造方法を示す断面図である。
【図21】 本発明に係る実施の形態2の変形例の製造方法を示す断面図である。
【図22】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図23】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図24】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図25】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図26】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図27】 本発明に係る実施の形態3の半導体装置の製造方法を示す断面図である。
【図28】 本発明に係る実施の形態4の半導体装置の製造方法を示す断面図である。
【図29】 本発明に係る実施の形態4の半導体装置の製造方法を示す断面図である。
【図30】 本発明に係る実施の形態4の半導体装置の製造方法を示す断面図である。
【図31】 本発明に係る実施の形態5の半導体装置の製造方法を示す断面図である。
【図32】 本発明に係る実施の形態5の半導体装置の製造方法を示す断面図である。
【図33】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図34】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図35】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図36】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図37】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図38】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図39】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図40】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図41】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図42】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図43】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図44】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図45】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図46】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図47】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図48】 本発明に係る実施の形態5の変形例の製造方法を示す断面図である。
【図49】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図50】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図51】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図52】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図53】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図54】 本発明に係る実施の形態6の半導体装置の製造方法を示す断面図である。
【図55】 本発明に係る実施の形態7の半導体装置の製造方法による効果を説明する断面図である。
【図56】 本発明に係る実施の形態7の半導体装置の製造方法を示す断面図である。
【図57】 本発明に係る実施の形態7の変形例の製造方法を示す断面図である。
【図58】 本発明に係る実施の形態8の半導体装置の製造方法を示す断面図である。
【図59】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図60】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図61】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図62】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図63】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図64】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図65】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図66】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図67】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図68】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図69】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図70】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図71】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図72】 本発明に係る実施の形態8の変形例の製造方法を示す断面図である。
【図73】 本発明に係る実施の形態9の半導体装置の製造方法を示す断面図である。
【図74】 チャネリング注入による不純物分布を示す図である。
【図75】 本発明に係る実施の形態9の半導体装置の製造方法を示す断面図である。
【図76】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図77】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図78】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図79】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図80】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図81】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図82】 本発明に係る実施の形態10の半導体装置の製造方法を示す断面図である。
【図83】 本発明に係る実施の形態10の変形例の製造方法を示す断面図である。
【図84】 本発明に係る実施の形態10の変形例の製造方法を示す断面図である。
【図85】 本発明に係る実施の形態10の変形例の製造方法を示す断面図である。
【図86】 本発明に係る実施の形態11の半導体装置の製造方法を示す平面図である。
【図87】 本発明に係る実施の形態11の半導体装置の製造方法を示す断面図である。
【図88】 本発明に係る実施の形態11の半導体装置の製造方法を示す断面図である。
【図89】 本発明に係る実施の形態11の半導体装置の製造方法を示す平面図である。
【図90】 本発明に係る実施の形態11の半導体装置の製造方法を示す断面図である。
【図91】 本発明に係る実施の形態11の半導体装置の製造方法を示す断面図である。
【図92】 従来の半導体装置の構成を説明する断面図である。
【図93】 従来の半導体装置の構成を説明する断面図である。
【図94】 従来の半導体装置の製造工程を説明する断面図である。
【図95】 従来の半導体装置の製造工程を説明する断面図である。
【図96】 従来の半導体装置の製造工程を説明する断面図である。
【図97】 従来の半導体装置の製造工程を説明する断面図である。
【図98】 従来の半導体装置の製造工程を説明する断面図である。
【図99】 従来の半導体装置の製造工程を説明する断面図である。
【図100】 従来の半導体装置の製造工程を説明する断面図である。
【図101】 従来の半導体装置の構成を説明する断面図である。
【図102】 従来の半導体装置の問題点を説明する断面図である。
【図103】 従来の半導体装置の問題点を説明する断面図である。
【符号の説明】
3 SOI層、4,6,42 酸化膜、5,7,21,41 ポリシリコン膜、8,22,43,SN3 窒化膜、TR1,TR2,TR4 トレンチ、N1,P1 チャネルストップ層、NW1,NW2,NW3 サイドウォールスペーサ、ON 酸窒化膜。
Claims (10)
- 半導体基板、埋め込み酸化膜、半導体層を順次に堆積して得られたSOI基板上に配設される半導体装置の製造方法であって、
( a ) 前記半導体層上に第1の酸化膜を形成する工程と、
( b ) 前記第1の酸化膜上に第1の絶縁膜を形成する工程と、
( c ) エッチングによって前記半導体層上の前記第1の絶縁膜を開口する工程と、
( d ) 前記第1の酸化膜を貫通し、前記第1の絶縁膜の開口部から前記半導体層内の所定深さに達するトレンチを形成する工程と、
( e ) 前記トレンチの内壁に第2の絶縁膜の第1のサイドウォールスペーサを形成する工程と、
( f ) 前記トレンチの底面下の前記半導体層内でプロファイルのピークが形成されるエネルギーで、第1の導電型の不純物のイオン注入を行う工程と、
( g ) 前記第1のサイドウォールスペーサが残存した状態で、前記トレンチに第3の絶縁膜を埋め込んでトレンチ分離酸化膜を形成する工程と、
( h ) 前記第1酸化膜を除去した後、第2の酸化膜を形成する工程と、
( i ) 前記第2の酸化膜上にポリシリコン膜を形成する工程と、
( j ) 前記第2の酸化膜および前記ポリシリコン膜をパターニングしてゲート酸化膜およびゲート電極を形成する工程と、
( k ) 前記ゲート酸化膜とゲート電極のサイドウォールに第4の絶縁膜の第2のサイドウォールスペーサを形成する工程と、
( l ) 前記ゲート電極および前記第2のサイドウォールスペーサとを注入マスクとして用いて、ソース/ドレイン層に第2導電型の不純物のイオン注入を行う工程と、を備える半導体装置の製造方法。 - 前記工程 ( e ) は、前記第1のサイドウォールスペーサを酸化膜で形成する工程を含み、
前記工程 ( f ) は、
( f−1 ) 前記第1のサイドウォールスペーサを形成した状態で、前記第1の導電型の不純物のイオン注入を行う工程を含む、請求項1記載の半導体装置の製造方法。 - 前記工程 ( e ) は、
( e−1 ) 前記トレンチの内壁を熱酸化して内壁酸化膜を形成する工程と、
( e−2 ) 前記トレンチの内壁および前記第1の絶縁膜の主面全面に第3の酸化膜を形成する工程と、
( e−3 ) 前記第3の酸化膜の上に前記第1のサイドウォールスペーサを窒化膜で形成する工程とを含み、
前記工程 ( f ) は、
前記第1のサイドウォールスペーサを形成した状態で、前記不純物のイオン注入を行う工程を含む、請求項1記載の半導体装置の製造方法。 - 前記半導体層は結晶性を有し、
前記工程 ( l ) は、
前記半導体層に対するイオン注入において、注入イオンがチャネリングを起こす角度で、前記ソース/ドレイン層に前記第2導電型の不純物のイオン注入を行う工程を含む、請求項1記載の半導体装置の製造方法。 - 前記ゲート酸化膜、前記ゲート電極および前記ソース/ドレイン層を有したMOSトランジスタの形成領域となる活性領域は、
比較的ゲート電圧の高い高電圧MOSトランジスタを形成する高電圧領域と、
比較的ゲート電圧の低い低電圧MOSトランジスタを形成する低電圧領域とに区分され、
前記低電圧MOSトランジスタのしきい値調整のための不純物のドーズ量は、前記高電圧MOSトランジスタのしきい値調整のための不純物のドーズ量よりも高く、
前記高電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う 第1のイオン注入工程と、
前記低電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第2のイオン注入工程とをさらに備え、
前記第1のイオン注入工程は、前記低電圧領域においても実行される、請求項1記載の半導体装置の製造方法。 - 前記ゲート酸化膜、前記ゲート電極および前記ソース/ドレイン層を有したMOSトランジスタの形成領域となる活性領域は、
比較的ゲート電圧の高い高電圧MOSトランジスタを形成する高電圧領域と、
比較的ゲート電圧の低い低電圧MOSトランジスタを形成する低電圧領域とを有し、
前記高電圧MOSトランジスタのしきい値調整のための不純物のドーズ量は、前記低電圧MOSトランジスタのしきい値調整のための不純物のドーズ量よりも高く、
前記低電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第1のイオン注入工程と、
前記高電圧MOSトランジスタのしきい値調整のための前記不純物のイオン注入を行う第2のイオン注入工程とをさらに備え、
前記第1のイオン注入工程は、前記高電圧領域においても実行される、請求項1記載の半導体装置の製造方法。 - 前記トレンチ分離酸化膜は、P型不純物を含む、請求項1記載の半導体装置の製造方法。
- 前記工程 ( f−1 ) は、
前記第1のサイドウォールスペーサを形成した後、前記不純物のイオン注入を行う前に、前記トレンチの内壁に内壁酸化膜を形成する工程を含む、請求項2記載の半導体装置の製造方法。 - 前記工程(d)は、
前記トレンチの内壁を熱酸化して内壁酸化膜を形成する工程を含み、
前記第1のサイドウォールスペーサは内壁酸化膜の上に形成される、請求項2記載の半導体装置の製造方法。 - 半導体基板、埋め込み酸化膜、半導体層を順次に堆積して得られたSOI基板上に配設される半導体装置の製造方法であって、
( a ) 前記半導体層上に第1の酸化膜を形成する工程と、
( b ) 前記第1の酸化膜上に第1の絶縁膜を形成する工程と、
( c ) エッチングによって前記半導体層上の前記第1の絶縁膜を開口する工程と、
( d ) 前記第1の酸化膜を貫通し、前記第1の絶縁膜の開口部から前記半導体層内の所定深さに達するトレンチを形成する工程と、
( e ) 前記トレンチの内壁に第2の絶縁膜として内壁窒化膜あるいは内壁酸窒化膜を形成する工程と、
( f ) 前記内壁窒化膜あるいは前記内壁酸窒化膜を形成した状態で、前記トレンチの底面下の前記半導体層内でプロファイルのピークが形成されるエネルギーで、第1の導電型の不純物のイオン注入を行う工程と、
( g ) 前記内壁窒化膜あるいは前記内壁酸窒化膜を形成した状態で、前記トレンチに第3の絶縁膜を埋め込んでトレンチ分離酸化膜を形成する工程と、
( h ) 前記第1酸化膜を除去した後、第2の酸化膜を形成する工程と、
( i ) 前記第2の酸化膜上にポリシリコン膜を形成する工程と、
( j ) 前記第2の酸化膜および前記ポリシリコン膜をパターニングしてゲート酸化膜およびゲート電極を形成する工程と、
( k ) 前記ゲート酸化膜とゲート電極のサイドウォールに第4の絶縁膜のサイドウォールスペーサを形成する工程と、
( l ) 前記ゲート電極および前記サイドウォールスペーサとを注入マスクとして用いて、ソース/ドレイン層に第2導電型の不純物のイオン注入を行う工程と、を備える半導体装置の製造方法。
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