JP4138264B2 - PLL frequency synthesizer - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ周波数シンセサイザに関し、特に高速ロックアップ特性を維持しながら定常状態におけるスプリアス特性の向上を図るＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
近年、普及の著しい携帯電話等の移動体通信では、所定周波数のキャリア周波数に基づき通信を行なう。このとき通信品質を確保して通信におけるＣ／Ｎ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ）特性を良好に保つには、所定キャリア周波数を正確にロックする必要がありＰＬＬ周波数シンセサイザが利用されている。またＰＬＬ周波数シンセサイザによるキャリア周波数のロック動作は、通信期間のみならず通信相手からの受信待ち状態である、いわゆる待ち受け期間においても必要となる。通信相手からの通信アクセスの有無を常に検出しておき、アクセスを受信した場合に直ちに通信を確立するために必要であるからである。一方、携帯電話等の移動体通信機器は、その携帯性により機器の電流消費を最小限に低減する必要がある。そこで、消費電流を抑えながら待ち受け動作を実現するために現状の機器においては、所定周期毎の一定期間にのみ間欠的にＰＬＬ周波数シンセサイザを動作させてキャリア周波数をロックして待ち受け動作を行う間欠動作で対応している。所定周期毎にキャリア周波数でのロック動作と停止動作の繰り返し動作を迅速に行なうため、ＰＬＬ周波数シンセサイザのロックアップ特性の高速化を図る必要があり、ローパスフィルタ回路の時定数を小さく設定する必要がある。
【０００３】
図１１に従来技術におけるＰＬＬ周波数シンセサイザ１００を示す。位相比較器１０１は、基準周波数信号ｆｒと、電圧制御発振器（ＶＣＯ）１０４が出力する出力周波数信号ｆｐとを受ける。そして基準周波数信号ｆｒと出力周波数信号ｆｐとの位相差に応じた位相差信号Ｐｒ、Ｐｐを出力する。チャージポンプ回路１０２はこれらの信号を受け電圧出力信号Ｄｏを出力する。ローパスフィルタ（ＬＰＦ）回路１０３は、電圧出力信号Ｄｏの交流成分を除去すると共に位相の廻りを調整して系の安定性を確保した上で、電圧制御発振器（ＶＣＯ）１０４に制御電圧信号Ｖｔを出力する。そして、電圧制御発振器（ＶＣＯ）１０４は、制御電圧信号Ｖｔに応じた出力周波数信号ｆｐを出力する。ＰＬＬ周波数シンセサイザ１００では、位相比較器１０１から、チャージポンプ回路１０２・ローパスフィルタ（ＬＰＦ）回路１０３・電圧制御発振器（ＶＣＯ）１０４を経て位相比較器１０１に戻るフィードバックループを形成する。基準周波数信号ｆｒと比較した場合の出力周波数信号ｆｐの位相差を相殺する位相差信号Ｐｒ、Ｐｐがチャージポンプ回路１０２から出力され、ローパスフィルタ（ＬＰＦ）回路１０３を介して制御電圧信号Ｖｔとして電圧制御発振器（ＶＣＯ）１０４にフィードバックされる。出力周波数信号ｆｐの周波数が基準周波数信号ｆｒの周波数に一致すれば、位相差信号Ｐｒ、Ｐｐは出力されなくなり、出力周波数信号ｆｐは基準周波数信号ｆｒと同一周波数にロックされる。ここで、出力周波数信号ｆｒのロックアップ時間を高速にするためには、ローパスフィルタ（ＬＰＦ）回路１０３の時定数は小さく設定する必要がある。
【０００４】
また、特開平１０−５１２９９号公報においては、フェーズロックトループを使用したＰＬＬシンセサイザＩＣと、該ＩＣの出力を直流電圧に変換する低域通過ろ波器ＬＰＦと、制御電圧に応じた周波数を出力する電圧制御発振回路ＶＣＯを含むＰＬＬ周波数シンセサイザ回路において、負荷回路の電源のＯＮ／ＯＦＦのタイミングより前に、ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦから切り離し、その後、該ＰＬＬシンセサイザＩＣの位相比較器の出力をＬＰＦに再度接続する切り替え手段を有するＰＬＬ周波数シンセサイザ回路が記載されている。
【０００５】
また、特開平５−１８３４３２号公報においては、入力する制御信号に対応して、周波数が変化した出力信号を生成する電圧制御発振部と、間欠的に印加する入力信号と該電圧制御発振器の出力信号の位相比較をして、対応する位相差信号を送出する位相比較部と、該位相差信号中の不要成分を除去する第１の低域通過フィルタ部とを有するクロック再生回路において、該入力信号の周波数と該電圧制御発振部の自走周波数との差成分を取り出す第２の低域通過フィルタ部と、該入力信号が印加している時は、該第１の低域通過フィルタ部の出力と第２の低域通過フィルタ部の出力を加算した信号を該制御信号として送出し、該入力信号が印加していない時は、該第２のフィルタ部の出力を該制御信号として送出するスイッチ・加算手段を付加したクロック再生回路が記載されている。
【０００６】
【発明が解決しようとする課題】
上述のＰＬＬ周波数シンセサイザ１００により、出力周波数信号ｆｐが基準周波数信号ｆｒと同一周波数にロックされている場合には、位相比較器１０１の位相差信号Ｐｒ、Ｐｐは平均として出力されなくなる。しかしながら、この状態においても、図１２に示すように、位相比較器１０１における位相比較期間である基準周波数信号ｆｒの出力期間に、チャージポンプ回路１０２からの電圧出力信号Ｄｏには、正負同エネルギー量の位相補正パルスが出力される（以下、擬似補正パルスと称する。）。このパルスはローパスフィルタ（ＬＰＦ）回路１０３の時定数を調整することにより除去することは可能であるが、ロックアップ特性とはトレードオフの関係にある。即ち、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を大きく設定すれば、電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることは可能であるがロックアップ時間が長くなってしまい高速ロックアップ特性の要求に適合せず問題である。逆に、ローパスフィルタ（ＬＰＦ）回路１０３の時定数を小さく設定すれば、高速ロックアップ特性の要求を満足することは可能であるが電圧出力信号Ｄｏにおける擬似補正パルスをマスクすることができずスプリアスが発生してＣ／Ｎが悪化して通信品質を確保することができず問題である。従来技術においては、両特性の妥協点で調整せざるを得ず今後の更なる高速化を視野に入れた場合、最適な動作状態を実現することができない虞があり問題である。
【０００７】
ここで、電圧出力信号Ｄｏにおける擬似補正パルスが発生する理由について説明する。図１３にチャージポンプ回路１０２の入出力特性を示す。チャージポンプ回路１０２は、入力される位相差信号Δφ（図１１においては、Ｐｒ、Ｐｐ）に比例する電圧出力信号Ｄｏを出力する回路である。このときの位相差信号Δφは、基準周波数信号ｆｒに対する出力周波数信号ｆｐの位相遅れを正にとっている。従って、出力周波数信号ｆｐの位相が遅れ正の位相差信号Δφが入力されると、正の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を進めることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。逆に、出力周波数信号ｆｐの位相が進み負の位相差信号Δφが入力されると、負の電圧出力信号Ｄｏが出力されローパスフィルタ（ＬＰＦ）回路１０３を介して電圧制御発振器（ＶＣＯ）１０４に入力されて出力周波数信号ｆｐの位相を遅らせることにより出力周波数信号ｆｐが基準周波数信号ｆｒに近づいてロックするようになる。理想的には位相差信号Δφと電圧出力信号Ｄｏとは線形関係にあることが必要である（図１３中、特性直線Ｌ０）。しかしながら、実際のチャージポンプ回路１０２では回路の有する有限の信号伝播時間による遅延時間により、微小な位相差の領域Ｘでは位相差信号Δφと電圧出力信号Ｄｏとの関係が非線形になり（図１３中、特性曲線Ｌ０Ｄにおける領域Ｄ）、電圧出力信号Ｄｏが出力されなくなる。この微小な位相差領域Ｘを不感帯という。そこで、この不感帯領域Ｘを解消するために現実のチャージポンプ回路１０２では、不感帯領域Ｘにおいて位相差信号Δφと電圧出力信号Ｄｏとの特性を線形特性からゲインを減少させる方向にシフトした非線形特性を有して構成することが一般的である（図１３中、特性曲線Ｌ）。このような特性曲線Ｌを有することにより、微小な位相差領域Ｘにおいても、位相差信号Δφに対する電圧出力信号Ｄｏは有限のゲインを有することとなり、確実に位相補正パルスを出力することができる。
【０００８】
また、特開平１０−５１２９９号公報では、負荷回路の電源のＯＮ／ＯＦＦによる周波数変動の発生を防止し、負荷回路に電源接続後、すぐに、データ送信又は、受信を行なうことを目的としている。しかしながら、低域通過ろ波器ＬＰＦの時定数を小さく抑えて高速ロックアップ特性を図りながら、ＰＬＬ周波数シンセサイザ回路の定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【０００９】
また、特開平５−１８３４３２号公報では、受信機が停止状態から動作状態に移行した時にも常に正しい再生クロックを供給することを目的としている。しかしながら、第１の低域通過フィルタ部の時定数を小さく抑えて高速ロックアップ特性を図りながら、定常状態におけるスプリアス発生を抑止する技術思想は開示されておらず、両者のトレードオフ関係を解消して、高速ロックアップ特性と定常時の低スプリアス特性とを共に実現することができず問題である。
【００１０】
本発明は前記従来技術の問題点を解消するためになされたものであり、高速ロックアップ特性を確保しながら、ロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、出力周波数信号と基準周波数信号との位相比較信号を出力する位相比較器と、位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成しており、フィードバックループ内にループ開閉用スイッチ回路を備え、定常状態において、フィードバックループの動作を、基準周波数信号に応じて行われる位相比較器での位相比較動作の期間に同期して停止することを特徴とする。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
請求項１のＰＬＬ周波数シンセサイザでは、定常状態において、ループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００１７】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００１８】
また、請求項２に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備えており、第１フィルタ回路と第２フィルタ回路との間にループ開閉用スイッチ回路が備えられることを特徴とする。
【００１９】
請求項２のＰＬＬ周波数シンセサイザでは、フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路との間に備えられるループ開閉用スイッチ回路を制御することにより、フィードバックループを開閉してフィードバックループの動作を制御する。
【００２０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路を制御してフィードバックループを開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１及び第２フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、ループ開閉用スイッチ回路を挟んで第１及び第２フィルタ回路を備えているので、両フィルタ回路によりフィードバックループの応答性、安定性等の諸特性を決定することができると共に、ループ開閉用スイッチ回路のスイッチングノイズの除去やループ開閉用スイッチ回路の開放時における電圧制御発振器の入力電位を保持することができる。
【００２１】
また、ループ開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２２】
また、請求項３に係るＰＬＬ周波数シンセサイザは、請求項１に記載のＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路は、出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする。
【００２３】
請求項３のＰＬＬ周波数シンセサイザでは、経路開閉用スイッチ回路を制御することにより、チャージポンプ回路の出力信号経路を開閉して、フィードバックループの動作を制御する。
【００２４】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、経路開閉用スイッチ回路を制御してチャージポンプ回路の出力信号経路を開放してフィードバックループの動作を停止することができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路からの擬似補正パルスの出力を抑止することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００２５】
また、経路開閉用スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００２６】
また、請求項４に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、チャージポンプ回路から電圧制御発振器への経路には、フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、定常状態において、フィルタ回路のフィルタ特性を、基準周波数信号に応じて行われる位相比較器での位相比較動 作の期間に同期して変化させることを特徴とする。
【００２７】
請求項４のＰＬＬ周波数シンセサイザでは、定常状態において、チャージポンプ回路から擬似補正パルスが出力される期間に、チャージポンプ回路から電圧制御発振器への経路に備えられる少なくとも１つのフィルタ回路のフィルタ特性を変化させる。
【００２８】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、少なくとも１つのフィルタ回路を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においてフィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態においてフィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑制することができる。
【００２９】
また、請求項５に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする。
【００３０】
請求項５のＰＬＬ周波数シンセサイザでは、切替スイッチ回路により、フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群から所定バイパス経路を選択する。
【００３１】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、フィルタ回路が有するバイパス経路群から、切替スイッチ回路により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時に、フィルタ回路におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００３２】
ここで、このバイパス経路群は、並列接続される少なくとも２つのフィルタ構成素子と、そのうちの少なくとも１つを所定バイパス経路の構成部分として選択切替する切替スイッチ回路とを備えることが好ましい。
また、直列接続される少なくとも２つのフィルタ構成素子と、フィルタ構成素子のうちの少なくとも１つを短絡切替する切替スイッチ回路とを備える構成としてもよい。
【００３３】
また、切替スイッチ回路には、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタを備えることが好ましい。
【００３４】
また、請求項６に係るＰＬＬ周波数シンセサイザは、請求項４に記載のＰＬＬ周波数シンセサイザにおいて、フィルタ回路は、フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする。
【００３５】
請求項６のＰＬＬ周波数シンセサイザでは、可変フィルタ構成素子を備えたフィルタ回路により、フィルタ特性が可変となる。
【００３６】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路からの擬似補正パルスに対する電圧制御発振器の応答特性を制御することができる。ロックアップ時においては、フィルタ回路の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、フィルタ回路のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００３７】
また、可変フィルタ構成素子は、能動抵抗素子であることが好ましく、ＭＯＳトランジスタ、あるいはＪＦＥＴトランジスタであることが好ましい。
【００３８】
また、請求項８に係るＰＬＬ周波数シンセサイザは、制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、定常状態において、チャージポンプ回路からの出力信号の供給能力を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して切り替える出力能力切替回路を備えることを特徴とする。
【００３９】
請求項８のＰＬＬ周波数シンセサイザでは、出力能力切替回路により、チャージポンプ回路からの出力信号の供給能力を切り替える。
【００４０】
これにより、位相比較器の位相比較周期毎にチャージポンプ回路から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができるので、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路から出力される擬似補正パルスに対する電圧制御発振器の応答特性を制御することができ、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００４１】
ここで、出力能力切替回路は、チャージポンプ回路の出力段回路における駆動電源電圧を切り替えるように構成することが好ましい。また、チャージポンプ回路の出力段回路における駆動電流を切り替えるように構成してもよい。更に、チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えるように構成することもできる。
【００４２】
また、請求項９に係るＰＬＬ周波数シンセサイザは、請求項１乃至８の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザにおいて、特性変化あるいは動作停止が行なわれる期間は、位相比較器において比較される基準周波数信号の出力期間を包含する所定期間であることを特徴とする。
【００４３】
これにより、位相比較器の位相比較周期である基準周波数信号の出力期間を包含して、フィードバックループの特性変化あるいは動作停止が行なわれるので、この期間にチャージポンプ回路から出力されるべき擬似補正パルスを抑制あるいは抑止することができ、擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、ＰＬＬ周波数シンセサイザの定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００４４】
また、基準周波数信号を分周する分周器を備えて、位相比較器において比較される周波数信号を分周器より出力される分周周波数信号にすることが好ましい。
ここで、上記フィルタ回路は、電圧駆動型あるいは電流駆動型のいずれでもよい。
【００４５】
【発明の実施の形態】
以下、本発明のＰＬＬ周波数シンセサイザについて具体化した第１乃至第４実施形態を図１乃至図１０に基づき図面を参照しつつ詳細に説明する。
図１は、本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図２は、第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。図３は、第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。図４は、本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図５は、第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図６は、本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図７は、第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。図８は、本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。図９は、第４実施形態のチャージポンプ回路の具体例を示す回路図である。図１０は、ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【００４６】
図１の第１実施形態のＰＬＬ周波数シンセサイザ１では、図１１の従来技術における機能ブロック図に加えて、制御信号Ｓｃｎｔにより制御されるスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成である。ここで、位相比較器１０１、チャージポンプ回路１０２、ローパスフィルタ（ＬＰＦ）回路１０３、及び電圧制御発振器（ＶＣＯ）１０４の各構成要素については、その構成、作用、効果は図１１に示す従来技術と同様である。更に電圧制御発振器（ＶＣＯ）１０４からの出力周波数信号ｆｐが位相比較器１０１にフィードバックされてフィードバックループを構成するＰＬＬ周波数シンセサイザ１の構成についても図１１に示す従来技術と同様である。
【００４７】
図１に示す第１実施形態では、スイッチ回路１０が制御信号Ｓｃｎｔにより制御されて、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間のフィードバックループを開閉制御する。即ち、制御信号Ｓｃｎｔによりフィードバックループの開放指示がされるとスイッチ回路１０を開いてフィードバックループを開放してフィードバックループの動作を停止することができる。この停止動作を、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスによるスプリアスを抑制することができる。
【００４８】
図２に示すＰＬＬ周波数シンセサイザ１の動作波形では、出力周波数信号ｆｐが基準周波数信号ｆｒにロックされた定常状態を示す。このときの位相比較動作は、基準周波数信号ｆｒの出力期間を位相比較期間として行なわれ、チャージポンプ回路１０２の電圧出力信号Ｄｏには位相比較期間における位相比較動作に伴って擬似補正パルスが出力される。そこで、制御信号Ｓｃｎｔを、基準周波数信号ｆｒの出力期間である位相比較期間を包含して出力する。制御信号Ｓｃｎｔを受けたスイッチ回路１０は、フィードバックループを開放して電圧出力信号Ｄｏにおける擬似補正パルスの伝播を抑止することができる。
【００４９】
第１実施形態のＰＬＬ周波数シンセサイザ１では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるスイッチ回路１０を制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができ、ＰＬＬ周波数シンセサイザ１の定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
【００５０】
図３に示す第１実施形態の具体例におけるＰＬＬ周波数シンセサイザ１Ａは、図１の第１実施形態に加え、基準周波数信号をＲ分周するＲ分周器１０５と出力周波数信号をＮ分周するＮ分周器１０６とが備えられ、Ｒ分周された周波数信号ｆｒとＮ分周された周波数信号ｆｐとを位相比較器１０１に入力して位相比較する構成である。更に、Ｒ分周器１０５への入力信号である基準周波数信号と出力信号とを入力信号とする制御回路１０７により制御信号Ｓｃｎｔが出力され、スイッチ回路１０の具体的回路構成であるＭＯＳトランジスタによるトランスミッションゲート１１を制御する。また、本具体例では、図１の第１実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、トランスミッションゲート１１の前段にループフィルタ回路１２を、後段にローパスフィルタ回路１３を備えた構成となっている。
【００５１】
電圧出力信号Ｄｏにおける擬似補正パルスが伝播しないようにトランスミッションゲート１１を開放にする構成については、第１実施形態のＰＬＬ周波数シンセサイザ１（図１、参照）と同様である。本具体例では、制御回路１０７は、Ｒ分周器１０５の入力信号である基準周波数信号と出力信号とに基づいて位相比較期間の開始及び終了のタイミングを検出しながら擬似補正パルスの出力期間を包含して制御信号Ｓｃｎｔを出力する。
【００５２】
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３との２つのフィルタ回路を備えており、フィードバックループの応答性、安定性等の諸特性を決定している。更に、トランスミッションゲート１１の後段にあるローパスフィルタ回路１３は、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位を保持する機能も有している。実使用上においては２つのフィルタ回路１２、１３のうち、フィードバックループの諸特性を決定させる作用を主にループフィルタ回路１２に受け持たせ、ローパスフィルタ回路１３には、スイッチングノイズ除去及び電位保持の機能を受け持たせる構成とすることも可能である。この場合、ローパスフィルタ回路１３の時定数を小さく設定することができるので、抵抗Ｒ２に個別の抵抗素子を備えることなく回路基板上の配線抵抗で代用することもできる。
【００５３】
第１実施形態の具体例であるＰＬＬ周波数シンセサイザ１Ａでは、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ループ開閉用スイッチ回路であるトランスミッションゲート１１を制御回路１０７からの制御信号Ｓｃｎｔにより制御してフィードバックループを開放してフィードバックループの動作を停止することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの動作を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対するフィードバックループの動作を停止することができる。第１フィルタ回路であるループフィルタ回路１２と第２フィルタ回路であるローパスフィルタ回路１３の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において擬似補正パルスによるスプリアスを抑止することができる。
また、トランスミッションゲート１１を挟んでループフィルタ回路１２とローパスフィルタ回路１３とを備えているので、両フィルタ回路１２、１３によりフィードバックループの応答性、安定性等の諸特性を決定すると共に、トランスミッションゲート１１のスイッチングノイズの除去やトランスミッションゲート１１の開放時における電圧制御発振器１０４の入力である制御電圧信号Ｖｔの電位の保持をすることができる。
【００５４】
図４に示す第２実施形態のＰＬＬ周波数シンセサイザ２では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を切り替えることができるローパスフィルタ（ＬＰＦ）回路２０を備えている。図４では、制御信号Ｓｃｎｔで抵抗素子Ｒ３を接続・切離し可能とすることにより、ローパスフィルタ（ＬＰＦ）回路２０のフィルタ特性を可変とするものである。
【００５５】
図５にローパスフィルタ（ＬＰＦ）回路２０の具体例を示す。図５（Ａ）は、ローパスフィルタ（ＬＰＦ）回路２１における抵抗要素の並列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４とＲ５とが並列接続された場合の抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ４単独の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗要素における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ４、Ｒ５の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ２つの抵抗素子Ｒ４、Ｒ５が並列接続されているときの全抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ４単独で構成される場合の略半分となり、時定数も略半分となる。
【００５６】
図５（Ｂ）に示すローパスフィルタ（ＬＰＦ）回路２２における抵抗要素は、直列接続された２つの抵抗素子Ｒ６、Ｒ７のうちの一方の抵抗素子Ｒ６の両端を短絡・開放して直列パスを切り替えるタイプである。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられている場合には、フィルタ時定数を決定する抵抗要素のうち抵抗素子Ｒ６の両端は短絡され、抵抗素子Ｒ７単独での抵抗値となる。制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が開放されている場合には、フィルタ時定数を決定する抵抗要素における抵抗値は、抵抗素子Ｒ６とＲ７との直列接続の抵抗値となる。フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ４として固定であるので、抵抗素子における抵抗値の大小によりフィルタ時定数が決定される。ここで、例えば、２つの抵抗素子Ｒ６、Ｒ７の抵抗値を同一であるとすれば、制御信号Ｓｃｎｔによりスイッチ回路Ｓ１が閉じられ抵抗素子Ｒ６の両端が短絡されているときの抵抗値は、スイッチ回路Ｓ１が開放され抵抗素子Ｒ６とＲ７との直列接続で構成される場合の略半分となり、時定数も略半分となる。
【００５７】
第２実施形態のＰＬＬ周波数シンセサイザ２では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路２０が有するバイパス経路群から、切替スイッチ回路Ｓ１により所定バイパス経路を選択してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。ローパスフィルタ（ＬＰＦ）回路２０の具体例として、並列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２１や、直列パスを切り替えてバイパス経路群から所定バイパス経路を選択するローパスフィルタ（ＬＰＦ）回路２２等が考えられる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時に、ローパスフィルタ（ＬＰＦ）回路２０乃至２２におけるフィルタ時定数の小さい所定バイパス経路を選択して高速ロックアップ特性を維持しながら、定常動作状態時に、フィルタ時定数の大きな所定バイパス経路を選択することにより擬似補正パルスによるスプリアスを抑止することができる。
【００５８】
図６に示す第３実施形態のＰＬＬ周波数シンセサイザ３では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるローパスフィルタ（ＬＰＦ）回路１０３に代えて、制御信号Ｓｃｎｔによりフィルタ特性を可変とすることができるローパスフィルタ（ＬＰＦ）回路３０を備えている。
【００５９】
図７にローパスフィルタ（ＬＰＦ）回路３０の具体例としてローパスフィルタ（ＬＰＦ）回路３１を示す。ローパスフィルタ（ＬＰＦ）回路３１では、フィルタ時定数を決定する抵抗要素を能動抵抗素子であるＭＯＳトランジスタＭ１で構成し、ゲート端子には制御信号Ｓｃｎｔが入力されている。ＭＯＳトランジスタＭ１のゲート端子に印加される制御信号Ｓｃｎｔは、アナログ信号であり電圧値に応じてＭＯＳトランジスタＭ１のオン抵抗を可変してフィルタ時定数を可変する構成である。この場合、フィルタ時定数を決定するもう一方の構成要素である容量要素は容量素子Ｃ５として固定であるため、抵抗要素であるＭＯＳトランジスタＭ１の抵抗値に応じてフィルタ時定数が可変となる。
【００６０】
第３実施形態のＰＬＬ周波数シンセサイザ３では、位相比較器１０１の位相比較周期毎にチャージポンプ回路１０２から擬似補正パルスが出力される期間に、ローパスフィルタ（ＬＰＦ）回路３０における可変フィルタ構成素子を制御してフィルタ特性を変化させてフィードバックループの特性を変化させることができる。例えば、ローパスフィルタ（ＬＰＦ）回路３０として可変フィルタ構成素子であるＭＯＳトランジスタＭ１を使用したローパスフィルタ（ＬＰＦ）回路３１を使用することができる。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路１０２からの擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができる。ロックアップ時においては、ローパスフィルタ（ＬＰＦ）回路３０、３１の時定数を小さくして高速ロックアップ特性を維持しながら、定常動作状態において、ローパスフィルタ（ＬＰＦ）回路３０、３１のフィルタ特性を変化させて時定数を大きくすることにより擬似補正パルスによるスプリアスを抑止することができる。
【００６１】
図８に示す第４実施形態のＰＬＬ周波数シンセサイザ４では、図１１の従来技術のＰＬＬ周波数シンセサイザ１００におけるチャージポンプ回路１０２に代えて、制御信号Ｓｃｎｔにより電圧出力信号Ｄｏの供給能力を切り替えることができるチャージポンプ回路４０を備えている。
【００６２】
図９にチャージポンプ回路４０の具体例として３タイプのチャージポンプ回路４１乃至４５を示す。図９（Ａ）のチャージポンプ回路４１は、電圧出力信号Ｄｏの出力パスを開閉するタイプである。電圧出力信号Ｄｏの出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位を供給するパスにスイッチ回路Ｓ２、Ｓ３を挿入し制御信号Ｓｃｎｔで開閉制御するものである。電源電圧ＶＤＤ及び接地電位の開放動作を位相比較器１０１の位相比較周期毎にチャージポンプ回路４０から擬似補正パルスが出力される期間に行なうように制御信号Ｓｃｎｔにより制御すれば、擬似補正パルスがチャージポンプ回路４０から出力される期間に出力段回路Ｂ１に電源電圧ＶＤＤ及び接地電位が供給されなくなり擬似補正パルスが出力されることがなくなる。
【００６３】
図９（Ｂ）のチャージポンプ回路４２、４３は、チャージポンプ回路４２、４３の出力段回路Ｂ２、Ｂ３への電源電圧供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４２では、スイッチ回路Ｓ４を制御信号Ｓｃｎｔにより制御して供給される電源電圧をＶＤＤ１とＶＤＤ２との間で切り替えて電源供給能力を切り替える。またチャージポンプ回路４３では、電源電圧供給用バッファ回路Ｂ４への出力電圧設定値を、スイッチ回路Ｓ５により分圧抵抗Ｒ８乃至Ｒ１０の間で切り替えて出力電圧を切替変更することにより出力段回路Ｂ３の駆動能力を切り替えるものである。
【００６４】
図９（Ｃ）のチャージポンプ回路４４、４５は、チャージポンプ回路４４、４５の出力段回路Ｂ５、Ｂ６及びＢ７の電流供給能力を切り替えて電圧出力信号Ｄｏの駆動能力を切り替えるタイプである。チャージポンプ回路４４では、制御信号Ｓｃｎｔにより電源電圧ＶＤＤからの電流供給能力を規定している電流源回路Ｉ１の電流供給能力を切り替える。またチャージポンプ回路４５では、制御信号Ｓｃｎｔによりスイッチ回路Ｓ６を開閉制御することにより電圧出力信号Ｄｏの信号出力に供する出力段回路を出力段回路Ｂ６のみとするか、出力段回路Ｂ６に出力段回路Ｂ７を追加するかの選択切替を行なうものである。
【００６５】
第４実施形態のＰＬＬ周波数シンセサイザ４では、位相比較器１０１の位相比較周期毎にチャージポンプ回路４０乃至４５から擬似補正パルスが出力される期間に、出力能力切替回路によりチャージポンプ回路４０乃至４５からの出力信号の供給能力を切り替えてフィードバックループの特性を変化させることができる。出力能力切替回路の具体例としては、チャージポンプ回路４１における出力段回路Ｂ１への電源電圧ＶＤＤ及び接地電位のパス開閉を切り替えるタイプ（図９（Ａ）、参照）や、チャージポンプ回路４２、４３における出力段回路Ｂ２、Ｂ３に供給する電源電圧を切り替えるタイプ（図９（Ｂ）、参照）、チャージポンプ回路４４、４５における出力段回路Ｂ５、Ｂ６及びＢ７の出力信号への電流供給能力を切り替えるタイプ（図９（Ｃ）、参照）等がある。従って、位相比較周期毎の擬似補正パルス出力期間以外の定常動作状態におけるフィードバックループの特性を維持しながら、チャージポンプ回路４０乃至４５から出力される擬似補正パルスに対する電圧制御発振器１０４の応答特性を制御することができ、ＰＬＬ周波数シンセサイザ４の定常動作状態において擬似補正パルスによるスプリアスを抑制することができる。
【００６６】
ここで、第１乃至第４実施形態におけるローパスフィルタ（ＬＰＦ）回路１０３、２０乃至２２、３０、３１、及びループフィルタ回路１２、ローパスフィルタ回路１３は図１０に示すように、電圧駆動タイプ５１（図１０（Ａ）、参照）としても、電流駆動タイプ５２（図１０（Ｂ）、参照）としてもよい。
【００６７】
尚、本発明は前記第１乃至第４実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、フィードバックループを開閉するスイッチ回路１０を、ローパスフィルタ（ＬＰＦ）回路１０３と電圧制御発振器（ＶＣＯ）１０４との間に挿入した構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、フィードバックループ内の他の箇所に挿入することも可能である。
また、第１実施形態の具体例においては、スイッチ回路１０の具体例としてＭＯＳトランジスタで構成されるトランスミッションゲート１１とした構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、スイッチ回路は、ＭＯＳトランジスタで構成する場合の他、ＪＦＥＴトランジスタやその他のスイッチング素子、あるいはスイッチング回路で構成することもできる。
更に、Ｒ分周器１０５により基準周波数信号をＲ分周して周波数信号ｆｒとして、Ｎ分周器１０６により出力周波数信号をＮ分周した周波数信号ｆｐと共に位相比較器１０１に入力して位相比較する構成を例に説明をしたが、本発明におけるＰＬＬ周波数シンセサイザはこれに限定されるものではなく、分周器を使用しない構成とすることもできる。また基準周波数信号とＲ分周された周波数信号ｆｒとに基づいて制御回路１０７により制御信号Ｓｃｎｔを出力しているが、これに限定されるものではなく、基準周波数信号をトリガとして所定時間の経過までを制御信号Ｓｃｎｔの出力期間としたり、出力周波数信号、あるいはＮ分周周波数信号ｆｐに基づき制御信号Ｓｃｎｔを生成するようにしても、電圧出力信号Ｄｏが擬似補正パルスを出力する期間を包含して制御信号Ｓｃｎｔを出力することも可能である。
また、第２実施形態においては、制御信号Ｓｃｎｔによりフィルタ時定数を決定する抵抗要素を構成する抵抗素子を並列接続する場合と直列接続とする場合の各々について説明したが、これに限定されるものではなく、並列接続部分と直列接続部分との双方が混在する構成とすることもできる。
また、第３実施形態においては、フィルタ時定数を決定する抵抗要素をＭＯＳトランジスタＭ１で構成する場合を例に説明したが、これに限定されるものではなく、ＭＯＳトランジスタで構成する場合の他に、ＪＦＥＴトランジスタ等の可変抵抗素子等を使用することもできる。
【００６８】
（付記１） 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記フィードバックループの特性は、前記位相比較器における位相比較周期で周期的に変化することを特徴とするＰＬＬ周波数シンセサイザ。
（付記２） 前記フィードバックループの動作を、前記位相比較器における位相比較周期で周期的に停止することを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記３） 前記フィードバックループは、
前記フィードバックループ内にループ開閉用スイッチ回路を備えることを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記４） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備え、
前記ループ開閉用スイッチ回路は、
前記第１フィルタ回路と前記第２フィルタ回路との間に備えられることを特徴とする付記３に記載のＰＬＬ周波数シンセサイザ。
（付記５） 前記ループ開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記６） 前記ループ開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記３又は４に記載のＰＬＬ周波数シンセサイザ。
（付記７） 前記フィードバックループは、
前記チャージポンプ回路からの出力信号の出力を停止することを特徴とする付記２に記載のＰＬＬ周波数シンセサイザ。
（付記８） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする付記７に記載のＰＬＬ周波数シンセサイザ。
（付記９） 前記経路開閉用スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１０） 前記経路開閉用スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記８に記載のＰＬＬ周波数シンセサイザ。
（付記１１） 前記チャージポンプ回路から前記電圧制御発振器への経路には、
前記フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、
前記フィルタ回路のフィルタ特性を、前記位相比較器における位相比較周期で周期的に変化させることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記１２） 前記フィルタ回路は、
フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、
前記バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１３） 前記バイパス経路群は、
並列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを前記所定バイパス経路の構成部分として選択切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１４） 前記バイパス経路群は、
直列接続される少なくとも２つのフィルタ構成素子と、
前記フィルタ構成素子のうちの少なくとも１つを短絡切替する前記切替スイッチ回路とを備えることを特徴とする付記１２に記載のＰＬＬ周波数シンセサイザ。
（付記１５） 前記切替スイッチ回路は、
ＭＯＳトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１６） 前記切替スイッチ回路は、
ＪＦＥＴトランジスタを備えることを特徴とする付記１２乃至１４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記１７） 前記フィルタ回路は、
フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする付記１１に記載のＰＬＬ周波数シンセサイザ。
（付記１８） 前記可変フィルタ構成素子は、
能動抵抗素子であることを特徴とする付記１７に記載のＰＬＬ周波数シンセサイザ。
（付記１９） 前記能動抵抗素子は、
ＭＯＳトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２０） 前記能動抵抗素子は、
ＪＦＥＴトランジスタであることを特徴とする付記１８に記載のＰＬＬ周波数シンセサイザ。
（付記２１） 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の供給能力を切り替える出力能力切替回路を備えることを特徴とする付記１に記載のＰＬＬ周波数シンセサイザ。
（付記２２） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電源電圧を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２３） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における駆動電流を切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２４） 前記出力能力切替回路は、
前記チャージポンプ回路の出力段回路における出力トランジスタサイズを切り替えることを特徴とする付記２１に記載のＰＬＬ周波数シンセサイザ。
（付記２５） 前記特性変化あるいは前記動作停止が行なわれる期間は、前記位相比較器において比較される前記基準周波数信号の出力期間を包含する所定期間であることを特徴とする付記１乃至２４の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
（付記２６） 前記基準周波数信号を分周する分周器を備え、
前記位相比較器において比較される周波数信号は、前記分周器より出力される分周周波数信号であることを特徴とする付記２５に記載のＰＬＬ周波数シンセサイザ。
（付記２７） 前記フィルタ回路は、
電圧駆動型あるいは電流駆動型のいずれかであることを特徴とする付記４乃至６、１１乃至２０、２５、２６の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。
【００６９】
【発明の効果】
本発明によれば、チャージポンプ回路から出力される擬似補正パルスの出力期間においてのみフィードバックループの特性を周期的に可変とし、あるいはフィードバックループの動作を周期的に停止することにより、高速ロックアップ特性を確保しながら、擬似補正パルスによる応答を抑止してロック状態におけるスプリアス特性をも改善して良好な通信品質を実現することができるＰＬＬ周波数シンセサイザを提供することが可能となる。
【図面の簡単な説明】
【図１】 本実施形態の第１実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図２】 第１実施形態のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図３】 第１実施形態のＰＬＬ周波数シンセサイザの具体例を示す機能ブロック図である。
【図４】 本実施形態の第２実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図５】 第２実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図６】 本実施形態の第３実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図７】 第３実施形態のローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図８】 本実施形態の第４実施形態のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図９】 第４実施形態のチャージポンプ回路の具体例を示す回路図である。
【図１０】 ローパスフィルタ（ＬＰＦ）回路の具体例を示す回路図である。
【図１１】 従来技術のＰＬＬ周波数シンセサイザを示す機能ブロック図である。
【図１２】 従来技術のＰＬＬ周波数シンセサイザの動作波形を示す波形図である。
【図１３】 チャージポンプ回路の入出力特性を示す特性図である。
【符号の説明】
１、１Ａ、２、３、４
ＰＬＬ周波数シンセサイザ
１０ スイッチ回路
１１ トランスミッションゲート
１２ ループフィルタ回路
１３ ローパスフィルタ回路
２０、２１、２２、３０、３１、５１、５２
ローパスフィルタ（ＬＰＦ）回路
４０、４１、４２，４３、４４，４５
チャージポンプ回路
１０７ 制御回路[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a PLL frequency synthesizer, and more particularly to a PLL frequency synthesizer that improves spurious characteristics in a steady state while maintaining high-speed lockup characteristics.
[0002]
[Prior art]
  In recent years, in mobile communication such as mobile phones, which are remarkably widespread, communication is performed based on a predetermined carrier frequency. At this time, in order to ensure the communication quality and keep the C / N (Carrier to Noise) characteristic in communication good, it is necessary to accurately lock a predetermined carrier frequency, and a PLL frequency synthesizer is used. Further, the carrier frequency lock operation by the PLL frequency synthesizer is required not only in the communication period but also in a so-called standby period in which a reception wait state from the communication partner is in place. This is because it is necessary to always detect the presence or absence of communication access from the communication partner and to establish communication immediately when the access is received. On the other hand, a mobile communication device such as a mobile phone needs to reduce the current consumption of the device to the minimum due to its portability. Therefore, in order to realize standby operation while suppressing current consumption, in the current equipment, intermittent operation that operates the PLL frequency synthesizer intermittently for a predetermined period of every predetermined period to lock the carrier frequency and perform standby operation It corresponds with. It is necessary to speed up the lock-up characteristics of the PLL frequency synthesizer and to set the time constant of the low-pass filter circuit small in order to rapidly perform the lock operation and the stop operation at the carrier frequency every predetermined cycle. is there.
[0003]
  FIG. 11 shows a PLL frequency synthesizer 100 in the prior art. The phase comparator 101 receives the reference frequency signal fr and the output frequency signal fp output from the voltage controlled oscillator (VCO) 104. Then, phase difference signals Pr and Pp corresponding to the phase difference between the reference frequency signal fr and the output frequency signal fp are output. The charge pump circuit 102 receives these signals and outputs a voltage output signal Do. The low-pass filter (LPF) circuit 103 removes the AC component of the voltage output signal Do and adjusts the rotation of the phase to ensure the stability of the system, and then sends the control voltage signal Vt to the voltage controlled oscillator (VCO) 104. Output. The voltage controlled oscillator (VCO) 104 outputs an output frequency signal fp corresponding to the control voltage signal Vt. The PLL frequency synthesizer 100 forms a feedback loop from the phase comparator 101 to the phase comparator 101 via the charge pump circuit 102, the low-pass filter (LPF) circuit 103, and the voltage controlled oscillator (VCO) 104. Phase difference signals Pr and Pp for canceling the phase difference of the output frequency signal fp when compared with the reference frequency signal fr are output from the charge pump circuit 102, and the voltage is supplied as the control voltage signal Vt via the low pass filter (LPF) circuit 103. This is fed back to the controlled oscillator (VCO) 104. If the frequency of the output frequency signal fp matches the frequency of the reference frequency signal fr, the phase difference signals Pr and Pp are not output, and the output frequency signal fp is locked to the same frequency as the reference frequency signal fr. Here, in order to increase the lock-up time of the output frequency signal fr, the time constant of the low-pass filter (LPF) circuit 103 needs to be set small.
[0004]
  In JP-A-10-51299, a PLL synthesizer IC using a phase-locked loop, a low-pass filter LPF that converts the output of the IC into a DC voltage, and a frequency according to the control voltage are output. In the PLL frequency synthesizer circuit including the voltage controlled oscillation circuit VCO, the output of the phase comparator of the PLL synthesizer IC is disconnected from the LPF before the power supply ON / OFF timing of the load circuit, and then the phase of the PLL synthesizer IC A PLL frequency synthesizer circuit having switching means for reconnecting the output of the comparator to the LPF is described.
[0005]
  In Japanese Patent Laid-Open No. 5-183432, a voltage-controlled oscillation unit that generates an output signal whose frequency changes in response to an input control signal, an input signal that is applied intermittently, and an output of the voltage-controlled oscillator In a clock recovery circuit having a phase comparison unit that compares the phases of signals and sends out a corresponding phase difference signal, and a first low-pass filter unit that removes unnecessary components in the phase difference signal, A second low-pass filter unit that extracts a difference component between the frequency of the signal and the free-running frequency of the voltage-controlled oscillation unit; and when the input signal is applied, the first low-pass filter unit A signal obtained by adding the output and the output of the second low-pass filter unit is transmitted as the control signal. When the input signal is not applied, the output of the second filter unit is transmitted as the control signal. With switch and addition means Clock recovery circuits are described.
[0006]
[Problems to be solved by the invention]
  When the output frequency signal fp is locked to the same frequency as the reference frequency signal fr by the PLL frequency synthesizer 100 described above, the phase difference signals Pr and Pp of the phase comparator 101 are not output as an average. However, even in this state, as shown in FIG. 12, during the output period of the reference frequency signal fr that is the phase comparison period in the phase comparator 101, the voltage output signal Do from the charge pump circuit 102 has the same amount of positive and negative energy. Are output (hereinafter referred to as pseudo correction pulses). Although this pulse can be removed by adjusting the time constant of the low-pass filter (LPF) circuit 103, it has a trade-off relationship with the lock-up characteristic. That is, if the time constant of the low-pass filter (LPF) circuit 103 is set to be large, it is possible to mask the pseudo correction pulse in the voltage output signal Do, but the lock-up time becomes long and the high-speed lock-up characteristic is required. It does not fit and is a problem. On the contrary, if the time constant of the low-pass filter (LPF) circuit 103 is set to a small value, it is possible to satisfy the requirement for the high-speed lockup characteristic, but it is not possible to mask the pseudo correction pulse in the voltage output signal Do, and the spurious Occurs, C / N deteriorates, and communication quality cannot be ensured. In the prior art, adjustments must be made at a compromise between the two characteristics, and when considering further higher speeds in the future, there is a possibility that an optimum operating state may not be realized.
[0007]
  Here, the reason why the pseudo correction pulse is generated in the voltage output signal Do will be described. FIG. 13 shows input / output characteristics of the charge pump circuit 102. The charge pump circuit 102 is a circuit that outputs a voltage output signal Do that is proportional to the input phase difference signal Δφ (Pr, Pp in FIG. 11). The phase difference signal Δφ at this time has a positive phase delay of the output frequency signal fp with respect to the reference frequency signal fr. Therefore, when the phase of the output frequency signal fp is delayed and a positive phase difference signal Δφ is input, a positive voltage output signal Do is output and input to the voltage controlled oscillator (VCO) 104 via the low-pass filter (LPF) circuit 103. Then, by advancing the phase of the output frequency signal fp, the output frequency signal fp approaches the reference frequency signal fr and locks. Conversely, when the phase of the output frequency signal fp advances and a negative phase difference signal Δφ is input, a negative voltage output signal Do is output and is sent to the voltage controlled oscillator (VCO) 104 via the low-pass filter (LPF) circuit 103. By delaying the phase of the output frequency signal fp that is input, the output frequency signal fp approaches the reference frequency signal fr and locks. Ideally, the phase difference signal Δφ and the voltage output signal Do must have a linear relationship (characteristic line L0 in FIG. 13). However, in the actual charge pump circuit 102, the relationship between the phase difference signal Δφ and the voltage output signal Do becomes non-linear in the region X having a small phase difference due to the delay time due to the finite signal propagation time of the circuit (in FIG. 13). , Region D in characteristic curve L0D), voltage output signal Do is not output. This minute phase difference region X is called a dead zone. Therefore, in order to eliminate the dead zone X, the actual charge pump circuit 102 has a non-linear characteristic obtained by shifting the characteristics of the phase difference signal Δφ and the voltage output signal Do in the dead zone X from the linear characteristic to the direction of decreasing the gain. In general, it is configured (characteristic curve L in FIG. 13). By having such a characteristic curve L, even in a minute phase difference region X, the voltage output signal Do for the phase difference signal Δφ has a finite gain, and a phase correction pulse can be reliably output.
[0008]
  Japanese Patent Laid-Open No. 10-51299 is intended to prevent the occurrence of frequency fluctuation due to ON / OFF of the power supply of the load circuit and to transmit or receive data immediately after the power supply is connected to the load circuit. . However, there is no disclosure of a technical idea for suppressing spurious generation in the steady state of the PLL frequency synthesizer circuit while keeping the time constant of the low-pass filter LPF small and achieving high-speed lockup characteristics. This is a problem because it is impossible to realize the high-speed lockup characteristic and the low spurious characteristic in the steady state by eliminating the relationship.
[0009]
  Japanese Patent Laid-Open No. 5-183432 aims to always supply a correct recovered clock even when the receiver shifts from a stopped state to an operating state. However, there is no disclosure of a technical idea that suppresses spurious generation in a steady state while suppressing the time constant of the first low-pass filter portion to achieve a high-speed lockup characteristic, thereby eliminating the trade-off relationship between the two. As a result, both the high-speed lockup characteristic and the low spurious characteristic in the steady state cannot be realized.
[0010]
  The present invention has been made in order to solve the problems of the prior art described above, and is a PLL capable of improving the spurious characteristics in the locked state and realizing good communication quality while ensuring the high-speed lockup characteristics. An object is to provide a frequency synthesizer.
[0011]
[Means for Solving the Problems]
  To achieve the above object, a PLL frequency synthesizer according to claim 1 outputs a voltage controlled oscillator that outputs an output frequency signal corresponding to a control voltage signal, and a phase comparison signal between the output frequency signal and a reference frequency signal. A feedback loop is configured with a phase comparator and a charge pump circuit that changes the control voltage signal according to the phase comparison signal,In the feedback loop, it has a switch circuit for opening and closing the loop.Feedback loop operation,Performed according to the reference frequency signalPhase comparatorSynchronously with the phase comparison operation periodIt is characterized by stopping.
[0012]
[0013]
[0014]
[0015]
[0016]
  Claim1PLL frequency synthesizerIn steady state,By controlling the loop open / close switch circuit, the feedback loop is opened and closed to control the operation of the feedback loop.
[0017]
  Thus, during the period when the pseudo correction pulse is output from the charge pump circuit every phase comparison cycle of the phase comparator, the loop opening / closing switch circuit is controlled to open the feedback loop and stop the operation of the feedback loop. Therefore, the operation of the feedback loop for the pseudo correction pulse from the charge pump circuit can be stopped while maintaining the operation of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period, and the PLL frequency Spurious due to the pseudo correction pulse can be suppressed in the steady operation state of the synthesizer.
[0018]
  Claims2A PLL frequency synthesizer according to claim1In the PLL frequency synthesizer described in (1), the path from the charge pump circuit to the voltage controlled oscillator includes a first filter circuit and a second filter circuit that determine the characteristics of the feedback loop, and the first filter circuit and the second filter circuit A loop open / close switch circuit is provided between the filter circuit and the filter circuit.
[0019]
  Claim2In this PLL frequency synthesizer, the feedback loop operation is controlled by controlling a loop opening / closing switch circuit provided between the first filter circuit and the second filter circuit that determines the characteristics of the feedback loop. Control.
[0020]
  Thus, during the period when the pseudo correction pulse is output from the charge pump circuit every phase comparison cycle of the phase comparator, the loop opening / closing switch circuit is controlled to open the feedback loop and stop the operation of the feedback loop. Therefore, it is possible to stop the operation of the feedback loop for the pseudo correction pulse from the charge pump circuit while maintaining the operation of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. Spurious due to the pseudo correction pulse can be suppressed in a steady operation state while reducing the time constants of the first and second filter circuits and maintaining the high-speed lockup characteristic.
  Further, since the first and second filter circuits are provided with the loop opening / closing switch circuit interposed therebetween, various characteristics such as responsiveness and stability of the feedback loop can be determined by both filter circuits, It is possible to hold the input potential of the voltage controlled oscillator when the switching noise of the switch circuit is removed or when the loop opening / closing switch circuit is opened.
[0021]
  The loop open / close switch circuit preferably includes a MOS transistor or a JFET transistor.
[0022]
  Claims3The PLL frequency synthesizer according to claim 1 is the PLL frequency synthesizer according to claim 1, wherein the charge pump circuit includes a path opening / closing switch circuit in an output path of the output signal.
[0023]
  Claim3In the PLL frequency synthesizer, the output signal path of the charge pump circuit is opened / closed by controlling the path opening / closing switch circuit to control the operation of the feedback loop.
[0024]
  As a result, during the period in which a pseudo correction pulse is output from the charge pump circuit every phase comparison period of the phase comparator, the path open / close switch circuit is controlled to open the output signal path of the charge pump circuit and to operate the feedback loop. Since the operation of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison cycle can be maintained, the output of the pseudo correction pulse from the charge pump circuit can be suppressed. Spurious due to the pseudo correction pulse can be suppressed in the steady operation state of the PLL frequency synthesizer.
[0025]
  The path opening / closing switch circuit preferably includes a MOS transistor or a JFET transistor.
[0026]
  Claims4A PLL frequency synthesizer according to the present invention includes a voltage controlled oscillator that outputs an output frequency signal corresponding to a control voltage signal, a phase comparator that compares the phases of the output frequency signal and a reference frequency signal, and outputs a phase comparison signal; In a PLL frequency synthesizer that includes a charge pump circuit that changes a control voltage signal according to the phase comparison signal and constitutes a feedback loop, a characteristic from the feedback loop is determined in the path from the charge pump circuit to the voltage controlled oscillator. Comprising at least one filter circuit;In steady state,The filter characteristics of the filter circuitPerformed according to the reference frequency signalPhase comparatorPhase comparison in In sync with the period of the workIt is characterized by changing.
[0027]
  Claim4PLL frequency synthesizerIn steady state,During the period in which the pseudo correction pulse is output from the charge pump circuit, the filter characteristic of at least one filter circuit provided in the path from the charge pump circuit to the voltage controlled oscillator is changed.
[0028]
  This makes it possible to change the characteristics of the feedback loop by changing the filter characteristics by controlling at least one filter circuit during the period in which the pseudo correction pulse is output from the charge pump circuit every phase comparison period of the phase comparator. Therefore, it is possible to control the response characteristic of the voltage controlled oscillator to the pseudo correction pulse output from the charge pump circuit while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. it can. While maintaining the high-speed lockup characteristic by reducing the time constant of the filter circuit at the time of lockup, the spurious due to the pseudo correction pulse is suppressed by increasing the time constant by changing the filter characteristic of the filter circuit in the steady operation state. be able to.
[0029]
  Claims5A PLL frequency synthesizer according to claim4In the PLL frequency synthesizer described above, the filter circuit includes a bypass path group including at least two bypass paths having different filter characteristics, and a changeover switch circuit that selects a predetermined bypass path from the bypass path group.
[0030]
  Claim5In the PLL frequency synthesizer, a predetermined bypass path is selected from a bypass path group including at least two bypass paths having different filter characteristics by a changeover switch circuit.
[0031]
  As a result, during the period when the pseudo correction pulse is output from the charge pump circuit every phase comparison period of the phase comparator, the filter characteristics are changed by selecting a predetermined bypass path from the bypass path group of the filter circuit by the changeover switch circuit. Since the feedback loop characteristics can be changed, the voltage control for the pseudo correction pulse from the charge pump circuit is maintained while maintaining the feedback loop characteristics in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. The response characteristic of the oscillator can be controlled. By selecting a predetermined bypass path having a large filter time constant in a steady operation state while maintaining a high speed lockup characteristic by selecting a predetermined bypass path having a small filter time constant in the filter circuit at the time of lockup Spurious can be deterred.
[0032]
  Here, the bypass path group preferably includes at least two filter components connected in parallel and a changeover switch circuit that selectively switches at least one of them as a constituent part of the predetermined bypass path.
  Moreover, it is good also as a structure provided with at least 2 filter component connected in series, and the changeover switch circuit which carries out the short circuit switching of at least 1 of filter components.
[0033]
  The changeover switch circuit preferably includes a MOS transistor or a JFET transistor.
[0034]
  Claims6A PLL frequency synthesizer according to claim4In the PLL frequency synthesizer described in (1), the filter circuit includes a variable filter component that makes a filter characteristic variable.
[0035]
  Claim6In the PLL frequency synthesizer, the filter characteristics are variable by the filter circuit including the variable filter constituent elements.
[0036]
  As a result, during the period in which the pseudo correction pulse is output from the charge pump circuit for each phase comparison period of the phase comparator, the characteristics of the feedback loop can be changed by controlling the variable filter constituent elements to change the filter characteristics. Therefore, the response characteristic of the voltage controlled oscillator with respect to the pseudo correction pulse from the charge pump circuit can be controlled while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. At the time of lockup, the spurious due to the pseudo correction pulse is increased by changing the filter characteristics of the filter circuit and increasing the time constant in the steady operation state while maintaining the high speed lockup characteristics by reducing the time constant of the filter circuit. Can be suppressed.
[0037]
  The variable filter constituent element is preferably an active resistance element, and is preferably a MOS transistor or a JFET transistor.
[0038]
  Claims8A PLL frequency synthesizer according to the present invention includes a voltage controlled oscillator that outputs an output frequency signal corresponding to a control voltage signal, a phase comparator that compares the phases of the output frequency signal and a reference frequency signal, and outputs a phase comparison signal; In a PLL frequency synthesizer comprising a charge pump circuit that changes the control voltage signal according to the phase comparison signal and constituting a feedback loop,In steady state,Supply capability of output signal from charge pump circuitIn synchronization with the period of the phase comparison operation in the phase comparator performed in response to the reference frequency signalAn output capability switching circuit for switching is provided.
[0039]
  Claim8In this PLL frequency synthesizer, the output capability switching circuit switches the output signal supply capability from the charge pump circuit.
[0040]
  As a result, during the period when the pseudo correction pulse is output from the charge pump circuit every phase comparison cycle of the phase comparator, the output capability switching circuit switches the output signal supply capability from the charge pump circuit to change the characteristics of the feedback loop. Therefore, the response characteristics of the voltage controlled oscillator to the pseudo correction pulse output from the charge pump circuit can be controlled while maintaining the feedback loop characteristics in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. In the steady operation state of the PLL frequency synthesizer, spurious due to the pseudo correction pulse can be suppressed.
[0041]
  Here, the output capability switching circuit is preferably configured to switch the drive power supply voltage in the output stage circuit of the charge pump circuit. Further, the drive current in the output stage circuit of the charge pump circuit may be switched. Further, the output transistor size in the output stage circuit of the charge pump circuit can be switched.
[0042]
  Claims9A PLL frequency synthesizer according to claim 1 is provided.8In the PLL frequency synthesizer according to at least one of the above, the period during which the characteristic is changed or the operation is stopped is a predetermined period including an output period of the reference frequency signal compared by the phase comparator. .
[0043]
  As a result, the characteristic change of the feedback loop or the operation stop is performed including the output period of the reference frequency signal which is the phase comparison period of the phase comparator, so that the pseudo correction pulse to be output from the charge pump circuit during this period Can be suppressed or suppressed, and spurious due to the pseudo correction pulse can be suppressed in the steady operation state of the PLL frequency synthesizer while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period.
[0044]
  In addition, it is preferable that a frequency divider that divides the reference frequency signal is provided so that the frequency signal compared in the phase comparator is a frequency-divided frequency signal output from the frequency divider.
  Here, the filter circuit may be either voltage driven type or current driven type.
[0045]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, first to fourth embodiments of the PLL frequency synthesizer of the present invention will be described in detail with reference to FIGS. 1 to 10 and with reference to the drawings.
  FIG. 1 is a functional block diagram showing a PLL frequency synthesizer according to the first embodiment of the present embodiment. FIG. 2 is a waveform diagram showing operation waveforms of the PLL frequency synthesizer of the first embodiment. FIG. 3 is a functional block diagram showing a specific example of the PLL frequency synthesizer of the first embodiment. FIG. 4 is a functional block diagram showing a PLL frequency synthesizer according to the second embodiment of the present embodiment. FIG. 5 is a circuit diagram showing a specific example of the low-pass filter (LPF) circuit of the second embodiment. FIG. 6 is a functional block diagram showing a PLL frequency synthesizer according to the third embodiment of the present embodiment. FIG. 7 is a circuit diagram showing a specific example of the low-pass filter (LPF) circuit of the third embodiment. FIG. 8 is a functional block diagram showing a PLL frequency synthesizer according to the fourth embodiment of the present embodiment. FIG. 9 is a circuit diagram showing a specific example of the charge pump circuit of the fourth embodiment. FIG. 10 is a circuit diagram showing a specific example of a low-pass filter (LPF) circuit.
[0046]
  In the PLL frequency synthesizer 1 of the first embodiment of FIG. 1, in addition to the functional block diagram in the prior art of FIG. 11, a switch circuit 10 controlled by a control signal Scnt includes a low-pass filter (LPF) circuit 103 and a voltage-controlled oscillator. (VCO) 104. Here, regarding the respective components of the phase comparator 101, the charge pump circuit 102, the low-pass filter (LPF) circuit 103, and the voltage controlled oscillator (VCO) 104, the configuration, operation, and effect thereof are the same as those of the prior art shown in FIG. It is the same. Further, the configuration of the PLL frequency synthesizer 1 constituting the feedback loop by feeding back the output frequency signal fp from the voltage controlled oscillator (VCO) 104 to the phase comparator 101 is the same as that of the prior art shown in FIG.
[0047]
  In the first embodiment shown in FIG. 1, the switch circuit 10 is controlled by a control signal Scnt to control opening and closing of a feedback loop between a low-pass filter (LPF) circuit 103 and a voltage controlled oscillator (VCO) 104. That is, when an instruction to open the feedback loop is given by the control signal Scnt, the switch circuit 10 can be opened to open the feedback loop and stop the operation of the feedback loop. If the control signal Scnt is controlled so that this stop operation is performed during the period in which the charge correction circuit 102 outputs the pseudo correction pulse every phase comparison period of the phase comparator 101, spurious due to the pseudo correction pulse can be suppressed. it can.
[0048]
  The operation waveform of the PLL frequency synthesizer 1 shown in FIG. 2 shows a steady state in which the output frequency signal fp is locked to the reference frequency signal fr. The phase comparison operation at this time is performed using the output period of the reference frequency signal fr as a phase comparison period, and a pseudo correction pulse is output to the voltage output signal Do of the charge pump circuit 102 along with the phase comparison operation in the phase comparison period. The Therefore, the control signal Scnt is output including the phase comparison period that is the output period of the reference frequency signal fr. Upon receiving the control signal Scnt, the switch circuit 10 can open the feedback loop and suppress the propagation of the pseudo correction pulse in the voltage output signal Do.
[0049]
  In the PLL frequency synthesizer 1 of the first embodiment, the switch circuit 10 that is a loop opening / closing switch circuit is controlled by the control signal Scnt during a period in which a pseudo correction pulse is output from the charge pump circuit 102 for each phase comparison period of the phase comparator 101. It is possible to stop the operation of the feedback loop by opening the feedback loop under the control of. Therefore, the operation of the feedback loop for the pseudo correction pulse from the charge pump circuit 102 can be stopped while maintaining the operation of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period, and the PLL frequency can be stopped. Spurious due to the pseudo correction pulse can be suppressed in the steady operation state of the synthesizer 1.
[0050]
  A PLL frequency synthesizer 1A in the specific example of the first embodiment shown in FIG. 3 divides the reference frequency signal by R and the output frequency signal by N in addition to the first embodiment of FIG. The N frequency divider 106 is provided, and the frequency signal fr divided by R and the frequency signal fp divided by N are input to the phase comparator 101 for phase comparison. Further, a control signal Scnt is output from a control circuit 107 that receives a reference frequency signal and an output signal, which are input signals to the R frequency divider 105, and transmission by a MOS transistor, which is a specific circuit configuration of the switch circuit 10. The gate 11 is controlled. Further, in this specific example, instead of the low-pass filter (LPF) circuit 103 in the first embodiment of FIG. 1, a loop filter circuit 12 is provided in the front stage of the transmission gate 11 and a low-pass filter circuit 13 is provided in the subsequent stage. ing.
[0051]
  The configuration for opening the transmission gate 11 so that the pseudo correction pulse in the voltage output signal Do does not propagate is the same as that of the PLL frequency synthesizer 1 (see FIG. 1) of the first embodiment. In this specific example, the control circuit 107 determines the output period of the pseudo correction pulse while detecting the start and end timings of the phase comparison period based on the reference frequency signal and the output signal that are input signals of the R divider 105. A control signal Scnt is output.
[0052]
  Further, two filter circuits of a loop filter circuit 12 and a low-pass filter circuit 13 are provided with the transmission gate 11 interposed therebetween, and various characteristics such as responsiveness and stability of the feedback loop are determined. Further, the low-pass filter circuit 13 at the rear stage of the transmission gate 11 has a function of removing the switching noise of the transmission gate 11 and holding the potential of the control voltage signal Vt that is an input of the voltage controlled oscillator 104 when the transmission gate 11 is opened. Have. In actual use, of the two filter circuits 12 and 13, the loop filter circuit 12 is mainly responsible for determining the characteristics of the feedback loop, and the low-pass filter circuit 13 is used for removing switching noise and holding the potential. It is also possible to adopt a configuration in which functions are assigned. In this case, since the time constant of the low-pass filter circuit 13 can be set small, a wiring resistance on the circuit board can be substituted without providing an individual resistance element for the resistor R2.
[0053]
  In the PLL frequency synthesizer 1A that is a specific example of the first embodiment, a transmission gate 11 that is a switch circuit for opening and closing a loop is output during a period in which a pseudo correction pulse is output from the charge pump circuit 102 every phase comparison period of the phase comparator 101. Can be controlled by the control signal Scnt from the control circuit 107 to open the feedback loop and stop the operation of the feedback loop. Therefore, it is possible to stop the operation of the feedback loop for the pseudo correction pulse from the charge pump circuit 102 while maintaining the operation of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. Suppressing spurious due to a pseudo correction pulse in a steady operation state while reducing the time constant of the loop filter circuit 12 as the first filter circuit and the low-pass filter circuit 13 as the second filter circuit to maintain the high-speed lockup characteristic. Can do.
  Since the loop filter circuit 12 and the low-pass filter circuit 13 are provided with the transmission gate 11 in between, the characteristics of the feedback loop such as responsiveness and stability are determined by both the filter circuits 12 and 13, and the transmission gate 11 can be removed, and the potential of the control voltage signal Vt, which is the input of the voltage controlled oscillator 104 when the transmission gate 11 is opened, can be held.
[0054]
  In the PLL frequency synthesizer 2 of the second embodiment shown in FIG. 4, instead of the low-pass filter (LPF) circuit 103 in the conventional PLL frequency synthesizer 100 of FIG. 11, a low-pass filter whose filter characteristics can be switched by a control signal Scnt. (LPF) circuit 20 is provided. In FIG. 4, the filter element of the low-pass filter (LPF) circuit 20 is made variable by making it possible to connect / disconnect the resistance element R3 with the control signal Scnt.
[0055]
  FIG. 5 shows a specific example of the low-pass filter (LPF) circuit 20. FIG. 5A shows a type in which parallel paths of resistance elements in the low-pass filter (LPF) circuit 21 are switched. When the switch circuit S1 is closed by the control signal Scnt, the resistance value in the resistance element that determines the filter time constant is the resistance value when the resistance elements R4 and R5 are connected in parallel. When the switch circuit S1 is opened by the control signal Scnt, the resistance value in the resistance element that determines the filter time constant is the resistance value of the resistance element R4 alone. Since the capacitive element, which is another component for determining the filter time constant, is fixed as the capacitive element C4, the filter time constant is determined by the magnitude of the resistance value of the resistive element. Here, for example, if the resistance values of the two resistance elements R4 and R5 are the same, the total resistance when the switch circuit S1 is closed by the control signal Scnt and the two resistance elements R4 and R5 are connected in parallel. The value is approximately half that of the case where the switch circuit S1 is opened and the resistor element R4 alone is formed, and the time constant is also approximately half.
[0056]
  The resistance element in the low-pass filter (LPF) circuit 22 shown in FIG. 5B switches the series path by short-circuiting and opening both ends of one of the resistance elements R6 and R7 connected in series. Type. When the switch circuit S1 is closed by the control signal Scnt, both ends of the resistance element R6 among the resistance elements that determine the filter time constant are short-circuited, and the resistance value of the resistance element R7 alone is obtained. When the switch circuit S1 is opened by the control signal Scnt, the resistance value in the resistance element that determines the filter time constant is the resistance value of the series connection of the resistance elements R6 and R7. Since the capacitive element, which is the other component for determining the filter time constant, is fixed as the capacitive element C4, the filter time constant is determined depending on the resistance value of the resistive element. Here, for example, if the resistance values of the two resistance elements R6 and R7 are the same, the resistance value when the switch circuit S1 is closed by the control signal Scnt and both ends of the resistance element R6 are short-circuited is When the circuit S1 is opened and the resistor elements R6 and R7 are connected in series, the time constant is substantially half, and the time constant is also substantially half.
[0057]
  In the PLL frequency synthesizer 2 of the second embodiment, during the period in which the pseudo correction pulse is output from the charge pump circuit 102 for each phase comparison period of the phase comparator 101, the low-pass filter (LPF) circuit 20 has a bypass path group. The feedback switch characteristic can be changed by selecting the predetermined bypass path by the changeover switch circuit S1 and changing the filter characteristic. Specific examples of the low-pass filter (LPF) circuit 20 include a low-pass filter (LPF) circuit 21 that switches a parallel path and selects a predetermined bypass path from the bypass path group, and a predetermined bypass path that is selected from a bypass path group by switching a series path. A low-pass filter (LPF) circuit 22 or the like is conceivable. Therefore, the response characteristic of the voltage controlled oscillator 104 to the pseudo correction pulse from the charge pump circuit 102 can be controlled while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. . During lockup, select a predetermined bypass path with a large filter time constant during steady state operation while maintaining a high-speed lockup characteristic by selecting a predetermined bypass path with a low filter time constant in the low-pass filter (LPF) circuits 20 to 22 By doing so, spurious due to the pseudo correction pulse can be suppressed.
[0058]
  In the PLL frequency synthesizer 3 of the third embodiment shown in FIG. 6, the filter characteristics can be made variable by a control signal Scnt instead of the low-pass filter (LPF) circuit 103 in the PLL frequency synthesizer 100 of the prior art of FIG. 11. A low-pass filter (LPF) circuit 30 is provided.
[0059]
  FIG. 7 shows a low-pass filter (LPF) circuit 31 as a specific example of the low-pass filter (LPF) circuit 30. In the low-pass filter (LPF) circuit 31, a resistance element that determines a filter time constant is configured by a MOS transistor M1 that is an active resistance element, and a control signal Scnt is input to a gate terminal. The control signal Scnt applied to the gate terminal of the MOS transistor M1 is an analog signal, and is configured to vary the filter time constant by varying the on-resistance of the MOS transistor M1 according to the voltage value. In this case, since the capacitive element, which is the other component for determining the filter time constant, is fixed as the capacitive element C5, the filter time constant is variable according to the resistance value of the MOS transistor M1 that is the resistive element.
[0060]
  In the PLL frequency synthesizer 3 of the third embodiment, variable filter components in the low-pass filter (LPF) circuit 30 are controlled during a period in which a pseudo correction pulse is output from the charge pump circuit 102 for each phase comparison period of the phase comparator 101. Thus, the characteristics of the feedback loop can be changed by changing the filter characteristics. For example, as the low-pass filter (LPF) circuit 30, a low-pass filter (LPF) circuit 31 using a MOS transistor M1 which is a variable filter constituent element can be used. Therefore, the response characteristic of the voltage controlled oscillator 104 to the pseudo correction pulse from the charge pump circuit 102 can be controlled while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. . At the time of lock-up, the filter characteristics of the low-pass filter (LPF) circuits 30 and 31 are changed in a steady operation state while maintaining the high-speed lock-up characteristics by reducing the time constant of the low-pass filter (LPF) circuits 30 and 31. By increasing the time constant, spurious due to the pseudo correction pulse can be suppressed.
[0061]
  In the PLL frequency synthesizer 4 of the fourth embodiment shown in FIG. 8, the supply capability of the voltage output signal Do can be switched by a control signal Scnt instead of the charge pump circuit 102 in the conventional PLL frequency synthesizer 100 of FIG. A charge pump circuit 40 is provided.
[0062]
  FIG. 9 shows three types of charge pump circuits 41 to 45 as specific examples of the charge pump circuit 40. The charge pump circuit 41 in FIG. 9A is a type that opens and closes the output path of the voltage output signal Do. The switch circuits S2 and S3 are inserted in a path for supplying the power supply voltage VDD and the ground potential to the output stage circuit B1 of the voltage output signal Do, and open / close control is performed by the control signal Scnt. If the control signal Scnt is controlled so that the operation of releasing the power supply voltage VDD and the ground potential is performed in the period during which the charge pump circuit 40 outputs the pseudo correction pulse every phase comparison period of the phase comparator 101, the pseudo correction pulse is charged. During the period output from the pump circuit 40, the power supply voltage VDD and the ground potential are not supplied to the output stage circuit B1, and the pseudo correction pulse is not output.
[0063]
  The charge pump circuits 42 and 43 in FIG. 9B are of a type that switches the drive capability of the voltage output signal Do by switching the power supply voltage supply capability to the output stage circuits B2 and B3 of the charge pump circuits 42 and 43. In the charge pump circuit 42, the power supply capability is switched by switching the power supply voltage supplied by controlling the switch circuit S4 with the control signal Scnt between VDD1 and VDD2. In the charge pump circuit 43, the output voltage setting value to the power supply voltage supply buffer circuit B4 is switched between the voltage dividing resistors R8 to R10 by the switch circuit S5, and the output voltage is switched to change the output voltage of the output stage circuit B3. The driving ability is switched.
[0064]
  The charge pump circuits 44 and 45 in FIG. 9C are of a type that switches the drive capability of the voltage output signal Do by switching the current supply capability of the output stage circuits B5, B6, and B7 of the charge pump circuits 44 and 45. In the charge pump circuit 44, the current supply capability of the current source circuit I1 that defines the current supply capability from the power supply voltage VDD is switched by the control signal Scnt. In the charge pump circuit 45, the switch circuit S6 is controlled to be opened / closed by the control signal Scnt so that the output stage circuit provided for the signal output of the voltage output signal Do is only the output stage circuit B6, or the output stage circuit B6 is connected to the output stage circuit B6. The selection of whether to add B7 is switched.
[0065]
  In the PLL frequency synthesizer 4 of the fourth embodiment, during the period in which the pseudo correction pulse is output from the charge pump circuits 40 to 45 for each phase comparison period of the phase comparator 101, the output capability switching circuit switches from the charge pump circuits 40 to 45. The characteristics of the feedback loop can be changed by switching the output signal supply capability. Specific examples of the output capability switching circuit include a type (see FIG. 9A) for switching the path opening and closing of the power supply voltage VDD and the ground potential to the output stage circuit B1 in the charge pump circuit 41, and charge pump circuits 42 and 43. The type of switching the power supply voltage supplied to the output stage circuits B2 and B3 (see FIG. 9B), and switching the current supply capability to the output signals of the output stage circuits B5, B6 and B7 in the charge pump circuits 44 and 45 There are types (see FIG. 9C). Therefore, the response characteristic of the voltage controlled oscillator 104 to the pseudo correction pulses output from the charge pump circuits 40 to 45 is controlled while maintaining the characteristics of the feedback loop in the steady operation state other than the pseudo correction pulse output period for each phase comparison period. In the steady operation state of the PLL frequency synthesizer 4, spurious due to the pseudo correction pulse can be suppressed.
[0066]
  Here, the low-pass filter (LPF) circuits 103, 20 to 22, 30, 31, and the loop filter circuit 12 and the low-pass filter circuit 13 in the first to fourth embodiments are, as shown in FIG. 10A) or the current drive type 52 (see FIG. 10B).
[0067]
  The present invention is not limited to the first to fourth embodiments, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
  For example, in the first embodiment, the switch circuit 10 that opens and closes the feedback loop has been described as an example of a configuration in which the switch circuit 10 is inserted between the low-pass filter (LPF) circuit 103 and the voltage-controlled oscillator (VCO) 104. The PLL frequency synthesizer in the invention is not limited to this, and the switch circuit can also be inserted at other points in the feedback loop.
  In the specific example of the first embodiment, the transmission gate 11 configured by a MOS transistor is described as an example of the switch circuit 10, but the PLL frequency synthesizer in the present invention is not limited to this. The switch circuit is not limited to a MOS transistor, but can be a JFET transistor, other switching elements, or a switching circuit.
  Further, the R frequency divider 105 frequency-divides the reference frequency signal by R to obtain the frequency signal fr, and the N frequency divider 106 outputs the output frequency signal to the phase comparator 101 together with the frequency signal fp divided by N. However, the PLL frequency synthesizer according to the present invention is not limited to this, and a configuration in which no frequency divider is used may be used. Further, the control signal Scnt is output by the control circuit 107 based on the reference frequency signal and the frequency signal fr divided by R. However, the present invention is not limited to this, and the elapse of a predetermined time using the reference frequency signal as a trigger. Up to the output period of the control signal Scnt, or even when the control signal Scnt is generated based on the output frequency signal or the N-divided frequency signal fp, the period in which the voltage output signal Do outputs the pseudo correction pulse is included. It is also possible to output the control signal Scnt.
  In the second embodiment, the case where the resistance elements constituting the resistance element that determines the filter time constant by the control signal Scnt are connected in parallel and the case where the resistance elements are connected in series has been described. However, the present invention is not limited to this. Instead, both the parallel connection portion and the series connection portion may be mixed.
  In the third embodiment, the case where the resistance element for determining the filter time constant is configured by the MOS transistor M1 has been described as an example. However, the present invention is not limited to this. A variable resistance element such as a JFET transistor can also be used.
[0068]
(Supplementary Note 1) A voltage controlled oscillator that outputs an output frequency signal corresponding to a control voltage signal, a phase comparator that compares the phases of the output frequency signal and a reference frequency signal, and outputs a phase comparison signal, and the phase comparison In a PLL frequency synthesizer comprising a charge pump circuit that changes the control voltage signal in response to a signal and constituting a feedback loop,
  The PLL frequency synthesizer characterized in that the characteristic of the feedback loop changes periodically with a phase comparison period in the phase comparator.
(Supplementary note 2) The PLL frequency synthesizer according to supplementary note 1, wherein the operation of the feedback loop is periodically stopped at a phase comparison period in the phase comparator.
(Supplementary Note 3) The feedback loop is
  The PLL frequency synthesizer according to appendix 2, wherein a loop open / close switch circuit is provided in the feedback loop.
(Supplementary Note 4) In the path from the charge pump circuit to the voltage controlled oscillator,
  A first filter circuit and a second filter circuit for determining characteristics of the feedback loop;
  The loop open / close switch circuit is:
  The PLL frequency synthesizer according to appendix 3, wherein the PLL frequency synthesizer is provided between the first filter circuit and the second filter circuit.
(Supplementary Note 5) The loop open / close switch circuit includes:
  The PLL frequency synthesizer according to appendix 3 or 4, further comprising a MOS transistor.
(Supplementary Note 6) The loop opening / closing switch circuit includes:
  The PLL frequency synthesizer according to appendix 3 or 4, further comprising a JFET transistor.
(Appendix 7) The feedback loop is
  The PLL frequency synthesizer according to appendix 2, wherein output of an output signal from the charge pump circuit is stopped.
(Appendix 8) The charge pump circuit
  The PLL frequency synthesizer according to appendix 7, wherein a path opening / closing switch circuit is provided in an output path of an output signal from the charge pump circuit.
(Supplementary Note 9) The path opening / closing switch circuit includes:
  The PLL frequency synthesizer according to appendix 8, further comprising a MOS transistor.
(Supplementary Note 10) The path opening / closing switch circuit includes:
  The PLL frequency synthesizer according to claim 8, further comprising a JFET transistor.
(Supplementary Note 11) In the path from the charge pump circuit to the voltage controlled oscillator,
  Comprising at least one filter circuit for determining a characteristic of the feedback loop;
The PLL frequency synthesizer according to claim 1, wherein the filter characteristic of the filter circuit is periodically changed at a phase comparison period in the phase comparator.
(Supplementary Note 12) The filter circuit includes:
  A bypass path group comprising at least two bypass paths having different filter characteristics;
  The PLL frequency synthesizer according to appendix 11, further comprising a changeover switch circuit that selects a predetermined bypass path from the bypass path group.
(Supplementary note 13) The bypass path group is:
  At least two filter components connected in parallel;
  The PLL frequency synthesizer according to appendix 12, further comprising: the switch circuit that selectively switches at least one of the filter components as a component of the predetermined bypass path.
(Supplementary Note 14) The bypass path group is:
  At least two filter components connected in series;
  The PLL frequency synthesizer according to appendix 12, further comprising: the changeover switch circuit that performs short-circuit switching of at least one of the filter components.
(Supplementary Note 15) The changeover switch circuit includes:
  15. The PLL frequency synthesizer according to any one of appendices 12 to 14, further comprising a MOS transistor.
(Supplementary Note 16) The changeover switch circuit includes:
  15. The PLL frequency synthesizer according to any one of appendices 12 to 14, further comprising a JFET transistor.
(Supplementary Note 17) The filter circuit includes:
  The PLL frequency synthesizer according to appendix 11, further comprising a variable filter component that makes the filter characteristics variable.
(Supplementary Note 18) The variable filter component is
  18. The PLL frequency synthesizer according to appendix 17, wherein the PLL frequency synthesizer is an active resistance element.
(Supplementary note 19) The active resistance element is
  The PLL frequency synthesizer according to appendix 18, wherein the PLL frequency synthesizer is a MOS transistor.
(Supplementary Note 20) The active resistance element is
  The PLL frequency synthesizer according to appendix 18, wherein the PLL frequency synthesizer is a JFET transistor.
(Supplementary Note 21) The charge pump circuit includes:
  The PLL frequency synthesizer according to appendix 1, further comprising an output capability switching circuit that switches an output signal supply capability from the charge pump circuit.
(Supplementary Note 22) The output capacity switching circuit includes:
  The PLL frequency synthesizer according to appendix 21, wherein a drive power supply voltage in an output stage circuit of the charge pump circuit is switched.
(Supplementary Note 23) The output capacity switching circuit
  The PLL frequency synthesizer according to appendix 21, wherein a drive current in an output stage circuit of the charge pump circuit is switched.
(Supplementary Note 24) The output capacity switching circuit includes:
  The PLL frequency synthesizer according to appendix 21, wherein an output transistor size in an output stage circuit of the charge pump circuit is switched.
(Supplementary note 25) At least one of the supplementary notes 1 to 24, wherein the period in which the characteristic change or the operation is stopped is a predetermined period including an output period of the reference frequency signal compared in the phase comparator. The PLL frequency synthesizer according to any one of the preceding claims.
(Supplementary Note 26) A frequency divider for dividing the reference frequency signal is provided.
  26. The PLL frequency synthesizer according to appendix 25, wherein the frequency signal compared in the phase comparator is a divided frequency signal output from the divider.
(Supplementary Note 27) The filter circuit includes:
  27. The PLL frequency synthesizer according to any one of appendices 4 to 6, 11 to 20, 25, and 26, wherein the PLL frequency synthesizer is one of a voltage drive type and a current drive type.
[0069]
【The invention's effect】
  According to the present invention, the high-speed lockup characteristic is obtained by periodically changing the characteristic of the feedback loop only during the output period of the pseudo correction pulse output from the charge pump circuit or by periodically stopping the operation of the feedback loop. It is possible to provide a PLL frequency synthesizer that can suppress the response due to the pseudo correction pulse while improving the spurious characteristics in the locked state and realize good communication quality.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing a PLL frequency synthesizer according to a first embodiment of the present embodiment.
FIG. 2 is a waveform diagram showing operation waveforms of the PLL frequency synthesizer of the first embodiment.
FIG. 3 is a functional block diagram showing a specific example of the PLL frequency synthesizer of the first embodiment.
FIG. 4 is a functional block diagram showing a PLL frequency synthesizer according to a second embodiment of the present embodiment.
FIG. 5 is a circuit diagram showing a specific example of a low-pass filter (LPF) circuit of a second embodiment.
FIG. 6 is a functional block diagram showing a PLL frequency synthesizer according to a third embodiment of the present embodiment.
FIG. 7 is a circuit diagram showing a specific example of a low-pass filter (LPF) circuit of a third embodiment.
FIG. 8 is a functional block diagram showing a PLL frequency synthesizer according to a fourth embodiment of the present embodiment.
FIG. 9 is a circuit diagram showing a specific example of a charge pump circuit according to a fourth embodiment.
FIG. 10 is a circuit diagram showing a specific example of a low-pass filter (LPF) circuit.
FIG. 11 is a functional block diagram illustrating a prior art PLL frequency synthesizer.
FIG. 12 is a waveform diagram showing operation waveforms of a PLL frequency synthesizer of the prior art.
FIG. 13 is a characteristic diagram showing input / output characteristics of the charge pump circuit.
[Explanation of symbols]
1, 1A, 2, 3, 4
              PLL frequency synthesizer
10 Switch circuit
11 Transmission gate
12 Loop filter circuit
13 Low-pass filter circuit
20, 21, 22, 30, 31, 51, 52
              Low pass filter (LPF) circuit
40, 41, 42, 43, 44, 45
              Charge pump circuit
107 Control circuit

Claims (9)

制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記フィードバックループ内にループ開閉用スイッチ回路を備え、
定常状態において、
前記フィードバックループの動作を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して停止することを特徴とするＰＬＬ周波数シンセサイザ。A voltage-controlled oscillator that outputs an output frequency signal corresponding to the control voltage signal, a phase comparator that compares the phases of the output frequency signal and the reference frequency signal, and outputs a phase comparison signal, and according to the phase comparison signal In a PLL frequency synthesizer comprising a charge pump circuit for changing the control voltage signal and constituting a feedback loop,
A loop opening / closing switch circuit is provided in the feedback loop,
In steady state,
A PLL frequency synthesizer characterized in that the operation of the feedback loop is stopped in synchronization with a period of a phase comparison operation in the phase comparator performed in accordance with the reference frequency signal . 前記チャージポンプ回路から前記電圧制御発振器への経路には、
フィードバックループの特性を決定する第１フィルタ回路と第２フィルタ回路とを備え、
前記ループ開閉用スイッチ回路は、
前記第１フィルタ回路と前記第２フィルタ回路との間に備えられることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。In the path from the charge pump circuit to the voltage controlled oscillator,
A first filter circuit and a second filter circuit for determining characteristics of the feedback loop;
The loop open / close switch circuit is:
The PLL frequency synthesizer according to claim 1 , wherein the PLL frequency synthesizer is provided between the first filter circuit and the second filter circuit. 前記チャージポンプ回路は、
前記チャージポンプ回路からの出力信号の出力経路に経路開閉用スイッチ回路を備えることを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。The charge pump circuit
The PLL frequency synthesizer according to claim 1, further comprising a path opening / closing switch circuit in an output path of an output signal from the charge pump circuit. 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
前記チャージポンプ回路から前記電圧制御発振器への経路には、前記フィードバックループの特性を決定する少なくとも１つのフィルタ回路を備え、
定常状態において、
前記フィルタ回路のフィルタ特性を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して変化させることを特徴とするＰＬＬ周波数シンセサイザ。A voltage-controlled oscillator that outputs an output frequency signal corresponding to the control voltage signal, a phase comparator that compares the phases of the output frequency signal and the reference frequency signal, and outputs a phase comparison signal, and according to the phase comparison signal In a PLL frequency synthesizer comprising a charge pump circuit for changing the control voltage signal and constituting a feedback loop,
The path from the charge pump circuit to the voltage controlled oscillator comprises at least one filter circuit that determines the characteristics of the feedback loop;
In steady state,
A PLL frequency synthesizer, wherein a filter characteristic of the filter circuit is changed in synchronization with a period of a phase comparison operation in the phase comparator performed in accordance with the reference frequency signal . 前記フィルタ回路は、
フィルタ特性の異なる少なくとも２つのバイパス経路を備えるバイパス経路群と、
前記バイパス経路群から所定バイパス経路を選択する切替スイッチ回路とを備えることを特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。The filter circuit is
A bypass path group comprising at least two bypass paths having different filter characteristics;
The PLL frequency synthesizer according to claim 4 , further comprising a changeover switch circuit that selects a predetermined bypass path from the bypass path group. 前記フィルタ回路は、
フィルタ特性を可変とする可変フィルタ構成素子を備えることを特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。The filter circuit is
5. The PLL frequency synthesizer according to claim 4 , further comprising a variable filter component that makes the filter characteristics variable. 前記フィルタ回路の時定数を、前記位相比較器における位相比較周期で周期的に変化させること特徴とする請求項４に記載のＰＬＬ周波数シンセサイザ。5. The PLL frequency synthesizer according to claim 4 , wherein a time constant of the filter circuit is periodically changed at a phase comparison period in the phase comparator. 制御電圧信号に応じた出力周波数信号を出力する電圧制御発振器と、該出力周波数信号と基準周波数信号との位相を比較して位相比較信号を出力する位相比較器と、該位相比較信号に応じて前記制御電圧信号を変化させるチャージポンプ回路とを備えてフィードバックループを構成するＰＬＬ周波数シンセサイザにおいて、
定常状態において、
前記チャージポンプ回路は、前記チャージポンプ回路からの出力信号の供給能力を、前記基準周波数信号に応じて行われる前記位相比較器での位相比較動作の期間に同期して切り替える出力能力切替回路を備えることを特徴とするＰＬＬ周波数シンセサイザ。A voltage-controlled oscillator that outputs an output frequency signal corresponding to the control voltage signal, a phase comparator that compares the phases of the output frequency signal and the reference frequency signal, and outputs a phase comparison signal, and according to the phase comparison signal In a PLL frequency synthesizer comprising a charge pump circuit for changing the control voltage signal and constituting a feedback loop,
In steady state,
The charge pump circuit includes an output capability switching circuit that switches the output signal supply capability from the charge pump circuit in synchronization with a phase comparison operation period of the phase comparator performed in accordance with the reference frequency signal. A PLL frequency synthesizer characterized by the above. 前記特性変化あるいは前記動作停止が行なわれる期間は、前記位相比較器において比較される前記基準周波数信号の出力期間を包含する所定期間であることを特徴とする請求項１乃至８の少なくとも何れか１項に記載のＰＬＬ周波数シンセサイザ。The characteristic change or period in which the operation stop is performed, at least any one of claims 1 to 8, characterized in that the predetermined time period encompasses the output period of the reference frequency signal are compared in the phase comparator A PLL frequency synthesizer according to item.
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