JPH05183432A - Clock recovery circuit - Google Patents
Clock recovery circuitInfo
- Publication number
- JPH05183432A JPH05183432A JP4000561A JP56192A JPH05183432A JP H05183432 A JPH05183432 A JP H05183432A JP 4000561 A JP4000561 A JP 4000561A JP 56192 A JP56192 A JP 56192A JP H05183432 A JPH05183432 A JP H05183432A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input signal
- frequency
- output
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば、移動通信用受
信機で使用するクロック再生回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock recovery circuit used in a mobile communication receiver, for example.
【０００２】近年、移動通信分野では、持ち運びの容易
さ、或いは設置場所の収納スペースの要求から、機器の
小型・軽量化は必須の条件で、この為、回路の低消費電
力化は重要な課題である。In recent years, in the field of mobile communication, downsizing and weight saving of devices are indispensable conditions because of easy portability or storage space at an installation place. Therefore, low power consumption of circuits is an important issue. Is.
【０００３】送受信機を低消費電力化することは、電池
の寿命を長くするだけでなく、より小さな電池や電源装
置で動作することができ、小型・軽量化を図るために非
常に有効である。特に、移動端末は、電源として電池が
使用され、機器のうち, 電池が占める体積・重量の割合
が非常に大きい為、低消費電力化が機器の小型・軽量化
に寄与するところは大きい。Reducing the power consumption of a transceiver not only prolongs the life of the battery but also allows it to operate with a smaller battery and power supply device, which is very effective for size and weight reduction. .. In particular, a mobile terminal uses a battery as a power source, and the battery occupies a very large proportion of the volume and weight of the device. Therefore, low power consumption greatly contributes to the size and weight reduction of the device.
【０００４】さて、数年後にサービス開始が予定されて
いるデイジタル携帯・自動車電話システムではTDMA方式
が検討されている。受信機の低消費電力化を図る為、非
通話時に受信機の動作を止める間欠受信は不可欠な技術
である。Now, the TDMA method is being considered in the digital mobile / car phone system, which is scheduled to start service in a few years. In order to reduce the power consumption of the receiver, intermittent reception that stops the operation of the receiver during non-call is an essential technology.
【０００５】しかし、受信機が動作を開始した時にクロ
ックタイミングが取れていなければ正しいデータの復調
はできない。そこで、受信機が停止状態から動作状態に
移行した時にも常に正しい再生クロックを供給できる様
にすることが必要である。However, correct data cannot be demodulated if the clock timing is not taken when the receiver starts its operation. Therefore, it is necessary to always be able to supply the correct reproduced clock even when the receiver shifts from the stopped state to the operating state.
【０００６】[0006]
【従来の技術】一般に、FSK 、PSK 等のデイジタル変調
波から符号を再生する場合、復調して得られるアナログ
信号を最適なタイミングで識別判定して２値符号に変換
する必要があるが、上記のアナログ信号からこのタイミ
ングを生成する為にクロック再生回路が用いられる。2. Description of the Related Art Generally, when a code is reproduced from a digitally modulated wave such as FSK or PSK, it is necessary to discriminate an analog signal obtained by demodulation at an optimum timing and convert it into a binary code. A clock recovery circuit is used to generate this timing from the analog signal.
【０００７】クロック再生回路の実現方法として、アナ
ログPLL を用いる方法、整流器等の非線形素子とフイル
タを用いたアナログ回路による方法、デイジタルPLL を
用いたデイジタル回路による方法、及びその混合型があ
るが、アナログPLL , デイジタルPLL を用いる方法につ
いて説明する。As a method of realizing a clock recovery circuit, there are a method using an analog PLL, a method using an analog circuit using a nonlinear element such as a rectifier and a filter, a method using a digital circuit using a digital PLL, and a mixed type thereof. A method of using the analog PLL and the digital PLL will be described.
【０００８】図５は従来例の説明図（アナログPLL 方
式) で、(a) は構成図、(b) は(a) の動作説明図、図６
は従来例の別の構成図( デイジタルPLL 方式) である。
なお、図５(b) の左側の符号は図５(a) の中の同じ符号
の部分の波形を示す。以下、図の動作を説明する。FIG. 5 is an explanatory diagram of a conventional example (analog PLL system), (a) is a configuration diagram, (b) is an operation explanatory diagram of (a), and FIG.
Is another configuration diagram of the conventional example (digital PLL system).
The reference numeral on the left side of FIG. 5 (b) indicates the waveform of the portion of the same reference numeral in FIG. 5 (a). The operation of the figure will be described below.
【０００９】先ず、図５(a) おいて、例えば乗算器で構
成された位相比較器11は、間欠的に印加する入力信号と
電圧制御発振器（以下、VCO と省略する)13 の出力信号
の位相差を検出するが、検出した位相差には入力信号の
周波数成分や不要な雑音が含まれているので、低域通過
フイルタ12でこれらの不要成分を除去する。First, in FIG. 5 (a), a phase comparator 11 composed of, for example, a multiplier is provided with an input signal intermittently applied and an output signal of a voltage controlled oscillator (hereinafter abbreviated as VCO) 13. Although the phase difference is detected, since the detected phase difference includes the frequency component of the input signal and unnecessary noise, the low-pass filter 12 removes these unnecessary components.
【００１０】そして、低域通過フイルタの出力をＶCO制
御電圧として印加するが、図５(a)に示す帰還ループ18
は負帰還ループになっているので、VCO の出力信号の位
相が入力信号の位相に比べて進んだ場合、VCO の出力信
号の位相を遅らせる様にVCOの発振周波数を制御し、VCO
の出力信号の位相が入力信号の位相に比して遅れた場
合は上記と逆の制御となる。Then, the output of the low pass filter is applied as a VCO control voltage, but the feedback loop 18 shown in FIG.
Since it is a negative feedback loop, the VCO oscillation frequency is controlled so that the phase of the VCO output signal is delayed when the phase of the VCO output signal leads the phase of the input signal.
When the phase of the output signal of is delayed as compared with the phase of the input signal, the control reverse to the above is performed.
【００１１】この時のVCO 制御電圧は、図５(b)-,
に示す様に、間欠的に印加する入力信号の周波数 fi と
VCO の自走周波数 f0 との差周波数(fi −f0) に対応し
た直流電圧 VDCと入力信号に追従する為の電圧 VACの和
になっている。The VCO control voltage at this time is as shown in FIG.
As shown in, the frequency f i of the input signal applied intermittently and
It is the sum of the DC voltage V DC corresponding to the difference frequency (f i −f 0 ) from the free-running frequency f 0 of the VCO and the voltage V AC that follows the input signal.
【００１２】ここで、図５(b)-の一番下のギザギザ部
分( 入力信号がない時の雑音成分を示す) から点線まで
が直流電圧 VDCで、右側の２つの↓の間の部分の電圧が
VACである。なお、入力信号が存在しない時のVCO の制
御電圧は、一番下の雑音成分となるか、または、入力信
号が存在した時の値が保持される( 図５(b)-には保持
した場合は示してない) 。Here, the DC voltage V DC is from the jagged part at the bottom of FIG. 5 (b) (indicating the noise component when there is no input signal) to the DC voltage, and the part between the two ↓ on the right side. Voltage of
V AC . The VCO control voltage when there is no input signal is the noise component at the bottom, or the value when the input signal is present is retained (Fig. 5 (b)-is retained). Case is not shown).
【００１３】次に、図６において、エッジ検出器14は、
入力信号の変化点( 例えば、立上り) を検出し、変化点
検出信号を位相比較器15に加える。ここには、可変分周
器17からの分周クロックも加えられているので、変化点
検出信号と分周クロックとの間の位相を比較して、進み
／遅れを検出し、対応する進み情報, または遅れ情報を
ランダムウォークフイルタ16に送出する( 例えば、進み
の時は０１，遅れの時は１０の情報である）。Next, referring to FIG. 6, the edge detector 14
A change point (for example, a rising edge) of the input signal is detected, and the change point detection signal is added to the phase comparator 15. Since the frequency-divided clock from the variable frequency divider 17 is also added here, the phase between the change point detection signal and the frequency-divided clock is compared to detect the advance / delay, and the corresponding advance information is detected. Or, the delay information is sent to the random walk filter 16 (for example, the information is 01 when leading and 10 when delaying).
【００１４】ランダムウォークフイルタ16は、アップダ
ウンカウンタを用いた積分器、即ち低域通過フイルタの
部分であり、アップダウンカウンタ161 と比較器162 と
で構成されている。The random walk filter 16 is a part of an integrator using an up / down counter, that is, a low pass filter, and is composed of an up / down counter 161 and a comparator 162.
【００１５】さて、アップダウンカウンタ161 は、中央
値に設定された初期状態からカウント動作を開始する
が、位相比較器から進み情報／遅れ情報が印加される度
にカウントアップ/ カウントダウンを行なう。The up / down counter 161 starts the counting operation from the initial state set to the median value, but performs the counting up / down every time the advance information / delay information is applied from the phase comparator.
【００１６】比較器162 はフイルタ段数としての所定し
きい値が設定されており（例えば、カウントアップに対
してはオール１，カウントダウンに対しては０）、アッ
プダウンカウンタ161 のカウント値が、この所定しきい
値に達した時にオーバーフロー信号／アンダーフロー信
号をAND ゲート18a , またはAND ゲート18b を介して可
変分周器17に送出すると共に、リセットして中央値に戻
る。A predetermined threshold value as the number of filter stages is set in the comparator 162 (for example, all is 1 for count up and 0 for count down), and the count value of the up / down counter 161 is this. When the predetermined threshold value is reached, the overflow signal / underflow signal is sent to the variable frequency divider 17 via the AND gate 18a or the AND gate 18b and is reset to return to the central value.
【００１７】なお、比較器162 はアップダウンカウンタ
161 の出力を平均化することにより、この出力中に含ま
れている雑音によって分周クロックの位相が無闇に変化
するのを防止している。The comparator 162 is an up / down counter.
By averaging the output of the 161, the noise contained in this output prevents the phase of the divided clock from changing unnecessarily.
【００１８】可変分周器17は、印加されるオーバーフロ
ー信号/ アンダーフロー信号に応じてマスタクロックの
挿入／削除を行なう挿入削除部分171 と、挿入削除部分
の出力をｎ分周するｎ分周器172 とからなり、ｎ分周器
172 に入力されるマスタクロックを１クロックずつ挿入
/ 削除することにより分周比を可変し、分周クロックの
位相を変化させている。The variable frequency divider 17 includes an insertion / removal portion 171 for inserting / deleting a master clock in accordance with an applied overflow signal / underflow signal, and an n frequency divider for dividing the output of the insertion / removal portion by n. 172 and n divider
Insert master clock input to 172 one clock at a time
By deleting /, the dividing ratio is changed and the phase of the divided clock is changed.
【００１９】上記の様に、入力信号の変化点と分周クロ
ック位相のズレを修正する方向に分周クロックの位相を
(１／ｎ) マスタクロックずつ遅らせ／進ませるので、
これを繰り返すことにより、入力信号に位相同期した分
周クロック( 即ち、再生クロック) を定常的に生成す
る。As described above, the phase of the divided clock is changed in the direction of correcting the shift between the input signal change point and the divided clock phase.
(1 / n) Because it is delayed / advanced by the master clock,
By repeating this, a divided clock (that is, a reproduction clock) that is phase-locked with the input signal is constantly generated.
【００２０】ここで、受信機が間欠動作して入力信号が
存在しない期間、エッジ検出器14には雑音が印加される
ので、この検出器から誤った検出信号をランダムウォー
クフイルタ16に送出する可能性がある。この時、ランダ
ムウォークフイルタがオーバーフロー／アンダフローを
可変分周器17に送出し、この分周器が対応して動作する
と再生クロックの不要なジッタとなる。Here, since noise is applied to the edge detector 14 during a period in which the receiver operates intermittently and no input signal is present, an erroneous detection signal can be sent from the detector to the random walk filter 16. There is a nature. At this time, the random walk filter sends overflow / underflow to the variable frequency divider 17, and if this frequency divider operates in response, unnecessary jitter of the recovered clock will occur.
【００２１】そこで、入力信号がない時、例えば“０”
の追従禁止信号（MSK)をAND ゲート18a, 18bに印加し
て、ランダムウォークフイルタの出力が可変分周器に印
加しない様にして、この分周器に固定分周比で分周させ
る様にする。Therefore, when there is no input signal, for example, "0"
Apply the follow-up prohibition signal (MSK) of AND to the AND gates 18a and 18b so that the output of the random walk filter is not applied to the variable frequency divider, and this frequency divider is divided at a fixed frequency division ratio. To do.
【００２２】[0022]
【発明が解決しようとする課題】上記の様に、間欠動作
により受信機が停止している間、VCO の制御電圧、また
は可変分周器を制御する為の信号が得られず、VCO の出
力信号、または可変分周器の分周クロックの周波数はそ
の自走周波数となっている。As described above, while the receiver is stopped due to the intermittent operation, the control voltage of the VCO or the signal for controlling the variable frequency divider cannot be obtained, and the output of the VCO is not obtained. The frequency of the signal or the divided clock of the variable frequency divider is its free-running frequency.
【００２３】VCO の制御電圧を保持する方法でも、保持
された電圧によるVCO の 発振周波数が送信クロック周
波数に一致するとは限らない。さて、受信機が停止して
いる時間が長いと、入力信号の周波数と分周クロックの
自走周波数の違いにより、再び、受信機が動作した時に
はクロック再生回路が出力するクロックの位相と、受信
された信号のクロックの位相は異なったものとなってい
る。Even with the method of holding the control voltage of the VCO, the oscillation frequency of the VCO by the held voltage does not always match the transmission clock frequency. Now, when the receiver is stopped for a long time, due to the difference between the frequency of the input signal and the free-running frequency of the divided clock, when the receiver operates again, the phase of the clock output by the clock recovery circuit and the reception The phases of the clocks of the generated signals are different.
【００２４】例えば、入力信号の周波数が21KHz の時、
入力周波数と分周クロックの自走周波数との違いを10ｐ
ｐｍに抑えたとしても、700 ｍｓの停止時間の間に約53
°の位相差となる。ここで、クロック再生回路が入力信
号に追従してこの差がなくなる為に必要な時間は引込時
間と呼ばれるが、この差が大きい程、長い引込時間が必
要となる。For example, when the frequency of the input signal is 21 KHz,
10p difference between input frequency and free-running frequency of divided clock
Even with pm, about 53 ms during the 700 ms downtime.
There is a phase difference of °. The time required for the clock recovery circuit to follow the input signal and eliminate this difference is called the pull-in time. The larger the difference, the longer the pull-in time.
【００２５】なお、引込時間が長いと、引き込むまでに
送信されたデータは正しく受信されない。また、引き込
む為の受信時間を持たせることは、低消費電力化の為に
出来るだけ長く受信機を停止させたいと云う要求に反す
る。If the pull-in time is long, the data transmitted by the pull-in cannot be correctly received. In addition, providing the reception time for pulling in is contrary to the demand to stop the receiver as long as possible in order to reduce power consumption.
【００２６】この様に、長い引込時間を要する原因は、
入力信号の周波数とクロック再生回路の自走周波数の違
いによる受信機停止期間中の位相のずれにあり、送信側
のクロックの周波数と再生クロックの自走周波数が一致
していれば、引込時間が長くなることはない。The reason why a long pull-in time is required is as follows.
If there is a phase shift during the receiver stop period due to the difference between the frequency of the input signal and the free-running frequency of the clock recovery circuit, and the frequency of the transmitter clock and the free-running frequency of the recovered clock match, the pull-in time It won't be long.
【００２７】本発明は、受信機が停止状態から動作状態
に移行した時にも常に正しい再生クロックを供給できる
様にすることを目的とする。An object of the present invention is to make it possible to always supply a correct recovered clock even when the receiver shifts from the stopped state to the operating state.
【００２８】[0028]
【課題を解決するための手段】図１は第１の本発明の原
理構成図、図２は第２の本発明の原理構成図である。図
中、13は入力する制御信号に対応して、周波数が変化し
た出力信号を生成する電圧制御発振部、11は間欠的に印
加する入力信号と該電圧制御発振器の出力信号の位相比
較をして、対応する位相差信号を送出する位相比較部、
12は該位相差信号中の不要成分を除去する第１の低域通
過フイルタ部である。FIG. 1 is a block diagram showing the principle of the first invention, and FIG. 2 is a block diagram showing the principle of the second invention. In the figure, 13 is a voltage controlled oscillator that generates an output signal with a frequency changed in response to an input control signal, and 11 is a phase comparison between the input signal applied intermittently and the output signal of the voltage controlled oscillator. , A phase comparison unit that outputs a corresponding phase difference signal,
Reference numeral 12 is a first low-pass filter section for removing unnecessary components in the phase difference signal.
【００２９】２は入力信号の周波数と該電圧制御発振部
の自走周波数との差成分を取り出す第２の低域通過フイ
ルタ部、３は入力信号が印加している時は、第１の低域
通過フイルタ部の出力と２の低域通過フイルタ部の出力
を加算した信号を制御信号として送出し、入力信号が印
加してない時は、第２のフイルタ部の出力を制御信号と
して送出するスイッチ・加算手段である。Reference numeral 2 denotes a second low-pass filter section for extracting a difference component between the frequency of the input signal and the free-running frequency of the voltage controlled oscillator section, and 3 denotes the first low-pass filter section when the input signal is applied. A signal obtained by adding the output of the band pass filter unit and the output of the low pass filter unit 2 is sent as a control signal, and when the input signal is not applied, the output of the second filter unit is sent as a control signal. It is a switch / addition means.
【００３０】43は印加するマスタクロックを、入力する
制御信号に対応した分周比で分周する可変分周部、41は
間欠的に印加する入力信号と分周クロックとの位相比較
をして位相差情報を送出するが、該入力信号が印加しな
い間は位相差情報の送出を断にする位相比較部である。
42は位相差情報に追従可能な第３の時定数を持ち、位相
差情報を積算・平均化して雑音成分を除去する第３の低
域通過フイルタ手段、５は入力信号の周波数と該可変分
周部の自走周波数との差周波数に追従可能な時定数を持
ち、入力する該位相差情報を積算・平均化して取り出し
た差周波情報を送出する第４の低域通過フイルタ手段、
６は該差周波数情報を積算・保持した保持値を利用して
制御信号を生成し、該入力信号が印加されない間、該可
変分周器に印加する制御信号生成手段である。Reference numeral 43 denotes a variable frequency dividing section for dividing the applied master clock by a division ratio corresponding to the input control signal, and 41 indicates a phase comparison between the input signal applied intermittently and the divided clock. It is a phase comparison unit that sends out the phase difference information but cuts off the sending of the phase difference information while the input signal is not applied.
42 has a third time constant capable of following the phase difference information, and third low-pass filter means for removing noise components by integrating and averaging the phase difference information, 5 is the frequency of the input signal and the variable component. Fourth low-pass filter means having a time constant capable of following the difference frequency from the free-running frequency of the peripheral portion, and integrating and averaging the input phase difference information, and transmitting the extracted difference frequency information,
Reference numeral 6 is a control signal generating means for generating a control signal by using a holding value obtained by accumulating and holding the difference frequency information and applying the control signal to the variable frequency divider while the input signal is not applied.
【００３１】[0031]
【作用】第１の本発明は、時定数の十分大きい第２の低
域通過フイルタ部を用いて、間欠的に印加する入力信号
の周波数と電圧制御発振部の自走周波数の差に対応する
直流電圧 VDCを求め、受信機が停止している間は、この
第２の低域通過フイルタ部が出力する電圧で電圧制御発
振部を発振させる様にした。According to the first aspect of the present invention, the second low-pass filter section having a sufficiently large time constant is used to cope with the difference between the frequency of the input signal intermittently applied and the free-running frequency of the voltage controlled oscillator. The DC voltage V DC is calculated, and the voltage controlled oscillator is oscillated by the voltage output from the second low pass filter while the receiver is stopped.
【００３２】即ち、受信機動作時には、第１の低域通過
フイルタ部が出力する、入力信号の周波数に追従する為
の電圧 VACと、第２の低域通過フイルタ部が出力する、
入力信号の周波数と電圧制御発振部の自走周波数の差に
対応する直流電圧 VDCの和が電圧制御発振部の制御電圧
となり、従来のクロック再生回路と同じ動作をする。That is, during operation of the receiver, the voltage V AC output by the first low-pass filter section for following the frequency of the input signal and the second low-pass filter section output it.
The sum of the DC voltage V DC corresponding to the difference between the frequency of the input signal and the free-running frequency of the voltage controlled oscillator becomes the control voltage of the voltage controlled oscillator, and the same operation as the conventional clock recovery circuit is performed.
【００３３】受信機停止時には、スイッチ・加算手段を
駆動して、第２の低域通過フイルタが出力する、入力信
号の周波数と電圧制御発振部の自走周波数の差に対応す
る直流電圧 VDCを電圧制御発振部の制御電圧として加え
る。When the receiver is stopped, the switch / adder means is driven to output a DC voltage V DC corresponding to the difference between the frequency of the input signal and the free-running frequency of the voltage controlled oscillator output by the second low pass filter. Is added as the control voltage of the voltage controlled oscillator.
【００３４】この時の電圧制御発振部の発振周波数と入
力信号の周波数との差は小さい為、次の受信機が動作状
態になった時に両者の位相差は小さく、短い引込時間で
同期させることができる。At this time, since the difference between the oscillation frequency of the voltage controlled oscillator and the frequency of the input signal is small, the phase difference between the two is small when the next receiver is in the operating state, and synchronization should be performed in a short pull-in time. You can
【００３５】第２の本発明は、時定数の十分大きな第４
の低域通過フイルタ手段（即ち、ランダムウォークフイ
ルタ）を用いて、入力するバースト状信号の周波数と可
変分周部が出力する自走周波数の差を求め、その差を制
御信号生成手段に積算して保持し、保持した値を利用し
て可変分周部の分周比を制御する様にした。The second invention is the fourth invention having a sufficiently large time constant.
Using the low-pass filter means (that is, a random walk filter), the difference between the frequency of the input burst signal and the free-running frequency output by the variable frequency divider is calculated, and the difference is integrated in the control signal generation means. The frequency division ratio of the variable frequency divider is controlled by using the held value.
【００３６】即ち、受信機動作時には、第３の低域通過
フイルタ手段が出力する、入力信号の周波数に追従する
為の可変分周部への制御信号と、制御信号生成手段が出
力する、第４の低域通過フイルタ手段の出力を積算して
保持した保持値を用いて生成した制御信号とによって可
変分周部が制御されるので、従来のクロック再生回路と
同じ動作をする。That is, during the operation of the receiver, the control signal to the variable frequency divider for tracking the frequency of the input signal outputted by the third low-pass filter means and the control signal generating means outputs the control signal. The variable frequency divider is controlled by the control signal generated by using the holding value obtained by accumulating and holding the outputs of the low-pass filter means 4 and 4, so that the same operation as the conventional clock recovery circuit is performed.
【００３７】入力する信号が存在しない時は、制御信号
生成手段から送出される制御信号によって可変分周部の
分周比が制御される。この時、分周クロックの周波数は
入力信号とほぼ等しい為、次に受信機が動作状態になっ
た時に両者の位相差は小さく、短い引込時間で同期させ
ることができる。When there is no signal to be input, the frequency dividing ratio of the variable frequency dividing section is controlled by the control signal sent from the control signal generating means. At this time, since the frequency of the divided clock is almost equal to that of the input signal, the phase difference between the two is small when the receiver is activated next time, and it is possible to synchronize in a short pull-in time.
【００３８】[0038]
【実施例】図３は第１の本発明の実施例の構成図（アナ
ログPLL 方式) 、図４は第２の本発明の実施例の構成図
（デイジタルPLL 方式) である。FIG. 3 is a block diagram of the first embodiment of the present invention (analog PLL system), and FIG. 4 is a block diagram of the second embodiment of the present invention (digital PLL system).
【００３９】ここで、コンデンサC ，スイッチSW, 加算
器32はスイッチ・加算手段３の構成部分、U/D カウンタ
51, コンパレータ52は第４の低域通過フイルタ手段５の
構成部分、レジスタ61, タイマ62, インバータ63, AND
ゲート64a, 64b, ORゲート65a, 65bは制御信号生成手段
６の構成部分である。Here, the capacitor C, the switch SW, and the adder 32 are the components of the switch / adding means 3, the U / D counter.
51, a comparator 52 are components of the fourth low pass filter means 5, a register 61, a timer 62, an inverter 63, an AND
The gates 64a and 64b and the OR gates 65a and 65b are components of the control signal generating means 6.
【００４０】なお、全図を通じて同一符号と同一対象物
である。以下、図３，図４の動作を説明するが、従来例
で詳細説明した部分は概略説明し、本発明の部分につい
て詳細に説明する。It should be noted that the same symbols and objects are used throughout the drawings. The operation of FIGS. 3 and 4 will be described below, but the part described in detail in the conventional example will be briefly described, and the part of the present invention will be described in detail.
【００４１】先ず、図3 おいて、位相比較器111 は、間
欠的に印加する入力信号と電圧制御発振器（以下、VCO
と省略する)13 の出力信号の位相差を検出するが、この
位相差はチャージポンプ回路112 を介して低域通過フイ
ルタ12,21 に送出される。First, in FIG. 3, the phase comparator 111 includes an input signal applied intermittently and a voltage controlled oscillator (hereinafter, referred to as VCO).
The phase difference between the output signals of 13 is detected, and this phase difference is sent to the low-pass filters 12 and 21 via the charge pump circuit 112.
【００４２】ここで、チャージポンプ回路112 はコンデ
ンサを含んでおり、位相差が印加している間は、位相差
に対応した電圧で充電される。しかし、位相差の印加が
なくなれば、なくなる直前の電圧がそのまま保持される
様になっている。Here, the charge pump circuit 112 includes a capacitor and is charged with a voltage corresponding to the phase difference while the phase difference is being applied. However, when the phase difference is no longer applied, the voltage immediately before it disappears is retained as it is.
【００４３】また、低域通過フイルタ12は上記と同様
に、入力した位相差中の不要成分を除去して位相差に対
応する電圧 VACを取り出すものであり、低域通過フイル
タ21は入力信号の周波数とVCO の自走周波数との差に対
応する直流電圧 VDCを取り出すものである。Further, the low-pass filter 12 is for removing the unnecessary component in the input phase difference and taking out the voltage V AC corresponding to the phase difference in the same manner as above, and the low-pass filter 21 is for input signal. The DC voltage V DC corresponding to the difference between the VCO frequency and the VCO free-running frequency is extracted.
【００４４】一方、入力信号が印加している間は、SWは
オンの状態にあるので、低域通過フイルタ12, 21の出力
が加算器32で加算されて、電圧(VDC＋ VAC) が制御信号
としてVCO に印加される( 図５(b)-参照) 。これによ
り、VCO の出力信号は入力信号と同相になるので、出力
信号を利用して再生クロックが得られる。On the other hand, while the input signal is being applied, the SW is in the ON state, so the outputs of the low-pass filters 12 and 21 are added by the adder 32, and the voltage (V DC + V AC ) Is applied to the VCO as a control signal (see Fig. 5 (b)-). As a result, the output signal of the VCO becomes in phase with the input signal, and the recovered clock can be obtained using the output signal.
【００４５】しかし、入力信号が印加しない間は入力信
号断検出器31がこれを検出し、断検出信号をスイッチSW
に送出するので、スイッチはオフ状態になり、低域通過
フイルタ21の出力 VDCのみがVCO 13に印加する。この
時、VCO の発振周波数と入力信号の周波数の差は小さい
為、次の受信機が動作状態になった時、短い引込み時間
で同期可能となる。However, while the input signal is not applied, the input signal disconnection detector 31 detects this and switches the disconnection detection signal to the switch SW.
The switch is turned off and only the output V DC of the low pass filter 21 is applied to V CO 13. At this time, since the difference between the VCO oscillation frequency and the input signal frequency is small, synchronization can be achieved with a short pull-in time when the next receiver is activated.
【００４６】次に、図４において、エッジ検出器411 で
入力信号の変化点を検出し、検出結果を位相比較器412
に送出する。ここには、分周器43がマスタクロックを、
例えばｎ分周した分周クロックも加えられているので、
２つ変化点を比較して比較結果を出力する。Next, in FIG. 4, the edge detector 411 detects the change point of the input signal, and the detected result is detected by the phase comparator 412.
To send to. Here, the frequency divider 43 uses the master clock,
For example, since a divided clock divided by n is also added,
The two change points are compared and the comparison result is output.
【００４７】例えば、エッジ検出器411 の出力の方が分
周クロックの変化点よりも進んでいる場合、位相比較器
412 の進み端子から１，遅れ端子から０がアップダウン
カウンタ51のU 端子, D 端子に印加する。そこで、U/D
カウンタ51は中央値よりカウントアップを開始するが、
カウントアップが連続するとカウント値が段々に大きく
なっていく。なお、遅れている場合には、進み端子から
０，遅れ端子から１を出力する。For example, when the output of the edge detector 411 leads the changing point of the divided clock, the phase comparator
The lead terminal 1 and the delay terminal 0 of 412 are applied to the U and D terminals of the up / down counter 51. So U / D
The counter 51 starts counting up from the median value,
If the count-up continues, the count value will gradually increase. In addition, when there is a delay, 0 is output from the lead terminal and 1 is output from the delay terminal.
【００４８】ここで、コンパレータ52は、U/D カウンタ
51のカウント値と予め設定されたしいき値＋M との大小
を比較し、一致したことを検出したらオーバーフローを
示す＋１をレジスタ53に送出し、中央値に戻ってカウン
ト動作を繰り返す。Here, the comparator 52 is a U / D counter.
The count value of 51 is compared with the preset threshold value + M, and if a match is detected, +1 indicating overflow is sent to the register 53, the count value is returned to the central value, and the counting operation is repeated.
【００４９】なお、上記のM の値は大きくすると時定数
の長いフイルタになり、小さくすると時定数の短いフイ
ルタになる。また、位相が遅れている時はU/D カウンタ
はダウンカウントし、カウント値と−M との大小を比較
する。When the value of M is large, the filter has a long time constant, and when it is small, the filter has a short time constant. When the phase is delayed, the U / D counter counts down and compares the count value with −M.
【００５０】レジスタ61は、オーバーフローの回数を積
算し、積算値を格納する機能を持っているので、最初は
０であるが、コンパレータから＋１が印加する毎に絶対
値を積算し、積算値の補数を取った補数値をタイマ62に
プリセットする。Since the register 61 has a function of accumulating the number of overflows and storing the integrated value, it is initially 0, but the absolute value is integrated each time +1 is applied from the comparator, and the integrated value of the integrated value is calculated. The complemented value obtained by complementing is preset in the timer 62.
【００５１】なお、＋, −の符号は、直接, AND ゲート
64a と、インバータ63を介してANDゲート64b に印加す
る。従って、進み位相が続けばAND ゲート64a がオン状
態になり、遅れ位相が続けばAND ゲート64b がオンにな
る。但し、オーバーフロー回数０の時はプリセットしな
い。The signs of + and − are direct and AND gates.
64a and the AND gate 64b via the inverter 63. Therefore, if the lead phase continues, the AND gate 64a turns on, and if the delay phase continues, the AND gate 64b turns on. However, when the overflow count is 0, it is not preset.
【００５２】さて、タイマ62は、積算値の補数値に対応
する時間だけ動作した後、１をオン状態のAND ゲート64
a ,OR ゲート65a を介して可変分周器43加えるので分周
比が１つアップし、例えば、３分周していたのが４分周
となる。しかし、アンダーフローの時は２分周となる。Now, the timer 62 operates for a time corresponding to the complementary value of the integrated value, and then sets 1 to the AND gate 64 in the ON state.
Since the variable frequency divider 43 is added via the OR gate 65a, the frequency division ratio is increased by one, and for example, the frequency division of three is divided into four. However, underflow is divided by two.
【００５３】なお、コンパレータ52から＋1 を送出する
回数が多くなると、タイマから1 を送出するまでの時間
が短くなり、分周比の変化が頻繁となる。上記の動作に
より、分周クロックの位相は、入力信号の変化点と分周
クロックの変化点のズレを修正する方向に(1/n) マスタ
クロックだけ遅れる/ 進むことになる。そこで、これを
繰り返すことにより、入力信号に同期した分周クロッ
ク、( 再生クロック) が得られる。When the number of times +1 is sent from the comparator 52 increases, the time until the timer sends 1 is shortened and the frequency division ratio changes frequently. By the above operation, the phase of the divided clock is delayed / advanced by (1 / n) master clock in the direction of correcting the deviation between the change point of the input signal and the changed point of the divided clock. Therefore, by repeating this, a divided clock (reproduced clock) synchronized with the input signal can be obtained.
【００５４】即ち、上記の動作により、受信機が間欠動
作をし、受信信号が存在しない時にも可変分周器の分周
比が操作され、受信信号の長い時間の平均の周波数と等
しい周波数の分周クロックが得られる。That is, by the above operation, the frequency division ratio of the variable frequency divider is operated even when the receiver operates intermittently and there is no received signal, and the frequency equal to the average frequency of the received signal for a long time is adjusted. The divided clock is obtained.
【００５５】間欠動作中、雑音による無効な位相比較器
の出力により、可変分周器が動作して分周クロックの不
要なジッタとならない様に、受信信号がない時は位相比
較器の出力を追従禁止信号で無効にしている。During the intermittent operation, the output of the phase comparator is used when there is no received signal so that the variable frequency divider does not operate and cause unnecessary jitter of the divided clock due to the output of the invalid phase comparator due to noise. It is disabled by the tracking prohibition signal.
【００５６】これにより、受信機が停止状態中、分周ク
ロックの自走周波数と入力信号の違いによって生じる位
相のズレを低減でき、受信機動作開始後、短い時間でク
ロックが同期し、短い時間で正しい復調をすることがで
きるので、間欠停止時間を長くすることができ、より低
消費電力が可能となる。This makes it possible to reduce the phase shift caused by the difference between the free-running frequency of the divided clock and the input signal while the receiver is stopped, and the clocks are synchronized in a short time after the start of the receiver operation. Since correct demodulation can be performed with, the intermittent stop time can be lengthened and lower power consumption can be achieved.
【００５７】[0057]
【発明の効果】以上詳細に説明した様に本発明は、受信
機が停止状態から動作状態に移行した時にも常に正しい
再生クロックを供給できると云う効果がある。As described above in detail, the present invention has the effect that the correct recovered clock can always be supplied even when the receiver shifts from the stopped state to the operating state.
【図１】第１の本発明の原理構成図である。FIG. 1 is a principle configuration diagram of a first present invention.
【図２】第２の本発明の原理構成図である。FIG. 2 is a principle configuration diagram of a second present invention.
【図３】第１の本発明の実施例の構成図（アナログPLL
方式) である。FIG. 3 is a block diagram of an embodiment of the first present invention (analog PLL
Method).
【図４】第２の本発明の実施例の構成図（デイジタルPL
L 方式) である。FIG. 4 is a configuration diagram of a second embodiment of the present invention (digital PL
L method).
【図５】従来例の説明図（アナログPLL 方式) で、(a)
は構成図、(b) は(a) の動作説明図である。FIG. 5 is an explanatory diagram of a conventional example (analog PLL system), (a)
Is a configuration diagram, and (b) is an operation explanatory diagram of (a).
【図６】従来例の別の構成図( デイジタルPLL 方式) で
ある。FIG. 6 is another block diagram of a conventional example (digital PLL system).
２ 第２の低域通過フイルタ部 ３ スイッチ・加
算手段 ５ 第４の低域通過フイルタ手段 ６ 制御信号生成
手段 11, 41 位相比較部 12 第１の低域通
過フイルタ部 13 電圧制御発振部 42 第３の低域通
過フイルタ部 43 可変分周部2 Second low-pass filter section 3 Switch / adding means 5 4th low-pass filter section 6 Control signal generating means 11, 41 Phase comparison section 12 1st low-pass filter section 13 Voltage controlled oscillator section 42th Low pass filter part of 3 43 Variable frequency divider
Claims (2)
変化した出力信号を生成する電圧制御発振部(13)と、間
欠的に印加する入力信号と該電圧制御発振器の出力信号
の位相比較をして、対応する位相差信号を送出する位相
比較部(11)と、該位相差信号中の不要成分を除去する第
１の低域通過フイルタ部(12)とを有するクロック再生回
路において、 該入力信号の周波数と該電圧制御発振部の自走周波数と
の差成分を取り出す第２の低域通過フイルタ部(2) と、 該入力信号が印加している時は、該第１の低域通過フイ
ルタ部の出力と第２の低域通過フイルタ部の出力を加算
した信号を該制御信号として送出し、 該入力信号が印加してない時は、該第２のフイルタ部の
出力を該制御信号として送出するスイッチ・加算手段
(3) を付加したクロック再生回路。1. A voltage controlled oscillator (13) for generating an output signal having a frequency changed corresponding to an input control signal, and a phase comparison between an input signal intermittently applied and an output signal of the voltage controlled oscillator. In the clock regeneration circuit having a phase comparison section (11) for transmitting a corresponding phase difference signal and a first low-pass filter section (12) for removing unnecessary components in the phase difference signal, A second low-pass filter section (2) for extracting a difference component between the frequency of the input signal and the free-running frequency of the voltage controlled oscillator, and the first low-pass filter section when the input signal is applied. A signal obtained by adding the output of the band pass filter section and the output of the second low pass filter section is sent as the control signal, and when the input signal is not applied, the output of the second filter section is output. Switch and adder that sends as control signal
Clock recovery circuit with (3) added.
御信号に対応した分周比で分周する可変分周部(43)と、
間欠的に印加する入力信号と分周クロックとの位相比較
をして位相差情報を送出するが、該入力信号が印加しな
い間は位相差情報の送出を断にする位相比較部(41)と、
該位相差情報に追従可能な第３の時定数を持ち、位相差
情報を積算・平均化して雑音成分を除去する第３の低域
通過フイルタ手段(42)を有し、 該入力信号が印加されている間、該第３の低域通過フイ
ルタ手段の出力を該制御信号として該可変分周部に印加
することにより、該分周クロックを入力信号に位相同期
させ、再生クロックとして送出するクロック再生回路に
おいて、 入力信号の周波数と該可変分周部の自走周波数との差周
波数に追従可能な時定数を持ち、入力する該位相差情報
を積算・平均化して取り出した差周波情報を送出する第
４の低域通過フイルタ手段(5) と、 該差周波数情報を積算・保持した保持値を利用して制御
信号を生成し、該入力信号が印加されない間、該可変分
周器に印加する制御信号生成手段(6) とを付加したこと
を特徴とするクロック再生回路。2. A variable frequency division section (43) for dividing the applied master clock by a frequency division ratio corresponding to an input control signal,
The phase difference between the input signal and the divided clock that are applied intermittently is compared and the phase difference information is transmitted, but the phase comparison unit (41) that cuts off the transmission of the phase difference information while the input signal is not applied. ,
It has a third time constant capable of following the phase difference information, and has third low-pass filter means (42) for removing noise components by integrating and averaging the phase difference information, and applying the input signal. During this period, the output of the third low-pass filter means is applied as the control signal to the variable frequency dividing section to synchronize the frequency-divided clock with the input signal in phase and send it as the reproduction clock. The reproducing circuit has a time constant that can follow the difference frequency between the frequency of the input signal and the free-running frequency of the variable frequency division unit, and outputs the difference frequency information obtained by integrating and averaging the input phase difference information. A fourth low-pass filter means (5) for generating a control signal by using a holding value obtained by integrating and holding the difference frequency information, and applying the control signal to the variable frequency divider while the input signal is not applied. Control signal generating means (6) Clock recovery circuit which is characterized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000561A JPH05183432A (en) | 1992-01-07 | 1992-01-07 | Clock recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000561A JPH05183432A (en) | 1992-01-07 | 1992-01-07 | Clock recovery circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183432A true JPH05183432A (en) | 1993-07-23 |
Family
ID=11477139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000561A Withdrawn JPH05183432A (en) | 1992-01-07 | 1992-01-07 | Clock recovery circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183432A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225926B1 (en) | 1998-06-12 | 2001-05-01 | Nec Corporation | Intermittent digital demodulation apparatus having reduced waiting time period |
| EP1241791A2 (en) * | 2001-03-16 | 2002-09-18 | Fujitsu Limited | PLL frequency synthesizer |
-
1992
- 1992-01-07 JP JP4000561A patent/JPH05183432A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225926B1 (en) | 1998-06-12 | 2001-05-01 | Nec Corporation | Intermittent digital demodulation apparatus having reduced waiting time period |
| EP1241791A2 (en) * | 2001-03-16 | 2002-09-18 | Fujitsu Limited | PLL frequency synthesizer |
| EP1241791A3 (en) * | 2001-03-16 | 2004-09-29 | Fujitsu Limited | PLL frequency synthesizer |
| US7184732B2 (en) | 2001-03-16 | 2007-02-27 | Fujitsu Limited | PLL frequency synthesizer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4955781B2 (en) | Fast power-up of data communication systems | |
| JPS6135736B2 (en) | ||
| JPH06104941A (en) | Fsk receiver | |
| JP2929965B2 (en) | Wireless communication terminal | |
| JPH05183432A (en) | Clock recovery circuit | |
| EP0335370B1 (en) | Automatic frequency control circuit | |
| JP4855846B2 (en) | Digital demodulator | |
| JPH0548591A (en) | Timing regenerating circuit | |
| JP2840569B2 (en) | Clock synchronization circuit between stations | |
| JP2002118614A (en) | Multivalued digital demodulation system | |
| JP4747713B2 (en) | Noise compensation system for multiplying PLL circuit | |
| JPS6236944A (en) | Carrier recovery system | |
| JPS63178642A (en) | Carrier extracting circuit | |
| JP2000101554A (en) | Sampling clock reproducing circuit | |
| JPS6347389B2 (en) | ||
| JP2000295207A (en) | Clock reproducing device in simplex satellite communication | |
| KR100310803B1 (en) | Clock restoration system for unreated modullation method | |
| JPS596102B2 (en) | Carrier regeneration circuit | |
| JP3134530B2 (en) | FSK receiver | |
| JP2850692B2 (en) | Frame synchronizer | |
| JP2003258783A (en) | Circuit for detecting displacement between data | |
| JP2708352B2 (en) | Integral delay lock loop | |
| JP2008167371A (en) | Receiver, and receiving method | |
| JP3008659B2 (en) | Clock extraction circuit for CMI code signal | |
| JPH098789A (en) | Clock reproducing device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |