JP4137888B2 - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 74
- 239000007858 starting material Substances 0.000 claims description 65
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 36
- 238000012544 monitoring process Methods 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
- G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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Description
本発明の第3の形態によれば、ヒューズ情報を記憶する実ヒューズ回路部と、電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、前記スタータ信号および該スタータ信号を遅延させた遅延スタータ信号に基づいて、電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路と、を備え、前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置が提供される。
図3に示されるように、ヒューズ回路102は、pチャネル型MOSトランジスタ(pMOSトランジスタ)1021,1022、nMOSトランジスタ1023,1024,1025、ヒューズ1026、および、インバータ1027,1028を備えて構成される。ここで、pMOSトランジスタ1021およびnMOSトランジスタ1023,1024、並びに、pMOSトランジスタ1022,nMOSトランジスタ1025およびヒューズ1026は、それぞれ電源電圧PVが印加された高電位電源線(Vdd)と低電位電源線(Vss)との間に直列に接続されている。
図5および図3に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧PVはVss(0V)から次第に上昇して定常時の電源電圧Vddになって安定するが、この過程において、前述したスタータ信号st(または、スタータ信号に準ずる信号)が低レベル『L』から高レベル『H』に変化する。すなわち、スタータ信号stは、トランジスタ1022および1023のゲートに供給されており、最初は低レベル『L』(Vss)になっている。そして、上述したように、実際の電源電圧PVが抵抗1011,1012により分圧された電圧よりもトランジスタ1013の閾値電圧(Vth)以上になると、スタータ信号stは高レベル『H』(上昇過程の電源電圧波形も多少含むが実質的にはVdd)になり、トランジスタ1023がオンしてトランジスタ1022がオフする。
図14および図13に示されるように、まず、半導体集積回路装置の電源をオンすると、実際の電源電圧PVはVss(0V)から次第に上昇して定常時の電源電圧Vddになって安定するが、この過程において、スタータ信号STが低レベル『L』から高レベル『H』に変化する。ヒューズモニター回路5においては、まず、スタータ信号STが低レベル『L』のとき、nMOSトランジスタ57は電源電圧PVの上昇によりオンしてノードN1の電位を低レベル『L』(Vss)にリセット(初期化)する。そして、スタータ信号STが高レベル『H』に変化してインバータ63の出力が低レベル『L』になると、トランジスタ57はオフする。なお、ゲートに低電位電源電圧(Vss)が印加されたnMOSトランジスタ53およびゲートに高電位電源電圧(Vdd)が印加されたpMOSトランジスタ53は、常にオフ状態を維持しており、nMOSトランジスタ54と共に、ヒューズモニター回路5の動作には直接関与しないが、前述したように、これらトランジスタのゲート容量等によりヒューズモニター回路5に実ヒューズ回路部2の動作を再現させるようになっている。
Claims (15)
- ヒューズ情報を記憶する実ヒューズ回路部と、
電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、
電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、
該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路と、を備え、
前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力し、
前記電源電圧に対する前記ヒューズモニター回路のヒューズの状態に対するヒューズ特性を、前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とする半導体集積回路装置。
- 請求項1に記載の半導体集積回路装置において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、さらに、
前記スタータ信号を遅延させて出力する遅延回路を備え、
前記ヒューズモニター回路は、前記スタータ信号および前記遅延させたスタータ信号に基づいてモニターすることを特徴とする半導体集積回路装置。 - ヒューズ情報を記憶する実ヒューズ回路部と、
電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、
電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、
該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路と、を備え、
前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力し、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置において、
前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置において、
前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とする半導体集積回路装置。 - 請求項8に記載の半導体集積回路装置において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置において、さらに、
前記スタータ信号を遅延させて出力する遅延回路を備え、
前記ヒューズモニター回路は、前記スタータ信号および前記遅延させたスタータ信号に基づいてモニターすることを特徴とする半導体集積回路装置。 - ヒューズ情報を記憶する実ヒューズ回路部と、
電源投入時に前記ヒューズ情報を取り込むために使用されるスタータ信号を発生するスタータ信号発生回路と、
前記スタータ信号および該スタータ信号を遅延させた遅延スタータ信号に基づいて、電源電圧が前記実ヒューズ回路部からのヒューズ情報を正しく取り込むことが可能な取り込み可能電圧になったかどうかをモニターするヒューズモニター回路と、
該ヒューズモニター回路の出力信号から取り込み信号を生成するパルス信号発生回路と、を備え、
前記実ヒューズ回路部は、前記パルス信号発生回路からの取り込み信号および前記スタータ信号を受け取ってヒューズ情報を出力することを特徴とする半導体集積回路装置。 - 請求項11に記載の半導体集積回路装置において、
前記実ヒューズ回路部による前記ヒューズ情報の取り込みを、前記ヒューズモニター回路により前記電源電圧が前記取り込み可能電圧になったと判断された後に行うことを特徴とする半導体集積回路装置。 - 請求項11に記載の半導体集積回路装置において、
前記電源電圧に対する前記ヒューズモニター回路のヒューズ特性を、ヒューズの状態に対する前記実ヒューズ回路部のヒューズ特性と逆にしたことを特徴とする半導体集積回路装置。 - 請求項13に記載の半導体集積回路装置において、
前記実ヒューズ回路部は、前記ヒューズが切れていなければ未切断側に情報が反転し、逆に、前記ヒューズが切れていれば切断側のままとなるヒューズ特性を有し、
前記ヒューズモニター回路は、前記電源電圧が前記取り込み可能電圧以上であれば切断側に情報が反転し、逆に、前記電源電圧が前記取り込み可能電圧よりも低ければ未切断側のままとなるヒューズ特性を有することを特徴とする半導体集積回路装置。 - 請求項11に記載の半導体集積回路装置において、
前記ヒューズモニター回路は、前記実ヒューズ回路部に対応する回路構成を有し、該実ヒューズ回路部の前記ヒューズとして抵抗を使用することを特徴とする半導体集積回路装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/005962 WO2004102664A1 (ja) | 2003-05-13 | 2003-05-13 | ヒューズ回路および半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004102664A1 JPWO2004102664A1 (ja) | 2006-07-13 |
JP4137888B2 true JP4137888B2 (ja) | 2008-08-20 |
Family
ID=33446523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004571839A Expired - Fee Related JP4137888B2 (ja) | 2003-05-13 | 2003-05-13 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7158435B2 (ja) |
JP (1) | JP4137888B2 (ja) |
WO (1) | WO2004102664A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6819602B2 (en) * | 2002-05-10 | 2004-11-16 | Samsung Electronics Co., Ltd. | Multimode data buffer and method for controlling propagation delay time |
KR100554982B1 (ko) * | 2003-12-01 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 퓨즈 처리 회로 및 그 방법 |
JP2006114804A (ja) * | 2004-10-18 | 2006-04-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
JP2006210670A (ja) * | 2005-01-28 | 2006-08-10 | Nec Electronics Corp | 半導体装置 |
US20070007621A1 (en) * | 2005-03-30 | 2007-01-11 | Yamaha Corporation | Fuse breakdown method adapted to semiconductor device |
JP2007004887A (ja) * | 2005-06-23 | 2007-01-11 | Toshiba Corp | 半導体記憶装置 |
JP4822895B2 (ja) * | 2006-03-24 | 2011-11-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2008021726A (ja) * | 2006-07-11 | 2008-01-31 | Ricoh Co Ltd | トリミング回路及び半導体装置 |
US7545665B2 (en) * | 2006-09-06 | 2009-06-09 | Glacier Microelectronics, Inc. | High yielding, voltage, temperature, and process insensitive lateral poly fuse memory |
KR100921831B1 (ko) * | 2007-12-27 | 2009-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈 모니터링 회로 |
JP6073705B2 (ja) * | 2013-02-26 | 2017-02-01 | エスアイアイ・セミコンダクタ株式会社 | ヒューズ回路及び半導体集積回路装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5633853A (en) * | 1979-08-28 | 1981-04-04 | Nec Corp | Semiconductor device |
JPS60182219A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
JP2534697B2 (ja) * | 1987-03-06 | 1996-09-18 | 日本電気株式会社 | 半導体記憶装置 |
JPH01184861A (ja) * | 1988-01-13 | 1989-07-24 | Toshiba Corp | レーザ光によるトリミング方法 |
JPH02168500A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶装置 |
JPH03272098A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 半導体集積回路装置 |
JPH05326714A (ja) * | 1992-05-18 | 1993-12-10 | Toshiba Corp | 半導体集積回路装置 |
KR100265390B1 (ko) | 1997-12-23 | 2000-10-02 | 김영환 | 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로 |
JP2000123592A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
JP4000096B2 (ja) * | 2003-08-04 | 2007-10-31 | 株式会社東芝 | Esd保護回路 |
US6972613B2 (en) * | 2003-09-08 | 2005-12-06 | Infineon Technologies Ag | Fuse latch circuit with non-disruptive re-interrogation |
-
2003
- 2003-05-13 WO PCT/JP2003/005962 patent/WO2004102664A1/ja active Application Filing
- 2003-05-13 JP JP2004571839A patent/JP4137888B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-29 US US11/091,455 patent/US7158435B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2004102664A1 (ja) | 2004-11-25 |
JPWO2004102664A1 (ja) | 2006-07-13 |
US20050169071A1 (en) | 2005-08-04 |
US7158435B2 (en) | 2007-01-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080321 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080604 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140613 Year of fee payment: 6 |
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S111 | Request for change of ownership or part of ownership |
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