JP4134720B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4134720B2 JP4134720B2 JP2002381110A JP2002381110A JP4134720B2 JP 4134720 B2 JP4134720 B2 JP 4134720B2 JP 2002381110 A JP2002381110 A JP 2002381110A JP 2002381110 A JP2002381110 A JP 2002381110A JP 4134720 B2 JP4134720 B2 JP 4134720B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- forming
- ion implantation
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 49
- 238000005468 ion implantation Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 13
- 239000010937 tungsten Substances 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に、製造歩留まり及び特性の信頼性の向上を図ることができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在、MOS FET（絶縁ゲート形電界効果トランジスタ: metal−oxide−semiconductor field effect transistor）においては、素子の高集積化及び高速化を図る場合、ゲート電極用材料には、ポリシリコンに代えて金属が用いられている。
【０００３】
また、上記のMOS FETの製造では、ダミーゲート電極を利用してソース／ドレイン(S/D)領域を形成した後、しきい値電圧（Vth）調節用のイオン注入(I/I）領域の形成、ゲート絶縁膜及びゲート電極を形成するための処理が行われている。このようなダミーゲート電極を利用する工程（リプレースメント ゲート工程）を含む場合、基板に対して十分な熱処理を施すことが可能という利点がある。そのため、S/D領域の抵抗を低下させることができるだけではなく、しきい値電圧調節用領域形成のためのイオン注入とゲート形成後の高温処理を必要としないため、トランジスタの特性を改善することができるとともに、ゲート電極形成のためのエッチング処理の際に、素子がプラズマによる損傷を受けることを防止することができるので、素子の信頼性を向上させることができる。
【０００４】
図１は、上記のリプレースメントゲート工程を含む従来の半導体素子（トランジスタ）の製造過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【０００５】
図１（ａ）に示したように、ｐ型の半導体基板１１に活性領域を画定する素子分離膜１２を形成した後、前記活性領域に、ゲート絶縁膜用の酸化膜（図示省略）、多結晶シリコン層（図示省略）及び感光膜（図示省略）を順次形成し、さらに感光膜にパターンを形成する。この感光膜パターンをマスクとして、ゲート電極が形成される部分を除いた残りの部分の多結晶シリコン層及びゲート絶縁膜用の酸化膜を、エッチング処理により選択的に除去する。このエッチング処理により、ゲート絶縁膜１３と多結晶シリコン層１５が順に積層されたダミーゲート電極１６を形成する。
【０００６】
次に、ダミーゲート電極１６をマスクとして、ｎ型不純物イオンを注入した後、ドライブイン処理を行うことにより、ソース／ドレイン(S/D)領域１７を形成する。
【０００７】
図１（ｂ）は、半導体基板１１上に層間絶縁膜１９が形成された段階における素子の構造を示す断面図である。この段階では、まずダミーゲート電極１６を含む表面に層間絶縁膜用の絶縁層を形成し、ダミー ゲート電極１６の多結晶シリコン層１５をエッチング停止層として利用して、化学的機械研磨(CMP: chemical mechanical polishing）により絶縁層を平坦化する。この処理によって、図１（ｂ）に示したように、表面が平坦化された層間絶縁膜１９を形成する。
【０００８】
図１（ｃ）は、ゲート絶縁膜１３と多結晶シリコン層１５で構成されたダミーゲート電極１６が、取り除かれた段階における素子の構造を示す断面図である。この段階の処理では、多結晶シリコン層１５とゲート絶縁膜１３とを乾式エッチングにより除去する。この処理により、半導体基板１１の表面が露出した開口部２０を形成する。この時、必要に応じてイオン注入処理及び熱処理が含められる。
【０００９】
図１（ｄ）は、金属ゲート電極が形成された段階における素子の構造を示す断面図である。図１（ｄ）に示したように、開口部２０にゲート絶縁膜２１を再度形成した後、ゲート絶縁膜２１及び層間絶縁膜１９を含む表面に金属ゲート電極用の金属層（図示省略）を形成する。その後、層間絶縁膜１９をエッチング停止層として、CMP法により金属層をエッチバックし、金属ゲート電極２３を形成する。
【００１０】
しかし、上記のトランジスタの製造方法の場合には、しきい値電圧調節用イオン注入領域とS/D領域間に重なる領域が存在するため接合静電領域が大きく、ホットキャリアに対する信頼性が低いという欠点がある。
【００１１】
さらに、金属ゲート電極２３の上面が露出しているため、後続の工程において金属ゲート電極２３が汚染されやすい。そのため、トランジスタの特性が不安定という問題点がある。
【００１２】
上記の問題点を解決するために、シリコン窒化膜（Si３N４）で絶縁膜をキャッピングすることも行われる。しかし、その場合には、各層間にカップリング静電容量が増加するという別の問題が発生する。
【００１３】
【発明が解決しようとする課題】
本発明は上記の問題点を解決するためになされたものであり、特性の安定化やホットキャリアに対する信頼性の向上を図ることができる半導体素子の製造方法を提供することを目的としている。
【００１４】
上記の目的を達成するために、本発明に係る半導体素子の製造方法は、活性領域を画定する素子分離膜が形成された半導体基板を準備するステップ、前記活性領域の上部に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層が順に積層されたダミーゲート電極を形成するステップ、熱酸化処理により、前記ゲート絶縁膜のエッジ部、前記第１多結晶シリコン層の側壁及び前記半導体基板の上面に熱酸化膜を形成するとともに、前記ゲート絶縁膜の内側よりエッジ部の方が、厚さが厚い熱酸化膜を形成するステップ、前記ダミーゲート電極を含む表面に１次イオン注入処理を行い、前記ダミーゲート電極の両側の前記半導体基板の表層部に低濃度の不純物領域を形成するステップ、前記１次イオン注入処理に続いて、表面に絶縁膜を形成するステップ、該絶縁膜と前記半導体基板上部の熱酸化膜をエッチング処理し、前記ダミーゲート電極の側壁に絶縁膜スペーサを形成するステップ、２次イオン注入処理を行い、前記ダミーゲート電極の両側の基板内に、高濃度の不純物領域を形成するステップ、層間絶縁膜用絶縁膜を形成した後、前記ダミーゲート電極の上面を露出させるとともに、表面が平坦化された層間絶縁膜を形成するステップ、前記ハードマスク層を除去することにより、底部に前記第１多結晶シコリン層が露出した開口部を形成するステップ、３次イオン注入処理を行い、前記半導体基板のチャネル領域に、しきい値電圧調節用イオン注入領域を形成し、さらに熱処理を施すステップ、該熱処理に続いて、表面に第２多結晶シリコン層を形成した後、前記開口部を含む表面に金属層を形成し、該金属層で前記開口部を埋め込むステップ、前記開口部を除く領域の前記金属層をエッチバックすることにより取り除くとともに、前記開口部内の金属層を、該開口部の上端より低い位置まで除去するステップ、前記開口部を含む表面に第３多結晶シリコン層を形成するステップ、及び前記層間絶縁膜が露出するまで前記第２多結晶シリコン層及び前記第３多結晶シリコン層に対して平坦化エッチング処理を行い、前記金属層の周りが前記第２多結晶シリコン層及び前記第３多結晶シリコン層で囲まれるようにするステップを含む工程により、多結晶シリコン層でキャッピングされた金属ゲート電極を形成することを特徴としている。
【００１５】
上記のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜又はタンタル酸化膜(Ta2O5)等により形成することができる。
【００１６】
また、上記のイオン注入処理及び熱処理は、一般的に採用されている方法を利用することができる。イオン注入に用いるドーパントには、ｎ型又はｐ型のドーパントを全て利用することができる。ただし、１次イオン注入における注入量は、２次イオン注入における注入量より多い方が好ましい。
【００１７】
なお、上記の３次イオン注入には、１次イオン注入で用いるドーパントの導電型と逆の導電型のドーパントを用いる必要がある。
【００１８】
上記の３次イオン注入処理により、前記のチャネル内側（中央部）の表層部のみに不純物が注入され、チャネルの両端の領域では、ゲート絶縁膜の熱酸化膜によりブロッキングされた構造を形成することができる。
【００１９】
上記のハードマスク層は、窒化膜であり、乾式エッチング法で除去することが好ましい。さらに、上記の金属層は、W又はAlにより形成することが好ましい。
【００２０】
このように、本発明に係る半導体素子（トランジスタ）の製造方法では、ゲート電極の両側のエッジ部の厚さがその内側（中央部）より厚くなる選択的酸化処理を採用している。そのため、しきい値電圧調節用イオン注入領域を形成するためにイオン注入処理を行う際に、高濃度の不純物領域が重複しない。したがって、最大電界値を低下させることができ、その結果接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００２１】
さらに、ゲート電極が多結晶シリコン層でキャッピングされているので、金属ゲート電極の上部が露出することがない。そのため、後続の工程における金属ゲート電極の汚染が防止されるので、特性が安定した半導体素子（トランジスタ）を製造することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体素子の製造方法を詳しく説明する。
【００２３】
図２及び図２の２は、本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図である。なお、図２は、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階、図２の２は、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。
【００２４】
ここで、図２に示す（ａ）〜（ｄ）のうち、（ａ）は半導体基板上に、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８が形成された段階、（ｂ）は半導体基板３１の上面に熱酸化膜３９が形成された段階、（ｃ）はダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１が形成された段階、（ｄ）はさらに層間絶縁膜４７が形成された段階における素子の断面構造を示している。
【００２５】
一方、図２の２に示す（ｅ）〜（ｇ）のうち、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層３５が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域４９が形成された段階、（ｆ）は第２多結晶シリコン層５１と開口部にタングステン層５３が形成された段階、（ｇ）はタングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【００２６】
素子の製造に当たっては、まず素子分離膜３２が形成されているｐ型半導体基板３１の表面にゲート絶縁膜用の酸化膜（図示省略）、第１多結晶シリコン層用のシリコン層（図示省略）、窒化膜（図示省略）及びフォトレジスト層を順次形成する。
【００２７】
次に、ゲート電極用マスク（図示省略）を利用してフォトレジスト層に所定のパターンを形成し、フォトレジストパターンを利用して上記の窒化膜、第１多結晶シリコン層用シリコン層及び酸化膜をエッチングする。この処理により、図２（ａ）に示したように、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８を形成する。
【００２８】
さらに、図２（ｂ）に示したように、酸化処理を行うことにより、第１多結晶シリコン層３５の側壁とゲート絶縁膜３３のエッジ部及び半導体基板３１の上面に熱酸化膜３９を形成する。この熱酸化膜３９の厚さは、ダミーゲート電極３８の下部近傍に比べ、半導体基板３１の上面部の方が厚い。
【００２９】
次に、まずダミーゲート電極３８をマスクとして、低濃度、低エネルギの１次イオン注入を行い、ｎ型不純物を注入する。さらに、ドライブイン処理を行い、ダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１を形成する。
【００３０】
引き続き、素子の表面に酸化膜（絶縁膜）を形成した後、エッチバック等の処理により、ダミーゲート電極３８の側壁に酸化膜スペーサ（絶縁膜スペーサ）４３を形成する。なお、熱酸化膜３９のうち、ダミーゲート電極３８の近傍を除く半導体基板３１上面の熱酸化膜は、これまでの処理により除去されている（図２（ｃ））。
【００３１】
次いで、酸化膜スぺーサ４３とダミーゲート電極３８をマスクとして、高濃度、高エネルギの２次イオン注入を行い、ｎ型不純物を注入し、さらにドライブイン処理を行う。このイオン注入等の処理により、酸化膜スペーサ４３を含むダミーゲート電極３８の両側の半導体基板３１の表層部に高濃度の不純物領域４５を形成する。
【００３２】
次に、図２（ｃ）に示した断面構造の素子の表面に、層間絶縁膜用の絶縁膜を形成した後、ハードマスクである窒化膜３７をエッチング停止層としてCMP法により絶縁膜を平坦化し、層間絶縁膜４７を形成する（図２（ｄ））。
【００３３】
次に、図２の２（ｅ）に示したように、表面に露出している窒化膜３７を乾式エッチングにより除去し、底部に第１多結晶シリコン層３５が露出した開口部を形成する。その後、開口部を含む表面に対して、３次イオン注入を行い、さらにドライブイン処理を施すことにより、しきい値電圧調節用イオン注入領域４９を形成し、次いで熱処理を施す。
【００３４】
上記の３次イオン注入の際に、注入するイオンのエネルギを調節することにより、チャネル領域の中央表層部のみに不純物を集中させることが可能である。そのような処理により、チャネルの両端の領域が、熱酸化膜３９によりブロッキングされた構造を形成することができる。
【００３５】
次に、図２の２（ｆ）に示したように、層間絶縁膜４７を含む表面に、第２多結晶シリコン層５１とタングステン層（図示省略）を順に形成した後、タングステン層（図示省略）をエッチバックして、タングステン層の上面が開口部の上端より低くなる位置まで、タングステン層を除去することにより、ゲート電極の金属層であるタングステン層５３を形成する。
【００３６】
さらに、図２の２（ｇ）に示したように、タングステン層５３を含む表面に、第３多結晶シリコン層用の多結晶シリコン層を形成した後、層間絶縁膜４７をエッチング停止層としてエッチバック処理を行う。この処理によって、第２多結晶シリコン層５１及び第３多結晶シリコン層５５の表面が平坦化される。
【００３７】
上記の製造方法によって、タングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成される。
【００３８】
【発明の効果】
上記のように、本発明に係る半導体素子は、従来のMOS FETの製造方法を適用しているので、ソース／ドレイン（S/D）領域の抵抗値を低くすることができる。また、ゲート形成工程におけるエッチング処理の際のプラズマにより、素子が損傷を受けることを防止することができるだけではなく、選択的酸化処理を採用しているので、ゲート電極の両側のエッジ部分が、その内側の部分より厚いゲート絶縁膜を形成することができる。そのため、しきい値電圧調節用イオン注入領域を形成するためのイオン注入では、S/D領域が重複することがない。したがって、最大電界値を低下させることができ、その結果、素子の接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００３９】
さらに、ゲート電極が多結晶シリコン層によりキャッピングされているので、金属ゲート電極の上部が露出することがなく、後続の工程において、金属ゲート電極が汚染される恐れがない。そのため、特性が安定した半導体素子（トランジスタ）を製造することができる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子（トランジスタ）の製造 過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図であり、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ａ）は半導体基板上に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層である窒化膜で構成されたダミーゲート電極が形成された段階、（ｂ）は半導体基板の上面に熱酸化膜が形成された段階、（ｃ）はダミーゲート電極の両側の半導体基板の表層部に低濃度の不純物領域が形成された段階、（ｄ）はさらに層間絶縁膜が形成された段階における素子の断面構造を示している。
【図２の２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図で、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域が形成された段階、（ｆ）は第２多結晶シリコン層と開口部にタングステン層が形成された段階、（ｇ）はタングステン層の周りが第１多結晶シリコン層、第２多結晶シリコン層及び第３多結晶シリコン層でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【符号の説明】
１１、３１ 半導体基板
１２、３２ 素子分離膜
１３ 酸化膜
１５ 多結晶シリコン層
１６、３８ ダミーゲート電極
１７ ソース／ドレイン領域
１９、４７ 層間絶縁膜
２０、４８ 開口部
２１、３３ ゲート絶縁膜
２３ ゲート電極
３５ 第１多結晶シリコン層
３７ ハードマスク層
３９ 熱酸化膜
４１ 低濃度の不純物領域
４３ 絶縁膜スペーサ
４５ 高濃度の不純物領域
４９ しきい値電圧調節用イオン注入領域
５１ 第２多結晶シリコン層
５３ タングステン層
５５ 第３多結晶シリコン層
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に、製造歩留まり及び特性の信頼性の向上を図ることができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在、MOS FET（絶縁ゲート形電界効果トランジスタ: metal−oxide−semiconductor field effect transistor）においては、素子の高集積化及び高速化を図る場合、ゲート電極用材料には、ポリシリコンに代えて金属が用いられている。
【０００３】
また、上記のMOS FETの製造では、ダミーゲート電極を利用してソース／ドレイン(S/D)領域を形成した後、しきい値電圧（Vth）調節用のイオン注入(I/I）領域の形成、ゲート絶縁膜及びゲート電極を形成するための処理が行われている。このようなダミーゲート電極を利用する工程（リプレースメント ゲート工程）を含む場合、基板に対して十分な熱処理を施すことが可能という利点がある。そのため、S/D領域の抵抗を低下させることができるだけではなく、しきい値電圧調節用領域形成のためのイオン注入とゲート形成後の高温処理を必要としないため、トランジスタの特性を改善することができるとともに、ゲート電極形成のためのエッチング処理の際に、素子がプラズマによる損傷を受けることを防止することができるので、素子の信頼性を向上させることができる。
【０００４】
図１は、上記のリプレースメントゲート工程を含む従来の半導体素子（トランジスタ）の製造過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【０００５】
図１（ａ）に示したように、ｐ型の半導体基板１１に活性領域を画定する素子分離膜１２を形成した後、前記活性領域に、ゲート絶縁膜用の酸化膜（図示省略）、多結晶シリコン層（図示省略）及び感光膜（図示省略）を順次形成し、さらに感光膜にパターンを形成する。この感光膜パターンをマスクとして、ゲート電極が形成される部分を除いた残りの部分の多結晶シリコン層及びゲート絶縁膜用の酸化膜を、エッチング処理により選択的に除去する。このエッチング処理により、ゲート絶縁膜１３と多結晶シリコン層１５が順に積層されたダミーゲート電極１６を形成する。
【０００６】
次に、ダミーゲート電極１６をマスクとして、ｎ型不純物イオンを注入した後、ドライブイン処理を行うことにより、ソース／ドレイン(S/D)領域１７を形成する。
【０００７】
図１（ｂ）は、半導体基板１１上に層間絶縁膜１９が形成された段階における素子の構造を示す断面図である。この段階では、まずダミーゲート電極１６を含む表面に層間絶縁膜用の絶縁層を形成し、ダミー ゲート電極１６の多結晶シリコン層１５をエッチング停止層として利用して、化学的機械研磨(CMP: chemical mechanical polishing）により絶縁層を平坦化する。この処理によって、図１（ｂ）に示したように、表面が平坦化された層間絶縁膜１９を形成する。
【０００８】
図１（ｃ）は、ゲート絶縁膜１３と多結晶シリコン層１５で構成されたダミーゲート電極１６が、取り除かれた段階における素子の構造を示す断面図である。この段階の処理では、多結晶シリコン層１５とゲート絶縁膜１３とを乾式エッチングにより除去する。この処理により、半導体基板１１の表面が露出した開口部２０を形成する。この時、必要に応じてイオン注入処理及び熱処理が含められる。
【０００９】
図１（ｄ）は、金属ゲート電極が形成された段階における素子の構造を示す断面図である。図１（ｄ）に示したように、開口部２０にゲート絶縁膜２１を再度形成した後、ゲート絶縁膜２１及び層間絶縁膜１９を含む表面に金属ゲート電極用の金属層（図示省略）を形成する。その後、層間絶縁膜１９をエッチング停止層として、CMP法により金属層をエッチバックし、金属ゲート電極２３を形成する。
【００１０】
しかし、上記のトランジスタの製造方法の場合には、しきい値電圧調節用イオン注入領域とS/D領域間に重なる領域が存在するため接合静電領域が大きく、ホットキャリアに対する信頼性が低いという欠点がある。
【００１１】
さらに、金属ゲート電極２３の上面が露出しているため、後続の工程において金属ゲート電極２３が汚染されやすい。そのため、トランジスタの特性が不安定という問題点がある。
【００１２】
上記の問題点を解決するために、シリコン窒化膜（Si３N４）で絶縁膜をキャッピングすることも行われる。しかし、その場合には、各層間にカップリング静電容量が増加するという別の問題が発生する。
【００１３】
【発明が解決しようとする課題】
本発明は上記の問題点を解決するためになされたものであり、特性の安定化やホットキャリアに対する信頼性の向上を図ることができる半導体素子の製造方法を提供することを目的としている。
【００１４】
上記の目的を達成するために、本発明に係る半導体素子の製造方法は、活性領域を画定する素子分離膜が形成された半導体基板を準備するステップ、前記活性領域の上部に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層が順に積層されたダミーゲート電極を形成するステップ、熱酸化処理により、前記ゲート絶縁膜のエッジ部、前記第１多結晶シリコン層の側壁及び前記半導体基板の上面に熱酸化膜を形成するとともに、前記ゲート絶縁膜の内側よりエッジ部の方が、厚さが厚い熱酸化膜を形成するステップ、前記ダミーゲート電極を含む表面に１次イオン注入処理を行い、前記ダミーゲート電極の両側の前記半導体基板の表層部に低濃度の不純物領域を形成するステップ、前記１次イオン注入処理に続いて、表面に絶縁膜を形成するステップ、該絶縁膜と前記半導体基板上部の熱酸化膜をエッチング処理し、前記ダミーゲート電極の側壁に絶縁膜スペーサを形成するステップ、２次イオン注入処理を行い、前記ダミーゲート電極の両側の基板内に、高濃度の不純物領域を形成するステップ、層間絶縁膜用絶縁膜を形成した後、前記ダミーゲート電極の上面を露出させるとともに、表面が平坦化された層間絶縁膜を形成するステップ、前記ハードマスク層を除去することにより、底部に前記第１多結晶シコリン層が露出した開口部を形成するステップ、３次イオン注入処理を行い、前記半導体基板のチャネル領域に、しきい値電圧調節用イオン注入領域を形成し、さらに熱処理を施すステップ、該熱処理に続いて、表面に第２多結晶シリコン層を形成した後、前記開口部を含む表面に金属層を形成し、該金属層で前記開口部を埋め込むステップ、前記開口部を除く領域の前記金属層をエッチバックすることにより取り除くとともに、前記開口部内の金属層を、該開口部の上端より低い位置まで除去するステップ、前記開口部を含む表面に第３多結晶シリコン層を形成するステップ、及び前記層間絶縁膜が露出するまで前記第２多結晶シリコン層及び前記第３多結晶シリコン層に対して平坦化エッチング処理を行い、前記金属層の周りが前記第２多結晶シリコン層及び前記第３多結晶シリコン層で囲まれるようにするステップを含む工程により、多結晶シリコン層でキャッピングされた金属ゲート電極を形成することを特徴としている。
【００１５】
上記のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜又はタンタル酸化膜(Ta2O5)等により形成することができる。
【００１６】
また、上記のイオン注入処理及び熱処理は、一般的に採用されている方法を利用することができる。イオン注入に用いるドーパントには、ｎ型又はｐ型のドーパントを全て利用することができる。ただし、１次イオン注入における注入量は、２次イオン注入における注入量より多い方が好ましい。
【００１７】
なお、上記の３次イオン注入には、１次イオン注入で用いるドーパントの導電型と逆の導電型のドーパントを用いる必要がある。
【００１８】
上記の３次イオン注入処理により、前記のチャネル内側（中央部）の表層部のみに不純物が注入され、チャネルの両端の領域では、ゲート絶縁膜の熱酸化膜によりブロッキングされた構造を形成することができる。
【００１９】
上記のハードマスク層は、窒化膜であり、乾式エッチング法で除去することが好ましい。さらに、上記の金属層は、W又はAlにより形成することが好ましい。
【００２０】
このように、本発明に係る半導体素子（トランジスタ）の製造方法では、ゲート電極の両側のエッジ部の厚さがその内側（中央部）より厚くなる選択的酸化処理を採用している。そのため、しきい値電圧調節用イオン注入領域を形成するためにイオン注入処理を行う際に、高濃度の不純物領域が重複しない。したがって、最大電界値を低下させることができ、その結果接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００２１】
さらに、ゲート電極が多結晶シリコン層でキャッピングされているので、金属ゲート電極の上部が露出することがない。そのため、後続の工程における金属ゲート電極の汚染が防止されるので、特性が安定した半導体素子（トランジスタ）を製造することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体素子の製造方法を詳しく説明する。
【００２３】
図２及び図２の２は、本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図である。なお、図２は、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階、図２の２は、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。
【００２４】
ここで、図２に示す（ａ）〜（ｄ）のうち、（ａ）は半導体基板上に、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８が形成された段階、（ｂ）は半導体基板３１の上面に熱酸化膜３９が形成された段階、（ｃ）はダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１が形成された段階、（ｄ）はさらに層間絶縁膜４７が形成された段階における素子の断面構造を示している。
【００２５】
一方、図２の２に示す（ｅ）〜（ｇ）のうち、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層３５が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域４９が形成された段階、（ｆ）は第２多結晶シリコン層５１と開口部にタングステン層５３が形成された段階、（ｇ）はタングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【００２６】
素子の製造に当たっては、まず素子分離膜３２が形成されているｐ型半導体基板３１の表面にゲート絶縁膜用の酸化膜（図示省略）、第１多結晶シリコン層用のシリコン層（図示省略）、窒化膜（図示省略）及びフォトレジスト層を順次形成する。
【００２７】
次に、ゲート電極用マスク（図示省略）を利用してフォトレジスト層に所定のパターンを形成し、フォトレジストパターンを利用して上記の窒化膜、第１多結晶シリコン層用シリコン層及び酸化膜をエッチングする。この処理により、図２（ａ）に示したように、ゲート絶縁膜３３、第１多結晶シリコン層３５及びハードマスク層である窒化膜３７で構成されたダミーゲート電極３８を形成する。
【００２８】
さらに、図２（ｂ）に示したように、酸化処理を行うことにより、第１多結晶シリコン層３５の側壁とゲート絶縁膜３３のエッジ部及び半導体基板３１の上面に熱酸化膜３９を形成する。この熱酸化膜３９の厚さは、ダミーゲート電極３８の下部近傍に比べ、半導体基板３１の上面部の方が厚い。
【００２９】
次に、まずダミーゲート電極３８をマスクとして、低濃度、低エネルギの１次イオン注入を行い、ｎ型不純物を注入する。さらに、ドライブイン処理を行い、ダミーゲート電極３８の両側の半導体基板３１の表層部に低濃度の不純物領域４１を形成する。
【００３０】
引き続き、素子の表面に酸化膜（絶縁膜）を形成した後、エッチバック等の処理により、ダミーゲート電極３８の側壁に酸化膜スペーサ（絶縁膜スペーサ）４３を形成する。なお、熱酸化膜３９のうち、ダミーゲート電極３８の近傍を除く半導体基板３１上面の熱酸化膜は、これまでの処理により除去されている（図２（ｃ））。
【００３１】
次いで、酸化膜スぺーサ４３とダミーゲート電極３８をマスクとして、高濃度、高エネルギの２次イオン注入を行い、ｎ型不純物を注入し、さらにドライブイン処理を行う。このイオン注入等の処理により、酸化膜スペーサ４３を含むダミーゲート電極３８の両側の半導体基板３１の表層部に高濃度の不純物領域４５を形成する。
【００３２】
次に、図２（ｃ）に示した断面構造の素子の表面に、層間絶縁膜用の絶縁膜を形成した後、ハードマスクである窒化膜３７をエッチング停止層としてCMP法により絶縁膜を平坦化し、層間絶縁膜４７を形成する（図２（ｄ））。
【００３３】
次に、図２の２（ｅ）に示したように、表面に露出している窒化膜３７を乾式エッチングにより除去し、底部に第１多結晶シリコン層３５が露出した開口部を形成する。その後、開口部を含む表面に対して、３次イオン注入を行い、さらにドライブイン処理を施すことにより、しきい値電圧調節用イオン注入領域４９を形成し、次いで熱処理を施す。
【００３４】
上記の３次イオン注入の際に、注入するイオンのエネルギを調節することにより、チャネル領域の中央表層部のみに不純物を集中させることが可能である。そのような処理により、チャネルの両端の領域が、熱酸化膜３９によりブロッキングされた構造を形成することができる。
【００３５】
次に、図２の２（ｆ）に示したように、層間絶縁膜４７を含む表面に、第２多結晶シリコン層５１とタングステン層（図示省略）を順に形成した後、タングステン層（図示省略）をエッチバックして、タングステン層の上面が開口部の上端より低くなる位置まで、タングステン層を除去することにより、ゲート電極の金属層であるタングステン層５３を形成する。
【００３６】
さらに、図２の２（ｇ）に示したように、タングステン層５３を含む表面に、第３多結晶シリコン層用の多結晶シリコン層を形成した後、層間絶縁膜４７をエッチング停止層としてエッチバック処理を行う。この処理によって、第２多結晶シリコン層５１及び第３多結晶シリコン層５５の表面が平坦化される。
【００３７】
上記の製造方法によって、タングステン層５３の周りが第１多結晶シリコン層３５、第２多結晶シリコン層５１及び第３多結晶シリコン層５５でキャッピングされたゲート電極が形成される。
【００３８】
【発明の効果】
上記のように、本発明に係る半導体素子は、従来のMOS FETの製造方法を適用しているので、ソース／ドレイン（S/D）領域の抵抗値を低くすることができる。また、ゲート形成工程におけるエッチング処理の際のプラズマにより、素子が損傷を受けることを防止することができるだけではなく、選択的酸化処理を採用しているので、ゲート電極の両側のエッジ部分が、その内側の部分より厚いゲート絶縁膜を形成することができる。そのため、しきい値電圧調節用イオン注入領域を形成するためのイオン注入では、S/D領域が重複することがない。したがって、最大電界値を低下させることができ、その結果、素子の接合電気容量が減少し、ホットキャリアに対する信頼性が向上する。
【００３９】
さらに、ゲート電極が多結晶シリコン層によりキャッピングされているので、金属ゲート電極の上部が露出することがなく、後続の工程において、金属ゲート電極が汚染される恐れがない。そのため、特性が安定した半導体素子（トランジスタ）を製造することができる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子（トランジスタ）の製造 過程における素子の構造を示す断面図であり、（ａ）は素子分離膜、ダミーゲート電極及びソース／ドレイン領域が形成された段階、（ｂ）は半導体基板上に層間絶縁膜が形成された段階、（ｃ）はダミーゲート電極が取り除かれた段階、（ｄ）は金属ゲート電極が形成された段階における素子の構造を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図であり、ダミーゲート電極とその側面にスぺーサを形成した後、２次イオン注入を行い、さらに層間絶縁膜を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ａ）は半導体基板上に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層である窒化膜で構成されたダミーゲート電極が形成された段階、（ｂ）は半導体基板の上面に熱酸化膜が形成された段階、（ｃ）はダミーゲート電極の両側の半導体基板の表層部に低濃度の不純物領域が形成された段階、（ｄ）はさらに層間絶縁膜が形成された段階における素子の断面構造を示している。
【図２の２】本発明の実施の形態に係る半導体素子（トランジスタ）の製造過程における各段階の素子の構造を示す断面図で、図２に示した段階に引き続き、最終的なゲート電極を形成するまでの各段階における素子の構造を示す断面図である。ここで、（ｅ）は図２（ｄ）に示した段階に引き続く処理により、第１多結晶シリコン層が露出した開口部が形成され、３次イオン注入により、しきい値電圧調節用イオン注入領域が形成された段階、（ｆ）は第２多結晶シリコン層と開口部にタングステン層が形成された段階、（ｇ）はタングステン層の周りが第１多結晶シリコン層、第２多結晶シリコン層及び第３多結晶シリコン層でキャッピングされたゲート電極が形成された段階における素子の断面構造を示している。
【符号の説明】
１１、３１ 半導体基板
１２、３２ 素子分離膜
１３ 酸化膜
１５ 多結晶シリコン層
１６、３８ ダミーゲート電極
１７ ソース／ドレイン領域
１９、４７ 層間絶縁膜
２０、４８ 開口部
２１、３３ ゲート絶縁膜
２３ ゲート電極
３５ 第１多結晶シリコン層
３７ ハードマスク層
３９ 熱酸化膜
４１ 低濃度の不純物領域
４３ 絶縁膜スペーサ
４５ 高濃度の不純物領域
４９ しきい値電圧調節用イオン注入領域
５１ 第２多結晶シリコン層
５３ タングステン層
５５ 第３多結晶シリコン層
Claims (8)
- 活性領域を画定する素子分離膜が形成された半導体基板を準備するステップ、
前記活性領域の上部に、ゲート絶縁膜、第１多結晶シリコン層及びハードマスク層が順に積層されたダミーゲート電極を形成するステップ、
熱酸化処理により、前記ゲート絶縁膜のエッジ部、前記第１多結晶シリコン層の側壁及び前記半導体基板の上面に熱酸化膜を形成するとともに、前記ゲート絶縁膜の内側よりエッジ部の方が、厚さが厚い熱酸化膜を形成するステップ、
前記ダミーゲート電極を含む表面に１次イオン注入処理を行い、前記ダミーゲート電極の両側の前記半導体基板の表層部に低濃度の不純物領域を形成するステップ、
前記１次イオン注入処理に続いて、表面に絶縁膜を形成するステップ、
該絶縁膜と前記半導体基板上部の熱酸化膜をエッチング処理し、前記ダミーゲート電極の側壁に絶縁膜スペーサを形成するステップ、
２次イオン注入処理を行い、前記ダミーゲート電極の両側の基板内に、高濃度の不純物領域を形成するステップ、
層間絶縁膜用絶縁膜を形成した後、前記ダミーゲート電極の上面を露出させるとともに、表面が平坦化された層間絶縁膜を形成するステップ、
前記ハードマスク層を除去することにより、底部に前記第１多結晶シコリン層が露出した開口部を形成するステップ、
３次イオン注入処理を行い、前記半導体基板のチャネル領域に、しきい値電圧調節用イオン注入領域を形成し、さらに熱処理を施すステップ、
該熱処理に続いて、表面に第２多結晶シリコン層を形成した後、前記開口部を含む表面に金属層を形成し、該金属層で前記開口部を埋め込むステップ、
前記開口部を除く領域の前記金属層をエッチバックすることにより取り除くとともに、前記開口部内の金属層を、該開口部の上端より低い位置まで除去するステップ、
前記開口部を含む表面に第３多結晶シリコン層を形成するステップ、及び
前記層間絶縁膜が露出するまで前記第２多結晶シリコン層及び前記第３多結晶シリコン層に対して平坦化エッチング処理を行い、前記金属層の周りが前記第２多結晶シリコン層及び前記第３多結晶シリコン層で囲まれるようにするステップを含むことを特徴とする半導体素子の製造方法。 - 前記ゲート絶縁膜を、シリコン酸化膜、シリコン窒化膜又はタンタル酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１次イオン注入及び前記２次イオン注入が、ｎ型又はｐ型のドーパントの注入であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記３次イオン注入と前記１次イオン注入に用いるドーパントの導電型が、相互に逆の導電型であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記３次イオン注入処理が、前記チャネル領域中央部の表層部のみに不純物領域を形成する処理であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ハードマスク層を、窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ハードマスク層を、乾式エッチング法によって除去することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記金属層を、タングステン又はアルミニウムで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0089165A KR100506055B1 (ko) | 2001-12-31 | 2001-12-31 | 반도체 소자의 트랜지스터 및 그의 제조 방법 |
| KR2001-089165 | 2001-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003289143A JP2003289143A (ja) | 2003-10-10 |
| JP4134720B2 true JP4134720B2 (ja) | 2008-08-20 |
Family
ID=19718022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002381110A Expired - Fee Related JP4134720B2 (ja) | 2001-12-31 | 2002-12-27 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6838326B2 (ja) |
| JP (1) | JP4134720B2 (ja) |
| KR (1) | KR100506055B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471407B1 (ko) * | 2003-06-30 | 2005-03-14 | 주식회사 하이닉스반도체 | 폴리메탈 게이트 전극을 갖는 트랜지스터 제조 방법 |
| US6908850B2 (en) * | 2003-09-10 | 2005-06-21 | International Business Machines Corporation | Structure and method for silicided metal gate transistors |
| KR101044380B1 (ko) | 2004-01-08 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR101068136B1 (ko) * | 2004-04-02 | 2011-09-27 | 매그나칩 반도체 유한회사 | 반도체 장치의 게이트 전극 형성 방법 |
| KR100670925B1 (ko) * | 2005-08-01 | 2007-01-19 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US20070128820A1 (en) * | 2005-12-05 | 2007-06-07 | Intel Corporation | Apparatus and method of fabricating a MOSFET transistor having a self-aligned implant |
| JP2008124441A (ja) * | 2006-10-19 | 2008-05-29 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| TW200839891A (en) * | 2007-03-30 | 2008-10-01 | Promos Technologies Inc | Method for preparing a MOS transistor |
| US7700473B2 (en) * | 2007-04-09 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gated semiconductor device and method of fabricating same |
| US7947492B2 (en) * | 2008-08-20 | 2011-05-24 | Northeastern Ohio Universities College Of Medicine | Device improving the detection of a ligand |
| KR20100047558A (ko) * | 2008-10-29 | 2010-05-10 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| KR101552938B1 (ko) * | 2009-02-02 | 2015-09-14 | 삼성전자주식회사 | 스트레스 생성층을 갖는 반도체 소자의 제조방법 |
| US8445953B2 (en) * | 2009-07-08 | 2013-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for flash memory cells |
| US8178400B2 (en) * | 2009-09-28 | 2012-05-15 | International Business Machines Corporation | Replacement spacer for tunnel FETs |
| US8258031B2 (en) | 2010-06-15 | 2012-09-04 | International Business Machines Corporation | Fabrication of a vertical heterojunction tunnel-FET |
| KR102262834B1 (ko) | 2014-12-24 | 2021-06-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102604053B1 (ko) | 2016-05-09 | 2023-11-20 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR102560699B1 (ko) * | 2017-10-30 | 2023-07-27 | 삼성전자주식회사 | 이미지 센서 |
| CN113539993B (zh) * | 2021-07-07 | 2023-06-09 | 江西龙芯微科技有限公司 | 集成半导体器件及其制造方法 |
| CN117766569B (zh) * | 2024-02-22 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630290B2 (ja) * | 1995-01-30 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5763910A (en) * | 1995-01-31 | 1998-06-09 | Fujitsu Limited | Semiconductor device having a through-hole formed on diffused layer by self-alignment |
| JP2663905B2 (ja) * | 1995-03-30 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3419163B2 (ja) * | 1995-09-06 | 2003-06-23 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| KR0175367B1 (ko) * | 1995-09-29 | 1999-02-01 | 윤종용 | 반도체 장치 및 그 제조 방법 |
| JP3042444B2 (ja) * | 1996-12-27 | 2000-05-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3191287B2 (ja) * | 1998-07-31 | 2001-07-23 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| DE19946437A1 (de) * | 1999-09-28 | 2001-04-12 | Infineon Technologies Ag | Ferroelektrischer Transistor |
| KR100313605B1 (ko) * | 1999-10-07 | 2001-11-09 | 김영환 | 반도체장치 및 그 제조방법 |
| US6174776B1 (en) * | 1999-10-22 | 2001-01-16 | United Microelectronics Corp. | Method for forming gate contact in complementary metal oxide semiconductor |
| JP2001196581A (ja) * | 2000-01-17 | 2001-07-19 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR20010109677A (ko) * | 2000-06-01 | 2001-12-12 | 윤종용 | 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 |
| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
-
2001
- 2001-12-31 KR KR10-2001-0089165A patent/KR100506055B1/ko not_active IP Right Cessation
-
2002
- 2002-12-27 JP JP2002381110A patent/JP4134720B2/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,680 patent/US6838326B2/en not_active Expired - Fee Related
-
2004
- 2004-04-01 US US10/814,289 patent/US6844602B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030122202A1 (en) | 2003-07-03 |
| JP2003289143A (ja) | 2003-10-10 |
| KR20030058641A (ko) | 2003-07-07 |
| US6838326B2 (en) | 2005-01-04 |
| US20040183137A1 (en) | 2004-09-23 |
| KR100506055B1 (ko) | 2005-08-05 |
| US6844602B2 (en) | 2005-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4134720B2 (ja) | 半導体素子の製造方法 | |
| US7384850B2 (en) | Methods of forming complementary metal oxide semiconductor (CMOS) transistors having three-dimensional channel regions therein | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| US20040084731A1 (en) | Semiconductor device comprising buried channel region and method for manufacturing the same | |
| US8017492B2 (en) | Method for fabricating semiconductor device and semiconductor device with separation along peeling layer | |
| WO2006104562A2 (en) | Method of forming a semiconductor device having asymmetric dielectric regions and structure thereof | |
| JPH09129721A (ja) | 半導体装置の製造方法 | |
| US7176110B2 (en) | Technique for forming transistors having raised drain and source regions with different heights | |
| KR100507856B1 (ko) | Ｍｏｓ트랜지스터 제조방법 | |
| KR100468785B1 (ko) | 포켓영역을 구비하는 모스 전계효과 트랜지스터의 제조방법 | |
| JP3744694B2 (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
| JP4086099B2 (ja) | 半導体素子の形成方法 | |
| JP2005019892A (ja) | 半導体装置及びその製造方法 | |
| JP3393956B2 (ja) | 縦型電界効果トランジスタ及びその製造方法、並びに相補型の縦型電界効果トランジスタ | |
| JP4110089B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| JP2004146825A (ja) | Ｍｏｓトランジスター及びその製造方法 | |
| JP2004039985A (ja) | 半導体装置及びその製造方法 | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| JP2007123519A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JPH09205205A (ja) | Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置 | |
| KR100359162B1 (ko) | 트랜지스터의 제조 방법 | |
| JP2001358334A (ja) | 半導体素子及びその製造方法 | |
| US7402494B2 (en) | Method for fabricating high voltage semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040525 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070905 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080430 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080520 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |