JP4132936B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、強誘電体を有するＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有し、高速動作が可能で低消費電力であるため、書き換え回数が多い不揮発性メモリとして今後のさらなる発展が期待されている。
【０００３】
図１は、ＦｅＲＡＭのメモリセルの回路図の一例を示し、１ビットの情報の記憶に１つのトランジスタＴ0 と１つのキャパシタＣ0 を用いる１Ｔ１Ｃ型のメモリセルの回路図である。
【０００４】
１Ｔ１Ｃ型メモリセルには、メモリセルから読み出された電荷が“１”のデータか又は“０”のデータかを判定するための基準電圧を発生させるリファレンスキャパシタＣ1 が必要となる。リファレンスキャパシタＣ1 は、データが読み出される毎にその分極が反転されることになる。データの判定は、各メモリセルのキャパシタＣ0 の電位とリファレンスキャパシタＣ1 の電位の大小関係に基づいて行われる。リファレンスキャパシタＣ1 は各ビット線BIT の端部に接続され、リファレンスキャパシタＣ1 の電位は理想的にはメモリセルに“１”を書き込む場合の電圧Ｖ1 と“０”を書き込む場合の電圧Ｖ0 の中間に設定するのが望ましい。
【０００５】
メモリセルとしては、１Ｔ１Ｃ型の他に２Ｔ２Ｃ型がある。２Ｔ２Ｃ型のメモリセルは、１ビットの情報の記憶に２つのトランジスタと２つのキャパシタを用いる型式であり、一方のキャパシタに“１”又は“０”のデータを記憶し、他方のキャパシタに反対のデータを記憶するという相補的な動作をさせ、データの判定時には両方のキャパシタの分極状態を読み出して、その差分を用いてデータの判定を行う回路構成を有している。
【０００６】
１Ｔ１Ｃ型式のメモリセルは、２Ｔ２Ｃ型式のメモリセルに比べてセル面積を約半分にすることが可能である。
【０００７】
次に、１Ｔ１Ｃ型メモリセルの構造について説明する。図２は、１Ｔ１Ｃ型のメモリセルの平面図、図３は、そのＩ−Ｉ線断面図を示している。なお、図２では、半導体基板上の層間絶縁膜は省略されて描かれている。
【０００８】
図２、図３において、半導体基板101 の表層には素子分離層102 に囲まれた活性領域（ウェル）103 が互いに間隔をおいて縦横に複数形成されている。各々の活性領域103 上には、Ｙ方向に延びるワード線WLを兼ねた２つのゲート電極105 がゲート絶縁膜104 を介して形成されている。ワード線ＷＬは、素子分離絶縁層102 の上に延在して形成されている。各活性領域103 においては、２つのゲート電極105 の両側の活性領域103 内に第１〜第３の不純物拡散領域107a,107b,107cが形成されている。
【０００９】
一方のゲート電極105 とその両側の不純物拡散領域107a,107b は１つのＭＯＳトランジスタＴ0 を構成し、さらに、他方のゲート電極105 とその両側の不純物拡散領域107b, 107cは別のＭＯＳトランジスタＴ0 を構成している。即ち、各々の活性領域103 には２つのトランジスタＴ0 が形成されている。
【００１０】
トランジスタＴ0 と素子分離絶縁層102 は絶縁性カバー膜108 により覆われ、また、絶縁性カバー膜108 上には第１層間絶縁膜109 が形成されている。
【００１１】
第１層間絶縁膜109 の上であって素子分離絶縁層102 の上方には、Ｙ方向に延在するストライプ状のキャパシタ下部電極111 がＸ方向に間隔をおいて複数形成され、そのキャパシタ下部電極111 の上には、これとほぼ同じ形状の強誘電体膜112 が形成され、さらに、強誘電体膜112 の上には複数のキャパシタ上部電極113 がＹ方向に一列に形成されている。１つのキャパシタ上部電極113 とその下の強誘電体膜112 及びキャパシタ下部電極111 によって１つのキャパシタＣ0 が構成される。
【００１２】
また、キャパシタＣ0 と第１層間絶縁膜109 の上には第２の層間絶縁膜114 が形成されている。そして、第１及び第２層間絶縁膜109,114 、絶縁性カバー膜108 のうち活性領域103 内の第１〜第３の不純物拡散領域107a,107b,107cの上には、第１〜第３のコンタクトホール114a，114b，114cが形成されている。第１〜第３のコンタクトホール114a，114b，114c内には、それぞれ第１〜第３の導電性プラグ115a，115b，115cが形成されている。さらに、第２層間絶縁膜114 のうちキャパシタ上部電極113 の上には第４のコンタクトホール114dが形成され、その中には第４の導電性プラグ115dが形成されている。
【００１３】
第２層間絶縁膜114 の上には、第１の導電性プラグ114aとこれに隣接する第４の導電性プラグ115dを接続するための第１の金属配線116aが形成されている。また、第２層間絶縁膜114 の上には、第３の導電性プラグ114cとこれに隣接する第４の導電性プラグ115dを接続するための第２の金属配線116cが形成されている。
【００１４】
これにより、各キャパシタ下部電極111 の上方で一列に形成される複数のキャパシタ上部電極113 はそれぞれシリコン基板101 上のＭＯＳトランジスタＴ0 に１対１で接続されることになる。
【００１５】
なお、第２層間絶縁膜114 のうち第２の導電性プラグ115bの上には、金属パッド116bが形成される。その金属パッド116bには、その上方に第３層間絶縁膜（不図示）を介して形成されるビット線117 が接続される。ビット線117 は、ワード線ＷＬ、キャパシタ下部電極111 それぞれに交差する方向に延在している。
【００１６】
【発明が解決しようとする課題】
ところで、上記したキャパシタは次のような方法によって形成される。
【００１７】
第１の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第２導電膜をパターニングしてキャパシタ上部電極113 を形成し、ついで、強誘電体膜と第１導電膜を同じマスクを用いてパターニングして強誘電体膜112 とキャパシタ下部電極111 を形成する方法である。
【００１８】
第２の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第２導電膜と強誘電体膜を同じマスクを用いてパターニングしてキャパシタ上部電極113 を形成し、ついで、第１導電膜をパターニングしてキャパシタ下部電極111 を形成する方法である。
【００１９】
第３の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第１導電膜、強誘電体膜、第２導電膜をそれぞれ別々のマスクを用いて個別にパターニングすることによりキャパシタ上部電極113 、強誘電体膜112 、キャパシタ下部電極111 を形成する方法である。
【００２０】
第１、第２及び第３の方法によれば、キャパシタ上部電極113 を形成した後にキャパシタ下部電極111 を形成することになるので、キャパシタ下部電極111 のパターニングの際に使用されるマスクのズレによってキャパシタ上部電極113 の面積が縮小化されるおそれがある。キャパシタ上部電極113 の縮小化を防止するためにはキャパシタ下部電極111 を広く形成するようにすればよいが、これではメモリセル領域の高集積化の妨げになる。
【００２１】
また、第２の方法によれば、キャパシタ下部電極111 上のキャパシタ上部電極113 同士の間の領域でキャパシタ下部電極111 が強誘電体膜112 から露出してしまうので、キャパシタ下部電極111 を構成するプラチナの触媒作用によってキャパシタの還元が促進されるおそれがある。
【００２２】
さらに、第３の方法によれば、キャパシタ上部電極1113、強誘電体膜112 、キャパシタ下部電極111 が別々のマスクを使用して形成されるので、スループットが低下する。
【００２３】
本発明の目的は、メモリセル領域に形成されるキャパシタ下部電極上の複数のキャパシタを精度良く形成することができる半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、キャパシタ下部電極であるプレートラインのコンタクト領域を除いた形状を有する第１のマスクを使用して、前記第２の導電膜と前記誘電体膜をエッチングして第１パターン形状にする工程と、前記第１のマスクを除去する工程と、前記プレートラインのコンタクト領域から前記第２の導電膜の縁部にオーバーラップする第２パターンとキャパシタ形状の複数の第３パターンを有する第２のマスクを使用して、前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングすることにより、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第１の導電膜から形成する工程と、前記第２のマスクを除去して、前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に前記第２の導電膜から構成される孤立導電パターンを形成する工程とを有することを特徴とする半導体装置の製造方法によって達成する。
【００２６】
本発明によれば、絶縁膜上に第１の導電膜、誘電体膜及び第２の導電膜を順に形成し、ついで第１のマスクを使用して第２の導電膜と誘電体膜を第１のパターン形状にパターニングした後に、第２のマスクを使用して第１の導電膜と第２の導電膜を同時にパターニングすることにより第２の導電膜から複数のキャパシタ上部電極を形成し、第１の導電膜からプレートライン（下部電極）を形成している。これにより、キャパシタ上部電極、誘電体膜及びキャパシタ下部電極によってキャパシタが構成されるとともに、プレートライン上ではキャパシタ上部電極の数だけキャパシタが存在する。
【００２７】
従って、２つのマスクを用いることにより複数のキャパシタが形成されるので、キャパシタ形成工程のスループットが向上する。また、第１の導電膜と第２の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第１のパターンの状態で残すことが可能になり、プレートライン上の複数のキャパシタ上部電極の相互間の領域でプレートラインを誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元が抑制されることになる。
【００２８】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングが無くなり、キャパシタ上部電極が再びエッチングされるおそれがなく、キャパシタ上部電極は精度良く形成されることになる。
【００２９】
さらに、キャパシタ下部電極を形成するための第２のマスクとして、プレートラインのコンタクト領域を覆う第２パターンとキャパシタ形状の第３パターンを有するマスクを用いている。この場合、第２のマスクの位置ズレを考慮して、第２のマスクの第２パターンを第１の導電膜の縁にオーバーラップさせることになるが、これによりプレートラインのコンタクト領域の周辺で第２の導電膜からなる孤立導電パターンが形成されることになる。孤立導電パターンは層間絶縁膜により覆われるので、電気的に孤立して実動作セルを構成することはない。
【００３０】
また、第２のマスクを使用して第１及び第２の導電膜をエッチングする際に、第２のマスクがエッチングガスと反応して縮小化するおそれがある。この対策として、第２の導電膜を第１のパターンの形状にパターニングした後であって第２のマスクを第２の導電膜上に形成する前に、第２の導電膜をキャパシタ保護絶縁膜によって覆い、その後に、第２のマスクによってキャパシタ保護膜をエッチングして第２のマスクの下に選択的に残すようにする。
【００３１】
これによれば、キャパシタ上部電極形状のキャパシタ保護絶縁膜がマスクとして機能するので、第２のマスクが縮小化しても第２の導電膜は第２のマスクの初期の形状にパターニングされ、キャパシタ上部電極が精度良く形成される。
【００３２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図４〜図８は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図である。図９〜図１１は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である。図１２〜図１５は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図である。
【００３３】
なお、図４〜図８は、図１２のII−II線に沿った断面図であり、図９〜図１１は、図１２のIII-III 線に沿った断面図である。
【００３４】
次に、図４(a) 、図９(a) 、図１２(a) に示す構造を形成するまでの工程を説明する。
【００３５】
まず、ｐ型シリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２を形成する。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)構造を採用してもよい。素子分離絶縁膜２は、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）３を囲む範囲に形成される。
【００３６】
活性領域３の平面形状は略長方形であり、帯状のプレートライン形成領域の両側に沿って間隔をおいて複数形成されている。
【００３７】
その後、シリコン基板１の表面を熱酸化して、活性領域３の上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００３８】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上にアモルファスシリコン膜とタングステンシリサイド膜を順に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域３の上にゲート電極５ａ，５ｂを形成する。メモリセル領域では、活性領域３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。ワード線ＷＬは、プレートライン形成領域の延在方向に交差する方向に延在するように形成される。
【００３９】
なお、ゲート電極５ａ，５ｂを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００４０】
次に、活性領域３のうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ1 ，Ｔ2 のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。活性領域３の中央に位置する第２のｎ型不純物拡散領域７ｂはビット線に電気的に接続され、また、活性領域３の両側に位置する第１、第３のｎ型不純物拡散領域７ａ，７ｃはキャパシタに電気的に接続される。
【００４１】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
【００４２】
さらに、活性領域３上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【００４３】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ2 の形成が終了する。
【００４４】
この後に、ｎＭＯＳトランジスタＴ1 ，Ｔ2 を覆うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（SiON）膜を形成する。
【００４５】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
【００４６】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して平坦化する。
【００４７】
なお、図１２(a) では、素子分離絶縁膜２の上に形成される絶縁膜は省略されて描かれている。
【００４８】
次に、図４(b) 、図９(b) 、図１２(b) に示す構造を形成するまでの工程を説明する。
【００４９】
まず、第１の層間絶縁膜１１上に、第１の導電膜１２としてTi膜とプラチナ（Pt）膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等のいずれかの導電膜を形成してもよい。
【００５０】
その後に、強誘電体膜１３として厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１３の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9 （ＳＢＴＮ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００５１】
さらに、強誘電体膜１３を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００５２】
続いて、強誘電体膜１３の上に第２の導電膜１４として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００５３】
その後に、第２の導電膜１４の上にレジストを塗布し、これを露光、現像することにより、プレートラインコンタクト領域を除いたプレートライン形成領域上に第１のレジストパターン１５を形成する。
【００５４】
次に、図５(a) 、図９(c) 、図１３(a) に示すように、第１のレジストパターン１５をマスクに使用して第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、第２の導電膜１４と強誘電体膜１３は、プレートラインコンタクト領域を除いたプレートライン形成領域とほぼ同じ形状になり、ＭＯＳトランジスタＴ1 、Ｔ2 の上から除去される。プレートライン形成領域の幅は約２．９μｍである。
【００５５】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。なお、ソースパワーは、誘導結合型プラズマエッチング装置のアンテナコイルに印加する１３．５６MHz の高周波電源のパワーである。また、バイアスパワーは、ウェハステージに印加する４００KHz の高周波電源のパワーである。
【００５６】
そのエッチングの際に、第１のレジストパターン１５、第２の導電膜１４及び強誘電体膜１３の側面に導電性のエッチング生成物が付着すると、第１及び第２の導電膜１２，１４のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第１のレジストパターン１５の側面を横方向に後退させるようなエッチング条件に設定することによって、第１のレジストパターン１５の側面とエッチングされた膜の側面に付着する導電材を常に削りながらエッチングするようにすることが好ましい。この場合、第２のレジストパターン１６ａ，１６ｂの側面の後退を促進させる必要があり、その後退の調整は塩素とアルゴンのガス流量の調整によって行う。例えば塩素のガス比を高くし、アルゴンのガス比を低いする。
【００５７】
続いて、図５(b) 、図１３(b) に示すように、第１のレジストパターン１５を除去する。
【００５８】
次に、第１及び第２の導電膜１２，１４と強誘電体キャパシタ１３の上にレジストを塗布する。続いて、図６(a) 、図１４(a) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第２の導電膜１４の上に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン１６ａを形成するとともに、プレートラインコンタクト領域から第２の導電膜１４端部に僅かにオーバーラップする広さの第３のレジストパターン１６ｂを形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。第２のレジストパターン１６ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、第２のレジストパターン１６ａ同士の間隔を例えば０．３μｍとする。
【００５９】
この後に、図６(b) 、図１４(b) に示すように、第２のレジストパターン１６ａに覆われない領域の第２の導電膜１４をエッチングすると同時に、第３のレジストパターン１６ｂと強誘電体膜１３に覆われない領域の第１の導電膜１２をエッチングする。
【００６０】
これにより、第１の導電膜１２はパターニングされてキャパシタの下部電極１２ａであるプレートラインとなる。また、第２の導電膜１４はパターニングされて、各々のプレートライン１２ａの上方で２列に並ぶ複数の上部電極１４ａとなるとともに、帯状の強誘電体膜１５のうちプレートラインコンタクト領域との境界部分に孤立導電パターン１４ｂとして残される。また、図１０(a) 、図１５(a) に示すように、第１の導電膜１２はＭＯＳトランジスタＴ1 ，Ｔ2 の上方から除去される。
【００６１】
この場合、第１及び第２の導電膜１２，１４のエッチング条件は、プレートライン領域内の強誘電体膜１３が上部電極１４ａの周囲に残されるエッチング条件とする。また、上部電極１４ａとキャパシタ下部電極１２ａが同時に形成されるように、第１の導電膜１２と第２の導電膜１４のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極１４ａと強誘電体膜１３と下部電極１２ａの側壁に導電性物質を付着させないようなエッチング条件に設定して、上部電極１４ａと下部電極１２ａの間でリーク電流が流れないようにする必要がある。
【００６２】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【００６３】
このエッチングにより、第１の導電膜１２と第２の導電膜１４の一部を同時にエッチングすることにより、最終的なキャパシタＱの上部電極１４ａと下部電極１２ａが同時に形成される。
【００６４】
これにより、メモリセル領域では、下部電極１２ａ、誘電体膜１３及び上部電極１４ａを有するキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【００６５】
なお、孤立導電パターン１４ｂの下にも、強誘電体膜１３と下部電極１２ａが存在するが、孤立導電パターン１４ｂは、電気的に孤立された状態に置かれるので、キャパシタとして動作することはない。
【００６６】
その後に、図７(a) 、図１５(a) に示すように、第２、第３のレジストパターン１６ａ，１６ｂを除去する。
【００６７】
次に、図７(b) 、図１０(b) に示すように、キャパシタＱと第１の層間絶縁膜１１の上にキャパシタ保護絶縁膜１７として例えばアルミナを２０ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁膜１７としては、アルミナの他、ＰＺＴ、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【００６８】
さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法により形成される。
【００６９】
続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域ＡのキャパシタＱの上でキャパシタ保護絶縁膜１７の膜厚と合わせて約３００ｎｍ程度とする。
【００７０】
次に、図８(a) 、図１１(a) に示す構造を形成するまでの工程を説明する。
【００７１】
まず、第２の層間絶縁膜１８、キャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【００７２】
その後、第２の層間絶縁膜１８上とキャパシタコンタクトホール１８ａ内とビット線コンタクトホール１８ｂ内に、膜厚２０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタにより順に形成し、さらにTiN 膜の上にＷ膜をＣＶＤ方により形成する。Ｗ膜は、キャパシタコンタクトホール１８ａとビット線コンタクトホール１８ｂ内を完全に埋め込む厚さに形成される。
【００７３】
続いて、Ti膜、TiN 膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８の上面上から除去する。これにより、キャパシタコンタクトホール１８ａ内に残されたTi膜、TiN 膜及びＷ膜をキャパシタコンタクト用の第１の導電性プラグ１９ａとして使用し、また、ビット線コンタクトホール１８ｂ内に残されたTi膜、TiN 膜及びＷ膜をビット線コンタクト用の第２の導電性プラグ１９ｂとして使用する。
【００７４】
次に、図８(b) 、図１１(b) 、図１５(b) に示す構造を形成するまでの工程を説明する。
【００７５】
まず、第２の層間絶縁膜１８の上と第１、第２の導電性プラグ１９ａ，１９ｂの上に、アルミナなどからなる酸化防止絶縁膜（不図示）を形成する。続いて、酸化防止絶縁膜、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃ形成する。これと同時に、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングして、プレートライン１２ａのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール１８ｄを形成する。
【００７６】
その後に、酸化防止絶縁膜をエッチバックにより除去する。さらに、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【００７７】
この配線用金属膜のパターニングにより、上部電極１６ａのホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成するとともに、プレートラインコンタクト領域の上のホール１８ｄを通してプレートライン１２ａに接続される第２の配線２０ｄを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成する。
【００７８】
これにより、プレートライン１２ａ上の２列のキャパシタＱの上部電極１４ａと第１又は第３のｎ型不純物拡散領域７ａ，７ｃは、第１の配線２０ａと第１の導電性プラグ１９ａを介して電気的に接続される。
【００７９】
なお、第２のｎ型不純物拡散領域７ｂは、上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【００８０】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【００８１】
以上の実施形態においては、キャパシタＱの下部電極であるプレートライン１２ａを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ａの延在方向に二列に複数個形成している。従って、一例に複数個搭載されるプレートライン（下部電極）を用いる従来技術とは異なり、プレートライン１２ａの両側にＭＯＳトランジスタＴ1 ，Ｔ2 を形成することになるので、プレーライン相互間の無駄なスペースが従来よりも少なくなり、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【００８２】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３を同一マスクを用いてパターニングしてプレートライン形成領域に残した後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして２列の上部電極１４ａとプレートライン（下部電極）１２ａを同時に形成している。
【００８３】
従って、２回のパターニング工程によってキャパシタＱを形成することができるので、スループットが良好である。しかも、プレートライン１２ａを構成するプラチナが上部電極１４ａ相互間の領域で露出することはなく、プラチナの触媒による還元作用をキャパシタＱに及ぼすことが防止される。
【００８４】
ところで、図５(b) に示した第２の導電膜１４のパターンを第１のパターンとし、図６(b) に示した上部電極１４ａを第２のパターンとする。そして、第１のパターンに対して第２のパターンに位置ずれが生じた場合に、左右の第２のパターンの大きさを一定とする条件は以下の式（１）で表される。なお、式（１）においてＷTE-1stは第１のパターンの幅、ＷTE-FINALは第２のパターン（上部電極）の幅、ＷALLIGNは位置ズレ最大量、ＷTE-GAPはプレートライン形成領域における２列の第２のパターン（上部電極）同士の間隔を示している。
【００８５】
ＷTE-1st ＞ ２×（ＷTE-FINAL ＋ ＷALLIGN）＋ ＷTE-GAP (1) （第２の実施の形態）
本実施形態では、キャパシタ製造工程においてプレートラインのコンタクト領域の露出面積を狭くする方法について説明する。
【００８６】
図１６〜図１９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図２０〜図２３は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図２０〜図２３は、図１６のＩＶ−ＩＶ線から見た断面図である。
【００８７】
まず、第１実施形態に係る図４(a) 、図９(a) 、図１２(a) に示したように、シリコン基板１に素子分離絶縁膜２、ＭＯＳトランジスタＴ1 ，Ｔ2 、カバー膜１０、第１層間絶縁膜１１などを形成する。
【００８８】
次に、図１６(a) 、図２０(a) に示すように、第１層間絶縁膜１１上に、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４を順に形成する。第１の導電膜１２、強誘電体膜１３、第２の導電膜１４は、それぞれ第１実施形態に示した材料により構成される。なお、強誘電体膜１３は、成膜後に結晶化のためのアニールがなされる。
【００８９】
その後に、第２の導電膜１４の上にレジストを塗布し、これを露光、現像することにより、プレートライン（下部電極）形状の第１のレジストパターン２１を形成する。第１のレジストパターン２１は、プレートラインコンタクト部分に開口２１ａを有している。
【００９０】
なお、図２０〜図２３は、プレートラインのコンタクト領域及びその周辺を示している。
【００９１】
次に、図１６(b) 、図２０(b) に示すように、第１のレジストパターン２１をマスクに使用して第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、第２の導電膜１４と強誘電体膜１３は、プレートラインとほぼ同じ平面形状になり、プレートラインコンタクト領域から第１の導電膜１２を露出する開口１３ａを有することになる。プレートラインの幅は例えば２．９μｍ程度である。なお、第２の導電膜１４と強誘電体膜１３は、ＭＯＳトランジスタＴ1 、Ｔ2 の上から除去される。
【００９２】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【００９３】
そのエッチングの際に、第１のレジストパターン２１及びエッチングされた第２の導電膜１４及び強誘電体膜１３の側面に導電性物質が付着すると、この後に第１及び第２の導電膜１２，１４のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第２のレジストパターンを横方向に後退させるようなエッチング条件に設定することにより、それらの側面に付着する導電材を削りながら第２の導電膜１４及び強誘電体膜１３をエッチングすることが好ましい。この場合、第２のレジストパターン１６ａ，１６ｂの側面の後退を促進する必要があり、その後退の調整として例えば塩素のガス比を高く、アルゴンのガス比を低くする。
【００９４】
続いて、図１７(a) 、図２１(a) に示すように、第１のレジストパターン２１を除去する。
【００９５】
次に、第１及び第２の導電膜１２，１４と強誘電体膜１３の上にレジストを塗布する。続いて、図１７(b) 、図２１(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内の第２の導電膜１４の上に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン２２ａを形成するとともに、プレートラインコンタクト領域及びその周辺に第３のレジストパターン２２ｂを形成する。第２のレジストパターン２２ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、また、第２のレジストパターン１６ａ同士の間隔を約０．３μｍとする。
【００９６】
この後に、図１８(a) 、図２２(a) に示すように、第２のレジストパターン２２ａに覆われない領域の第２の導電膜１４をエッチングすると同時に、第３のレジストパターン２２ｂと強誘電体膜１３に覆われない領域の第１の導電膜１２をエッチングする。その後に、図１８(b) 、図２２(b) に示すように、第２、第３のレジストパターン２２ａ，２２ｂを除去する。
【００９７】
これにより、第１の導電膜１２はパターニングされてキャパシタ下部電極であるプレートライン１２ｂとなる。また、第２の導電膜１４はパターニングされてプレートライン１２ｂの上方において２列で平行に並ぶ複数の上部電極１４ａとなるとともに、プレートラインコンタクト領域の周辺を囲む枠状の孤立導電パターン１４ｃとして残される。なお、第１実施形態と同様に、第１の導電膜１２はＭＯＳトランジスタＴ1 ，Ｔ2 の上方から除去される。
【００９８】
このエッチングで、第１の導電膜１２と第２の導電膜１４の一部を同時にエッチングすることにより、最終的なキャパシタＱの上部電極１４ａと下部電極（プレートライン）ｂ同時に形成される。
【００９９】
この場合、第１及び第２の導電膜１２，１４のエッチング条件は、プレートライン１２ｂで強誘電体膜１３が上部電極１４ａ相互間領域とプレートラインコンタクト領域の周辺に残されるエッチング条件とする。また、上部電極１４ａと下部電極１２ｂが同時に形成されるように、第１の導電膜１２と第２の導電膜１４のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極１４ａと強誘電体膜１３と下部電極ｂ側壁に導電性物質を付着させないようになエッチング条件にして、上部電極１４ａと下部電極１２ｂの間でリーク電流が流れないようにする必要がある。
【０１００】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【０１０１】
以上により、メモリセル領域では、下部電極１２ｂ、誘電体膜１３及び上部電極１４ａからなるキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【０１０２】
なお、プレートラインコンタクト領域の周囲に存在する孤立導電パターン１４ｃの下にも強誘電体膜１３と下部電極１２ｂが存在するが、孤立導電パターン１４ｃは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として機能しない。
【０１０３】
この後に、第１実施形態に係る図７(b) 、図１０(b) に示したと同様に、キャパシタＱと第１の層間絶縁膜１１の上にキャパシタ保護絶縁膜１７を２００ｎｍ程度の厚さに形成する。さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８を約１μｍの厚さに形成する。続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１０４】
次に、図１９、図２３に示す構造を形成するまでの工程を説明する。
【０１０５】
まず、第２の層間絶縁膜１８、キャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【０１０６】
その後、第１実施形態と同様な工程により、第２の層間絶縁膜１８上とキャパシタコンタクトホール１８ａ内とビット線コンタクトホール１８ｂ内に、それぞれTi膜とTiN 膜とＷ膜から構成される第１の導電性プラグ１９ａと第２の導電性プラグ１９ｂを形成する。
【０１０７】
続いて、第１実施形態と同様な工程により、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃを形成するとともに、プレートライン１２ｂ上の強誘電体膜１３の開口部１３ａ上にプレートラインコンタクト用のホール１８ｄを形成する。
【０１０８】
その後に、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【０１０９】
この配線用金属膜のパターニングにより、キャパシタコンタクト用のホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成するとともに、プレートラインコンタクト用のホール１８ｄ内から引出される第２の配線２０ｃを形成する。
【０１１０】
これにより、プレートライン１２ｂ上で２列に形成された複数のキャパシタＱの上部電極１４ａは、第１の配線２０ａを介して第１又は第３のｎ型不純物拡散領域７ａ、７ｃに電気的に接続される。
【０１１１】
また、第２の配線２０ｃは、プレートライン１２ｂに接続されて周辺回路領域（不図示）のプレートライン制御回路に接続される。
【０１１２】
なお、第２のｎ型不純物拡散領域７ｂは、その上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【０１１３】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１１４】
以上の実施形態においては、キャパシタＱの下部電極であるプレートライン１２ｂを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ｂの延在方向に二列に複数個形成しているので、第１実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【０１１５】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３をプレートラインとほぼ同じ平面形状に同時にパターニングした後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして下部電極１２ｂとその上の２列の上部電極１４ａを同時に形成している。従って、２回のパターニングによってキャパシタＱを形成でき、キャパシタ形成工程を短くできる。しかも、下部電極１２ｂを構成するプラチナが上部電極１４ａ相互間領域に露出することはなく、プラチナの触媒作用による還元をキャパシタＱに及ぼすことが抑制される。
【０１１６】
さらに、プレートライン１２ｂのプレートラインコンタクト部の周辺も強誘電体膜１３に覆われた状態となるので、第１実施形態に比べてさらにプレートライン１２ｂによる触媒作用を抑制することができる。
（第３の実施の形態）
本実施形態では、半導体装置におけるキャパシタの上部電極をさらに高精度に形成するキャパシタの製造工程についてい説明する。
【０１１７】
図２４〜図２６は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図２７〜図２９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図２４〜図２６は、図２７のＶ−Ｖ線から見た断面図である。
【０１１８】
まず、第１実施形態に係る図４(a) 、図９(a) 、図１２(a) に示したように、シリコン基板１に素子分離絶縁膜２、ＭＯＳトランジスタＴ1 ，Ｔ2 、カバー膜１０、第１層間絶縁膜１１などを形成する。さらに、図４(b) 、図１２(b) に示したように、第１層間絶縁膜１１上に、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４を順に形成し、その後に第１のレジストパターン１５を用いて第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、図５(b) 、図１３(b) に示したように、プレートライン形成領域のうちプレートラインコンタクト領域を除いた形状に強誘電体膜１３、第２の導電膜１４をパターニングする。そのエッチングは、第１実施形態に示した条件に従う。
【０１１９】
その後に、図２４(a) 、図２７(a) に示すように、パターニングされた第２の導電膜１４、強誘電体膜１３及び第１の導電膜１２の上に第１のキャパシタ保護絶縁膜２５として厚さ５０ｎｍのアルミナ膜をスパッタにより形成する。第１のキャパシタ保護絶縁膜２５として、エッチング選択性とキャパシタ保護性を兼ね備えた材料からなる膜が好ましく、アルミナ膜の他に酸化チタン膜などを形成してもよい。
【０１２０】
次に、第１のキャパシタ保護絶縁膜２５の上にレジストを塗布する。続いて、図２４(b) 、図２７(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第２の導電膜１４の上方に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン１６ａを形成するとともに、プレートラインコンタクト領域から第２の導電膜１４端部に僅かにオーバーラップする大きさの第３のレジストパターン１６ｂを第１のキャパシタ保護絶縁膜２５上に形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。
【０１２１】
複数の第２のレジストパターン１６ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、第２のレジストパターン１６ａ同士の間隔を０．３μｍとする。
【０１２２】
次に、図２５(a) 、図２８(a) に示すように、第２及び第３のレジストパターン１６ａ，１６ｂをマスクに使用して第１のキャパシタ保護絶縁膜２５をエッチングする。この場合に、第１のキャパシタ保護絶縁膜２５のエッチングは、第２及び第３のレジストパターン１６ａ，１６ｂの側面の後退の少ない条件で行われる。
【０１２３】
例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを５ml/min. 、アルゴン（Ar）ガスを４５ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。レジストパターン１６ａ，１６ｂの後退速度は塩素ガス比を変えることで調整することができる。
【０１２４】
レジストは、塩素との反応により揮発するため、この条件のように塩素ガス比が少なくてアルゴンガス比が高い条件を用いることによりレジストパターン１６ａ，１６ｂの後退を抑制できる。これにより、第１のキャパシタ保護絶縁膜２５は、初期の第２、第３のレジストパターン１６ａ，１６ｂにほぼ近い平面形状にパターニングされる。
【０１２５】
そのようなエッチング条件によれば、第１及び第２の導電膜１２，１４のエッチングも可能である。しかし、エッチングにより生じる導電性の生成物がレジストパターン１６ａ，１６ｂの側面と第１及び第２の導電膜１２，１４のエッチング側面、及び強誘電体膜１３の側面に付着して、キャパシタのリーク電流を増大させる原因になる。
【０１２６】
そこで、第１のキャパシタ保護絶縁膜２５のエッチングを終えた後に、第２及び第３のレジストパターン１６ａ，１６ｂの側面が後退するようなエッチング条件に変える。
【０１２７】
そのエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを１５ml/min. 、アルゴン（Ar）ガスを３５ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【０１２８】
このように塩素ガス比を上げることにより、レジストパターン１６ａ，１６ｂを適度に後退させ、第１及び第２の導電膜１２，１４のエッチングにより生じる反応生成物を側壁に付着することが防止される。
【０１２９】
なお、第１及び第２の導電膜１２，１４をエッチングする際に、第２及び第３のレジストパターン１６ａ，１６ｂだけでなく第１のキャパシタ保護絶縁膜２５がマスクとなる。
【０１３０】
このエッチングにより、図２５(b) 、図２８(b) に示すように、第２、第３のレジストパターン１６ａ，１６ｂが初期状態よりも縮小されるとともに、第１の導電膜１２と第２の導電膜１４の一部が同時にエッチングされて、最終的なキャパシタＱの上部電極１４ａと下部電極１２ａが同時に形成される。
【０１３１】
この後に、第２、第３のレジストパターン１６ａ，１６ｂを除去する。
【０１３２】
これにより、第１の導電膜１２はパターニングされてキャパシタ下部電極１２ａであるプレートラインとなる。また、第２の導電膜１４はパターニングされて２列で平行に並ぶ複数の上部電極１４ａとなるとともに、プレートラインコンタクト領域と強誘電体膜１３との境界部分に孤立導電パターン１４ｂとして残される。
【０１３３】
これにより、メモリセル領域では、下部電極１２ａ、誘電体膜１３及び上部電極１４ａを有するキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【０１３４】
なお、孤立導電パターン１４ｂの下にも、強誘電体膜１３と下部電極１２ａが存在するが、孤立導電パターン１４ｂは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として動作することはない。
【０１３５】
次に、図２６(a) に示すように、キャパシタＱ、第１の保護膜２５及び第１の層間絶縁膜１１の上に第２のキャパシタ保護絶縁膜１７として例えばアルミナを２００ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁膜１７としては、アルミナの他、ＰＺＴ、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【０１３６】
さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１３７】
次に、図２６(b) 、図２９に示す構造を形成するまでの工程を説明する。
【０１３８】
まず、第２の層間絶縁膜１８、第２のキャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【０１３９】
その後、第１実施形態と同じ工程によって、キャパシタコンタクトホール１８ａ内にキャパシタコンタクト用の第１の導電性プラグ１９ａを形成し、ビット線コンタクトホール１８ｂ内にビット線コンタクト用の第２の導電性プラグ１９ｂを形成する。
【０１４０】
次に、第２層間絶縁膜１８及び第１及び第２のキャパシタ保護絶縁膜１７，２５をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃを形成する。同時に、第２層間絶縁膜１８及び第２のキャパシタ保護絶縁膜１７をパターニングすることにより、プレートライン１２ａのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール１８ｄを形成する。
【０１４１】
その後に、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【０１４２】
この配線用金属膜のパターニングにより、ホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成する。さらに、プレートラインコンタクト領域のホール１８ｄ内と第２の層間絶縁膜１８上に第２の配線２０ｄを形成する。
【０１４３】
これにより、プレートライン１２ａ上で２列に形成された上部電極１４ａと第１又は第３のｎ型不純物拡散領域７ａが、配線２０ａと第１の導電性プラグ１９ａを介して電気的に接続される。
【０１４４】
なお、第２のｎ型不純物拡散領域７ｂは、上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【０１４５】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１４６】
以上の実施形態においては、キャパシタ下部電極であるプレートライン１２ｂを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ａの延在方向に二列に複数個形成しているので、第１実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【０１４７】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３をプレートラインに沿った平面形状に同時にパターニングした後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして下部電極１２ａとその上の２列の上部電極１４ａとを同時に形成している。
【０１４８】
従って、キャパシタ形成工程が２枚のレジストマスクで形成することができ、スループットが向上するだけでなく、下部電極１２ｂを構成するプラチナが上部電極１４ａ相互間領域で露出することはなく、プラチナの触媒による還元作用をキャパシタＱに及ぼすことが抑制される。
【０１４９】
さらに、キャパシタ上部電極形状にパターニングされた第１のキャパシタ保護絶縁膜２５によって第２の導電膜１４を覆った状態で、レジストパターン１６ａを後退する条件で第２の導電膜１４をエッチングしている。これにより、レジストパターン１６ａの側面が後退することにより、上部電極１４ａ、強誘電体膜１３及び下部電極１２ａの側面には付着する反応生成物はエッチングによって除去され、しかも、第１のキャパシタ保護絶縁膜２５をマスクとして機能させることによって上部電極１４ａのパターン精度を高めることができる。
【０１５０】
また、プレートライン１２ｂの上面が、プレートラインコンタクト部の周辺でも第１のキャパシタ保護絶縁膜２５に覆われた状態となるので、第１実施形態に比べてさらにプラチナの触媒作用を抑制することができる。
（比較例）
ところで、１つのプレートラインの上に複数のキャパシタ上部電極を２列に形成する工程としては以下の３つの例が考えられるが、上記した第１〜第３実施形態に比べてパターニング工程が増えたり、又はプレートラインの触媒作用を防止することが難しい。
【０１５１】
比較例１
図３０は、比較例１に係るキャパシタの形成工程を示す平面図である。図３１は、比較例１に係るキャパシタの形成工程を示す断面図であって、図３０(a) に示すVI−VI線から見た断面図である。
【０１５２】
まず、図３０(a) 、図３１(a) に示すように、層間絶縁膜５１の上に第１の導電膜５２、強誘電体膜５３、第２の導電膜５４を順に形成した後に、第１のレジストパターン（不図示）を用いて第２の導電膜５４をパターニングして複数の上部電極５４ａをプレートライン形成領域に沿って２列に形成する。その後に、上部電極５４ａ及び強誘電体膜５３の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域のうちセルプレートコンタクト領域を除く部分に第２のレジストパターン５５を形成する。この場合、プレートライン形成領域の両側に位置する上部電極５４ａの側面と第２のレジストパターン５５の両側面とをほぼ一致させる。
【０１５３】
次に、図３０(b) 、図３１(b) に示すように、第２のレジストパターン５５をマスクに使用して強誘電体膜５３をエッチングした後に、第２のレジストパターン５５を除去する。
【０１５４】
さらに、図３０(c) 、図３１(c) に示すように、上部電極５４ａ、強誘電体膜５３及び第１の導電膜５２の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域を覆う第３のレジストパターン５６を形成する。
【０１５５】
続いて、図３０(d) 、図３１(d) に示すように、第３のレジストパターン５６をマスクに使用して第１の導電膜５２をエッチングすることにより、下部電極５６ａを形成する。その後に、第３のレジストパターン５６を除去する。
【０１５６】
以上のようなキャパシタの形成工程によれば、第１の導電膜５２，強誘電体膜５３、第２の導電膜５４をそれぞれ別々にパターニングするためのレジストパターンを３回形成する必要がある。
【０１５７】
これに対して、上記した実施形態では、強誘電体膜１３と第２の導電膜１４を同時にパターニングし、さらに第２の導電膜１４と第１の導電膜１２を同時にパターニングしているので、レジストパターンの形成は２回と少なくなる。
【０１５８】
また、比較例１では、強誘電体膜５３のパターニング用の第２のレジストパターン５５と、第１の導電膜５２のパターニング用の第３のレジストパターン５６のそれぞれの形成位置にずれが生じると、強誘電体膜５３のエッチング又は第１の導電膜５２のエッチングの際に、左又は右の上部電極５２ａがエッチングされて左右の上部電極５２ａの面積にバラツキが生じるおそれがある。上部電極５２ａのバラツキは、メモリセル領域内の複数のキャパシタの容量が不均一になる原因となる。しかも、上部電極５２ａを形成した後に、上部電極５２ａは２回のエッチング雰囲気に曝されるおそれがある。
【０１５９】
上部電極５４ａの面積のバラツキは、キャパシタ電荷のバラツキの原因となって、デバイス動作マージンに影響を与える。特に、１Ｔ１Ｃ型ＦｅＲＡＭでは、リファレンスキャパシタとメモリセルのキャパシタとを比較することにより、「１」と「０」の読み出しを行うために、個々のキャパシタ電荷量のバラツキは深刻な問題となる。
【０１６０】
これに対して、上記した実施形態では、上部電極１４ａの形成は、下部電極１２ａの形成と同時であり、その後に、キャパシタ形成工程で上部電極１４ａがエッチングに曝されることはない。しかも、第１実施形態で示した式（１）に従ってマージンを予め確保することにより、複数のキャパシタ上部電極１４ａの面積はほぼ均一になる。
【０１６１】
比較例２
図３２は、比較例２に係るキャパシタの形成工程を示す平面図である。図３３１は、比較例２に係るキャパシタの形成工程を示す断面図であって、図３２(a) に示すVII −VII 線から見た断面図である。
【０１６２】
比較例２は、図３２(a) 〜(d) 、図３３(a) 〜(d) に示すように、比較例１とほぼ同じ工程によってプレートライン上に複数のキャパシタを２列で形成する工程を示している。
【０１６３】
比較例２では、上部電極５４ａのパターンに対して第２のレジストパターン５５や第３のレジストパターン５６の位置ズレを予め想定して、その位置ズレ分だけ上部電極５４ａの幅を縮小させている点で比較例１とは異なっている。
【０１６４】
これにより、比較例２によれば、第２のレジストパターン５５及び第３のレジストパターン５６の両側面を上部電極５４ａの側面よりも外側に位置するように形成できることになり、上部電極５４ａのパターンは均一に形成できる。
【０１６５】
しかし、上部電極５４ａの面積が小さくなるのでセル面積効率が悪化するし、３枚のレジストパターンを用いなければならずスループットが低下する。
【０１６６】
比較例３
図３４は、比較例３に係るキャパシタの形成工程を示す平面図である。図３５は、比較例３に係るキャパシタの形成工程を示す断面図であって、図３４(a) に示すVIII−VIII線から見た断面図である。
【０１６７】
まず、図３４(a) 、図３５(a) に示すように、層間絶縁膜６１の上に第１の導電膜６２、強誘電体膜６３、第２の導電膜６４を順に形成する。
【０１６８】
次に、図３４(b) 、図３５(b) に示すように、キャパシタ形状の第１のレジストパターン６５を用いて第２の導電膜６４及び強誘電体膜６３をパターニングして複数のキャパシタ上部電極６４ａとキャパシタ誘電体膜６３ａをプレートライン形成領域に沿って２列に形成する。続いて、第１のレジストパターン６５を除去する。
【０１６９】
次に、図３４(c) 、図３５(c) に示すように、上部電極６４ａ、強誘電体膜６３及び第１の導電膜６２の上にレジストを塗布し、これを露光、現像してセルプレートライン形状の第２のレジストパターン６６を形成する。この場合、プレートライン形成領域内の左右に存在する上部電極６４ａの側面と第２のレジストパターン６５の両側面とをほぼ一致させるように、第２のレジストパターン６６を形成する。
【０１７０】
次に、図３４(d) 、図３５(d) に示すように、第２のレジストパターン６６をマスクに使用して第１の導電膜６２をエッチングした後に、第２のレジストパターン６６を除去する。これにより、第１の導電膜６２がパターニングされて下部電極６２ａとなる。
【０１７１】
以上のようなキャパシタの形成工程によれば、第１の導電膜６２，強誘電体膜６３を１回でパターニングし、第２の導電膜６４を１回でパターニングするための２回のレジストパターン形成が必要となる。したがって、比較例１、２に比べて工程が短くなる。また、キャパシタ上部電極６４ａの形成後に１回のエッチングが行われるので、比較例１、２に比べてキャパシタ上部電極６４ａにバラツキが生じる可能性は低くなる。
【０１７２】
しかし、第２の導電膜６４と強誘電体膜６３を同時にエッチングしているために、キャパシタ上部電極６４ａの周囲においてキャパシタ下部電極６２ａが露出してしまう。
【０１７３】
キャパシタ下部電極には、触媒効果の高いプラチナなどの白金族金属が用いられるために、キャパシタ形成後の成膜工程やエッチング工程などに用いられるガスによってキャパシタを劣化させるおそれが大きくなる。
【０１７４】
これに対して、上記した本発明の実施形態によれば、強誘電体膜１３と第２の導電膜１４を同時にパターニングし、さらに第２の導電膜１４と第１の導電膜１２を同時にパターニングしているので、キャパシタ上部電極１４ａの周囲で強誘電体膜１３が残されるので、キャパシタ下部電極１２ａが強誘電体膜１３によって覆われ、白金族金属による触媒作用は大幅に抑制される。
【０１７５】
なお、１枚のレジストパターンを用いて複数のキャパシタを形成することが特開２００１−２５７３２０号公報に記載されているが、上部電極の相互間で下部電極が露出することは避けられない。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成され且つコンタクト領域を有するキャパシタ下部電極と、
前記キャパシタ下部電極の上方に間隔をおいて複数形成されたキャパシタ上部電極と、
前記キャパシタ上部電極と前記キャパシタ下部電極の間に形成され且つ前記キャパシタ上部電極の相互間領域の前記キャパシタ下部電極を覆う誘電体膜と、
前記キャパシタ下部電極の前記コンタクト領域の周辺に形成され且つ前記キャパシタ上部電極を構成する導電膜と同じ層構造の孤立導電パターンと
を有することを特徴とする半導体装置。
（付記２）前記キャパシタ上部電極は、前記キャパシタ下部電極の上方において２列に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記誘電体膜は、前記孤立導電パターンの下から複数の前記キャパシタ上部電極の下まで連続して形成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記孤立導電パターンは、前記キャパシタ下部電極の前記コンタクト領域を囲むような枠形状を有していることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタ上部電極の上面には、前記キャパシタ上部電極とほぼ同じ形状のキャパシタ保護絶縁膜が形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記キャパシタ下部電極の前記コンタクト領域の周囲には、前記キャパシタ保護絶縁膜と同じ層構造の保護絶縁膜が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記キャパシタ下部電極の両側方の領域で前記半導体基板の表層に形成された複数の不純物拡散領域と、
前記キャパシタ下部電極、前記キャパシタ上部電極、前記誘電体膜及び前記第１絶縁膜の上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成されて前記キャパシタ上部電極と前記不純物拡散領域を一対一で電気的に接続する配線と
をさらに有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記不純物拡散領域はトランジスタを構成することを特徴とする付記７に記載の半導体装置。
（付記９）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
第１のマスクを使用して前記第２の導電膜と前記誘電体膜をエッチングして第１パターン形状にする工程と、
前記第１のマスクを除去する工程と、
第２のマスクを使用して前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングすることにより、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１のパターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するキャパシタ下部電極であるプレートラインを前記第１の導電膜から形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）前記第２のマスクは、前記プレートラインの前記コンタクト領域に重なる第２パターンと、キャパシタ形状の複数の第３パターンを有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第１のマスクは、前記プレートラインの前記コンタクト領域を除いた形状を有することを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
（付記１２）前記第２のマスクは前記第１パターンを有する前記第２の導電膜の縁部にオーバーラップする大きさを有し、
前記第２のマスクの除去の後には、前記第２の導電膜から構成される孤立導電パターンが前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第１のマスクは、前記プレートラインと略同一の形状を有し且つ前記プレートラインの前記コンタクト領域内に開口を有し、
前記第１パターンの前記第２の導電膜及び前記誘電体膜には、前記コンタクト領域内に前記第１の導電膜を露出させる開口が形成されることを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
（付記１４）前記第２のマスクを除去した後には、前記プレートラインの前記コンタクト領域の周囲には、前記第２の導電膜からなる枠状の孤立導電パターンが形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記孤立導電パターンと前記プレートラインの間には前記誘電体膜が残されることを特徴とする付記１２又は付記１４に記載の半導体装置の製造方法。
（付記１６）前記第２の導電膜及び前記誘電体膜を前記第１パターンに形成した後に、前記第２の導電膜、前記誘電体膜及び前記第１の導電膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記第２のマスクを前記キャパシタ保護絶縁膜の上に形成する工程と、
前記第２のマスクから露出した領域の前記キャパシタ保護絶縁膜をエッチングして前記第２のマスクの下に選択的に残す工程と、
前記第２のマスク及び前記キャパシタ保護膜に覆われない領域の前記第２の導電膜をエッチングして前記キャパシタ上部電極を形成する工程と
を有することを特徴とする付記９乃至付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７）前記キャパシタ保護絶縁膜は、前記プレートラインの前記コンタクト領域及びその周辺にも残されることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記キャパシタ保護絶縁膜は、前記第１の導電膜又は前記第２の導電膜に対してエッチング選択性の低い材料から構成されていることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記キャパシタ保護絶縁膜は、前記キャパシタ上部電極、前記誘電体膜及び前記キャパシタ下部電極からなるキャパシタを保護する材料から構成されていることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記２０）前記キャパシタ上部電極は、前記プレートラインの上で２列に複数形成されることを特徴とする付記９乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１７６】
【発明の効果】
以上述べたように本発明によれば、絶縁膜上に第１の導電膜、誘電体膜、第２の導電膜を順に形成し、ついで第１のマスクを使用して第２の導電膜と誘電体膜を第１のパターン形状にパターニングした後に、第２のマスクを使用して第１の導電膜と第２の導電膜を同時にパターニングすることにより第２の導電膜から複数のキャパシタ上部電極を形成し、第１の導電膜からプレートライン（下部電極）を形成しているので、２つのマスクを用いてキャパシタを形成することが可能になり、キャパシタ形成工程のスループットを向上することができる。
【０１７７】
また、第１の導電膜と第２の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第１のパターンの状態で残すことが可能になり、キャパシタ上部電極の相互間の領域でキャパシタ下部電極を誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元を防止することができる。
【０１７８】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングを無くすことができ、キャパシタ上部電極の再エッチングによる形状の劣化を防止することができる。
【図面の簡単な説明】
【図１】図１は、ＦｅＲＡＭの１Ｔ１Ｃ型メモリセルの回路図である。
【図２】図２は、従来のＦｅＲＡＭのメモリセルを示す平面図である。
【図３】図３は、従来のＦｅＲＡＭのメモリセルを示す断面図である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図６】図６(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図７】図７(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その４）である。
【図８】図８(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その５）である。
【図９】図９(a) 〜(c) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その１）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その２）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その３）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図１４】図１４(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図１５】図１５(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その４）である。
【図１６】図１６(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図１７】図１７(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図１８】図１８(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その４）である。
【図２０】図２０(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図２１】図２１(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図２２】図２２(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図２３】図２３は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その４）である。
【図２４】図２４(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図２５】図２５(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図２６】図２６(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図２７】図２７(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図２８】図２８(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図２９】図２９は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図３０】図３０(a) 〜(d) は、比較例１に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３１】図３１(a) 〜(d) は、比較例１に係るメモリセルキャパシタの形成工程を示す断面図である。
【図３２】図３２(a) 〜(d) は、比較例２に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３３】図３３(a) 〜(d) は、比較例２に係るメモリセルキャパシタの形成工程を示す断面図である。
【図３４】図３４(a) 〜(d) は、比較例３に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３５】図３５(a) 〜(d) は、比較例３に係るメモリセルキャパシタの形成工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…活性領域、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６…側壁絶縁膜、７ａ，７ｂ，７ｃ…ｎ型不純物拡散領域、１０…カバー膜、１１，１８…層間絶縁膜、１２…第１の導電膜、１２ａ，１２ｂ…下部電極（プレートライン）、１３…強誘電体膜、１３ａ…開口部、１４…第２の導電膜、１４ａ…上部電極、１５，１６ａ，１６ｂ…レジストパターン、１７…キャパシタ保護絶縁膜、１８ａ，１８ｂ，１８ｃ，１８ｄ…コンタクトホール、１９ａ，１９ｂ…導電性プラグ、２０ａ，２０ｃ…配線、２０ｂ…導電性パッド、２１，２２ａ，２２ｂ…レジストパターン、２５…キャパシタ保護絶縁膜。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、強誘電体を有するＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有し、高速動作が可能で低消費電力であるため、書き換え回数が多い不揮発性メモリとして今後のさらなる発展が期待されている。
【０００３】
図１は、ＦｅＲＡＭのメモリセルの回路図の一例を示し、１ビットの情報の記憶に１つのトランジスタＴ0 と１つのキャパシタＣ0 を用いる１Ｔ１Ｃ型のメモリセルの回路図である。
【０００４】
１Ｔ１Ｃ型メモリセルには、メモリセルから読み出された電荷が“１”のデータか又は“０”のデータかを判定するための基準電圧を発生させるリファレンスキャパシタＣ1 が必要となる。リファレンスキャパシタＣ1 は、データが読み出される毎にその分極が反転されることになる。データの判定は、各メモリセルのキャパシタＣ0 の電位とリファレンスキャパシタＣ1 の電位の大小関係に基づいて行われる。リファレンスキャパシタＣ1 は各ビット線BIT の端部に接続され、リファレンスキャパシタＣ1 の電位は理想的にはメモリセルに“１”を書き込む場合の電圧Ｖ1 と“０”を書き込む場合の電圧Ｖ0 の中間に設定するのが望ましい。
【０００５】
メモリセルとしては、１Ｔ１Ｃ型の他に２Ｔ２Ｃ型がある。２Ｔ２Ｃ型のメモリセルは、１ビットの情報の記憶に２つのトランジスタと２つのキャパシタを用いる型式であり、一方のキャパシタに“１”又は“０”のデータを記憶し、他方のキャパシタに反対のデータを記憶するという相補的な動作をさせ、データの判定時には両方のキャパシタの分極状態を読み出して、その差分を用いてデータの判定を行う回路構成を有している。
【０００６】
１Ｔ１Ｃ型式のメモリセルは、２Ｔ２Ｃ型式のメモリセルに比べてセル面積を約半分にすることが可能である。
【０００７】
次に、１Ｔ１Ｃ型メモリセルの構造について説明する。図２は、１Ｔ１Ｃ型のメモリセルの平面図、図３は、そのＩ−Ｉ線断面図を示している。なお、図２では、半導体基板上の層間絶縁膜は省略されて描かれている。
【０００８】
図２、図３において、半導体基板101 の表層には素子分離層102 に囲まれた活性領域（ウェル）103 が互いに間隔をおいて縦横に複数形成されている。各々の活性領域103 上には、Ｙ方向に延びるワード線WLを兼ねた２つのゲート電極105 がゲート絶縁膜104 を介して形成されている。ワード線ＷＬは、素子分離絶縁層102 の上に延在して形成されている。各活性領域103 においては、２つのゲート電極105 の両側の活性領域103 内に第１〜第３の不純物拡散領域107a,107b,107cが形成されている。
【０００９】
一方のゲート電極105 とその両側の不純物拡散領域107a,107b は１つのＭＯＳトランジスタＴ0 を構成し、さらに、他方のゲート電極105 とその両側の不純物拡散領域107b, 107cは別のＭＯＳトランジスタＴ0 を構成している。即ち、各々の活性領域103 には２つのトランジスタＴ0 が形成されている。
【００１０】
トランジスタＴ0 と素子分離絶縁層102 は絶縁性カバー膜108 により覆われ、また、絶縁性カバー膜108 上には第１層間絶縁膜109 が形成されている。
【００１１】
第１層間絶縁膜109 の上であって素子分離絶縁層102 の上方には、Ｙ方向に延在するストライプ状のキャパシタ下部電極111 がＸ方向に間隔をおいて複数形成され、そのキャパシタ下部電極111 の上には、これとほぼ同じ形状の強誘電体膜112 が形成され、さらに、強誘電体膜112 の上には複数のキャパシタ上部電極113 がＹ方向に一列に形成されている。１つのキャパシタ上部電極113 とその下の強誘電体膜112 及びキャパシタ下部電極111 によって１つのキャパシタＣ0 が構成される。
【００１２】
また、キャパシタＣ0 と第１層間絶縁膜109 の上には第２の層間絶縁膜114 が形成されている。そして、第１及び第２層間絶縁膜109,114 、絶縁性カバー膜108 のうち活性領域103 内の第１〜第３の不純物拡散領域107a,107b,107cの上には、第１〜第３のコンタクトホール114a，114b，114cが形成されている。第１〜第３のコンタクトホール114a，114b，114c内には、それぞれ第１〜第３の導電性プラグ115a，115b，115cが形成されている。さらに、第２層間絶縁膜114 のうちキャパシタ上部電極113 の上には第４のコンタクトホール114dが形成され、その中には第４の導電性プラグ115dが形成されている。
【００１３】
第２層間絶縁膜114 の上には、第１の導電性プラグ114aとこれに隣接する第４の導電性プラグ115dを接続するための第１の金属配線116aが形成されている。また、第２層間絶縁膜114 の上には、第３の導電性プラグ114cとこれに隣接する第４の導電性プラグ115dを接続するための第２の金属配線116cが形成されている。
【００１４】
これにより、各キャパシタ下部電極111 の上方で一列に形成される複数のキャパシタ上部電極113 はそれぞれシリコン基板101 上のＭＯＳトランジスタＴ0 に１対１で接続されることになる。
【００１５】
なお、第２層間絶縁膜114 のうち第２の導電性プラグ115bの上には、金属パッド116bが形成される。その金属パッド116bには、その上方に第３層間絶縁膜（不図示）を介して形成されるビット線117 が接続される。ビット線117 は、ワード線ＷＬ、キャパシタ下部電極111 それぞれに交差する方向に延在している。
【００１６】
【発明が解決しようとする課題】
ところで、上記したキャパシタは次のような方法によって形成される。
【００１７】
第１の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第２導電膜をパターニングしてキャパシタ上部電極113 を形成し、ついで、強誘電体膜と第１導電膜を同じマスクを用いてパターニングして強誘電体膜112 とキャパシタ下部電極111 を形成する方法である。
【００１８】
第２の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第２導電膜と強誘電体膜を同じマスクを用いてパターニングしてキャパシタ上部電極113 を形成し、ついで、第１導電膜をパターニングしてキャパシタ下部電極111 を形成する方法である。
【００１９】
第３の方法は、第１層間絶縁膜109 上に第１導電膜、強誘電体膜、第２導電膜を順に形成した後に、第１導電膜、強誘電体膜、第２導電膜をそれぞれ別々のマスクを用いて個別にパターニングすることによりキャパシタ上部電極113 、強誘電体膜112 、キャパシタ下部電極111 を形成する方法である。
【００２０】
第１、第２及び第３の方法によれば、キャパシタ上部電極113 を形成した後にキャパシタ下部電極111 を形成することになるので、キャパシタ下部電極111 のパターニングの際に使用されるマスクのズレによってキャパシタ上部電極113 の面積が縮小化されるおそれがある。キャパシタ上部電極113 の縮小化を防止するためにはキャパシタ下部電極111 を広く形成するようにすればよいが、これではメモリセル領域の高集積化の妨げになる。
【００２１】
また、第２の方法によれば、キャパシタ下部電極111 上のキャパシタ上部電極113 同士の間の領域でキャパシタ下部電極111 が強誘電体膜112 から露出してしまうので、キャパシタ下部電極111 を構成するプラチナの触媒作用によってキャパシタの還元が促進されるおそれがある。
【００２２】
さらに、第３の方法によれば、キャパシタ上部電極1113、強誘電体膜112 、キャパシタ下部電極111 が別々のマスクを使用して形成されるので、スループットが低下する。
【００２３】
本発明の目的は、メモリセル領域に形成されるキャパシタ下部電極上の複数のキャパシタを精度良く形成することができる半導体装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、キャパシタ下部電極であるプレートラインのコンタクト領域を除いた形状を有する第１のマスクを使用して、前記第２の導電膜と前記誘電体膜をエッチングして第１パターン形状にする工程と、前記第１のマスクを除去する工程と、前記プレートラインのコンタクト領域から前記第２の導電膜の縁部にオーバーラップする第２パターンとキャパシタ形状の複数の第３パターンを有する第２のマスクを使用して、前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングすることにより、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第１の導電膜から形成する工程と、前記第２のマスクを除去して、前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に前記第２の導電膜から構成される孤立導電パターンを形成する工程とを有することを特徴とする半導体装置の製造方法によって達成する。
【００２６】
本発明によれば、絶縁膜上に第１の導電膜、誘電体膜及び第２の導電膜を順に形成し、ついで第１のマスクを使用して第２の導電膜と誘電体膜を第１のパターン形状にパターニングした後に、第２のマスクを使用して第１の導電膜と第２の導電膜を同時にパターニングすることにより第２の導電膜から複数のキャパシタ上部電極を形成し、第１の導電膜からプレートライン（下部電極）を形成している。これにより、キャパシタ上部電極、誘電体膜及びキャパシタ下部電極によってキャパシタが構成されるとともに、プレートライン上ではキャパシタ上部電極の数だけキャパシタが存在する。
【００２７】
従って、２つのマスクを用いることにより複数のキャパシタが形成されるので、キャパシタ形成工程のスループットが向上する。また、第１の導電膜と第２の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第１のパターンの状態で残すことが可能になり、プレートライン上の複数のキャパシタ上部電極の相互間の領域でプレートラインを誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元が抑制されることになる。
【００２８】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングが無くなり、キャパシタ上部電極が再びエッチングされるおそれがなく、キャパシタ上部電極は精度良く形成されることになる。
【００２９】
さらに、キャパシタ下部電極を形成するための第２のマスクとして、プレートラインのコンタクト領域を覆う第２パターンとキャパシタ形状の第３パターンを有するマスクを用いている。この場合、第２のマスクの位置ズレを考慮して、第２のマスクの第２パターンを第１の導電膜の縁にオーバーラップさせることになるが、これによりプレートラインのコンタクト領域の周辺で第２の導電膜からなる孤立導電パターンが形成されることになる。孤立導電パターンは層間絶縁膜により覆われるので、電気的に孤立して実動作セルを構成することはない。
【００３０】
また、第２のマスクを使用して第１及び第２の導電膜をエッチングする際に、第２のマスクがエッチングガスと反応して縮小化するおそれがある。この対策として、第２の導電膜を第１のパターンの形状にパターニングした後であって第２のマスクを第２の導電膜上に形成する前に、第２の導電膜をキャパシタ保護絶縁膜によって覆い、その後に、第２のマスクによってキャパシタ保護膜をエッチングして第２のマスクの下に選択的に残すようにする。
【００３１】
これによれば、キャパシタ上部電極形状のキャパシタ保護絶縁膜がマスクとして機能するので、第２のマスクが縮小化しても第２の導電膜は第２のマスクの初期の形状にパターニングされ、キャパシタ上部電極が精度良く形成される。
【００３２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図４〜図８は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図である。図９〜図１１は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である。図１２〜図１５は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図である。
【００３３】
なお、図４〜図８は、図１２のII−II線に沿った断面図であり、図９〜図１１は、図１２のIII-III 線に沿った断面図である。
【００３４】
次に、図４(a) 、図９(a) 、図１２(a) に示す構造を形成するまでの工程を説明する。
【００３５】
まず、ｐ型シリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２を形成する。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)構造を採用してもよい。素子分離絶縁膜２は、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）３を囲む範囲に形成される。
【００３６】
活性領域３の平面形状は略長方形であり、帯状のプレートライン形成領域の両側に沿って間隔をおいて複数形成されている。
【００３７】
その後、シリコン基板１の表面を熱酸化して、活性領域３の上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００３８】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上にアモルファスシリコン膜とタングステンシリサイド膜を順に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域３の上にゲート電極５ａ，５ｂを形成する。メモリセル領域では、活性領域３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。ワード線ＷＬは、プレートライン形成領域の延在方向に交差する方向に延在するように形成される。
【００３９】
なお、ゲート電極５ａ，５ｂを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００４０】
次に、活性領域３のうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ1 ，Ｔ2 のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。活性領域３の中央に位置する第２のｎ型不純物拡散領域７ｂはビット線に電気的に接続され、また、活性領域３の両側に位置する第１、第３のｎ型不純物拡散領域７ａ，７ｃはキャパシタに電気的に接続される。
【００４１】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
【００４２】
さらに、活性領域３上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【００４３】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ2 の形成が終了する。
【００４４】
この後に、ｎＭＯＳトランジスタＴ1 ，Ｔ2 を覆うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（SiON）膜を形成する。
【００４５】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
【００４６】
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して平坦化する。
【００４７】
なお、図１２(a) では、素子分離絶縁膜２の上に形成される絶縁膜は省略されて描かれている。
【００４８】
次に、図４(b) 、図９(b) 、図１２(b) に示す構造を形成するまでの工程を説明する。
【００４９】
まず、第１の層間絶縁膜１１上に、第１の導電膜１２としてTi膜とプラチナ（Pt）膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等のいずれかの導電膜を形成してもよい。
【００５０】
その後に、強誘電体膜１３として厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１３の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9 （ＳＢＴＮ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００５１】
さらに、強誘電体膜１３を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００５２】
続いて、強誘電体膜１３の上に第２の導電膜１４として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００５３】
その後に、第２の導電膜１４の上にレジストを塗布し、これを露光、現像することにより、プレートラインコンタクト領域を除いたプレートライン形成領域上に第１のレジストパターン１５を形成する。
【００５４】
次に、図５(a) 、図９(c) 、図１３(a) に示すように、第１のレジストパターン１５をマスクに使用して第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、第２の導電膜１４と強誘電体膜１３は、プレートラインコンタクト領域を除いたプレートライン形成領域とほぼ同じ形状になり、ＭＯＳトランジスタＴ1 、Ｔ2 の上から除去される。プレートライン形成領域の幅は約２．９μｍである。
【００５５】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。なお、ソースパワーは、誘導結合型プラズマエッチング装置のアンテナコイルに印加する１３．５６MHz の高周波電源のパワーである。また、バイアスパワーは、ウェハステージに印加する４００KHz の高周波電源のパワーである。
【００５６】
そのエッチングの際に、第１のレジストパターン１５、第２の導電膜１４及び強誘電体膜１３の側面に導電性のエッチング生成物が付着すると、第１及び第２の導電膜１２，１４のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第１のレジストパターン１５の側面を横方向に後退させるようなエッチング条件に設定することによって、第１のレジストパターン１５の側面とエッチングされた膜の側面に付着する導電材を常に削りながらエッチングするようにすることが好ましい。この場合、第２のレジストパターン１６ａ，１６ｂの側面の後退を促進させる必要があり、その後退の調整は塩素とアルゴンのガス流量の調整によって行う。例えば塩素のガス比を高くし、アルゴンのガス比を低いする。
【００５７】
続いて、図５(b) 、図１３(b) に示すように、第１のレジストパターン１５を除去する。
【００５８】
次に、第１及び第２の導電膜１２，１４と強誘電体キャパシタ１３の上にレジストを塗布する。続いて、図６(a) 、図１４(a) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第２の導電膜１４の上に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン１６ａを形成するとともに、プレートラインコンタクト領域から第２の導電膜１４端部に僅かにオーバーラップする広さの第３のレジストパターン１６ｂを形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。第２のレジストパターン１６ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、第２のレジストパターン１６ａ同士の間隔を例えば０．３μｍとする。
【００５９】
この後に、図６(b) 、図１４(b) に示すように、第２のレジストパターン１６ａに覆われない領域の第２の導電膜１４をエッチングすると同時に、第３のレジストパターン１６ｂと強誘電体膜１３に覆われない領域の第１の導電膜１２をエッチングする。
【００６０】
これにより、第１の導電膜１２はパターニングされてキャパシタの下部電極１２ａであるプレートラインとなる。また、第２の導電膜１４はパターニングされて、各々のプレートライン１２ａの上方で２列に並ぶ複数の上部電極１４ａとなるとともに、帯状の強誘電体膜１５のうちプレートラインコンタクト領域との境界部分に孤立導電パターン１４ｂとして残される。また、図１０(a) 、図１５(a) に示すように、第１の導電膜１２はＭＯＳトランジスタＴ1 ，Ｔ2 の上方から除去される。
【００６１】
この場合、第１及び第２の導電膜１２，１４のエッチング条件は、プレートライン領域内の強誘電体膜１３が上部電極１４ａの周囲に残されるエッチング条件とする。また、上部電極１４ａとキャパシタ下部電極１２ａが同時に形成されるように、第１の導電膜１２と第２の導電膜１４のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極１４ａと強誘電体膜１３と下部電極１２ａの側壁に導電性物質を付着させないようなエッチング条件に設定して、上部電極１４ａと下部電極１２ａの間でリーク電流が流れないようにする必要がある。
【００６２】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【００６３】
このエッチングにより、第１の導電膜１２と第２の導電膜１４の一部を同時にエッチングすることにより、最終的なキャパシタＱの上部電極１４ａと下部電極１２ａが同時に形成される。
【００６４】
これにより、メモリセル領域では、下部電極１２ａ、誘電体膜１３及び上部電極１４ａを有するキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【００６５】
なお、孤立導電パターン１４ｂの下にも、強誘電体膜１３と下部電極１２ａが存在するが、孤立導電パターン１４ｂは、電気的に孤立された状態に置かれるので、キャパシタとして動作することはない。
【００６６】
その後に、図７(a) 、図１５(a) に示すように、第２、第３のレジストパターン１６ａ，１６ｂを除去する。
【００６７】
次に、図７(b) 、図１０(b) に示すように、キャパシタＱと第１の層間絶縁膜１１の上にキャパシタ保護絶縁膜１７として例えばアルミナを２０ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁膜１７としては、アルミナの他、ＰＺＴ、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【００６８】
さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法により形成される。
【００６９】
続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、メモリセル領域ＡのキャパシタＱの上でキャパシタ保護絶縁膜１７の膜厚と合わせて約３００ｎｍ程度とする。
【００７０】
次に、図８(a) 、図１１(a) に示す構造を形成するまでの工程を説明する。
【００７１】
まず、第２の層間絶縁膜１８、キャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【００７２】
その後、第２の層間絶縁膜１８上とキャパシタコンタクトホール１８ａ内とビット線コンタクトホール１８ｂ内に、膜厚２０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタにより順に形成し、さらにTiN 膜の上にＷ膜をＣＶＤ方により形成する。Ｗ膜は、キャパシタコンタクトホール１８ａとビット線コンタクトホール１８ｂ内を完全に埋め込む厚さに形成される。
【００７３】
続いて、Ti膜、TiN 膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８の上面上から除去する。これにより、キャパシタコンタクトホール１８ａ内に残されたTi膜、TiN 膜及びＷ膜をキャパシタコンタクト用の第１の導電性プラグ１９ａとして使用し、また、ビット線コンタクトホール１８ｂ内に残されたTi膜、TiN 膜及びＷ膜をビット線コンタクト用の第２の導電性プラグ１９ｂとして使用する。
【００７４】
次に、図８(b) 、図１１(b) 、図１５(b) に示す構造を形成するまでの工程を説明する。
【００７５】
まず、第２の層間絶縁膜１８の上と第１、第２の導電性プラグ１９ａ，１９ｂの上に、アルミナなどからなる酸化防止絶縁膜（不図示）を形成する。続いて、酸化防止絶縁膜、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃ形成する。これと同時に、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングして、プレートライン１２ａのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール１８ｄを形成する。
【００７６】
その後に、酸化防止絶縁膜をエッチバックにより除去する。さらに、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【００７７】
この配線用金属膜のパターニングにより、上部電極１６ａのホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成するとともに、プレートラインコンタクト領域の上のホール１８ｄを通してプレートライン１２ａに接続される第２の配線２０ｄを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成する。
【００７８】
これにより、プレートライン１２ａ上の２列のキャパシタＱの上部電極１４ａと第１又は第３のｎ型不純物拡散領域７ａ，７ｃは、第１の配線２０ａと第１の導電性プラグ１９ａを介して電気的に接続される。
【００７９】
なお、第２のｎ型不純物拡散領域７ｂは、上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【００８０】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【００８１】
以上の実施形態においては、キャパシタＱの下部電極であるプレートライン１２ａを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ａの延在方向に二列に複数個形成している。従って、一例に複数個搭載されるプレートライン（下部電極）を用いる従来技術とは異なり、プレートライン１２ａの両側にＭＯＳトランジスタＴ1 ，Ｔ2 を形成することになるので、プレーライン相互間の無駄なスペースが従来よりも少なくなり、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【００８２】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３を同一マスクを用いてパターニングしてプレートライン形成領域に残した後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして２列の上部電極１４ａとプレートライン（下部電極）１２ａを同時に形成している。
【００８３】
従って、２回のパターニング工程によってキャパシタＱを形成することができるので、スループットが良好である。しかも、プレートライン１２ａを構成するプラチナが上部電極１４ａ相互間の領域で露出することはなく、プラチナの触媒による還元作用をキャパシタＱに及ぼすことが防止される。
【００８４】
ところで、図５(b) に示した第２の導電膜１４のパターンを第１のパターンとし、図６(b) に示した上部電極１４ａを第２のパターンとする。そして、第１のパターンに対して第２のパターンに位置ずれが生じた場合に、左右の第２のパターンの大きさを一定とする条件は以下の式（１）で表される。なお、式（１）においてＷTE-1stは第１のパターンの幅、ＷTE-FINALは第２のパターン（上部電極）の幅、ＷALLIGNは位置ズレ最大量、ＷTE-GAPはプレートライン形成領域における２列の第２のパターン（上部電極）同士の間隔を示している。
【００８５】
ＷTE-1st ＞ ２×（ＷTE-FINAL ＋ ＷALLIGN）＋ ＷTE-GAP (1) （第２の実施の形態）
本実施形態では、キャパシタ製造工程においてプレートラインのコンタクト領域の露出面積を狭くする方法について説明する。
【００８６】
図１６〜図１９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図２０〜図２３は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図２０〜図２３は、図１６のＩＶ−ＩＶ線から見た断面図である。
【００８７】
まず、第１実施形態に係る図４(a) 、図９(a) 、図１２(a) に示したように、シリコン基板１に素子分離絶縁膜２、ＭＯＳトランジスタＴ1 ，Ｔ2 、カバー膜１０、第１層間絶縁膜１１などを形成する。
【００８８】
次に、図１６(a) 、図２０(a) に示すように、第１層間絶縁膜１１上に、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４を順に形成する。第１の導電膜１２、強誘電体膜１３、第２の導電膜１４は、それぞれ第１実施形態に示した材料により構成される。なお、強誘電体膜１３は、成膜後に結晶化のためのアニールがなされる。
【００８９】
その後に、第２の導電膜１４の上にレジストを塗布し、これを露光、現像することにより、プレートライン（下部電極）形状の第１のレジストパターン２１を形成する。第１のレジストパターン２１は、プレートラインコンタクト部分に開口２１ａを有している。
【００９０】
なお、図２０〜図２３は、プレートラインのコンタクト領域及びその周辺を示している。
【００９１】
次に、図１６(b) 、図２０(b) に示すように、第１のレジストパターン２１をマスクに使用して第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、第２の導電膜１４と強誘電体膜１３は、プレートラインとほぼ同じ平面形状になり、プレートラインコンタクト領域から第１の導電膜１２を露出する開口１３ａを有することになる。プレートラインの幅は例えば２．９μｍ程度である。なお、第２の導電膜１４と強誘電体膜１３は、ＭＯＳトランジスタＴ1 、Ｔ2 の上から除去される。
【００９２】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【００９３】
そのエッチングの際に、第１のレジストパターン２１及びエッチングされた第２の導電膜１４及び強誘電体膜１３の側面に導電性物質が付着すると、この後に第１及び第２の導電膜１２，１４のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第２のレジストパターンを横方向に後退させるようなエッチング条件に設定することにより、それらの側面に付着する導電材を削りながら第２の導電膜１４及び強誘電体膜１３をエッチングすることが好ましい。この場合、第２のレジストパターン１６ａ，１６ｂの側面の後退を促進する必要があり、その後退の調整として例えば塩素のガス比を高く、アルゴンのガス比を低くする。
【００９４】
続いて、図１７(a) 、図２１(a) に示すように、第１のレジストパターン２１を除去する。
【００９５】
次に、第１及び第２の導電膜１２，１４と強誘電体膜１３の上にレジストを塗布する。続いて、図１７(b) 、図２１(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内の第２の導電膜１４の上に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン２２ａを形成するとともに、プレートラインコンタクト領域及びその周辺に第３のレジストパターン２２ｂを形成する。第２のレジストパターン２２ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、また、第２のレジストパターン１６ａ同士の間隔を約０．３μｍとする。
【００９６】
この後に、図１８(a) 、図２２(a) に示すように、第２のレジストパターン２２ａに覆われない領域の第２の導電膜１４をエッチングすると同時に、第３のレジストパターン２２ｂと強誘電体膜１３に覆われない領域の第１の導電膜１２をエッチングする。その後に、図１８(b) 、図２２(b) に示すように、第２、第３のレジストパターン２２ａ，２２ｂを除去する。
【００９７】
これにより、第１の導電膜１２はパターニングされてキャパシタ下部電極であるプレートライン１２ｂとなる。また、第２の導電膜１４はパターニングされてプレートライン１２ｂの上方において２列で平行に並ぶ複数の上部電極１４ａとなるとともに、プレートラインコンタクト領域の周辺を囲む枠状の孤立導電パターン１４ｃとして残される。なお、第１実施形態と同様に、第１の導電膜１２はＭＯＳトランジスタＴ1 ，Ｔ2 の上方から除去される。
【００９８】
このエッチングで、第１の導電膜１２と第２の導電膜１４の一部を同時にエッチングすることにより、最終的なキャパシタＱの上部電極１４ａと下部電極（プレートライン）ｂ同時に形成される。
【００９９】
この場合、第１及び第２の導電膜１２，１４のエッチング条件は、プレートライン１２ｂで強誘電体膜１３が上部電極１４ａ相互間領域とプレートラインコンタクト領域の周辺に残されるエッチング条件とする。また、上部電極１４ａと下部電極１２ｂが同時に形成されるように、第１の導電膜１２と第２の導電膜１４のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極１４ａと強誘電体膜１３と下部電極ｂ側壁に導電性物質を付着させないようになエッチング条件にして、上部電極１４ａと下部電極１２ｂの間でリーク電流が流れないようにする必要がある。
【０１００】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを２０ml/min. 、アルゴン（Ar）ガスを３０ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【０１０１】
以上により、メモリセル領域では、下部電極１２ｂ、誘電体膜１３及び上部電極１４ａからなるキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【０１０２】
なお、プレートラインコンタクト領域の周囲に存在する孤立導電パターン１４ｃの下にも強誘電体膜１３と下部電極１２ｂが存在するが、孤立導電パターン１４ｃは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として機能しない。
【０１０３】
この後に、第１実施形態に係る図７(b) 、図１０(b) に示したと同様に、キャパシタＱと第１の層間絶縁膜１１の上にキャパシタ保護絶縁膜１７を２００ｎｍ程度の厚さに形成する。さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８を約１μｍの厚さに形成する。続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１０４】
次に、図１９、図２３に示す構造を形成するまでの工程を説明する。
【０１０５】
まず、第２の層間絶縁膜１８、キャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【０１０６】
その後、第１実施形態と同様な工程により、第２の層間絶縁膜１８上とキャパシタコンタクトホール１８ａ内とビット線コンタクトホール１８ｂ内に、それぞれTi膜とTiN 膜とＷ膜から構成される第１の導電性プラグ１９ａと第２の導電性プラグ１９ｂを形成する。
【０１０７】
続いて、第１実施形態と同様な工程により、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃを形成するとともに、プレートライン１２ｂ上の強誘電体膜１３の開口部１３ａ上にプレートラインコンタクト用のホール１８ｄを形成する。
【０１０８】
その後に、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【０１０９】
この配線用金属膜のパターニングにより、キャパシタコンタクト用のホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成するとともに、プレートラインコンタクト用のホール１８ｄ内から引出される第２の配線２０ｃを形成する。
【０１１０】
これにより、プレートライン１２ｂ上で２列に形成された複数のキャパシタＱの上部電極１４ａは、第１の配線２０ａを介して第１又は第３のｎ型不純物拡散領域７ａ、７ｃに電気的に接続される。
【０１１１】
また、第２の配線２０ｃは、プレートライン１２ｂに接続されて周辺回路領域（不図示）のプレートライン制御回路に接続される。
【０１１２】
なお、第２のｎ型不純物拡散領域７ｂは、その上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【０１１３】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１１４】
以上の実施形態においては、キャパシタＱの下部電極であるプレートライン１２ｂを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ｂの延在方向に二列に複数個形成しているので、第１実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【０１１５】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３をプレートラインとほぼ同じ平面形状に同時にパターニングした後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして下部電極１２ｂとその上の２列の上部電極１４ａを同時に形成している。従って、２回のパターニングによってキャパシタＱを形成でき、キャパシタ形成工程を短くできる。しかも、下部電極１２ｂを構成するプラチナが上部電極１４ａ相互間領域に露出することはなく、プラチナの触媒作用による還元をキャパシタＱに及ぼすことが抑制される。
【０１１６】
さらに、プレートライン１２ｂのプレートラインコンタクト部の周辺も強誘電体膜１３に覆われた状態となるので、第１実施形態に比べてさらにプレートライン１２ｂによる触媒作用を抑制することができる。
（第３の実施の形態）
本実施形態では、半導体装置におけるキャパシタの上部電極をさらに高精度に形成するキャパシタの製造工程についてい説明する。
【０１１７】
図２４〜図２６は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図２７〜図２９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図２４〜図２６は、図２７のＶ−Ｖ線から見た断面図である。
【０１１８】
まず、第１実施形態に係る図４(a) 、図９(a) 、図１２(a) に示したように、シリコン基板１に素子分離絶縁膜２、ＭＯＳトランジスタＴ1 ，Ｔ2 、カバー膜１０、第１層間絶縁膜１１などを形成する。さらに、図４(b) 、図１２(b) に示したように、第１層間絶縁膜１１上に、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４を順に形成し、その後に第１のレジストパターン１５を用いて第２の導電膜１４及び強誘電体膜１３をエッチングする。これにより、図５(b) 、図１３(b) に示したように、プレートライン形成領域のうちプレートラインコンタクト領域を除いた形状に強誘電体膜１３、第２の導電膜１４をパターニングする。そのエッチングは、第１実施形態に示した条件に従う。
【０１１９】
その後に、図２４(a) 、図２７(a) に示すように、パターニングされた第２の導電膜１４、強誘電体膜１３及び第１の導電膜１２の上に第１のキャパシタ保護絶縁膜２５として厚さ５０ｎｍのアルミナ膜をスパッタにより形成する。第１のキャパシタ保護絶縁膜２５として、エッチング選択性とキャパシタ保護性を兼ね備えた材料からなる膜が好ましく、アルミナ膜の他に酸化チタン膜などを形成してもよい。
【０１２０】
次に、第１のキャパシタ保護絶縁膜２５の上にレジストを塗布する。続いて、図２４(b) 、図２７(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第２の導電膜１４の上方に幅１．０μｍで長さ１．７μｍのキャパシタ上部電極形状の第２のレジストパターン１６ａを形成するとともに、プレートラインコンタクト領域から第２の導電膜１４端部に僅かにオーバーラップする大きさの第３のレジストパターン１６ｂを第１のキャパシタ保護絶縁膜２５上に形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。
【０１２１】
複数の第２のレジストパターン１６ａは、プレートライン形成領域の長さ方向に沿って２列で複数個形成され、第２のレジストパターン１６ａ同士の間隔を０．３μｍとする。
【０１２２】
次に、図２５(a) 、図２８(a) に示すように、第２及び第３のレジストパターン１６ａ，１６ｂをマスクに使用して第１のキャパシタ保護絶縁膜２５をエッチングする。この場合に、第１のキャパシタ保護絶縁膜２５のエッチングは、第２及び第３のレジストパターン１６ａ，１６ｂの側面の後退の少ない条件で行われる。
【０１２３】
例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを５ml/min. 、アルゴン（Ar）ガスを４５ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。レジストパターン１６ａ，１６ｂの後退速度は塩素ガス比を変えることで調整することができる。
【０１２４】
レジストは、塩素との反応により揮発するため、この条件のように塩素ガス比が少なくてアルゴンガス比が高い条件を用いることによりレジストパターン１６ａ，１６ｂの後退を抑制できる。これにより、第１のキャパシタ保護絶縁膜２５は、初期の第２、第３のレジストパターン１６ａ，１６ｂにほぼ近い平面形状にパターニングされる。
【０１２５】
そのようなエッチング条件によれば、第１及び第２の導電膜１２，１４のエッチングも可能である。しかし、エッチングにより生じる導電性の生成物がレジストパターン１６ａ，１６ｂの側面と第１及び第２の導電膜１２，１４のエッチング側面、及び強誘電体膜１３の側面に付着して、キャパシタのリーク電流を増大させる原因になる。
【０１２６】
そこで、第１のキャパシタ保護絶縁膜２５のエッチングを終えた後に、第２及び第３のレジストパターン１６ａ，１６ｂの側面が後退するようなエッチング条件に変える。
【０１２７】
そのエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2）ガスを１５ml/min. 、アルゴン（Ar）ガスを３５ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Paとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。
【０１２８】
このように塩素ガス比を上げることにより、レジストパターン１６ａ，１６ｂを適度に後退させ、第１及び第２の導電膜１２，１４のエッチングにより生じる反応生成物を側壁に付着することが防止される。
【０１２９】
なお、第１及び第２の導電膜１２，１４をエッチングする際に、第２及び第３のレジストパターン１６ａ，１６ｂだけでなく第１のキャパシタ保護絶縁膜２５がマスクとなる。
【０１３０】
このエッチングにより、図２５(b) 、図２８(b) に示すように、第２、第３のレジストパターン１６ａ，１６ｂが初期状態よりも縮小されるとともに、第１の導電膜１２と第２の導電膜１４の一部が同時にエッチングされて、最終的なキャパシタＱの上部電極１４ａと下部電極１２ａが同時に形成される。
【０１３１】
この後に、第２、第３のレジストパターン１６ａ，１６ｂを除去する。
【０１３２】
これにより、第１の導電膜１２はパターニングされてキャパシタ下部電極１２ａであるプレートラインとなる。また、第２の導電膜１４はパターニングされて２列で平行に並ぶ複数の上部電極１４ａとなるとともに、プレートラインコンタクト領域と強誘電体膜１３との境界部分に孤立導電パターン１４ｂとして残される。
【０１３３】
これにより、メモリセル領域では、下部電極１２ａ、誘電体膜１３及び上部電極１４ａを有するキャパシタＱが形成される。即ち、プレートライン形成領域では、上部電極１４ａの数だけキャパシタＱが形成されることになる。
【０１３４】
なお、孤立導電パターン１４ｂの下にも、強誘電体膜１３と下部電極１２ａが存在するが、孤立導電パターン１４ｂは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として動作することはない。
【０１３５】
次に、図２６(a) に示すように、キャパシタＱ、第１の保護膜２５及び第１の層間絶縁膜１１の上に第２のキャパシタ保護絶縁膜１７として例えばアルミナを２００ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁膜１７としては、アルミナの他、ＰＺＴ、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【０１３６】
さらに、キャパシタ保護絶縁膜１７の上に第２の層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。続いて、第２の層間層間絶縁膜１８の上面をＣＭＰ法により平坦化する。
【０１３７】
次に、図２６(b) 、図２９に示す構造を形成するまでの工程を説明する。
【０１３８】
まず、第２の層間絶縁膜１８、第２のキャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１８ｂを形成する。
【０１３９】
その後、第１実施形態と同じ工程によって、キャパシタコンタクトホール１８ａ内にキャパシタコンタクト用の第１の導電性プラグ１９ａを形成し、ビット線コンタクトホール１８ｂ内にビット線コンタクト用の第２の導電性プラグ１９ｂを形成する。
【０１４０】
次に、第２層間絶縁膜１８及び第１及び第２のキャパシタ保護絶縁膜１７，２５をパターニングすることにより、上部電極１６ａの上にキャパシタコンタクト用のホール１８ｃを形成する。同時に、第２層間絶縁膜１８及び第２のキャパシタ保護絶縁膜１７をパターニングすることにより、プレートライン１２ａのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール１８ｄを形成する。
【０１４１】
その後に、第２の層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【０１４２】
この配線用金属膜のパターニングにより、ホール１８ｃ内とその側方の第１の導電性プラグ１９ａを電気的に接続する第１の配線２０ａを形成する。これと同時に、第２の導電性プラグ１９ｂの上に導電性パッド２０ｂを形成する。さらに、プレートラインコンタクト領域のホール１８ｄ内と第２の層間絶縁膜１８上に第２の配線２０ｄを形成する。
【０１４３】
これにより、プレートライン１２ａ上で２列に形成された上部電極１４ａと第１又は第３のｎ型不純物拡散領域７ａが、配線２０ａと第１の導電性プラグ１９ａを介して電気的に接続される。
【０１４４】
なお、第２のｎ型不純物拡散領域７ｂは、上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【０１４５】
配線２０ａ，２０ｄと導電性パッド２０ｂを形成した後に、その上に第３の層間絶縁膜を形成し、導電性プラグを形成し、さらに第３の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【０１４６】
以上の実施形態においては、キャパシタ下部電極であるプレートライン１２ｂを覆う強誘電体膜１３の上に複数の上部電極１４ａをプレートライン１２ａの延在方向に二列に複数個形成しているので、第１実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【０１４７】
また、第１の導電膜１２、強誘電体膜１３、第２の導電膜１４をパターニングしてキャパシタＱを形成する工程は、第１の導電膜１２と強誘電体膜１３をプレートラインに沿った平面形状に同時にパターニングした後に、第２の導電膜１４と第１の導電膜１２を同時にパターニングして下部電極１２ａとその上の２列の上部電極１４ａとを同時に形成している。
【０１４８】
従って、キャパシタ形成工程が２枚のレジストマスクで形成することができ、スループットが向上するだけでなく、下部電極１２ｂを構成するプラチナが上部電極１４ａ相互間領域で露出することはなく、プラチナの触媒による還元作用をキャパシタＱに及ぼすことが抑制される。
【０１４９】
さらに、キャパシタ上部電極形状にパターニングされた第１のキャパシタ保護絶縁膜２５によって第２の導電膜１４を覆った状態で、レジストパターン１６ａを後退する条件で第２の導電膜１４をエッチングしている。これにより、レジストパターン１６ａの側面が後退することにより、上部電極１４ａ、強誘電体膜１３及び下部電極１２ａの側面には付着する反応生成物はエッチングによって除去され、しかも、第１のキャパシタ保護絶縁膜２５をマスクとして機能させることによって上部電極１４ａのパターン精度を高めることができる。
【０１５０】
また、プレートライン１２ｂの上面が、プレートラインコンタクト部の周辺でも第１のキャパシタ保護絶縁膜２５に覆われた状態となるので、第１実施形態に比べてさらにプラチナの触媒作用を抑制することができる。
（比較例）
ところで、１つのプレートラインの上に複数のキャパシタ上部電極を２列に形成する工程としては以下の３つの例が考えられるが、上記した第１〜第３実施形態に比べてパターニング工程が増えたり、又はプレートラインの触媒作用を防止することが難しい。
【０１５１】
比較例１
図３０は、比較例１に係るキャパシタの形成工程を示す平面図である。図３１は、比較例１に係るキャパシタの形成工程を示す断面図であって、図３０(a) に示すVI−VI線から見た断面図である。
【０１５２】
まず、図３０(a) 、図３１(a) に示すように、層間絶縁膜５１の上に第１の導電膜５２、強誘電体膜５３、第２の導電膜５４を順に形成した後に、第１のレジストパターン（不図示）を用いて第２の導電膜５４をパターニングして複数の上部電極５４ａをプレートライン形成領域に沿って２列に形成する。その後に、上部電極５４ａ及び強誘電体膜５３の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域のうちセルプレートコンタクト領域を除く部分に第２のレジストパターン５５を形成する。この場合、プレートライン形成領域の両側に位置する上部電極５４ａの側面と第２のレジストパターン５５の両側面とをほぼ一致させる。
【０１５３】
次に、図３０(b) 、図３１(b) に示すように、第２のレジストパターン５５をマスクに使用して強誘電体膜５３をエッチングした後に、第２のレジストパターン５５を除去する。
【０１５４】
さらに、図３０(c) 、図３１(c) に示すように、上部電極５４ａ、強誘電体膜５３及び第１の導電膜５２の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域を覆う第３のレジストパターン５６を形成する。
【０１５５】
続いて、図３０(d) 、図３１(d) に示すように、第３のレジストパターン５６をマスクに使用して第１の導電膜５２をエッチングすることにより、下部電極５６ａを形成する。その後に、第３のレジストパターン５６を除去する。
【０１５６】
以上のようなキャパシタの形成工程によれば、第１の導電膜５２，強誘電体膜５３、第２の導電膜５４をそれぞれ別々にパターニングするためのレジストパターンを３回形成する必要がある。
【０１５７】
これに対して、上記した実施形態では、強誘電体膜１３と第２の導電膜１４を同時にパターニングし、さらに第２の導電膜１４と第１の導電膜１２を同時にパターニングしているので、レジストパターンの形成は２回と少なくなる。
【０１５８】
また、比較例１では、強誘電体膜５３のパターニング用の第２のレジストパターン５５と、第１の導電膜５２のパターニング用の第３のレジストパターン５６のそれぞれの形成位置にずれが生じると、強誘電体膜５３のエッチング又は第１の導電膜５２のエッチングの際に、左又は右の上部電極５２ａがエッチングされて左右の上部電極５２ａの面積にバラツキが生じるおそれがある。上部電極５２ａのバラツキは、メモリセル領域内の複数のキャパシタの容量が不均一になる原因となる。しかも、上部電極５２ａを形成した後に、上部電極５２ａは２回のエッチング雰囲気に曝されるおそれがある。
【０１５９】
上部電極５４ａの面積のバラツキは、キャパシタ電荷のバラツキの原因となって、デバイス動作マージンに影響を与える。特に、１Ｔ１Ｃ型ＦｅＲＡＭでは、リファレンスキャパシタとメモリセルのキャパシタとを比較することにより、「１」と「０」の読み出しを行うために、個々のキャパシタ電荷量のバラツキは深刻な問題となる。
【０１６０】
これに対して、上記した実施形態では、上部電極１４ａの形成は、下部電極１２ａの形成と同時であり、その後に、キャパシタ形成工程で上部電極１４ａがエッチングに曝されることはない。しかも、第１実施形態で示した式（１）に従ってマージンを予め確保することにより、複数のキャパシタ上部電極１４ａの面積はほぼ均一になる。
【０１６１】
比較例２
図３２は、比較例２に係るキャパシタの形成工程を示す平面図である。図３３１は、比較例２に係るキャパシタの形成工程を示す断面図であって、図３２(a) に示すVII −VII 線から見た断面図である。
【０１６２】
比較例２は、図３２(a) 〜(d) 、図３３(a) 〜(d) に示すように、比較例１とほぼ同じ工程によってプレートライン上に複数のキャパシタを２列で形成する工程を示している。
【０１６３】
比較例２では、上部電極５４ａのパターンに対して第２のレジストパターン５５や第３のレジストパターン５６の位置ズレを予め想定して、その位置ズレ分だけ上部電極５４ａの幅を縮小させている点で比較例１とは異なっている。
【０１６４】
これにより、比較例２によれば、第２のレジストパターン５５及び第３のレジストパターン５６の両側面を上部電極５４ａの側面よりも外側に位置するように形成できることになり、上部電極５４ａのパターンは均一に形成できる。
【０１６５】
しかし、上部電極５４ａの面積が小さくなるのでセル面積効率が悪化するし、３枚のレジストパターンを用いなければならずスループットが低下する。
【０１６６】
比較例３
図３４は、比較例３に係るキャパシタの形成工程を示す平面図である。図３５は、比較例３に係るキャパシタの形成工程を示す断面図であって、図３４(a) に示すVIII−VIII線から見た断面図である。
【０１６７】
まず、図３４(a) 、図３５(a) に示すように、層間絶縁膜６１の上に第１の導電膜６２、強誘電体膜６３、第２の導電膜６４を順に形成する。
【０１６８】
次に、図３４(b) 、図３５(b) に示すように、キャパシタ形状の第１のレジストパターン６５を用いて第２の導電膜６４及び強誘電体膜６３をパターニングして複数のキャパシタ上部電極６４ａとキャパシタ誘電体膜６３ａをプレートライン形成領域に沿って２列に形成する。続いて、第１のレジストパターン６５を除去する。
【０１６９】
次に、図３４(c) 、図３５(c) に示すように、上部電極６４ａ、強誘電体膜６３及び第１の導電膜６２の上にレジストを塗布し、これを露光、現像してセルプレートライン形状の第２のレジストパターン６６を形成する。この場合、プレートライン形成領域内の左右に存在する上部電極６４ａの側面と第２のレジストパターン６５の両側面とをほぼ一致させるように、第２のレジストパターン６６を形成する。
【０１７０】
次に、図３４(d) 、図３５(d) に示すように、第２のレジストパターン６６をマスクに使用して第１の導電膜６２をエッチングした後に、第２のレジストパターン６６を除去する。これにより、第１の導電膜６２がパターニングされて下部電極６２ａとなる。
【０１７１】
以上のようなキャパシタの形成工程によれば、第１の導電膜６２，強誘電体膜６３を１回でパターニングし、第２の導電膜６４を１回でパターニングするための２回のレジストパターン形成が必要となる。したがって、比較例１、２に比べて工程が短くなる。また、キャパシタ上部電極６４ａの形成後に１回のエッチングが行われるので、比較例１、２に比べてキャパシタ上部電極６４ａにバラツキが生じる可能性は低くなる。
【０１７２】
しかし、第２の導電膜６４と強誘電体膜６３を同時にエッチングしているために、キャパシタ上部電極６４ａの周囲においてキャパシタ下部電極６２ａが露出してしまう。
【０１７３】
キャパシタ下部電極には、触媒効果の高いプラチナなどの白金族金属が用いられるために、キャパシタ形成後の成膜工程やエッチング工程などに用いられるガスによってキャパシタを劣化させるおそれが大きくなる。
【０１７４】
これに対して、上記した本発明の実施形態によれば、強誘電体膜１３と第２の導電膜１４を同時にパターニングし、さらに第２の導電膜１４と第１の導電膜１２を同時にパターニングしているので、キャパシタ上部電極１４ａの周囲で強誘電体膜１３が残されるので、キャパシタ下部電極１２ａが強誘電体膜１３によって覆われ、白金族金属による触媒作用は大幅に抑制される。
【０１７５】
なお、１枚のレジストパターンを用いて複数のキャパシタを形成することが特開２００１−２５７３２０号公報に記載されているが、上部電極の相互間で下部電極が露出することは避けられない。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成され且つコンタクト領域を有するキャパシタ下部電極と、
前記キャパシタ下部電極の上方に間隔をおいて複数形成されたキャパシタ上部電極と、
前記キャパシタ上部電極と前記キャパシタ下部電極の間に形成され且つ前記キャパシタ上部電極の相互間領域の前記キャパシタ下部電極を覆う誘電体膜と、
前記キャパシタ下部電極の前記コンタクト領域の周辺に形成され且つ前記キャパシタ上部電極を構成する導電膜と同じ層構造の孤立導電パターンと
を有することを特徴とする半導体装置。
（付記２）前記キャパシタ上部電極は、前記キャパシタ下部電極の上方において２列に形成されることを特徴とする付記１に記載の半導体装置。
（付記３）前記誘電体膜は、前記孤立導電パターンの下から複数の前記キャパシタ上部電極の下まで連続して形成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記孤立導電パターンは、前記キャパシタ下部電極の前記コンタクト領域を囲むような枠形状を有していることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタ上部電極の上面には、前記キャパシタ上部電極とほぼ同じ形状のキャパシタ保護絶縁膜が形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記キャパシタ下部電極の前記コンタクト領域の周囲には、前記キャパシタ保護絶縁膜と同じ層構造の保護絶縁膜が形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記キャパシタ下部電極の両側方の領域で前記半導体基板の表層に形成された複数の不純物拡散領域と、
前記キャパシタ下部電極、前記キャパシタ上部電極、前記誘電体膜及び前記第１絶縁膜の上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成されて前記キャパシタ上部電極と前記不純物拡散領域を一対一で電気的に接続する配線と
をさらに有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。
（付記８）前記不純物拡散領域はトランジスタを構成することを特徴とする付記７に記載の半導体装置。
（付記９）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
第１のマスクを使用して前記第２の導電膜と前記誘電体膜をエッチングして第１パターン形状にする工程と、
前記第１のマスクを除去する工程と、
第２のマスクを使用して前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングすることにより、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１のパターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するキャパシタ下部電極であるプレートラインを前記第１の導電膜から形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）前記第２のマスクは、前記プレートラインの前記コンタクト領域に重なる第２パターンと、キャパシタ形状の複数の第３パターンを有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第１のマスクは、前記プレートラインの前記コンタクト領域を除いた形状を有することを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
（付記１２）前記第２のマスクは前記第１パターンを有する前記第２の導電膜の縁部にオーバーラップする大きさを有し、
前記第２のマスクの除去の後には、前記第２の導電膜から構成される孤立導電パターンが前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第１のマスクは、前記プレートラインと略同一の形状を有し且つ前記プレートラインの前記コンタクト領域内に開口を有し、
前記第１パターンの前記第２の導電膜及び前記誘電体膜には、前記コンタクト領域内に前記第１の導電膜を露出させる開口が形成されることを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
（付記１４）前記第２のマスクを除去した後には、前記プレートラインの前記コンタクト領域の周囲には、前記第２の導電膜からなる枠状の孤立導電パターンが形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記孤立導電パターンと前記プレートラインの間には前記誘電体膜が残されることを特徴とする付記１２又は付記１４に記載の半導体装置の製造方法。
（付記１６）前記第２の導電膜及び前記誘電体膜を前記第１パターンに形成した後に、前記第２の導電膜、前記誘電体膜及び前記第１の導電膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記第２のマスクを前記キャパシタ保護絶縁膜の上に形成する工程と、
前記第２のマスクから露出した領域の前記キャパシタ保護絶縁膜をエッチングして前記第２のマスクの下に選択的に残す工程と、
前記第２のマスク及び前記キャパシタ保護膜に覆われない領域の前記第２の導電膜をエッチングして前記キャパシタ上部電極を形成する工程と
を有することを特徴とする付記９乃至付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７）前記キャパシタ保護絶縁膜は、前記プレートラインの前記コンタクト領域及びその周辺にも残されることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記キャパシタ保護絶縁膜は、前記第１の導電膜又は前記第２の導電膜に対してエッチング選択性の低い材料から構成されていることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記キャパシタ保護絶縁膜は、前記キャパシタ上部電極、前記誘電体膜及び前記キャパシタ下部電極からなるキャパシタを保護する材料から構成されていることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記２０）前記キャパシタ上部電極は、前記プレートラインの上で２列に複数形成されることを特徴とする付記９乃至付記１９のいずれかに記載の半導体装置の製造方法。
【０１７６】
【発明の効果】
以上述べたように本発明によれば、絶縁膜上に第１の導電膜、誘電体膜、第２の導電膜を順に形成し、ついで第１のマスクを使用して第２の導電膜と誘電体膜を第１のパターン形状にパターニングした後に、第２のマスクを使用して第１の導電膜と第２の導電膜を同時にパターニングすることにより第２の導電膜から複数のキャパシタ上部電極を形成し、第１の導電膜からプレートライン（下部電極）を形成しているので、２つのマスクを用いてキャパシタを形成することが可能になり、キャパシタ形成工程のスループットを向上することができる。
【０１７７】
また、第１の導電膜と第２の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第１のパターンの状態で残すことが可能になり、キャパシタ上部電極の相互間の領域でキャパシタ下部電極を誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元を防止することができる。
【０１７８】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングを無くすことができ、キャパシタ上部電極の再エッチングによる形状の劣化を防止することができる。
【図面の簡単な説明】
【図１】図１は、ＦｅＲＡＭの１Ｔ１Ｃ型メモリセルの回路図である。
【図２】図２は、従来のＦｅＲＡＭのメモリセルを示す平面図である。
【図３】図３は、従来のＦｅＲＡＭのメモリセルを示す断面図である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図６】図６(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図７】図７(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その４）である。
【図８】図８(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その５）である。
【図９】図９(a) 〜(c) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その１）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その２）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図（その３）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図１４】図１４(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図１５】図１５(a),(b) は、本発明の第１実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その４）である。
【図１６】図１６(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図１７】図１７(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図１８】図１８(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その４）である。
【図２０】図２０(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図２１】図２１(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図２２】図２２(a),(b) は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図２３】図２３は、本発明の第２実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その４）である。
【図２４】図２４(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その１）である。
【図２５】図２５(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その２）である。
【図２６】図２６(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図（その３）である。
【図２７】図２７(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その１）である。
【図２８】図２８(a),(b) は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その２）である。
【図２９】図２９は、本発明の第３実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図（その３）である。
【図３０】図３０(a) 〜(d) は、比較例１に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３１】図３１(a) 〜(d) は、比較例１に係るメモリセルキャパシタの形成工程を示す断面図である。
【図３２】図３２(a) 〜(d) は、比較例２に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３３】図３３(a) 〜(d) は、比較例２に係るメモリセルキャパシタの形成工程を示す断面図である。
【図３４】図３４(a) 〜(d) は、比較例３に係るメモリセルキャパシタの形成工程を示す平面図である。
【図３５】図３５(a) 〜(d) は、比較例３に係るメモリセルキャパシタの形成工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…活性領域、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６…側壁絶縁膜、７ａ，７ｂ，７ｃ…ｎ型不純物拡散領域、１０…カバー膜、１１，１８…層間絶縁膜、１２…第１の導電膜、１２ａ，１２ｂ…下部電極（プレートライン）、１３…強誘電体膜、１３ａ…開口部、１４…第２の導電膜、１４ａ…上部電極、１５，１６ａ，１６ｂ…レジストパターン、１７…キャパシタ保護絶縁膜、１８ａ，１８ｂ，１８ｃ，１８ｄ…コンタクトホール、１９ａ，１９ｂ…導電性プラグ、２０ａ，２０ｃ…配線、２０ｂ…導電性パッド、２１，２２ａ，２２ｂ…レジストパターン、２５…キャパシタ保護絶縁膜。
Claims (3)
- 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
キャパシタ下部電極であるプレートラインのコンタクト領域を除いた形状を有する第１のマスクを使用して、前記第２の導電膜と前記誘電体膜をエッチングして第１パターン形状にする工程と、
前記第１のマスクを除去する工程と、
前記プレートラインのコンタクト領域から前記第２の導電膜の縁部にオーバーラップする第２パターンとキャパシタ形状の複数の第３パターンを有する第２のマスクを使用して、前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングすることにより、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第１の導電膜から形成する工程と、
前記第２のマスクを除去して、前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に前記第２の導電膜から構成される孤立導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
キャパシタ下部電極であるプレートラインと略同一の形状を有し且つ前記プレートラインのコンタクト領域内に開口を有する第１のマスクを使用して、前記第２の導電膜と前記誘電体膜をエッチングし、前記コンタクト領域内に前記第１の導電膜を露出させる開口を有する第１パターン形状にする工程と、
前記第１のマスクを除去する工程と、
前記キャパシタ下部電極のコンタクト領域及びその周辺を囲む第２パターンとキャパシタ形状の複数の第３パターンを有する第２のマスクを使用して、前記第１の導電膜と前記第１パターン形状の前記第２の導電膜を同時にエッチングして、前記第２の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第１パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第１の導電膜から形成する工程と、
前記第２のマスクを除去して、前記プレートラインの前記コンタクト領域の周囲に前記第２の導電膜から構成される孤立導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第２の導電膜及び前記誘電体膜を前記第１パターンに形成した後に、前記第２の導電膜、前記誘電体膜及び前記第１の導電膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記第２のマスクを前記キャパシタ保護絶縁膜の上に形成する工程と、
前記第２のマスクから露出した領域の前記キャパシタ保護絶縁膜をエッチングして前記第２のマスクの下に選択的に残す工程と、
前記第２のマスク及び前記キャパシタ保護膜に覆われない領域の前記第２の導電膜をエッチングして前記キャパシタ上部電極を形成する工程と
を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
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