JP4132936B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims description 285
- 238000000034 method Methods 0.000 claims description 76
- 238000005530 etching Methods 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 16
- 239000010408 film Substances 0.000 description 484
- 230000015654 memory Effects 0.000 description 69
- 239000011229 interlayer Substances 0.000 description 62
- 230000015572 biosynthetic process Effects 0.000 description 47
- 238000000059 patterning Methods 0.000 description 30
- 239000012535 impurity Substances 0.000 description 29
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 29
- 238000009792 diffusion process Methods 0.000 description 27
- 230000000052 comparative effect Effects 0.000 description 24
- 239000007789 gas Substances 0.000 description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000002955 isolation Methods 0.000 description 15
- 239000012298 atmosphere Substances 0.000 description 14
- 239000013039 cover film Substances 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 9
- 239000000460 chlorine Substances 0.000 description 9
- 229910052801 chlorine Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 7
- 238000009616 inductively coupled plasma Methods 0.000 description 7
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 230000003197 catalytic effect Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000003054 catalyst Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 3
- 230000003078 antioxidant effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910000457 iridium oxide Inorganic materials 0.000 description 3
- 230000001603 reducing effect Effects 0.000 description 3
- -1 (SBTN Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Inorganic materials [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 description 1
- ANIPLPVHLCEBLF-UHFFFAOYSA-N strontium oxygen(2-) ruthenium(3+) Chemical compound [Ru+3].[O-2].[Sr+2] ANIPLPVHLCEBLF-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの1つとして、強誘電体を有するFeRAM(Ferroelectric Random Access Memory)が知られている。FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有し、高速動作が可能で低消費電力であるため、書き換え回数が多い不揮発性メモリとして今後のさらなる発展が期待されている。
【0003】
図1は、FeRAMのメモリセルの回路図の一例を示し、1ビットの情報の記憶に1つのトランジスタT0 と1つのキャパシタC0 を用いる1T1C型のメモリセルの回路図である。
【0004】
1T1C型メモリセルには、メモリセルから読み出された電荷が“1”のデータか又は“0”のデータかを判定するための基準電圧を発生させるリファレンスキャパシタC1 が必要となる。リファレンスキャパシタC1 は、データが読み出される毎にその分極が反転されることになる。データの判定は、各メモリセルのキャパシタC0 の電位とリファレンスキャパシタC1 の電位の大小関係に基づいて行われる。リファレンスキャパシタC1 は各ビット線BIT の端部に接続され、リファレンスキャパシタC1 の電位は理想的にはメモリセルに“1”を書き込む場合の電圧V1 と“0”を書き込む場合の電圧V0 の中間に設定するのが望ましい。
【0005】
メモリセルとしては、1T1C型の他に2T2C型がある。2T2C型のメモリセルは、1ビットの情報の記憶に2つのトランジスタと2つのキャパシタを用いる型式であり、一方のキャパシタに“1”又は“0”のデータを記憶し、他方のキャパシタに反対のデータを記憶するという相補的な動作をさせ、データの判定時には両方のキャパシタの分極状態を読み出して、その差分を用いてデータの判定を行う回路構成を有している。
【0006】
1T1C型式のメモリセルは、2T2C型式のメモリセルに比べてセル面積を約半分にすることが可能である。
【0007】
次に、1T1C型メモリセルの構造について説明する。図2は、1T1C型のメモリセルの平面図、図3は、そのI−I線断面図を示している。なお、図2では、半導体基板上の層間絶縁膜は省略されて描かれている。
【0008】
図2、図3において、半導体基板101 の表層には素子分離層102 に囲まれた活性領域(ウェル)103 が互いに間隔をおいて縦横に複数形成されている。各々の活性領域103 上には、Y方向に延びるワード線WLを兼ねた2つのゲート電極105 がゲート絶縁膜104 を介して形成されている。ワード線WLは、素子分離絶縁層102 の上に延在して形成されている。各活性領域103 においては、2つのゲート電極105 の両側の活性領域103 内に第1〜第3の不純物拡散領域107a,107b,107cが形成されている。
【0009】
一方のゲート電極105 とその両側の不純物拡散領域107a,107b は1つのMOSトランジスタT0 を構成し、さらに、他方のゲート電極105 とその両側の不純物拡散領域107b, 107cは別のMOSトランジスタT0 を構成している。即ち、各々の活性領域103 には2つのトランジスタT0 が形成されている。
【0010】
トランジスタT0 と素子分離絶縁層102 は絶縁性カバー膜108 により覆われ、また、絶縁性カバー膜108 上には第1層間絶縁膜109 が形成されている。
【0011】
第1層間絶縁膜109 の上であって素子分離絶縁層102 の上方には、Y方向に延在するストライプ状のキャパシタ下部電極111 がX方向に間隔をおいて複数形成され、そのキャパシタ下部電極111 の上には、これとほぼ同じ形状の強誘電体膜112 が形成され、さらに、強誘電体膜112 の上には複数のキャパシタ上部電極113 がY方向に一列に形成されている。1つのキャパシタ上部電極113 とその下の強誘電体膜112 及びキャパシタ下部電極111 によって1つのキャパシタC0 が構成される。
【0012】
また、キャパシタC0 と第1層間絶縁膜109 の上には第2の層間絶縁膜114 が形成されている。そして、第1及び第2層間絶縁膜109,114 、絶縁性カバー膜108 のうち活性領域103 内の第1〜第3の不純物拡散領域107a,107b,107cの上には、第1〜第3のコンタクトホール114a,114b,114cが形成されている。第1〜第3のコンタクトホール114a,114b,114c内には、それぞれ第1〜第3の導電性プラグ115a,115b,115cが形成されている。さらに、第2層間絶縁膜114 のうちキャパシタ上部電極113 の上には第4のコンタクトホール114dが形成され、その中には第4の導電性プラグ115dが形成されている。
【0013】
第2層間絶縁膜114 の上には、第1の導電性プラグ114aとこれに隣接する第4の導電性プラグ115dを接続するための第1の金属配線116aが形成されている。また、第2層間絶縁膜114 の上には、第3の導電性プラグ114cとこれに隣接する第4の導電性プラグ115dを接続するための第2の金属配線116cが形成されている。
【0014】
これにより、各キャパシタ下部電極111 の上方で一列に形成される複数のキャパシタ上部電極113 はそれぞれシリコン基板101 上のMOSトランジスタT0 に1対1で接続されることになる。
【0015】
なお、第2層間絶縁膜114 のうち第2の導電性プラグ115bの上には、金属パッド116bが形成される。その金属パッド116bには、その上方に第3層間絶縁膜(不図示)を介して形成されるビット線117 が接続される。ビット線117 は、ワード線WL、キャパシタ下部電極111 それぞれに交差する方向に延在している。
【0016】
【発明が解決しようとする課題】
ところで、上記したキャパシタは次のような方法によって形成される。
【0017】
第1の方法は、第1層間絶縁膜109 上に第1導電膜、強誘電体膜、第2導電膜を順に形成した後に、第2導電膜をパターニングしてキャパシタ上部電極113 を形成し、ついで、強誘電体膜と第1導電膜を同じマスクを用いてパターニングして強誘電体膜112 とキャパシタ下部電極111 を形成する方法である。
【0018】
第2の方法は、第1層間絶縁膜109 上に第1導電膜、強誘電体膜、第2導電膜を順に形成した後に、第2導電膜と強誘電体膜を同じマスクを用いてパターニングしてキャパシタ上部電極113 を形成し、ついで、第1導電膜をパターニングしてキャパシタ下部電極111 を形成する方法である。
【0019】
第3の方法は、第1層間絶縁膜109 上に第1導電膜、強誘電体膜、第2導電膜を順に形成した後に、第1導電膜、強誘電体膜、第2導電膜をそれぞれ別々のマスクを用いて個別にパターニングすることによりキャパシタ上部電極113 、強誘電体膜112 、キャパシタ下部電極111 を形成する方法である。
【0020】
第1、第2及び第3の方法によれば、キャパシタ上部電極113 を形成した後にキャパシタ下部電極111 を形成することになるので、キャパシタ下部電極111 のパターニングの際に使用されるマスクのズレによってキャパシタ上部電極113 の面積が縮小化されるおそれがある。キャパシタ上部電極113 の縮小化を防止するためにはキャパシタ下部電極111 を広く形成するようにすればよいが、これではメモリセル領域の高集積化の妨げになる。
【0021】
また、第2の方法によれば、キャパシタ下部電極111 上のキャパシタ上部電極113 同士の間の領域でキャパシタ下部電極111 が強誘電体膜112 から露出してしまうので、キャパシタ下部電極111 を構成するプラチナの触媒作用によってキャパシタの還元が促進されるおそれがある。
【0022】
さらに、第3の方法によれば、キャパシタ上部電極1113、強誘電体膜112 、キャパシタ下部電極111 が別々のマスクを使用して形成されるので、スループットが低下する。
【0023】
本発明の目的は、メモリセル領域に形成されるキャパシタ下部電極上の複数のキャパシタを精度良く形成することができる半導体装置及びその製造方法を提供することにある。
【0025】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第1絶縁膜を形成する工程と、前記第1絶縁膜の上に第1の導電膜、誘電体膜、第2の導電膜を順に形成する工程と、キャパシタ下部電極であるプレートラインのコンタクト領域を除いた形状を有する第1のマスクを使用して、前記第2の導電膜と前記誘電体膜をエッチングして第1パターン形状にする工程と、前記第1のマスクを除去する工程と、前記プレートラインのコンタクト領域から前記第2の導電膜の縁部にオーバーラップする第2パターンとキャパシタ形状の複数の第3パターンを有する第2のマスクを使用して、前記第1の導電膜と前記第1パターン形状の前記第2の導電膜を同時にエッチングすることにより、前記第2の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第1パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第1の導電膜から形成する工程と、前記第2のマスクを除去して、前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に前記第2の導電膜から構成される孤立導電パターンを形成する工程とを有することを特徴とする半導体装置の製造方法によって達成する。
【0026】
本発明によれば、絶縁膜上に第1の導電膜、誘電体膜及び第2の導電膜を順に形成し、ついで第1のマスクを使用して第2の導電膜と誘電体膜を第1のパターン形状にパターニングした後に、第2のマスクを使用して第1の導電膜と第2の導電膜を同時にパターニングすることにより第2の導電膜から複数のキャパシタ上部電極を形成し、第1の導電膜からプレートライン(下部電極)を形成している。これにより、キャパシタ上部電極、誘電体膜及びキャパシタ下部電極によってキャパシタが構成されるとともに、プレートライン上ではキャパシタ上部電極の数だけキャパシタが存在する。
【0027】
従って、2つのマスクを用いることにより複数のキャパシタが形成されるので、キャパシタ形成工程のスループットが向上する。また、第1の導電膜と第2の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第1のパターンの状態で残すことが可能になり、プレートライン上の複数のキャパシタ上部電極の相互間の領域でプレートラインを誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元が抑制されることになる。
【0028】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングが無くなり、キャパシタ上部電極が再びエッチングされるおそれがなく、キャパシタ上部電極は精度良く形成されることになる。
【0029】
さらに、キャパシタ下部電極を形成するための第2のマスクとして、プレートラインのコンタクト領域を覆う第2パターンとキャパシタ形状の第3パターンを有するマスクを用いている。この場合、第2のマスクの位置ズレを考慮して、第2のマスクの第2パターンを第1の導電膜の縁にオーバーラップさせることになるが、これによりプレートラインのコンタクト領域の周辺で第2の導電膜からなる孤立導電パターンが形成されることになる。孤立導電パターンは層間絶縁膜により覆われるので、電気的に孤立して実動作セルを構成することはない。
【0030】
また、第2のマスクを使用して第1及び第2の導電膜をエッチングする際に、第2のマスクがエッチングガスと反応して縮小化するおそれがある。この対策として、第2の導電膜を第1のパターンの形状にパターニングした後であって第2のマスクを第2の導電膜上に形成する前に、第2の導電膜をキャパシタ保護絶縁膜によって覆い、その後に、第2のマスクによってキャパシタ保護膜をエッチングして第2のマスクの下に選択的に残すようにする。
【0031】
これによれば、キャパシタ上部電極形状のキャパシタ保護絶縁膜がマスクとして機能するので、第2のマスクが縮小化しても第2の導電膜は第2のマスクの初期の形状にパターニングされ、キャパシタ上部電極が精度良く形成される。
【0032】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図4〜図8は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図である。図9〜図11は、本発明の第1実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である。図12〜図15は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図である。
【0033】
なお、図4〜図8は、図12のII−II線に沿った断面図であり、図9〜図11は、図12のIII-III 線に沿った断面図である。
【0034】
次に、図4(a) 、図9(a) 、図12(a) に示す構造を形成するまでの工程を説明する。
【0035】
まず、p型シリコン(半導体)基板1の表面に、LOCOS(Local Oxidation of Silicon)法によって素子分離絶縁膜2を形成する。なお、素子分離絶縁膜2として、LOCOS法によって形成されたシリコン酸化膜の他、STI(Shallow Trench Isolation)構造を採用してもよい。素子分離絶縁膜2は、シリコン基板1のメモリセル領域における所定の活性領域(トランジスタ形成領域)3を囲む範囲に形成される。
【0036】
活性領域3の平面形状は略長方形であり、帯状のプレートライン形成領域の両側に沿って間隔をおいて複数形成されている。
【0037】
その後、シリコン基板1の表面を熱酸化して、活性領域3の上でゲート絶縁膜4として使用されるシリコン酸化膜を形成する。
【0038】
次に、素子分離絶縁膜2及びゲート絶縁膜4の上にアモルファスシリコン膜とタングステンシリサイド膜を順に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域3の上にゲート電極5a,5bを形成する。メモリセル領域では、活性領域3上には2つのゲート電極5a,5bがほぼ平行に間隔をおいて形成され、これらのゲート電極5a,5bは素子分離絶縁膜2の上に延在してワード線WLとなる。ワード線WLは、プレートライン形成領域の延在方向に交差する方向に延在するように形成される。
【0039】
なお、ゲート電極5a,5bを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【0040】
次に、活性領域3のうち、ゲート電極5a,5bの両側にn型不純物をイオン注入して、nチャネルMOSトランジスタT1 ,T2 のソース/ドレインとなる第1〜第3のn型不純物拡散領域7a,7b,7cを形成する。活性領域3の中央に位置する第2のn型不純物拡散領域7bはビット線に電気的に接続され、また、活性領域3の両側に位置する第1、第3のn型不純物拡散領域7a,7cはキャパシタに電気的に接続される。
【0041】
その後に、シリコン基板1、素子分離絶縁膜2及びゲート電極5a,5bの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極5a〜5cの両側部分に側壁絶縁膜6として残す。その絶縁膜として、例えばCVD法により形成される酸化シリコン(SiO2)を使用する。
【0042】
さらに、活性領域3上のゲート電極5a,5b及び側壁絶縁膜6をマスクにして、n型不純物拡散領域7a〜7cにn型不純物をイオン注入することによりn型不純物拡散領域7a〜7cをLDD構造にする。
【0043】
これにより、第1及び第2のn型不純物拡散領域7a,7bとゲート電極5aを有する第1のnMOSトランジスタT1 の形成と、第2及び第3のn型不純物拡散領域7b,7cとゲート電極5bを有する第2のnMOSトランジスタT2 の形成が終了する。
【0044】
この後に、nMOSトランジスタT1 ,T2 を覆うカバー膜10をシリコン基板1上にプラズマCVD法により形成する。カバー膜10として例えば酸窒化シリコン(SiON)膜を形成する。
【0045】
次に、TEOSガスを用いるプラズマCVD法により、酸化シリコン(SiO2)膜を約1.0μmの厚さに成長し、この酸化シリコン膜を第1の層間絶縁膜11として使用する。
【0046】
続いて、第1の層間絶縁膜11の緻密化処理として、常圧の窒素雰囲気中で第1の層間絶縁膜11を700℃の温度で30分間熱処理する。その後に、第1の層間絶縁膜11の上面を化学機械研磨(CMP;Chemical Mechanical Polishing )法により研磨して平坦化する。
【0047】
なお、図12(a) では、素子分離絶縁膜2の上に形成される絶縁膜は省略されて描かれている。
【0048】
次に、図4(b) 、図9(b) 、図12(b) に示す構造を形成するまでの工程を説明する。
【0049】
まず、第1の層間絶縁膜11上に、第1の導電膜12としてTi膜とプラチナ(Pt)膜を順に形成する。Ti膜とPt膜はDCスパッタ法により形成される。この場合、Ti膜の厚さを10〜30nm程度、Pt膜の厚さを100〜300nm程度とする。なお、第1の導電膜12として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等のいずれかの導電膜を形成してもよい。
【0050】
その後に、強誘電体膜13として厚さ100〜300nmのチタン酸ジルコン酸鉛(PZT; Pb(Zr1-xTix )O3 )膜をRFスパッタ法により第1の導電膜14上に形成する。強誘電体層13の形成方法は、その他に、MOD(metal organic deposition)法、MOCVD( 有機金属CVD)法、ゾル・ゲル法などがある。また、強誘電体層15の材料としては、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9(SBT、Y1)、SrBi2(Ta,Nb)2O9 (SBTN、YZ)等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【0051】
さらに、強誘電体膜13を構成するPZT膜の結晶化処理として、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTA(Rapid Thermal Annealing) を行う。例えば、温度700℃で60秒間アニールする。
【0052】
続いて、強誘電体膜13の上に第2の導電膜14として酸化イリジウム(IrO2)膜をスパッタ法により100〜300nmの厚さに形成する。なお、第2の導電膜14として、プラチナもしくは酸化ルテニウムストロンチウム(SRO)を用いてもよい。
【0053】
その後に、第2の導電膜14の上にレジストを塗布し、これを露光、現像することにより、プレートラインコンタクト領域を除いたプレートライン形成領域上に第1のレジストパターン15を形成する。
【0054】
次に、図5(a) 、図9(c) 、図13(a) に示すように、第1のレジストパターン15をマスクに使用して第2の導電膜14及び強誘電体膜13をエッチングする。これにより、第2の導電膜14と強誘電体膜13は、プレートラインコンタクト領域を除いたプレートライン形成領域とほぼ同じ形状になり、MOSトランジスタT1 、T2 の上から除去される。プレートライン形成領域の幅は約2.9μmである。
【0055】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを20ml/min. 、アルゴン(Ar)ガスを30ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。なお、ソースパワーは、誘導結合型プラズマエッチング装置のアンテナコイルに印加する13.56MHz の高周波電源のパワーである。また、バイアスパワーは、ウェハステージに印加する400KHz の高周波電源のパワーである。
【0056】
そのエッチングの際に、第1のレジストパターン15、第2の導電膜14及び強誘電体膜13の側面に導電性のエッチング生成物が付着すると、第1及び第2の導電膜12,14のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第1のレジストパターン15の側面を横方向に後退させるようなエッチング条件に設定することによって、第1のレジストパターン15の側面とエッチングされた膜の側面に付着する導電材を常に削りながらエッチングするようにすることが好ましい。この場合、第2のレジストパターン16a,16bの側面の後退を促進させる必要があり、その後退の調整は塩素とアルゴンのガス流量の調整によって行う。例えば塩素のガス比を高くし、アルゴンのガス比を低いする。
【0057】
続いて、図5(b) 、図13(b) に示すように、第1のレジストパターン15を除去する。
【0058】
次に、第1及び第2の導電膜12,14と強誘電体キャパシタ13の上にレジストを塗布する。続いて、図6(a) 、図14(a) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第2の導電膜14の上に幅1.0μmで長さ1.7μmのキャパシタ上部電極形状の第2のレジストパターン16aを形成するとともに、プレートラインコンタクト領域から第2の導電膜14端部に僅かにオーバーラップする広さの第3のレジストパターン16bを形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。第2のレジストパターン16aは、プレートライン形成領域の長さ方向に沿って2列で複数個形成され、第2のレジストパターン16a同士の間隔を例えば0.3μmとする。
【0059】
この後に、図6(b) 、図14(b) に示すように、第2のレジストパターン16aに覆われない領域の第2の導電膜14をエッチングすると同時に、第3のレジストパターン16bと強誘電体膜13に覆われない領域の第1の導電膜12をエッチングする。
【0060】
これにより、第1の導電膜12はパターニングされてキャパシタの下部電極12aであるプレートラインとなる。また、第2の導電膜14はパターニングされて、各々のプレートライン12aの上方で2列に並ぶ複数の上部電極14aとなるとともに、帯状の強誘電体膜15のうちプレートラインコンタクト領域との境界部分に孤立導電パターン14bとして残される。また、図10(a) 、図15(a) に示すように、第1の導電膜12はMOSトランジスタT1 ,T2 の上方から除去される。
【0061】
この場合、第1及び第2の導電膜12,14のエッチング条件は、プレートライン領域内の強誘電体膜13が上部電極14aの周囲に残されるエッチング条件とする。また、上部電極14aとキャパシタ下部電極12aが同時に形成されるように、第1の導電膜12と第2の導電膜14のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極14aと強誘電体膜13と下部電極12aの側壁に導電性物質を付着させないようなエッチング条件に設定して、上部電極14aと下部電極12aの間でリーク電流が流れないようにする必要がある。
【0062】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを20ml/min. 、アルゴン(Ar)ガスを30ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。
【0063】
このエッチングにより、第1の導電膜12と第2の導電膜14の一部を同時にエッチングすることにより、最終的なキャパシタQの上部電極14aと下部電極12aが同時に形成される。
【0064】
これにより、メモリセル領域では、下部電極12a、誘電体膜13及び上部電極14aを有するキャパシタQが形成される。即ち、プレートライン形成領域では、上部電極14aの数だけキャパシタQが形成されることになる。
【0065】
なお、孤立導電パターン14bの下にも、強誘電体膜13と下部電極12aが存在するが、孤立導電パターン14bは、電気的に孤立された状態に置かれるので、キャパシタとして動作することはない。
【0066】
その後に、図7(a) 、図15(a) に示すように、第2、第3のレジストパターン16a,16bを除去する。
【0067】
次に、図7(b) 、図10(b) に示すように、キャパシタQと第1の層間絶縁膜11の上にキャパシタ保護絶縁膜17として例えばアルミナを20nm程度の厚さに形成する。なお、キャパシタ保護絶縁膜17としては、アルミナの他、PZT、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【0068】
さらに、キャパシタ保護絶縁膜17の上に第2の層間絶縁膜18として酸化シリコン膜を約1μmの厚さに形成する。この酸化シリコン膜は、TEOS、ヘリウム及び酸素の混合ガスを用いて、CVD法により形成される。
【0069】
続いて、第2の層間層間絶縁膜18の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜18の残り膜厚は、メモリセル領域AのキャパシタQの上でキャパシタ保護絶縁膜17の膜厚と合わせて約300nm程度とする。
【0070】
次に、図8(a) 、図11(a) に示す構造を形成するまでの工程を説明する。
【0071】
まず、第2の層間絶縁膜18、キャパシタ保護絶縁膜17、第1層間絶縁膜11及びカバー膜10をフォトリソグラフィー法によりパターニングすることにより、第1、第3のn型不純物拡散領域7a,7cの上にそれぞれキャパシタコンタクトホール18aを形成すると同時に、第2のn型不純物拡散領域7bの上にビット線コンタクトホール18bを形成する。
【0072】
その後、第2の層間絶縁膜18上とキャパシタコンタクトホール18a内とビット線コンタクトホール18b内に、膜厚20nmのTi膜と膜厚50nmのTiN 膜をスパッタにより順に形成し、さらにTiN 膜の上にW膜をCVD方により形成する。W膜は、キャパシタコンタクトホール18aとビット線コンタクトホール18b内を完全に埋め込む厚さに形成される。
【0073】
続いて、Ti膜、TiN 膜及びW膜をCMP法により研磨して第2の層間絶縁膜18の上面上から除去する。これにより、キャパシタコンタクトホール18a内に残されたTi膜、TiN 膜及びW膜をキャパシタコンタクト用の第1の導電性プラグ19aとして使用し、また、ビット線コンタクトホール18b内に残されたTi膜、TiN 膜及びW膜をビット線コンタクト用の第2の導電性プラグ19bとして使用する。
【0074】
次に、図8(b) 、図11(b) 、図15(b) に示す構造を形成するまでの工程を説明する。
【0075】
まず、第2の層間絶縁膜18の上と第1、第2の導電性プラグ19a,19bの上に、アルミナなどからなる酸化防止絶縁膜(不図示)を形成する。続いて、酸化防止絶縁膜、第2層間絶縁膜18及びキャパシタ保護絶縁膜17をパターニングすることにより、上部電極16aの上にキャパシタコンタクト用のホール18c形成する。これと同時に、第2層間絶縁膜18及びキャパシタ保護絶縁膜17をパターニングして、プレートライン12aのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール18dを形成する。
【0076】
その後に、酸化防止絶縁膜をエッチバックにより除去する。さらに、第2の層間絶縁膜18上と第1、第2の導電性プラグ19a,19b上とホール18c,18d内に、配線用金属膜として膜厚150nmのTiN 膜、膜厚5nmのTi膜、膜厚500nmのAl-Cu 膜、膜厚50nmのTiN 膜及び膜厚20nmのTi膜からなる5層構造の金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【0077】
この配線用金属膜のパターニングにより、上部電極16aのホール18c内とその側方の第1の導電性プラグ19aを電気的に接続する第1の配線20aを形成するとともに、プレートラインコンタクト領域の上のホール18dを通してプレートライン12aに接続される第2の配線20dを形成する。これと同時に、第2の導電性プラグ19bの上に導電性パッド20bを形成する。
【0078】
これにより、プレートライン12a上の2列のキャパシタQの上部電極14aと第1又は第3のn型不純物拡散領域7a,7cは、第1の配線20aと第1の導電性プラグ19aを介して電気的に接続される。
【0079】
なお、第2のn型不純物拡散領域7bは、上方に形成されるビット線(不図示)に導電性パッド20b及び第2の導電性プラグ19bを介して電気的に接続される。
【0080】
配線20a,20dと導電性パッド20bを形成した後に、その上に第3の層間絶縁膜を形成し、導電性プラグを形成し、さらに第3の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【0081】
以上の実施形態においては、キャパシタQの下部電極であるプレートライン12aを覆う強誘電体膜13の上に複数の上部電極14aをプレートライン12aの延在方向に二列に複数個形成している。従って、一例に複数個搭載されるプレートライン(下部電極)を用いる従来技術とは異なり、プレートライン12aの両側にMOSトランジスタT1 ,T2 を形成することになるので、プレーライン相互間の無駄なスペースが従来よりも少なくなり、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【0082】
また、第1の導電膜12、強誘電体膜13、第2の導電膜14をパターニングしてキャパシタQを形成する工程は、第1の導電膜12と強誘電体膜13を同一マスクを用いてパターニングしてプレートライン形成領域に残した後に、第2の導電膜14と第1の導電膜12を同時にパターニングして2列の上部電極14aとプレートライン(下部電極)12aを同時に形成している。
【0083】
従って、2回のパターニング工程によってキャパシタQを形成することができるので、スループットが良好である。しかも、プレートライン12aを構成するプラチナが上部電極14a相互間の領域で露出することはなく、プラチナの触媒による還元作用をキャパシタQに及ぼすことが防止される。
【0084】
ところで、図5(b) に示した第2の導電膜14のパターンを第1のパターンとし、図6(b) に示した上部電極14aを第2のパターンとする。そして、第1のパターンに対して第2のパターンに位置ずれが生じた場合に、左右の第2のパターンの大きさを一定とする条件は以下の式(1)で表される。なお、式(1)においてWTE-1stは第1のパターンの幅、WTE-FINALは第2のパターン(上部電極)の幅、WALLIGNは位置ズレ最大量、WTE-GAPはプレートライン形成領域における2列の第2のパターン(上部電極)同士の間隔を示している。
【0085】
WTE-1st > 2×(WTE-FINAL + WALLIGN)+ WTE-GAP (1) (第2の実施の形態)
本実施形態では、キャパシタ製造工程においてプレートラインのコンタクト領域の露出面積を狭くする方法について説明する。
【0086】
図16〜図19は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図20〜図23は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図20〜図23は、図16のIV−IV線から見た断面図である。
【0087】
まず、第1実施形態に係る図4(a) 、図9(a) 、図12(a) に示したように、シリコン基板1に素子分離絶縁膜2、MOSトランジスタT1 ,T2 、カバー膜10、第1層間絶縁膜11などを形成する。
【0088】
次に、図16(a) 、図20(a) に示すように、第1層間絶縁膜11上に、第1の導電膜12、強誘電体膜13、第2の導電膜14を順に形成する。第1の導電膜12、強誘電体膜13、第2の導電膜14は、それぞれ第1実施形態に示した材料により構成される。なお、強誘電体膜13は、成膜後に結晶化のためのアニールがなされる。
【0089】
その後に、第2の導電膜14の上にレジストを塗布し、これを露光、現像することにより、プレートライン(下部電極)形状の第1のレジストパターン21を形成する。第1のレジストパターン21は、プレートラインコンタクト部分に開口21aを有している。
【0090】
なお、図20〜図23は、プレートラインのコンタクト領域及びその周辺を示している。
【0091】
次に、図16(b) 、図20(b) に示すように、第1のレジストパターン21をマスクに使用して第2の導電膜14及び強誘電体膜13をエッチングする。これにより、第2の導電膜14と強誘電体膜13は、プレートラインとほぼ同じ平面形状になり、プレートラインコンタクト領域から第1の導電膜12を露出する開口13aを有することになる。プレートラインの幅は例えば2.9μm程度である。なお、第2の導電膜14と強誘電体膜13は、MOSトランジスタT1 、T2 の上から除去される。
【0092】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを20ml/min. 、アルゴン(Ar)ガスを30ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。
【0093】
そのエッチングの際に、第1のレジストパターン21及びエッチングされた第2の導電膜14及び強誘電体膜13の側面に導電性物質が付着すると、この後に第1及び第2の導電膜12,14のパターニングにより形成されるキャパシタ上部電極とキャパシタ下部電極の間にリーク電流が流れ易くなる。このために、第2のレジストパターンを横方向に後退させるようなエッチング条件に設定することにより、それらの側面に付着する導電材を削りながら第2の導電膜14及び強誘電体膜13をエッチングすることが好ましい。この場合、第2のレジストパターン16a,16bの側面の後退を促進する必要があり、その後退の調整として例えば塩素のガス比を高く、アルゴンのガス比を低くする。
【0094】
続いて、図17(a) 、図21(a) に示すように、第1のレジストパターン21を除去する。
【0095】
次に、第1及び第2の導電膜12,14と強誘電体膜13の上にレジストを塗布する。続いて、図17(b) 、図21(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内の第2の導電膜14の上に幅1.0μmで長さ1.7μmのキャパシタ上部電極形状の第2のレジストパターン22aを形成するとともに、プレートラインコンタクト領域及びその周辺に第3のレジストパターン22bを形成する。第2のレジストパターン22aは、プレートライン形成領域の長さ方向に沿って2列で複数個形成され、また、第2のレジストパターン16a同士の間隔を約0.3μmとする。
【0096】
この後に、図18(a) 、図22(a) に示すように、第2のレジストパターン22aに覆われない領域の第2の導電膜14をエッチングすると同時に、第3のレジストパターン22bと強誘電体膜13に覆われない領域の第1の導電膜12をエッチングする。その後に、図18(b) 、図22(b) に示すように、第2、第3のレジストパターン22a,22bを除去する。
【0097】
これにより、第1の導電膜12はパターニングされてキャパシタ下部電極であるプレートライン12bとなる。また、第2の導電膜14はパターニングされてプレートライン12bの上方において2列で平行に並ぶ複数の上部電極14aとなるとともに、プレートラインコンタクト領域の周辺を囲む枠状の孤立導電パターン14cとして残される。なお、第1実施形態と同様に、第1の導電膜12はMOSトランジスタT1 ,T2 の上方から除去される。
【0098】
このエッチングで、第1の導電膜12と第2の導電膜14の一部を同時にエッチングすることにより、最終的なキャパシタQの上部電極14aと下部電極(プレートライン)b同時に形成される。
【0099】
この場合、第1及び第2の導電膜12,14のエッチング条件は、プレートライン12bで強誘電体膜13が上部電極14a相互間領域とプレートラインコンタクト領域の周辺に残されるエッチング条件とする。また、上部電極14aと下部電極12bが同時に形成されるように、第1の導電膜12と第2の導電膜14のそれぞれの膜厚に応じたエッチング条件が設定されなければならない。さらに、上部電極14aと強誘電体膜13と下部電極b側壁に導電性物質を付着させないようになエッチング条件にして、上部電極14aと下部電極12bの間でリーク電流が流れないようにする必要がある。
【0100】
そのようなエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを20ml/min. 、アルゴン(Ar)ガスを30ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。
【0101】
以上により、メモリセル領域では、下部電極12b、誘電体膜13及び上部電極14aからなるキャパシタQが形成される。即ち、プレートライン形成領域では、上部電極14aの数だけキャパシタQが形成されることになる。
【0102】
なお、プレートラインコンタクト領域の周囲に存在する孤立導電パターン14cの下にも強誘電体膜13と下部電極12bが存在するが、孤立導電パターン14cは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として機能しない。
【0103】
この後に、第1実施形態に係る図7(b) 、図10(b) に示したと同様に、キャパシタQと第1の層間絶縁膜11の上にキャパシタ保護絶縁膜17を200nm程度の厚さに形成する。さらに、キャパシタ保護絶縁膜17の上に第2の層間絶縁膜18を約1μmの厚さに形成する。続いて、第2の層間層間絶縁膜18の上面をCMP法により平坦化する。
【0104】
次に、図19、図23に示す構造を形成するまでの工程を説明する。
【0105】
まず、第2の層間絶縁膜18、キャパシタ保護絶縁膜17、第1層間絶縁膜11及びカバー膜10をフォトリソグラフィー法によりパターニングすることにより、第1、第3のn型不純物拡散領域7a,7cの上にそれぞれキャパシタコンタクトホール18aを形成すると同時に、第2のn型不純物拡散領域7bの上にビット線コンタクトホール18bを形成する。
【0106】
その後、第1実施形態と同様な工程により、第2の層間絶縁膜18上とキャパシタコンタクトホール18a内とビット線コンタクトホール18b内に、それぞれTi膜とTiN 膜とW膜から構成される第1の導電性プラグ19aと第2の導電性プラグ19bを形成する。
【0107】
続いて、第1実施形態と同様な工程により、第2層間絶縁膜18及びキャパシタ保護絶縁膜17をパターニングすることにより、上部電極16aの上にキャパシタコンタクト用のホール18cを形成するとともに、プレートライン12b上の強誘電体膜13の開口部13a上にプレートラインコンタクト用のホール18dを形成する。
【0108】
その後に、第2の層間絶縁膜18上と第1、第2の導電性プラグ19a,19b上とホール18c,18d内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【0109】
この配線用金属膜のパターニングにより、キャパシタコンタクト用のホール18c内とその側方の第1の導電性プラグ19aを電気的に接続する第1の配線20aを形成する。これと同時に、第2の導電性プラグ19bの上に導電性パッド20bを形成するとともに、プレートラインコンタクト用のホール18d内から引出される第2の配線20cを形成する。
【0110】
これにより、プレートライン12b上で2列に形成された複数のキャパシタQの上部電極14aは、第1の配線20aを介して第1又は第3のn型不純物拡散領域7a、7cに電気的に接続される。
【0111】
また、第2の配線20cは、プレートライン12bに接続されて周辺回路領域(不図示)のプレートライン制御回路に接続される。
【0112】
なお、第2のn型不純物拡散領域7bは、その上方に形成されるビット線(不図示)に導電性パッド20b及び第2の導電性プラグ19bを介して電気的に接続される。
【0113】
配線20a,20dと導電性パッド20bを形成した後に、その上に第3の層間絶縁膜を形成し、導電性プラグを形成し、さらに第3の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【0114】
以上の実施形態においては、キャパシタQの下部電極であるプレートライン12bを覆う強誘電体膜13の上に複数の上部電極14aをプレートライン12bの延在方向に二列に複数個形成しているので、第1実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【0115】
また、第1の導電膜12、強誘電体膜13、第2の導電膜14をパターニングしてキャパシタQを形成する工程は、第1の導電膜12と強誘電体膜13をプレートラインとほぼ同じ平面形状に同時にパターニングした後に、第2の導電膜14と第1の導電膜12を同時にパターニングして下部電極12bとその上の2列の上部電極14aを同時に形成している。従って、2回のパターニングによってキャパシタQを形成でき、キャパシタ形成工程を短くできる。しかも、下部電極12bを構成するプラチナが上部電極14a相互間領域に露出することはなく、プラチナの触媒作用による還元をキャパシタQに及ぼすことが抑制される。
【0116】
さらに、プレートライン12bのプレートラインコンタクト部の周辺も強誘電体膜13に覆われた状態となるので、第1実施形態に比べてさらにプレートライン12bによる触媒作用を抑制することができる。
(第3の実施の形態)
本実施形態では、半導体装置におけるキャパシタの上部電極をさらに高精度に形成するキャパシタの製造工程についてい説明する。
【0117】
図24〜図26は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。図27〜図29は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である。なお、図24〜図26は、図27のV−V線から見た断面図である。
【0118】
まず、第1実施形態に係る図4(a) 、図9(a) 、図12(a) に示したように、シリコン基板1に素子分離絶縁膜2、MOSトランジスタT1 ,T2 、カバー膜10、第1層間絶縁膜11などを形成する。さらに、図4(b) 、図12(b) に示したように、第1層間絶縁膜11上に、第1の導電膜12、強誘電体膜13、第2の導電膜14を順に形成し、その後に第1のレジストパターン15を用いて第2の導電膜14及び強誘電体膜13をエッチングする。これにより、図5(b) 、図13(b) に示したように、プレートライン形成領域のうちプレートラインコンタクト領域を除いた形状に強誘電体膜13、第2の導電膜14をパターニングする。そのエッチングは、第1実施形態に示した条件に従う。
【0119】
その後に、図24(a) 、図27(a) に示すように、パターニングされた第2の導電膜14、強誘電体膜13及び第1の導電膜12の上に第1のキャパシタ保護絶縁膜25として厚さ50nmのアルミナ膜をスパッタにより形成する。第1のキャパシタ保護絶縁膜25として、エッチング選択性とキャパシタ保護性を兼ね備えた材料からなる膜が好ましく、アルミナ膜の他に酸化チタン膜などを形成してもよい。
【0120】
次に、第1のキャパシタ保護絶縁膜25の上にレジストを塗布する。続いて、図24(b) 、図27(b) に示すように、レジストを露光、現像することにより、プレートライン形成領域内に存在する第2の導電膜14の上方に幅1.0μmで長さ1.7μmのキャパシタ上部電極形状の第2のレジストパターン16aを形成するとともに、プレートラインコンタクト領域から第2の導電膜14端部に僅かにオーバーラップする大きさの第3のレジストパターン16bを第1のキャパシタ保護絶縁膜25上に形成する。このオーバーラップは、プレートラインコンタクト領域での位置合わせ時のズレ量を考慮した量とする。
【0121】
複数の第2のレジストパターン16aは、プレートライン形成領域の長さ方向に沿って2列で複数個形成され、第2のレジストパターン16a同士の間隔を0.3μmとする。
【0122】
次に、図25(a) 、図28(a) に示すように、第2及び第3のレジストパターン16a,16bをマスクに使用して第1のキャパシタ保護絶縁膜25をエッチングする。この場合に、第1のキャパシタ保護絶縁膜25のエッチングは、第2及び第3のレジストパターン16a,16bの側面の後退の少ない条件で行われる。
【0123】
例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを5ml/min. 、アルゴン(Ar)ガスを45ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。レジストパターン16a,16bの後退速度は塩素ガス比を変えることで調整することができる。
【0124】
レジストは、塩素との反応により揮発するため、この条件のように塩素ガス比が少なくてアルゴンガス比が高い条件を用いることによりレジストパターン16a,16bの後退を抑制できる。これにより、第1のキャパシタ保護絶縁膜25は、初期の第2、第3のレジストパターン16a,16bにほぼ近い平面形状にパターニングされる。
【0125】
そのようなエッチング条件によれば、第1及び第2の導電膜12,14のエッチングも可能である。しかし、エッチングにより生じる導電性の生成物がレジストパターン16a,16bの側面と第1及び第2の導電膜12,14のエッチング側面、及び強誘電体膜13の側面に付着して、キャパシタのリーク電流を増大させる原因になる。
【0126】
そこで、第1のキャパシタ保護絶縁膜25のエッチングを終えた後に、第2及び第3のレジストパターン16a,16bの側面が後退するようなエッチング条件に変える。
【0127】
そのエッチング条件として、例えば、誘導結合型プラズマエッチング装置を用い、塩素(Cl2)ガスを15ml/min. 、アルゴン(Ar)ガスを35ml/min. でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を0.7Paとする。さらに、シリコン基板1が載置されるウェハステージ温度を25℃、ソースパワーを1400W、バイアスパワーを800Wに設定する。
【0128】
このように塩素ガス比を上げることにより、レジストパターン16a,16bを適度に後退させ、第1及び第2の導電膜12,14のエッチングにより生じる反応生成物を側壁に付着することが防止される。
【0129】
なお、第1及び第2の導電膜12,14をエッチングする際に、第2及び第3のレジストパターン16a,16bだけでなく第1のキャパシタ保護絶縁膜25がマスクとなる。
【0130】
このエッチングにより、図25(b) 、図28(b) に示すように、第2、第3のレジストパターン16a,16bが初期状態よりも縮小されるとともに、第1の導電膜12と第2の導電膜14の一部が同時にエッチングされて、最終的なキャパシタQの上部電極14aと下部電極12aが同時に形成される。
【0131】
この後に、第2、第3のレジストパターン16a,16bを除去する。
【0132】
これにより、第1の導電膜12はパターニングされてキャパシタ下部電極12aであるプレートラインとなる。また、第2の導電膜14はパターニングされて2列で平行に並ぶ複数の上部電極14aとなるとともに、プレートラインコンタクト領域と強誘電体膜13との境界部分に孤立導電パターン14bとして残される。
【0133】
これにより、メモリセル領域では、下部電極12a、誘電体膜13及び上部電極14aを有するキャパシタQが形成される。即ち、プレートライン形成領域では、上部電極14aの数だけキャパシタQが形成されることになる。
【0134】
なお、孤立導電パターン14bの下にも、強誘電体膜13と下部電極12aが存在するが、孤立導電パターン14bは、電気的に孤立された状態に置かれるので、キャパシタの上部電極として動作することはない。
【0135】
次に、図26(a) に示すように、キャパシタQ、第1の保護膜25及び第1の層間絶縁膜11の上に第2のキャパシタ保護絶縁膜17として例えばアルミナを200nm程度の厚さに形成する。なお、キャパシタ保護絶縁膜17としては、アルミナの他、PZT、窒化シリコン膜、又は窒化酸化シリコン膜などを適用してもよい。
【0136】
さらに、キャパシタ保護絶縁膜17の上に第2の層間絶縁膜18として酸化シリコン膜を約1μmの厚さに形成する。続いて、第2の層間層間絶縁膜18の上面をCMP法により平坦化する。
【0137】
次に、図26(b) 、図29に示す構造を形成するまでの工程を説明する。
【0138】
まず、第2の層間絶縁膜18、第2のキャパシタ保護絶縁膜17、第1層間絶縁膜11及びカバー膜10をフォトリソグラフィー法によりパターニングすることにより、第1、第3のn型不純物拡散領域7a,7cの上にそれぞれキャパシタコンタクトホール18aを形成すると同時に、第2のn型不純物拡散領域7bの上にビット線コンタクトホール18bを形成する。
【0139】
その後、第1実施形態と同じ工程によって、キャパシタコンタクトホール18a内にキャパシタコンタクト用の第1の導電性プラグ19aを形成し、ビット線コンタクトホール18b内にビット線コンタクト用の第2の導電性プラグ19bを形成する。
【0140】
次に、第2層間絶縁膜18及び第1及び第2のキャパシタ保護絶縁膜17,25をパターニングすることにより、上部電極16aの上にキャパシタコンタクト用のホール18cを形成する。同時に、第2層間絶縁膜18及び第2のキャパシタ保護絶縁膜17をパターニングすることにより、プレートライン12aのプレートラインコンタクト領域の上にプレートラインコンタクト用のホール18dを形成する。
【0141】
その後に、第2の層間絶縁膜18上と第1、第2の導電性プラグ19a,19b上とホール18c,18d内に、配線用金属膜を形成した後に、配線用金属膜をフォトリソグラフィー法によりパターニングする。
【0142】
この配線用金属膜のパターニングにより、ホール18c内とその側方の第1の導電性プラグ19aを電気的に接続する第1の配線20aを形成する。これと同時に、第2の導電性プラグ19bの上に導電性パッド20bを形成する。さらに、プレートラインコンタクト領域のホール18d内と第2の層間絶縁膜18上に第2の配線20dを形成する。
【0143】
これにより、プレートライン12a上で2列に形成された上部電極14aと第1又は第3のn型不純物拡散領域7aが、配線20aと第1の導電性プラグ19aを介して電気的に接続される。
【0144】
なお、第2のn型不純物拡散領域7bは、上方に形成されるビット線(不図示)に導電性パッド20b及び第2の導電性プラグ19bを介して電気的に接続される。
【0145】
配線20a,20dと導電性パッド20bを形成した後に、その上に第3の層間絶縁膜を形成し、導電性プラグを形成し、さらに第3の層間絶縁膜の上にビット線などを形成するが、その詳細は省略する。
【0146】
以上の実施形態においては、キャパシタ下部電極であるプレートライン12bを覆う強誘電体膜13の上に複数の上部電極14aをプレートライン12aの延在方向に二列に複数個形成しているので、第1実施形態と同様に、メモリセル領域を従来よりもさらに高集積化することが可能になる。
【0147】
また、第1の導電膜12、強誘電体膜13、第2の導電膜14をパターニングしてキャパシタQを形成する工程は、第1の導電膜12と強誘電体膜13をプレートラインに沿った平面形状に同時にパターニングした後に、第2の導電膜14と第1の導電膜12を同時にパターニングして下部電極12aとその上の2列の上部電極14aとを同時に形成している。
【0148】
従って、キャパシタ形成工程が2枚のレジストマスクで形成することができ、スループットが向上するだけでなく、下部電極12bを構成するプラチナが上部電極14a相互間領域で露出することはなく、プラチナの触媒による還元作用をキャパシタQに及ぼすことが抑制される。
【0149】
さらに、キャパシタ上部電極形状にパターニングされた第1のキャパシタ保護絶縁膜25によって第2の導電膜14を覆った状態で、レジストパターン16aを後退する条件で第2の導電膜14をエッチングしている。これにより、レジストパターン16aの側面が後退することにより、上部電極14a、強誘電体膜13及び下部電極12aの側面には付着する反応生成物はエッチングによって除去され、しかも、第1のキャパシタ保護絶縁膜25をマスクとして機能させることによって上部電極14aのパターン精度を高めることができる。
【0150】
また、プレートライン12bの上面が、プレートラインコンタクト部の周辺でも第1のキャパシタ保護絶縁膜25に覆われた状態となるので、第1実施形態に比べてさらにプラチナの触媒作用を抑制することができる。
(比較例)
ところで、1つのプレートラインの上に複数のキャパシタ上部電極を2列に形成する工程としては以下の3つの例が考えられるが、上記した第1〜第3実施形態に比べてパターニング工程が増えたり、又はプレートラインの触媒作用を防止することが難しい。
【0151】
比較例1
図30は、比較例1に係るキャパシタの形成工程を示す平面図である。図31は、比較例1に係るキャパシタの形成工程を示す断面図であって、図30(a) に示すVI−VI線から見た断面図である。
【0152】
まず、図30(a) 、図31(a) に示すように、層間絶縁膜51の上に第1の導電膜52、強誘電体膜53、第2の導電膜54を順に形成した後に、第1のレジストパターン(不図示)を用いて第2の導電膜54をパターニングして複数の上部電極54aをプレートライン形成領域に沿って2列に形成する。その後に、上部電極54a及び強誘電体膜53の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域のうちセルプレートコンタクト領域を除く部分に第2のレジストパターン55を形成する。この場合、プレートライン形成領域の両側に位置する上部電極54aの側面と第2のレジストパターン55の両側面とをほぼ一致させる。
【0153】
次に、図30(b) 、図31(b) に示すように、第2のレジストパターン55をマスクに使用して強誘電体膜53をエッチングした後に、第2のレジストパターン55を除去する。
【0154】
さらに、図30(c) 、図31(c) に示すように、上部電極54a、強誘電体膜53及び第1の導電膜52の上にレジストを塗布し、これを露光、現像してセルプレートライン形成領域を覆う第3のレジストパターン56を形成する。
【0155】
続いて、図30(d) 、図31(d) に示すように、第3のレジストパターン56をマスクに使用して第1の導電膜52をエッチングすることにより、下部電極56aを形成する。その後に、第3のレジストパターン56を除去する。
【0156】
以上のようなキャパシタの形成工程によれば、第1の導電膜52,強誘電体膜53、第2の導電膜54をそれぞれ別々にパターニングするためのレジストパターンを3回形成する必要がある。
【0157】
これに対して、上記した実施形態では、強誘電体膜13と第2の導電膜14を同時にパターニングし、さらに第2の導電膜14と第1の導電膜12を同時にパターニングしているので、レジストパターンの形成は2回と少なくなる。
【0158】
また、比較例1では、強誘電体膜53のパターニング用の第2のレジストパターン55と、第1の導電膜52のパターニング用の第3のレジストパターン56のそれぞれの形成位置にずれが生じると、強誘電体膜53のエッチング又は第1の導電膜52のエッチングの際に、左又は右の上部電極52aがエッチングされて左右の上部電極52aの面積にバラツキが生じるおそれがある。上部電極52aのバラツキは、メモリセル領域内の複数のキャパシタの容量が不均一になる原因となる。しかも、上部電極52aを形成した後に、上部電極52aは2回のエッチング雰囲気に曝されるおそれがある。
【0159】
上部電極54aの面積のバラツキは、キャパシタ電荷のバラツキの原因となって、デバイス動作マージンに影響を与える。特に、1T1C型FeRAMでは、リファレンスキャパシタとメモリセルのキャパシタとを比較することにより、「1」と「0」の読み出しを行うために、個々のキャパシタ電荷量のバラツキは深刻な問題となる。
【0160】
これに対して、上記した実施形態では、上部電極14aの形成は、下部電極12aの形成と同時であり、その後に、キャパシタ形成工程で上部電極14aがエッチングに曝されることはない。しかも、第1実施形態で示した式(1)に従ってマージンを予め確保することにより、複数のキャパシタ上部電極14aの面積はほぼ均一になる。
【0161】
比較例2
図32は、比較例2に係るキャパシタの形成工程を示す平面図である。図331は、比較例2に係るキャパシタの形成工程を示す断面図であって、図32(a) に示すVII −VII 線から見た断面図である。
【0162】
比較例2は、図32(a) 〜(d) 、図33(a) 〜(d) に示すように、比較例1とほぼ同じ工程によってプレートライン上に複数のキャパシタを2列で形成する工程を示している。
【0163】
比較例2では、上部電極54aのパターンに対して第2のレジストパターン55や第3のレジストパターン56の位置ズレを予め想定して、その位置ズレ分だけ上部電極54aの幅を縮小させている点で比較例1とは異なっている。
【0164】
これにより、比較例2によれば、第2のレジストパターン55及び第3のレジストパターン56の両側面を上部電極54aの側面よりも外側に位置するように形成できることになり、上部電極54aのパターンは均一に形成できる。
【0165】
しかし、上部電極54aの面積が小さくなるのでセル面積効率が悪化するし、3枚のレジストパターンを用いなければならずスループットが低下する。
【0166】
比較例3
図34は、比較例3に係るキャパシタの形成工程を示す平面図である。図35は、比較例3に係るキャパシタの形成工程を示す断面図であって、図34(a) に示すVIII−VIII線から見た断面図である。
【0167】
まず、図34(a) 、図35(a) に示すように、層間絶縁膜61の上に第1の導電膜62、強誘電体膜63、第2の導電膜64を順に形成する。
【0168】
次に、図34(b) 、図35(b) に示すように、キャパシタ形状の第1のレジストパターン65を用いて第2の導電膜64及び強誘電体膜63をパターニングして複数のキャパシタ上部電極64aとキャパシタ誘電体膜63aをプレートライン形成領域に沿って2列に形成する。続いて、第1のレジストパターン65を除去する。
【0169】
次に、図34(c) 、図35(c) に示すように、上部電極64a、強誘電体膜63及び第1の導電膜62の上にレジストを塗布し、これを露光、現像してセルプレートライン形状の第2のレジストパターン66を形成する。この場合、プレートライン形成領域内の左右に存在する上部電極64aの側面と第2のレジストパターン65の両側面とをほぼ一致させるように、第2のレジストパターン66を形成する。
【0170】
次に、図34(d) 、図35(d) に示すように、第2のレジストパターン66をマスクに使用して第1の導電膜62をエッチングした後に、第2のレジストパターン66を除去する。これにより、第1の導電膜62がパターニングされて下部電極62aとなる。
【0171】
以上のようなキャパシタの形成工程によれば、第1の導電膜62,強誘電体膜63を1回でパターニングし、第2の導電膜64を1回でパターニングするための2回のレジストパターン形成が必要となる。したがって、比較例1、2に比べて工程が短くなる。また、キャパシタ上部電極64aの形成後に1回のエッチングが行われるので、比較例1、2に比べてキャパシタ上部電極64aにバラツキが生じる可能性は低くなる。
【0172】
しかし、第2の導電膜64と強誘電体膜63を同時にエッチングしているために、キャパシタ上部電極64aの周囲においてキャパシタ下部電極62aが露出してしまう。
【0173】
キャパシタ下部電極には、触媒効果の高いプラチナなどの白金族金属が用いられるために、キャパシタ形成後の成膜工程やエッチング工程などに用いられるガスによってキャパシタを劣化させるおそれが大きくなる。
【0174】
これに対して、上記した本発明の実施形態によれば、強誘電体膜13と第2の導電膜14を同時にパターニングし、さらに第2の導電膜14と第1の導電膜12を同時にパターニングしているので、キャパシタ上部電極14aの周囲で強誘電体膜13が残されるので、キャパシタ下部電極12aが強誘電体膜13によって覆われ、白金族金属による触媒作用は大幅に抑制される。
【0175】
なお、1枚のレジストパターンを用いて複数のキャパシタを形成することが特開2001−257320号公報に記載されているが、上部電極の相互間で下部電極が露出することは避けられない。
(付記1)半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜の上に形成され且つコンタクト領域を有するキャパシタ下部電極と、
前記キャパシタ下部電極の上方に間隔をおいて複数形成されたキャパシタ上部電極と、
前記キャパシタ上部電極と前記キャパシタ下部電極の間に形成され且つ前記キャパシタ上部電極の相互間領域の前記キャパシタ下部電極を覆う誘電体膜と、
前記キャパシタ下部電極の前記コンタクト領域の周辺に形成され且つ前記キャパシタ上部電極を構成する導電膜と同じ層構造の孤立導電パターンと
を有することを特徴とする半導体装置。
(付記2)前記キャパシタ上部電極は、前記キャパシタ下部電極の上方において2列に形成されることを特徴とする付記1に記載の半導体装置。
(付記3)前記誘電体膜は、前記孤立導電パターンの下から複数の前記キャパシタ上部電極の下まで連続して形成されていることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)前記孤立導電パターンは、前記キャパシタ下部電極の前記コンタクト領域を囲むような枠形状を有していることを特徴とする付記1乃至付記3のいずれかに記載の半導体装置。
(付記5)前記キャパシタ上部電極の上面には、前記キャパシタ上部電極とほぼ同じ形状のキャパシタ保護絶縁膜が形成されていることを特徴とする付記1乃至付記4のいずれかに記載の半導体装置。
(付記6)前記キャパシタ下部電極の前記コンタクト領域の周囲には、前記キャパシタ保護絶縁膜と同じ層構造の保護絶縁膜が形成されていることを特徴とする付記5に記載の半導体装置。
(付記7)前記キャパシタ下部電極の両側方の領域で前記半導体基板の表層に形成された複数の不純物拡散領域と、
前記キャパシタ下部電極、前記キャパシタ上部電極、前記誘電体膜及び前記第1絶縁膜の上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成されて前記キャパシタ上部電極と前記不純物拡散領域を一対一で電気的に接続する配線と
をさらに有することを特徴とする付記1乃至付記6のいずれかに記載の半導体装置。
(付記8)前記不純物拡散領域はトランジスタを構成することを特徴とする付記7に記載の半導体装置。
(付記9)半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に第1の導電膜、誘電体膜、第2の導電膜を順に形成する工程と、
第1のマスクを使用して前記第2の導電膜と前記誘電体膜をエッチングして第1パターン形状にする工程と、
前記第1のマスクを除去する工程と、
第2のマスクを使用して前記第1の導電膜と前記第1パターン形状の前記第2の導電膜を同時にエッチングすることにより、前記第2の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第1のパターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するキャパシタ下部電極であるプレートラインを前記第1の導電膜から形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記10)前記第2のマスクは、前記プレートラインの前記コンタクト領域に重なる第2パターンと、キャパシタ形状の複数の第3パターンを有することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)前記第1のマスクは、前記プレートラインの前記コンタクト領域を除いた形状を有することを特徴とする付記9又は付記10に記載の半導体装置の製造方法。
(付記12)前記第2のマスクは前記第1パターンを有する前記第2の導電膜の縁部にオーバーラップする大きさを有し、
前記第2のマスクの除去の後には、前記第2の導電膜から構成される孤立導電パターンが前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に形成されることを特徴とする付記11に記載の半導体装置の製造方法。
(付記13)前記第1のマスクは、前記プレートラインと略同一の形状を有し且つ前記プレートラインの前記コンタクト領域内に開口を有し、
前記第1パターンの前記第2の導電膜及び前記誘電体膜には、前記コンタクト領域内に前記第1の導電膜を露出させる開口が形成されることを特徴とする付記9又は付記10に記載の半導体装置の製造方法。
(付記14)前記第2のマスクを除去した後には、前記プレートラインの前記コンタクト領域の周囲には、前記第2の導電膜からなる枠状の孤立導電パターンが形成されることを特徴とする付記13に記載の半導体装置の製造方法。
(付記15)前記孤立導電パターンと前記プレートラインの間には前記誘電体膜が残されることを特徴とする付記12又は付記14に記載の半導体装置の製造方法。
(付記16)前記第2の導電膜及び前記誘電体膜を前記第1パターンに形成した後に、前記第2の導電膜、前記誘電体膜及び前記第1の導電膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記第2のマスクを前記キャパシタ保護絶縁膜の上に形成する工程と、
前記第2のマスクから露出した領域の前記キャパシタ保護絶縁膜をエッチングして前記第2のマスクの下に選択的に残す工程と、
前記第2のマスク及び前記キャパシタ保護膜に覆われない領域の前記第2の導電膜をエッチングして前記キャパシタ上部電極を形成する工程と
を有することを特徴とする付記9乃至付記15のいずれかに記載の半導体装置の製造方法。
(付記17)前記キャパシタ保護絶縁膜は、前記プレートラインの前記コンタクト領域及びその周辺にも残されることを特徴とする付記16に記載の半導体装置の製造方法。
(付記18)前記キャパシタ保護絶縁膜は、前記第1の導電膜又は前記第2の導電膜に対してエッチング選択性の低い材料から構成されていることを特徴とする付記17に記載の半導体装置の製造方法。
(付記19)前記キャパシタ保護絶縁膜は、前記キャパシタ上部電極、前記誘電体膜及び前記キャパシタ下部電極からなるキャパシタを保護する材料から構成されていることを特徴とする付記17に記載の半導体装置の製造方法。
(付記20)前記キャパシタ上部電極は、前記プレートラインの上で2列に複数形成されることを特徴とする付記9乃至付記19のいずれかに記載の半導体装置の製造方法。
【0176】
【発明の効果】
以上述べたように本発明によれば、絶縁膜上に第1の導電膜、誘電体膜、第2の導電膜を順に形成し、ついで第1のマスクを使用して第2の導電膜と誘電体膜を第1のパターン形状にパターニングした後に、第2のマスクを使用して第1の導電膜と第2の導電膜を同時にパターニングすることにより第2の導電膜から複数のキャパシタ上部電極を形成し、第1の導電膜からプレートライン(下部電極)を形成しているので、2つのマスクを用いてキャパシタを形成することが可能になり、キャパシタ形成工程のスループットを向上することができる。
【0177】
また、第1の導電膜と第2の導電膜を同時にパターニングしているので、エッチング条件を調整することにより誘電体膜を第1のパターンの状態で残すことが可能になり、キャパシタ上部電極の相互間の領域でキャパシタ下部電極を誘電体膜で覆うことが可能になり、キャパシタ下部電極を構成する白金族金属の触媒によるキャパシタの還元を防止することができる。
【0178】
また、キャパシタ上部電極とキャパシタ下部電極を同時にパターニングしているので、キャパシタ上部電極の形成後のキャパシタ形成用のパターニングを無くすことができ、キャパシタ上部電極の再エッチングによる形状の劣化を防止することができる。
【図面の簡単な説明】
【図1】図1は、FeRAMの1T1C型メモリセルの回路図である。
【図2】図2は、従来のFeRAMのメモリセルを示す平面図である。
【図3】図3は、従来のFeRAMのメモリセルを示す断面図である。
【図4】図4(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その1)である。
【図5】図5(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その2)である。
【図6】図6(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その3)である。
【図7】図7(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その4)である。
【図8】図8(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その5)である。
【図9】図9(a) 〜(c) は、本発明の第1実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図(その1)である。
【図10】図10(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図(その2)である。
【図11】図11(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図(その3)である。
【図12】図12(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その1)である。
【図13】図13(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その2)である。
【図14】図14(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その3)である。
【図15】図15(a),(b) は、本発明の第1実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その4)である。
【図16】図16(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その1)である。
【図17】図17(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その2)である。
【図18】図18(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その3)である。
【図19】図19は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その4)である。
【図20】図20(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その1)である。
【図21】図21(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その2)である。
【図22】図22(a),(b) は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その3)である。
【図23】図23は、本発明の第2実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その4)である。
【図24】図24(a),(b) は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その1)である。
【図25】図25(a),(b) は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その2)である。
【図26】図26(a),(b) は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す断面図(その3)である。
【図27】図27(a),(b) は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その1)である。
【図28】図28(a),(b) は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その2)である。
【図29】図29は、本発明の第3実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図(その3)である。
【図30】図30(a) 〜(d) は、比較例1に係るメモリセルキャパシタの形成工程を示す平面図である。
【図31】図31(a) 〜(d) は、比較例1に係るメモリセルキャパシタの形成工程を示す断面図である。
【図32】図32(a) 〜(d) は、比較例2に係るメモリセルキャパシタの形成工程を示す平面図である。
【図33】図33(a) 〜(d) は、比較例2に係るメモリセルキャパシタの形成工程を示す断面図である。
【図34】図34(a) 〜(d) は、比較例3に係るメモリセルキャパシタの形成工程を示す平面図である。
【図35】図35(a) 〜(d) は、比較例3に係るメモリセルキャパシタの形成工程を示す断面図である。
【符号の説明】
1…シリコン基板、2…素子分離絶縁膜、3…活性領域、4…ゲート絶縁膜、5a,5b…ゲート電極、6…側壁絶縁膜、7a,7b,7c…n型不純物拡散領域、10…カバー膜、11,18…層間絶縁膜、12…第1の導電膜、12a,12b…下部電極(プレートライン)、13…強誘電体膜、13a…開口部、14…第2の導電膜、14a…上部電極、15,16a,16b…レジストパターン、17…キャパシタ保護絶縁膜、18a,18b,18c,18d…コンタクトホール、19a,19b…導電性プラグ、20a,20c…配線、20b…導電性パッド、21,22a,22b…レジストパターン、25…キャパシタ保護絶縁膜。
Claims (3)
- 半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に第1の導電膜、誘電体膜、第2の導電膜を順に形成する工程と、
キャパシタ下部電極であるプレートラインのコンタクト領域を除いた形状を有する第1のマスクを使用して、前記第2の導電膜と前記誘電体膜をエッチングして第1パターン形状にする工程と、
前記第1のマスクを除去する工程と、
前記プレートラインのコンタクト領域から前記第2の導電膜の縁部にオーバーラップする第2パターンとキャパシタ形状の複数の第3パターンを有する第2のマスクを使用して、前記第1の導電膜と前記第1パターン形状の前記第2の導電膜を同時にエッチングすることにより、前記第2の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第1パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第1の導電膜から形成する工程と、
前記第2のマスクを除去して、前記プレートラインの前記コンタクト領域と前記キャパシタ上部電極との間の領域に前記第2の導電膜から構成される孤立導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜の上に第1の導電膜、誘電体膜、第2の導電膜を順に形成する工程と、
キャパシタ下部電極であるプレートラインと略同一の形状を有し且つ前記プレートラインのコンタクト領域内に開口を有する第1のマスクを使用して、前記第2の導電膜と前記誘電体膜をエッチングし、前記コンタクト領域内に前記第1の導電膜を露出させる開口を有する第1パターン形状にする工程と、
前記第1のマスクを除去する工程と、
前記キャパシタ下部電極のコンタクト領域及びその周辺を囲む第2パターンとキャパシタ形状の複数の第3パターンを有する第2のマスクを使用して、前記第1の導電膜と前記第1パターン形状の前記第2の導電膜を同時にエッチングして、前記第2の導電膜からなる複数のキャパシタ上部電極を形成するとともに、前記第1パターン形状の前記誘電体膜に覆われ且つコンタクト領域を有するプレートラインを前記第1の導電膜から形成する工程と、
前記第2のマスクを除去して、前記プレートラインの前記コンタクト領域の周囲に前記第2の導電膜から構成される孤立導電パターンを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第2の導電膜及び前記誘電体膜を前記第1パターンに形成した後に、前記第2の導電膜、前記誘電体膜及び前記第1の導電膜の上にキャパシタ保護絶縁膜を形成する工程と、
前記第2のマスクを前記キャパシタ保護絶縁膜の上に形成する工程と、
前記第2のマスクから露出した領域の前記キャパシタ保護絶縁膜をエッチングして前記第2のマスクの下に選択的に残す工程と、
前記第2のマスク及び前記キャパシタ保護膜に覆われない領域の前記第2の導電膜をエッチングして前記キャパシタ上部電極を形成する工程と
を有することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002113937A JP4132936B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体装置の製造方法 |
US10/351,336 US7102186B2 (en) | 2002-04-16 | 2003-01-27 | Semiconductor device and method of manufacturing the same |
TW092101887A TWI222210B (en) | 2002-04-16 | 2003-01-28 | Semiconductor device and method of manufacturing the same |
KR1020030009740A KR100898860B1 (ko) | 2002-04-16 | 2003-02-17 | 반도체 장치 및 그 제조 방법 |
US11/490,252 US7595250B2 (en) | 2002-04-16 | 2006-07-21 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002113937A JP4132936B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003309249A JP2003309249A (ja) | 2003-10-31 |
JP4132936B2 true JP4132936B2 (ja) | 2008-08-13 |
Family
ID=29395961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002113937A Expired - Fee Related JP4132936B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7102186B2 (ja) |
JP (1) | JP4132936B2 (ja) |
KR (1) | KR100898860B1 (ja) |
TW (1) | TWI222210B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004077568A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 強誘電体キャパシタの製造方法 |
KR100941876B1 (ko) * | 2003-06-25 | 2010-02-11 | 매그나칩 반도체 유한회사 | 아날로그 반도체 소자의 캐패시터 제조방법 |
JP4800711B2 (ja) * | 2005-08-31 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
KR100778851B1 (ko) * | 2005-12-28 | 2007-11-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 mim 커패시터 형성방법 |
JP4853057B2 (ja) * | 2006-03-09 | 2012-01-11 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
JP2012064854A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体装置 |
EP2738827B1 (en) * | 2012-11-29 | 2022-04-06 | IMEC vzw | MIMCAP structure in a semiconductor device package |
US9455202B2 (en) * | 2014-05-29 | 2016-09-27 | United Microelectronics Corp. | Mask set and method for fabricating semiconductor device by using the same |
JP2018182060A (ja) * | 2017-04-13 | 2018-11-15 | 力祥半導體股▲フン▼有限公司UBIQ Semiconductor Corp. | 半導体装置、半導体ウェハ、および半導体装置の製造方法 |
US11350520B2 (en) | 2019-08-08 | 2022-05-31 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing the same |
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JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
US20030003665A1 (en) * | 2001-06-27 | 2003-01-02 | Nakagawa Osamu Samuel | Process for high-dielectric constant metal-insulator metal capacitor in VLSI multi-level metallization systems |
US6713310B2 (en) * | 2002-03-08 | 2004-03-30 | Samsung Electronics Co., Ltd. | Ferroelectric memory device using via etch-stop layer and method for manufacturing the same |
JP4115779B2 (ja) * | 2002-08-30 | 2008-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
JP2006310444A (ja) * | 2005-04-27 | 2006-11-09 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
-
2002
- 2002-04-16 JP JP2002113937A patent/JP4132936B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-27 US US10/351,336 patent/US7102186B2/en not_active Expired - Lifetime
- 2003-01-28 TW TW092101887A patent/TWI222210B/zh not_active IP Right Cessation
- 2003-02-17 KR KR1020030009740A patent/KR100898860B1/ko active IP Right Grant
-
2006
- 2006-07-21 US US11/490,252 patent/US7595250B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20030082895A (ko) | 2003-10-23 |
TW200305997A (en) | 2003-11-01 |
US20060258114A1 (en) | 2006-11-16 |
US7595250B2 (en) | 2009-09-29 |
US20050098815A1 (en) | 2005-05-12 |
KR100898860B1 (ko) | 2009-05-21 |
TWI222210B (en) | 2004-10-11 |
US7102186B2 (en) | 2006-09-05 |
JP2003309249A (ja) | 2003-10-31 |
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Legal Events
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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