JP4122689B2 - バッファ回路及びそれを用いた半導体電力変換装置 - Google Patents
バッファ回路及びそれを用いた半導体電力変換装置 Download PDFInfo
- Publication number
- JP4122689B2 JP4122689B2 JP2000223853A JP2000223853A JP4122689B2 JP 4122689 B2 JP4122689 B2 JP 4122689B2 JP 2000223853 A JP2000223853 A JP 2000223853A JP 2000223853 A JP2000223853 A JP 2000223853A JP 4122689 B2 JP4122689 B2 JP 4122689B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- potential
- built
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の属する技術分野】
本発明はトランジスタを用いたアナログ回路に係り、特に入力の電位を出力に伝達する機能を有するいわゆるバッファ回路及びそれを用いた半導体電力変換装置に関する。
【0002】
【従来の技術】
入力点の電位を出力点に伝える回路として、「トランジスタの回路の設計(CQ出版)」の81ページから85ページに紹介されるようなトランジスタを用いたバッファ回路が知られている。それぞれ主要部のみを図2乃至図4に抜き出す。いずれの回路方式においても入力電位が出力電位より高くなると、トランジスタ1がオンして出力電圧を上げ、一方、入力点の電位が出力点の電位より低くなるとトランジスタ2がオン、トランジスタ1がオフして、出力電位が低下して入力電位に追随するように制御される。
【0003】
但し、トランジスタがオンするには、ベース電位とエミッタ電位の電位差が、ベース・エミッタ間のビルトイン電圧を超える必要がある。したがって、図2のバッファ回路では、トランジスタ1がオンするには、入力電位が出力電位より「トランジスタ1のベース・エミッタ間のビルトイン電圧分」高くなる必要があり、かつ、トランジスタ2がオンするには、入力電圧が出力電圧より「トランジスタ2のベース・エミッタ間のビルトイン電圧分」低くなる必要がある。
【0004】
したがって、バッファ回路の入力と出力の電位差がトランジスタのビルトイン状態より小さいと、トランジスタ1もトランジスタ2も両方オフのままであるため、バッファ回路は出力点の電位を制御できない。すなわち、出力点の電位は入力点の電位に対して、トランジスタのベース・エミッタ間のビルトイン電圧に相当する誤差を含む。
【0005】
図3及び図4は、この誤差を小さくする回路方式である。図3を例に取り説明する。ダイオード3とダイオード4は、常にオン状態であり、ダイオード3のアノードすなわち、トランジスタ1のベースは入力点電圧よりダイオード3のビルトイン電圧分高い。同様に、ダイオード4のカソードすなわち、トランジスタ2のベースは、入力点の電圧より、ダイオード4のビルトイン電圧分低い。トランジスタのベース・エミッタ間電位を相殺することにより、極めて少ない誤差で出力電圧を入力電圧に制御できる。図4では、トランジスタ5及び6のベース・エミッタ間のpn接合がダイオード3と4と同様な働きをする。
【0006】
これらのバッファ回路は様々な用途に使われるが、IGBT電力変換装置のIGBTのゲートドライバに用いられることも多い。例えば、IEEE,IAS国際会議1998会議資料「Series Connection of High Voltage IGBT Modules」で紹介されるような過電圧保護機能を有するゲートドライバに用いられる。IGBT電力変換装置のあるアームをターンオフすると、ターンオフ時に配線に蓄えられていたエネルギーによってそのアームにサージ電圧が印加される。この文献で示された過電圧保護技術では、コレクタ電圧を抵抗などで分圧し、分圧点の電圧にゲート電圧をコントロールするアクティブゲート制御機能をゲートドライバに持たせ、過電圧を抑制する。図6に示すように、分圧点とIGBTのゲートをバッファ回路を介して接続すると、分圧点の電圧になるようゲート電圧がコントロールされ、上記のアクティブゲート制御を容易に実現できる。
【0007】
図6を用いて、ゲートドライバ及びIGBTの動作を解説する。IGBT31がオン状態の時にオンオフパルス発生器37が負電位を出力すると、ゲート抵抗38を介してIGBT31のゲートに蓄えられた電荷が引き抜かれてゲート電圧が低下し、ターンオフ状態に移行しIGBT31のコレクタ電圧が上昇する。
IGBT31のコレクタにサージ過電圧が印加されても、本制御方式を用いれば、IGBT31のコレクタ電圧に応じて分圧点の電位が上昇に追随して、IGBT31のゲート電圧も高くなり、IGBT31のインピーダンスが低下するので、IGBT31のコレクタ電圧の上昇をクランプして、素子を過電圧破壊から保護することが可能となる。
【0008】
【発明が解決しようとする課題】
前に述ベたようにバッファ回路は、様々な分野で利用されている。しかし、出力に容量性の負荷、例えばIGBTやMOSFET等の絶縁ゲート型半導体スイッチング素子の絶縁ゲート(MOSゲート)が、接続された場合、出力電圧が入力電圧の変化に瞬時に追随できないという問題が生じる。図3のバッファでは、トランジスタ1もしくはトランジスタ2のベース電流は、抵抗体7もしくは抵抗体8を経由して供給される。出力電圧を入力電圧に瞬時に制御するには、トランジスタ1もしくはトランジスタ2を経由して、容量性負荷に対して、大電流による充放電を行なう必要があるが、トランジスタ1もしくはトランジスタ2のベース電流が抵抗体7あるいは抵抗体8によって制限されてしまい、十分な電流を供給できない。抵抗体7や抵抗体8の抵抗値を小さくすれば、ベース電流を豊富に供給できるが、抵抗体7−ダイオード3−ダイオード4−抵抗体8という経路で定常的に電流が流れるので、バッファ回路の消費電力(損失)が増大してしまうという課題がある。
【0009】
上に述べた課題は、IEEE,IAS国際会議1998会議資料「Series Connection of High Voltage IGBT Modules」の図3で紹介したアクティブゲート制御方式と平成11年電気学会全国大会の「IGBT変換器用ゲート電源の主回路給電方式」で紹介されるような、分圧抵抗を経由して主回路よりゲートドライバ動作用のエネルギーを供給するゲート電力自給技術の両立を困難にする。なぜなら、アクティブゲート制御では、IGBTのゲート電圧を瞬時に分圧点の電圧に追随できないとコレクタ電圧のクランプに失敗して、過電圧印加によりIGBTが故障する可能性があるが、IGBTのゲートは容量性負荷であるので、分圧点の電圧にゲート電圧に瞬時にコントロールするには抵抗体7や抵抗体8の抵抗値を小さくしなければならない。しかし、抵抗体7や抵抗体8を小さくするとバッファ回路の損失が増大して、分圧抵抗からの供給するエネルギーを上回り、ゲートドライバを動作させるのが困難となる。
【0010】
アクティブ制御技術とゲート電源の主回路給電技術は、IGBTを直列に接続するような電力変換器には極めて重要な技術である。前者は、素子特性の不均一による直列素子間の電圧バランス調整及び過電圧保護に、後者は各ゲートドライバへの電力供給に際して、高耐圧の絶縁トランスが不要となるというメリットがある。
【0011】
本発明は、上記に鑑みてなされたもので、容量性負荷が接続されたバッファ回路でも、出力電圧を瞬時に入力電圧と等しい電圧に制御し、かつ発生損失も抑制した新しいバッファ回路及び、アクティブコントロール制御技術とゲート電源の主回路給電技術の両方技術の適用したIGBT電力変換器を提供することを目的とする。
【0012】
【課題を解決するための手段】
前記、課題を解決するには、図3及び図4の抵抗体7及び抵抗体8に、それぞれ並列にスピードアップ用のトランジスタのコレクタ及びエミッタを接続し、これらトランジスタのベースをバッファ回路の入力に接続すればよい。
【0013】
入力端子の電圧が急激に変化した場合、すなわち、バッファ回路の入力と出力のバランスが崩れた場合を想定する。ここでは、入力電位が急に高くなったと仮定する。入力電位が出力電位より高くなるので、負側の抵抗に並列に接続したスピードアップ用トランジスタがオンすることにより、出力用のトランジスタに豊富にベース電流を供給できる。一方、定常状態においては、スピードアップ用のトランジスタはいずれもオフ状態となるので、図3や図4の回路と同様に、入出力電圧はほぼ等しくできる。さらにスピードアップトランジスタはオフしているので、定常時の損失はごくわずかである。
【0014】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明する全図において、同一の機能を有するものには同一の符号をつける。
(実施例1)
図1を用いて第1の実施例の回路構成を説明する。それぞれ電位の異なる電源線90と電源線91の間に、NPN型のトランジスタ1とPNP型のトランジスタ2をエミッタフォロアの形で、コンプリメンタリに接続する。電源線90の方が電源線91より電位が高い。トランジスタ1のベースとバッファ回路の入力60の間はビルトイン補償用ダイオード3を介して接続する。同様に、トランジスタ2のベースと入力60の間もビルトイン補償用ダイオード4を経由して接続する。さらに、トランジスタ1のベースは抵抗体7を介して電源線90に接続される。抵抗体7には並列にNPN型のスピードアップトランジスタ9が接続され、トランジスタ9のベースは入力60に接続される。トランジスタ2のベースは抵抗体8を介して電源線91に接続される。抵抗体8には並列にPNP型のスピードアップトランジスタ10が接続され、トランジスタ10のベースは入力に接続される。一方、トランジスタ1とトランジスタ2の各エミッタ間は出力に接続され、出力には容量性負荷81を接続する。
【0015】
次に、動作について説明する。
【0016】
まず、入力60の電位が出力61の電位より高くなった状況を想定する。入力60の電位が出力61の電位より高くなると、トランジスタ1及びスピードアップトランジスタ9はオン状態、トランジスタ2とスピードアップトランジスタ10はオフ状態となる。抵抗体7の抵抗値が大きくても、スピードアップトランジスタ9を経由してトランジスタ1に豊富にベース電流が供給されるので、トランジスタ1を経由して大電流により急速に容量性負荷81を充電でき、出力61の電位を入力60の電位に瞬時に制御することが可能である。次に、入力60の電位が出力61の電位より低くなった状況を想定する。トランジスタ2とスピードアップトランジスタ10はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ1及びスピードアップトランジスタ9はオフ状態となる。抵抗体8の抵抗値が大きくても、スピードアップトランジスタ10を経由してトランジスタ2に豊富にベース電流が供給されるので、トランジスタ2を経由して大電流により急速に容量性負荷81の電荷を放電でき、出力61の電位を入力60の電位に瞬時に制御することが可能である。
【0017】
一方、入力60と出力61の電位差が小さい時(入力60と出力61の電位差がトランジスタ9もしくはトランジスタ10のベース−エミッタ間のビルトイン電圧より小さい時)は、スピードアップトランジスタ9とスピードアップトランジスタ10はオフ状態となるので、電源線90からダイオード3とダイオード4を経由して電源線90に流れる電流は、抵抗体7と抵抗体8を経由するごくわずかな電流である為、発生する損失も少ない。また、ごくわずかではあるが、電源線91から抵抗体7,ダイオード3,ダイオード4,抵抗体8を経由して電源線91に流れる電流が存在するので、ダイオード3やダイオード4のインピーダンスがトランジスタ9やトランジスタ10のベース・エミッタ間のインピーダンスより小さくなるので、ダイオード3やダイオード4のビルトイン電圧がトランジスタ1及びトランジスタ2のベース−エミッタ間電圧のビルトイン電圧を補償して、入力60の電位と出力61の電位を極めて小さい誤差の範囲内にそろえることができる。
(実施例2)
図7を用いて第2の実施例の回路構成を説明する。それぞれ電位の異なる電源線90と電源線91の間に、トランジスタ1とトランジスタをエミッタフォロアの形で、コンプリメンタリに接続する。電源線90の方が電源線91より電位が高い。トランジスタ1のベースと入力の間は、ビルトイン補償用トランジスタ5のエミッタとベースを介して接続する。ビルトイン補償用トランジスタ5のコレクタは電源線91に接続される。同様に、トランジスタ2のベースと入力の間もビルトイン補償用トランジスタ6のエミッタとベースを経由して接続する。ビルトイン補償用トランジスタ6のコレクタは電源線90に接続される。さらに、トランジスタ1のベースは抵抗体7を介して電源線90に接続される。抵抗体7には並列にスピードアップトランジスタ9が接続され、トランジスタ9のベースは入力に接続される。トランジスタ2のベースは抵抗体8を介して電源線91に接続される。抵抗体8には並列にスピードアップトランジスタ10が接続され、トランジスタ10のベースは入力に接続される。
【0018】
一方、トランジスタ1とトランジスタ2の各エミッタ間は出力に接続され、出力には容量性負荷81を接続する。
【0019】
次に、動作について説明する。
【0020】
入力の電位が電源線90と電源線91の範囲内であれば、ビルトイン補償用トランジスタ5及びビルトイン補償用トランジスタ6は常にオン状態であり、トランジスタ5とトランジスタ6とのベースエミッタ間は、実施例1のビルトイン補償用ダイオード3とビルトイン補償用ダイオード4のカソード・アノード間と同様に、トランジスタ1及びトランジスタ2のベース・エミッタ間のビルトイン電圧を補償する働きをする。
【0021】
まず、入力60の電位が出力61の電位より高くなった状況を想定する。トランジスタ2とスピードアップトランジスタ10はベース電位がエミッタ電位よりも低いのでオフ状態となり、トランジスタ1及びスピードアップトランジスタ9はオン状態となる。抵抗体7の抵抗値が大きくても、スピードアップトランジスタ9を経由してトランジスタ1に豊富にベース電流が供給されるので、トランジスタ1を経由して大電流により急速に容量性負荷81を充電でき、出力61の電位を入力60の電位に瞬時に制御することが可能である。次に、入力60の電位が出力61の電位より低くなった状況を想定する。トランジスタ2とスピードアップトランジスタ10はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ1及びスピードアップトランジスタ9はオフ状態となる。抵抗体8の抵抗値が大きくても、スピードアップトランジスタ10を経由してトランジスタ2に豊富にベース電流が供給されるので、トランジスタ2を経由して大電流により急速に容量性負荷81を放電でき、出力61の電位を入力60の電位に瞬時に制御することが可能である。
【0022】
一方、入力60と出力61の電位差が小さい時(入力60と出力61の電位差がトランジスタ9もしくはトランジスタ10のベース−エミッタ間のビルトイン電圧より小さい時)は、スピードアップトランジスタ9とスピードアップトランジスタ10はオフ状態となるので、電源線60からトランジスタ5とトランジスタ6を経由して電源線90に流れる電流は、抵抗体7と抵抗体8を経由するごくわずかな電流である為、発生する損失も少ない。しかし、ごくわずかではあるが、電源線90→抵抗体7→トランジスタ5→電源線91、もしくは、電源線90→トランジスタ6→抵抗体8→電源線91の経路で流れる電流が存在するので、トランジスタ5やトランジスタ6のベース・エミッタ間のインピーダンスがトランジスタ9やトランジスタ10のベース・エミッタ間のインピーダンスより小さくなるので、トランジスタ5やトランジスタ6のベース・エミッタ間のビルトイン電圧がトランジスタ1及びトランジスタ2のベース−エミッタ間電圧のビルトイン電圧を補償して、入力60の電位と出力61の電位を極めてわずかな誤差の範囲内にそろえることができる。
(実施例3)
第3の実施例は電力変換装置のアームを形成するIGBTを駆動するゲートドライバーの一部に図1もしくは図7のバッファを適用したことを特徴とする。
【0023】
まず、電力変換装置の構成を図5と図6を用いて説明する。図5は本発明を適用する電力変換装置の主要部を、図6は図5のアームの主要部の構成を示す。アーム20の構成は次の通りである。IGBT31に逆並列に環流ダイオード32を接続する。また、IGBT31のゲートには、ゲート抵抗38を経由して、スイッチング指令用のオンオフ信号を発生するオンオフパルス発生器37を接続する。パルス発生器37には電源43より電力を供給する。IGBT31のコレクタ端子とエミッタ端子の間には、高圧側分圧抵抗体33及び低圧側分圧抵抗体34が接続されている。さらに、分圧点60とIGBT31のゲートは、バッファ回路36を介して接続され、バッファ回路36は、図1もしくは図7に示す構成の回路形態を有する。
【0024】
図5に示すように、電力変換装置では、2直列接続されたアーム20が3並列され、それぞれ直流電圧源21に接続されている。対となったアームの各中点は、負荷22に接続されている。
【0025】
次に、動作を説明する。電源43からパルス発生器37の動作に必要な電力を供給し、PWMやPAM制御により制御したドライブ信号をパルス発生器37より発生させる。発生したドライブ信号をゲート抵抗38を介してIGBTのゲートに入力してIGBT31をオンもしくはオフさせることによりアーム20をオンオフさせて、交流電圧を作り出し、負荷22を印加させる。対となったアームは同時にオンさせない(例えば、アーム20(P)とアーム20(N))。
【0026】
ここでアーム20(N)とアーム20(P)を交互にオンオフ制御して、アーム20(P)へのドライブ信号がオン状態、アーム20(N)がオフ状態である時に着目する。アーム20(P)がオン状態において電流は、直流電圧源21からアーム20(P)、インダクタンス負荷22といった経路で流れる。アーム20(P)をターンオフさせると、アーム20(P)には、主回路(直流電圧源21→アーム20(P)→アーム20(N)→直流電圧源21)の経路に存在する配線インダクタンス23に発生する電圧が、直流電圧源21の電圧に重畳されて、アーム20に印加されて、IGBT31のコレクタ電圧が上昇する。コレクタ電圧の上昇に伴い、分圧点60の電位も上昇する。図1や図7に示す回路構成を有するバッファにより分圧点とIGBT31のゲートが接続されているので、ゲート電位は瞬時に分圧点の電位に追随して、IGBT31のインピーダンスを低下させ、IGBT31のコレクタ・エミッタ間への過電圧の印加からIGBTを保護できる。また、バッファの損失も少なく抑えられる。
(実施例4)
図8は第4の実施例の回路方式を示す。実施例3はアームが1直列のIGBTで構成されていたのに対し、IGBTが多直列に接続されたことを特徴とする。バッファ回路36は図1や図7で示した構成の回路形態を含む。バッファ回路36やパルス発生器37の電源は、トランス49を経由して電源50より供給した。
【0027】
ゲート容量などの素子特性に違いがある素子が直列に接続された場合、ゲート容量が小さく、ターンオフのタイミングの速い素子は、他の素子よりも早くターンオフするので、複数素子分の直流電圧を背負うこととなり、1直列でのターンオフと比べて急激にコレクタ電圧が上昇してしまう。しかし、本実施例の回路方式では、図1や図7で示した構成の回路形態を含むバッファ36で分圧点60とIGBT31のゲートを接続しているので、コレクタ電圧が上昇したIGBT31のゲートを瞬時に分圧点60の電位に制御でき、過電圧の印加を防止できる。また、バッファ回路内にトランジスタ1及びトランジスタ2のビルトイン電圧補償用のデバイス(ダイオード3,4もしくはトランジスタ5,6)があるので、定常時においても、分圧点60の電位にIGBT31のゲート電位を正確に制御できる。IGBT31のゲート電圧を正確に制御できることは、すなわち、IGBT31のインピーダンスを正確に制御できることを意味する。したがって、定常状態時においても各IGBTの電圧を均等化できる。
【0028】
なお、バッファ回路36やパルス発生器37の電源を図6のような独立した電圧源43より供給しても同様な動作が可能である。
(実施例5)
図9は第5の実施例の回路方式を示す。実施例4はゲート動作用の電源がトランスより供給されていたのに対し、分圧抵抗体44を経由して主回路から供給されることを特徴とする。バッファ回路36は図1や図7で示した構成の回路形態を含む。分圧抵抗44より電流がツェナーダイオード45とコンデンサ46に供給され電圧が平滑化され、DC−DCコンバータ47を介して、ゲートドライバの電源線に供給される。本方式は、絶縁トランスをなくすことができる。分圧抵抗44を介して電力が供給されるので、供給電力はわずかだが、実施例1乃至2で述べたようにバッファ回路の損失が小さいのでIGBT31をゲートドライブするのに十分な電力が得られる。
(実施例6)
実施例3乃至5において、IGBT1を、パワーMOSFETなどMOSゲートに印加する電圧によりオンオフを制御するデバイスに置き換えても同様の効果が得ることができる。
【0029】
【発明の効果】
スピードアップ用トランジスタを介してエミッタフォロアのトランジスタにベース電流を供給できるので、出力に容量性負荷が接続されても、大電流による充放電により、瞬時に出力電位を入力電位に制御することができ、さらに損失も小さい。これにより、IGBTのゲート電圧をコレクタ電圧に応じて制御できるので、過電圧保護が容易となり、また、消費電力が少ないので、IGBTゲート電源の主回路給電のみでもIGBTを駆動できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例であるバッファ回路の主要部である。
【図2】従来技術によるバッファ回路の主要部である。
【図3】従来技術によるバッファ回路の主要部である。
【図4】従来技術によるバッファ回路の主要部である。
【図5】本発明を適用する電力変換装置の主要部である。
【図6】電力変換器1アーム分の主要部である。
【図7】本発明の第2の実施例であるバッファ回路の主要部である。
【図8】電力変換器1アーム分の主要部である。
【図9】電力変換器1アーム分の主要部である。
【符号の説明】
1,2…トランジスタ、3,4…ビルトイン電圧補償用ダイオード、5,6…ビルトイン電圧補償用トランジスタ、7,8…抵抗体、9,10…スピードアップトランジスタ、11…電流逆流防止用ダイオード、12…コレクタ−エミッタ間電圧を分圧した点、13…オンオフパルス発生器用電源、15…インダクタンス、20…アーム、20(P)…アーム20(N)の対アーム、31…IGBT、32…還流ダイオード、33…高圧側分圧抵抗、34…低圧側分圧抵抗、35…高圧側分圧抵抗並列コンデンサ、36…バッファ回路、37…オンオフパルス発生器、38…ゲート抵抗、44…分圧抵抗体、45…ツェナーダイオード、46…平滑用コンデンサ、47…DC−DCコンバータ、60…入力(分圧点)、61…出力、81…容量性負荷、90,91…電源線、612…出力電流制限抵抗体。
Claims (5)
- 電位の異なる電源線の間に、pnpトランジスタ及びnpnトランジスタをそれぞれエミッタフォロアとなるようコンプリメンタリに接続し、前記pnpトランジスタのエミッタと前記npnトランジスタのエミッタの間に出力を設け、
前記pnpトランジスタ及びnpnトランジスタのベース・エミッタ間のビルトイン電圧を補償して、入力と前記出力の電位差が等しくなるよう前記pnpトランジスタ及びnpnを動作させるよう、ビルトイン電圧補償用のデバイスを前記pnpトランジスタ及びnpnの各々のベースと前記入力の間に接続し、
前記pnpトランジスタ及びnpnトランジスタの各々のベースと前記各々の電源線の間に抵抗体を接続し、
前記入力と前記出力の電位差が、前記ビルトイン電圧補償用のデバイスで補償されて前記pnpトランジスタ及びnpnが動作する電圧よりも大きな、所定のビルトイン電圧が追加された電圧を超えると、前記pnpトランジスタと前記npnトランジスタのうちの対応するベース電流を増加させるように動作するトランジスタを、前記抵抗体の各々に並列に接続するバッファ回路。 - 請求項1において、前記ビルトイン電圧補償用のデバイスが、ビルトイン電圧補償用のダイオードであるバッファ回路。
- 請求項1において、前記ビルトイン電圧補償用のデバイスが、ビルトイン電圧補償用トランジスタであるバッファ回路。
- 抵抗体2個もしくは抵抗体2個を含む複数の電気部品により、IGBTのコレクタとゲートドライバ内の任意の電位間の電圧を分圧した回路構成を有し、分圧点の電位にIGBTのゲートの電位をコントロールすることにより、コレクタへの過電圧印加からIGBTを保護する機能を有する電力変換装置において、分圧点とゲートドライバの間を請求項1乃至3のいずれかのバッファ回路を介して接続したことを特徴とした半導体電力変換装置。
- 抵抗体2個もしくは抵抗体2個を含む複数の電気部品により、MOS制御デバイスのコレクタとゲートドライバ内の任意の電位間の電圧を分圧した回路構成を有し、分圧点の電位にMOS制御デバイスのゲートの電位をコントロールすることにより、コレクタへの過電圧印加からMOS制御デバイスを保護する機能を有する電力変換装置において、分圧点とゲートドライバの間を請求項1乃至3のいずれかのバッファ回路を介して接続したことを特徴とした半導体電力変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000223853A JP4122689B2 (ja) | 2000-07-19 | 2000-07-19 | バッファ回路及びそれを用いた半導体電力変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000223853A JP4122689B2 (ja) | 2000-07-19 | 2000-07-19 | バッファ回路及びそれを用いた半導体電力変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002043913A JP2002043913A (ja) | 2002-02-08 |
JP4122689B2 true JP4122689B2 (ja) | 2008-07-23 |
Family
ID=18717893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000223853A Expired - Fee Related JP4122689B2 (ja) | 2000-07-19 | 2000-07-19 | バッファ回路及びそれを用いた半導体電力変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4122689B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5682587B2 (ja) * | 2012-03-28 | 2015-03-11 | 株式会社デンソー | 半導体装置 |
-
2000
- 2000-07-19 JP JP2000223853A patent/JP4122689B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002043913A (ja) | 2002-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101079576B (zh) | 用于提供对电源调节器的开关的*** | |
JP3812353B2 (ja) | 半導体電力変換装置 | |
JP3598933B2 (ja) | 電力変換装置 | |
US20060018074A1 (en) | Snubber circuit | |
JPH03107328A (ja) | 電力変換装置のスナバ回路 | |
EP2546983B1 (en) | Methods and systems for operating power converters | |
US6703874B2 (en) | Gate driver for MOS control semiconductor devices | |
JPWO2019038957A1 (ja) | 制御回路および電力変換装置 | |
CN109217858B (zh) | 晶体管装置的过电压保护 | |
JP2009011013A (ja) | 電力変換装置 | |
US11394288B2 (en) | Negative voltage generation circuit and power conversion device using same | |
US9685862B2 (en) | Semiconductor device and semiconductor module | |
US5650906A (en) | Circuit arrangement for protecting power semiconductor switches which can be switched on and off against overvoltages | |
US6438002B2 (en) | Active snubber circuit with controllable DV/DT | |
JP4122689B2 (ja) | バッファ回路及びそれを用いた半導体電力変換装置 | |
JPH10210736A (ja) | 降圧型dc−dcコンバータ | |
KR102077825B1 (ko) | 부스트 컨버터 | |
JP3899450B2 (ja) | 半導体電力変換装置 | |
JPH0919166A (ja) | コンバータ回路装置 | |
JPH10209832A (ja) | 半導体スイッチ回路 | |
US20240120830A1 (en) | System for Controlling an Inductor Freewheeling Voltage | |
Wang et al. | Active Voltage Balancing with Seamless Integration into Dual Gate Driver for Series Connection of SiC MOSFETs | |
JP2002044934A (ja) | 半導体電力変換装置 | |
JP3333643B2 (ja) | 1方向性絶縁型スイッチング回路と双方向性絶縁型スイッチング回路 | |
Frank et al. | Load-sensitive gate drive scheme for PFC boost converters |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050928 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060418 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080421 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |