JP4115615B2 - マスクパターン設計方法 - Google Patents
マスクパターン設計方法 Download PDFInfo
- Publication number
- JP4115615B2 JP4115615B2 JP06563999A JP6563999A JP4115615B2 JP 4115615 B2 JP4115615 B2 JP 4115615B2 JP 06563999 A JP06563999 A JP 06563999A JP 6563999 A JP6563999 A JP 6563999A JP 4115615 B2 JP4115615 B2 JP 4115615B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring
- pattern
- mask
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の製造工程のひとつであるフォトリソグラフィ工程に使用されるフォトマスクの設計に係り、特にロジックデバイスのゲート電極の形成に使用されるマスクパターンの設計方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造においては、回路を構成する素子や配線などの高集積化、また微細化が進められている。例えば、ＥＷＳ(Engineering Work Station)やＰＣ(Personal Computer）のＣＰＵとして用いられるＲＩＳＣプロセッサの製造において、２００２年にはトランジスタのゲート電極の寸法として１１０ｎｍが求められている。
【０００３】
ＲＩＳＣプロセッサのゲート及び素子領域のパターン例を図１９に示す。ここで、ゲート配線１１のゲート長を与えるのは素子領域１２上に載った微細ゲート部１６である。連結配線部１７はこのゲート部１６とコンタクトパッド部１８を接続する。ゲート配線１１は、エンドキャップ部１９により終端している。
【０００４】
ところで、近年の回路パターンの微細化に伴い、フォトマスク上のパターンを半導体ウェハ上に転写するフォトリソグラフィ工程におけるパターン転写精度の低下が深刻になっている。
【０００５】
この転写精度を向上させる手法のひとつに、フォトマスクを通過する光の位相を変えることによって、半導体ウェハ上に投影される像のコントラストを向上させる位相シフトマスク露光法がある。
【０００６】
位相シフトマスクの中でレベンソン位相シフトマスクは、遮光領域を挟んで隣接する開口領域を通過する露光光に１８０度の位相差を与えるように、一方の開口に位相シフタを設けたものである。
【０００７】
このレベンソン位相シフトマスクは上述した線幅１１０ｎｍのゲート部１６をフォトリソグラフィ技術で達成するために必須のものである。
【０００８】
図２０（ｄ）に示すようなゲートパターンの形成にレベンソン位相シフトマスクを用いる場合を考える。このようなゲートパターンを形成する方法として、例えば特開平７−１０６２２７に示されるように、レベンソン位相シフトマスクと通常のフォトマスクを多重露光する方法がある。
【０００９】
第１のフォトマスクとして、図２０（ａ）に示すようにゲート部１６を挟む開口１４を設け、ゲート部１６を挟んで交互に位相シフタ部１５を設けたレベンソン位相シフトマスクを用いる。
【００１０】
第２のフォトマスクとして、図２０（ｂ）に示すように、連結配線部１７とコンタクトパッド部及びゲート部１６を覆う遮光パターン部２０を含む遮光パターン１３を設けた通常のフォトマスクを用い、これら第１、第２のフォトマスクを多重露光する。
【００１１】
図２０（ｃ）に示すように遮光部の重なる領域に露光光が照射されない暗部が形成され、従って、ポジレジストを用いた場合には、図２０（ｄ）に示すように暗部にレジスト２１の残ったパターンが形成される。ここで、第２の露光に使用したマスクはトリムマスクと呼ばれる。
【００１２】
これらレベンソンマスクとトリムマスクのパターンデータを設計する方法として、例えば以下の工程がある。これを図２１、図２２を用いて説明する。図２１は従来の設計方法の工程を表すフローチャートであり、図２２は前記工程に対応するフォトマスクの設計を説明する要部上面図である。但し、ゲート部１６はレベンソンマスクにより、連結配線部１７、コンタクトパッド部１８及びエンドキャップ部１９はトリムマスクにより形成される。
【００１３】
図２１に示したステップ２１１にて、まず、図２２（ａ）に示すようにゲート配線３１と素子領域３２の元の設計パターンを入力する。次に、ステップ２１２にて、図２２（ｂ）に示すように素子領域１２を拡張して第０領域３３とする。ここで、素子領域３２を拡張するのは、微細ゲート部を素子領域３２より少し張り出した設計とするためである。これは、素子領域３２に微細ゲート部より幅の広い連結配線部が載るとトランジスタの性能が劣化するため、マージンをみて少し張り出させる。
【００１４】
次に、ステップ２１３にて、ゲート配線３１と第０領域３３の重なる領域を算出して、第１領域３４とする。ここで、最終的に第１領域３４の幅を減じた領域が微細ゲート部になる。ステップ２１４にて、図２２（ｃ）に示すように、第１領域３４をゲート部３１と直交する方向に予め設定した値Ｐだけ伸ばして第２領域３５とする。
【００１５】
その後、ステップ２１５にて、図２２（ｄ）に示すように、第２領域３５が隣接する第２領域３５と重複するものについてはこれを合成し、ステップ２１６にて、第２領域３５から第１領域３４を除いた領域を演算により求め、図２２（ｅ）に示すように第３領域３６とする。
【００１６】
次に、ステップ２１７にて、図２２（ｆ）に示すように第３領域３６の短辺方向の幅を狭めるように、第３領域３６の辺の位置を距離Ｑだけ移動させる。これにより、所望サイズの微細ゲート部の設計を行う。
【００１７】
次に、ステップ２１８にて、第３領域３６に対して、ＯＰＣ(Optical Proximity Correction)処理を施す。ＯＰＣ処理を施さないと、図１９のゲート配線１６のように、様々な間隔でパターンが存在する場合に、ゲート部の幅が均一に仕上がらないという現象が生じる。
【００１８】
即ち、フォトマスク上のサイズＡのパターンを転写する場合、被加工基板上のレジストを所望サイズ（Ａ／露光倍率）に仕上げるように露光時の露光量を設定したとすると、サイズＢのパターンが所望値（Ｂ／露光倍率）からずれて形成される。従って、ゲート部の幅を所望値に形成するように、フォトマスクの設計パターンサイズに開口幅に応じた補正をかける必要がある。
【００１９】
例えば、予め実験よりフォトマスク上の第３領域３６の幅（開口幅）に対して、レジストの仕上がり寸法を測定し、補正テーブルを用意し、これにしたがって補正を行う方法がある。若しくは、シミュレーションにより第３領域３６の幅に応じてレジストの仕上がり寸法を予測する方法もある。
【００２０】
しかしながら、実験的に補正をかけた方が、レジストパターンを形成した後の、ゲート電極のＲＩＥ（Reactive Ion Etching）の工程における寸法変換差を含む補正ができ、より高精度の補正が可能である。その後、ステップ２１８を経てステップ２１９にて、第３領域３６をレベンソンマスクの開口部１４の設計パターンとする。
【００２１】
次に、レベンソンマスク作製におけるシフタパターンの設計を図２２（ｇ）に示すようにステップ２２０〜２２４で行う。まず、シフタパターンを開口部１４に交互に配置するためにステップ２２０〜２２３の工程を行う。ここでは、隣接する第３領域３６間の距離を評価し、距離Ｒ以下になる第３領域３６のグループを求める。
【００２２】
更に、ステップ２２１〜２２３において、このグループ毎に、例えば設計上の原点の位置から近い側から０゜、次に１８０゜、０゜、１８０゜と交互にシフタ配置を決定する。そして、１８０゜の領域を第４領域３７とする。その後、ステップ２２４に示すように、レベンソンマスク作製時のシフタパターンの描画データを設計するために、寸法Ｓだけ全体に太らせる。
【００２３】
次に、ステップ２２５、２２６にて、図２２（ｈ）に示すようにトリムマスクの設計として、第３領域３６を距離Ｔだけ僅かに縮小し、これとゲート配線３１のパターンの両方を含むパターンデータを作成し、これをトリムマスクの遮光部の設計パターンとする。第３領域３６を縮小するのは、レベンソンマスクとトリムマスクの露光時の合わせずれ（アライメント誤差）を考慮した結果である。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記した従来のマスクパターンの設計方法には以下の問題がある。図２３（ａ）〜（ｃ）に示すように、開口部と連結配線の間隔が狭い場合には、多重露光時のアライメント誤差により連結配線の幅が細る、若しくは太る場合がある。図２３（ａ）にレベンソンマスクの設計パターンを、図２３（ｂ）にトリムマスクの設計パターンを示す。アライメント誤差がない場合には、図２３（ｃ）に示すような多重露光のイメージになり、図２３（ｄ）に示すように、所望のパターンが形成される。
【００２５】
しかしながら、図２３（ｅ）に示すように、レベンソンマスクに対してトリムマスクの位置が下方向にずれて露光された場合、図２３（ｆ）に示すように、連結配線部（図中円内の部分）の寸法が細る問題がある。一般にデバイスの性能に与える影響を考慮して、寸法の制御性として求められるのは寸法設計値±１０％である。これに対してアライメント誤差ははるかに大きい。従って、図２３のような場合には、アライメント誤差分の寸法誤差が生じるが、これは寸法の制御性として許容できる値ではない。
【００２６】
また、図２４（ａ）〜（ｅ）に示すように、ゲート部に対して直交する方向に開口部１４と連結配線の間隔が狭い場合も考えられる。図２４（ａ）はレベンソンマスクの設計パターン、図２４（ｂ）はトリムマスクの設計パターンである。この場合には、図２４（ｂ）中の円内に示すように、トリムマスクに近接した遮光パターンが生じる。図２４（ｃ）に所望のパターンを示す。
【００２７】
しかしながら、図２４（ｂ）の円内の近接部分が解像限界以下の距離である場合には、近接部分が繋がった遮光部となってしまう。そこで、多重露光後には図６（ｄ）に示すように、コンタクトパッド部の寸法がレベンソンマスクの開口部の境界で決定されることになる。
【００２８】
このため、コンタクトパッド部が意図した寸法より大きく形成されることが考えられ、また両マスクの露光間におけるアライメント誤差により寸法が変動する。
【００２９】
ＯＰＣ方法として開口幅を補正し、ゲート部の寸法を均一にしている。しかしながら、図２５に示したゲート部Ａ、Ｅのように、開口部１４を挟んで隣に大面積の遮光領域１３が存在する場合には、開口幅の補正が十分でない。
【００３０】
図２６に図２５のレベンソンマスクの設計パターンを被加工基板上に転写した時の投影像を示す。ゲート部Ｂ、Ｃ、Ｄは投影像のプロファイルがほとんど同じであり、解像線幅４４がほぼ等しくなる。しかしながら、外側のゲート部Ａ、Ｅについては内側のゲート部Ｂ、Ｃ、Ｄと異なる（狭くなる）ことがわかる。
【００３１】
このように、開口幅が全く同じでも周辺の環境によって、転写後の寸法が異なってくる。しかしながら、従来方法では、開口幅の補正を更に外側の環境を考えて補正していなかった。また、シミュレーションにより周辺の環境まで考慮して補正をかける方法もあるが、上述のように精度に乏しく、更に計算時間が膨大であるという問題がある。
【００３２】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、容易にアラインメント誤差による連結配線部の寸法変動を無くすことができ、又、容易にゲート部の制御性を向上させることができるマスクパターンの設計方法及びこの設計方法により設計したマスクパターンを用いて製造した半導体装置を提供することである。
【００３３】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、素子領域と配線のパターンデータを用いて論理演算を行うことにより複数のパターンデータを発生させることによりマスクパターンを設計するマスクパターン設計方法において、前記配線と素子領域の元の設計パターンを入力し、前記素子領域を拡張し第０領域とし、前記配線と第０領域の重なる領域を算出し、第１領域とし、前記第１領域をゲート部と直交する方向に予め設定した値だけ伸ばして第２領域とし、前記第２領域と隣接して重複する第２領域とを合成し、前記第２領域に予め設定した距離以下に近接する配線の一部又は全部を前記設定距離以上になるように遠ざける処理を含み、前記遠ざける処理を施した配線の一部又は全部に前記設定距離以下に近接するデバイスの構成要素があるかどうかを検出し、検出された場合は遠ざける処理を施した前記配線の一部又は全部から該当のデバイスの構成要素を前記設定距離以上遠ざける処理を行い、その後、前記遠ざける処理を施したデバイスの構成要素に前記設定距離以下に近接するデバイスの他の構成要素があるかどうかを検出し、検出された場合は該当のデバイスの構成要素を先に遠ざけたデバイスの構成要素から前記設定距離以上遠ざける処理を行うことを、前記設定距離以下に他のデバイスの構成要素が検出されなくなるまで、繰り返し行い、前記第０領域と重なる配線はレベンソンマスクにより形成される配線であり、その他の配線はトリムマスクにより形成される配線であることである。
【００４２】
【発明の実施の形態】
以下、本発明のマスクパターンの設計方法の実施の形態を図面に基づいて説明する。但し、以降説明する各パターン等の寸法値は被加工基板上の寸法値を示しており、フォトマスク上ではその４倍の値である。
【００４３】
実施例１
図１は本発明の実施例１のマスクパターンの設計方法の工程を説明するフローチャートである。このフローチャートでは、レベンソンマスクとトリムマスクの設計方法を説明している。図２は上記設計方法を説明するフォトマスクの要部上面図である。
【００４４】
図１のステップ１０１にて、まず、ゲート配線と素子領域の元の設計パターンを入力した。ここで、ゲート配線の元の設計寸法は２４０ｎｍであり、以下の工程で、被加工基板上で所望値１１０ｎｍのゲート部寸法を得るようフォトマスクの設計を行った。
【００４５】
ステップ１０２にて、素子領域を拡張し第０領域とし、次に、ステップ１０３にて、ゲー卜配線と第０領域の重なる領域を算出し、第１領域とした。ここで、最終的に第１領域の幅を減じた領域が微細ゲート部になる。
【００４６】
ステップ１０４にて、第１領域をゲート部と直交する方向に予め設定した値Ｐだけ伸ばして第２領域とした。ここで、Ｐは１５０ｎｍとした。次に、ステップ１０５に示すように、第２領域が隣接する第２領域と重複するものについてはこれを合成した。
【００４７】
その後、ステップ１０６〜１０８にて、ゲート部と距離ＡＬ以下に近接する連結配線を抽出し、これをゲート部から遠ざけるよう設計を変更する処理を行った。ここで、距離ＡＬは予め設定された基準値である。
【００４８】
まず、ステップ１０６、１０７にて、距離ＡＬ以下で第２領域と近接する連結配線部を抽出し、これを含むポイントを移動させるポイントとして設定する。
【００４９】
これについては図２を用いて説明する。即ち、図２（ａ）に示すように第２領域３５とゲート配線３１の設計パターンとの近接距離（第１領域の長辺方向）を評価して、その時、距離ＡＬ以下に近接するゲート配線の図形の辺（線分）４１を抽出した。図２（ｂ）はゲート配線３１の設計パターンの図形を示している。この図２（ｂ）に示すように、上記近接する辺を含む図形のコーナーのポイントの内、第１領域の長辺方向の距離がＢＬ以下となるポイント４２を抽出した。ステップ１０８にて、図２（ｃ）に示すように上記辺の近接距離が距離ＡＬとなるようにポイント４２を移動させた。これには、ステップ１０６の処理時点での近接距離と距離ＡＬとの差を算出しておき、差の距離ＢＬを移動させればよい。尚、エンドキャップ部１９については、その幅、長さの変動がデバイスの性能にほとんど影響しないため、処理の対象から除外している。
【００５０】
次に、ステップ１０９に示すように、第２領域から第１領域を除いた領域を演算により求め、第３領域とした。
【００５１】
その後、ステップ１１０に示すように、第３領域の短辺方向の幅を狭めるように、第３領域の辺の位置を距離Ｑだけ移動させる。これにより、所望サイズ１１０ｎｍの微細ゲート部の設計とした。ここで、距離Ｑは元のゲート配線の寸法２４０ｎｍからゲート部の寸法１１０ｎｍを引いた差である１３０ｎｍの半分６５ｎｍである。
【００５２】
次に、ステップ１１１にて、上記第３領域（開口幅）に対して、１度目のＯＰＣ(Optical Proximity Correction)処理を施して開口幅の補正を行う。
【００５３】
予め実験よりフォトマスク上の第３領域の幅（開口幅）に対して、ゲート配線のＲＩＥ後の仕上がり寸法を測定し、図１７の表図に示した補正テーブルを用意した。ゲート配線の形成工程については後述する。
【００５４】
ここで、図１７の表図の補正値は開口幅の片側の辺に対して与える補正値である。例えば、開口幅４５０ｎｍの開口では開口幅を片側で３０ｎｍに補正する。即ち、４５０ｎｍから３０ｎｍ×２を太らせて５１０ｎｍとする。
【００５５】
次に、２度目のＯＰＣ処理及びレベンソンマスク作製におけるシフタパターンの設計をステップ１１２〜１１６で行う。
【００５６】
まず、隣接する第３領域間の距離を評価し、距離Ｒ以下になる第３領域のグループを求めた。ここで、距離Ｒは４００ｎｍとした。
【００５７】
次に、ステップ１１４に示すように、第３領域のグループにおいて、開口部の両側の遮光部の寸法を評価し、グループの中で最も外側にある開口部を抽出した。そして、上記開口について２度目の補正を施した。
【００５８】
ここで、最も外側の開口幅は、Ｐ（１５０ｎｍ）からステップ１１０の工程を経て２８０ｎｍに、更にステップ１１１の補正を経て３００ｎｍになっている。更に図１８の表図に示す補正値を与え、結果的に内部の開口幅が５１０ｎｍの場合には、最も外側の開口幅を片側で１０ｎｍ細らせて結果的に２８０ｎｍとした。
【００５９】
図１８の表図に示す補正値はグループの最も外側の開口幅が３００ｎｍの時の値であり、図１７の表図と同じく実験結果より求めたものである。外側の開口幅を変化させると、補正値も変更する必要がある。
【００６０】
その後、ステップ１１５に示すように、シフタパターンをグループ内の開口に対して交互に配置した。例えば設計上の原点の位置から近い側から偶数番目をシフタとし、第４領域とした。
【００６１】
次に、ステップ１１７を経て第３領域をレベンソンマスクの開口部の設計パターンとした。
【００６２】
更に、ステップ１１８に示すように、レベンソンマスク作製時のシフタパターンの描画データを設計するために、第４領域を寸法Ｓだけ全体に太らせた。ここでは、前記Ｓを所望のゲート部の寸法１１０ｎｍの約半分の５０ｎｍとした。
【００６３】
更に、ステップ１１９、１２０に示すように、トリムマスクの設計として、第３領域を距離Ｔだけ僅かに縮小し、これとゲート配線３１のパターンの両方を含むパターンデータを作成して、これをトリムマスクの遮光部の設計パターンとした。ここで、前記Ｔはアライメント誤差を考慮し、３０ｎｍとした。以上のように、レベンソンマスクとトリムマスクの設計を行った。
【００６４】
次に、上記した設計方法により設計したフォトマスクを用いた半導体装置の製造方法について図３を参照して説明する。
【００６５】
図３は（ａ）〜（ｈ）はゲート配線の形成工程を示す半導体基板の要部断面図である。図３（ａ）に示すように、Ｓｉウェハ（半導体シリコン基板）２２上に厚さ３ｎｍのゲート酸化膜２３を形成し、更にその上に厚さ１６０ｎｍのポリシリコン膜２４を積層して形成した。
【００６６】
次に、図３（ｂ）に示すように、ポジレジスト２１を厚さ２４０ｎｍに調整して基板全面に塗布し、塗布後、ベーク（Bake）を９０℃、１２０ｓｅｃの条件で行った。
【００６７】
更に、図３（ｇ）に示した上述の方法で設計したレベンソン位相シフトマスク２７を用いて、図３（ｃ）に示すように、第１の露光を行い、レジストに潜像を形成した。ここで、潜像とは、露光光を照射されることによりマスクの投影像に応じてレジストの化学反応が引き起こされた領域のことである。
【００６８】
露光条件は、スキャナー型の露光装置（波長２４８ｎｍ）を用いて、ＮＡ（開口数）を０．５、σ（コヒーレンシー）を０．３の照明条件とした。
【００６９】
その後、図３（ｈ）に示した上述の方法で設計したトリムマスク２８を用いて、図３（ｄ）に示すように第２の露光を行った。露光条件は、露光装置として第１の露光と同じものを使用して、照明条件をＮＡ０．５５、σを外形が０．８で、内径０．５３が遮蔽された２／３の輪帯照明で行った。
【００７０】
次に、図３（ｅ）に示すように、基板を露光装置より搬出し、露光後ベーク（ＰＥＢ：Post Exposure Bake）を１１０℃、１２０ｓｅｃの条件で行った後、アルカリ現像液を用いて現像し、感光部のレジストを溶解させてレジストパターン２９を形成した。
【００７１】
更に、図３（ｆ）に示すように、レジストパターン２９をマスクに弗素を含むガスを用いたＲＩＥ(Reactive Ion Etching)を行い、ポリシリコン膜２４とゲート酸化膜２３のパターンを形成した。
【００７２】
その後、図示しない窒化シリコン膜を成膜する等の工程を経て、半導体装置を製造した。
【００７３】
ここで、実施例１で用いた露光装置のアライメント誤差は最大６０ｎｍである。寸法の制御性として求められるのは、ゲート部の寸法が所望値１１０ｎｍに対して±１１ｎｍ、また、連結配線部は所望値２４０ｎｍに対して±２４ｎｍである。従って、連結配線部とゲート部が近接している場合には、アライメント誤差により寸法制御性の要求値以上に連結配線部の寸法が変動する可能性がある。
【００７４】
本実施例によれば、図１のステップ１０６〜１０８の処理により、近接する連結配線部を遠ざけるように設計パターンを変更し、これによりアライメント誤差による連結配線部の寸法変動をなくすことができる。
【００７５】
また、元の開口幅に応じて開口幅の補正を加えるＯＰＣを行い、更に、開口を挟んで隣に大面積の遮光領域が存在する上記グループの最も外側の開口幅に対して図１のステップ１１４の処理により第２のＯＰＣを行うことによって、更なる補正を加えているため、図４の第２のＯＰＣ後のレベンソンマスクの設計パターンの投影像プロファイルに示されるように、ゲート部Ａ〜Ｅまでの幅を揃えることができる。
【００７６】
このように、第２のＯＰＣ工程を付加することにより、ゲート部の制御性をより向上させることが可能となった。また、ＲＩＥ後の寸法値を実験により測定して補正値を決定しているため、精度を高くすることができる。更にシミュレーションを用いる補正に比べ、はるかに短い時間で容易に設計を完了することができる。
【００７７】
実施例２
図５は本発明の実施例２の設計工程の要部を示したフローチャートである。この実施例２は実施例１で説明した図１の設計工程のステップ１０８とステップ１０９の間に図５に示した工程を挿入して、全体の工程が構成されている。ところで、上記実施例１の図１に示したステップ１０６〜１０８においてゲート部と近接するゲート配線のパターン設計を変更し、近接図形を移動させた。
【００７８】
しかしながら、デバイスの設計パターンによっては、設計変更により不都合を生じる場合がある。例えば、連結配線やコンタクトパッド部の移動先に極めて近接した位置に他のレイヤのパターン、例えば素子領域やコンタクトがある場合には、ショート等の問題が生じることが懸念される。また、コンタクトパッド部を移動させるとコンタクトとの位置ずれが生じたり、コンタクト抵抗が増加することが懸念される。このようなことを回避するために、本例では図５に示した設計工程を加えている。
【００７９】
まず、ステップ５０１では、図１のステップ１０８にて移動したポイントに近接するゲート以外のレイヤの図形を抽出する。この時、近接距離はおよそＡＬ以上に設定すればよい。次にステップ５０２にて、前記抽出した図形と前記ポイントとの隣接距離がＡＬ以上かどうかを調べて、ステップ５０３にて、他のレイヤの図形と整合性がとれているかを判断する。他のレイヤの図形が近接距離内に存在しない場合には、他のレイヤとの整合性がとれていると判断して、ステップ５０５に進む。
【００８０】
他のレイヤの図形が存在する場合には、ステップ５０４にて、前記ポイントとの隣接距離がＡＬ以下の図形も距離ＢＬ移動させる。この状態は図６（ａ）〜（ｄ）に示されている。
【００８１】
図６（ａ）は所望のパターンを示している。図６（ｂ）に示すように、元々の設計データにおいて素子領域４３がゲート配線３１と近接している場合に、近接するポイント４２を抽出し、図６（ｃ）に示すようにポイント４２を移動させる。この時、移動させた図形のポイント４２と近接する素子領域４３についても抽出して、これを図６（ｄ）に示すように移動する工程が加えられている。
【００８２】
上記のように移動させた図形に対して近接距離内に他のレイヤの図形がないかを更に調べ、存在する場合には該当の図形を移動させる。このような図形の移動処理を繰り返し、最終的に、移動した図形の近接距離以内に他のレイヤの図形がないと確認され、ステップ５０３で他のレイヤの図形と整合性がとれたと判断されるまで行う。
【００８３】
次にステップ５０５にて、抽出したポイントを含む連結配線に接続されるコンタクトパッドとコンタクトの位置関係を確認する。その結果、図７（ａ）に示すように、移動したポイント４２がコンタクトパッド部のポイントを含む場合、ステップ５０６にて、コンタクトパッド部とコンタクト３０との位置の整合性がとれているかどうかを判断する。整合性がとれている場合は図１のステップ１０９へ進み、図７（ｂ）に示すように整合性がとれていない場合は、ステップ５０７にて、図７（ｃ）に示すようにコンタクト３０を距離ＢＬ移動させる。
【００８４】
本発明によれば、実施例１と同様に、近接する連結配線部を遠ざけるように設計パターンを変更し、これにより、アライメント誤差による連結配線部の寸法変動をなくすことができる。
【００８５】
又、連結配線部に接続されるコンタクトパッド部１８を移動するように設計変更を行った際に、これと接続されるコンタクト３０のパターンを同様に移動させることにより、コンタクトパッド部とコンタクト３０の位置ずれにより生じるコンタクト抵抗の増加によるデバイス性能の劣化を防止することができる。
【００８６】
更に、連結配線部或いはコンタクトパッド部が移動したために、これらが素子領域等に近接して、ショートなどのデバイス性能の劣化が懸念されるが、これに対して、移動した配線図形の周辺にあるゲート以外のレイヤの図形を抽出し、これを同様に移動させることを繰り返して行って、異常接近した素子領域等を無くすことができ、前記配線図形の移動によるデバイス性能の劣化を防止することができる。
【００８７】
実施例３
図８は本発明の実施例３の要部を示した平面図ある。上記した実施例１、２によれば、連結配線部及びコンタクトパッド部の位置を移動させることにより、アライメント誤差による連結配線部の寸法変動を防止し、又、前記移動によるデバイス性能の劣化を防止している。
【００８８】
しかし、デバイス性能の許す範囲で第３領域の設計パターンの辺の位置を移動させ、延いては本例の図８のようにレベンソンマスクの開口部の設計パターンの辺の位置を変更してもよい。図８（ａ）は、変更前の開口部１４とシフタ開口部１５の辺の位置を示しており、図８（ｂ）に変更後の開口部１４とシフタ開口部１５の辺の位置を示している。この場合には、ゲート部の長さが短くなるため、これに合わせて素子領域の設計パターンの辺の位置も移動させることが望ましい。
【００８９】
本実施例によれば、近接するゲート部を遠ざけるように設計パターンを変更することにより、実施例１、２と同様に、アライメント誤差による連結配線部の寸法変動をなくすことができる。
【００９０】
実施例４
図９は本発明の実施例４の要部を示したフローチャートである。上記実施例１では、開口部のグループの最も外側の開口幅を図１に示したステップ１１４の第２のＯＰＣ工程を行うことによって補正したが、本例のように前記第２のＯＰＣ工程を図９のフローチャートに示すような工程で行っても良い。
【００９１】
図９のステップ９０１にて、まず、図１０（ａ）に示す第３領域３６のパターンに対してグループの最も外側（Ａ、Ｂ）の第３領域３６の幅を、図１０（ｂ）に示すようにゲート部を挟んで隣に位置（Ｃ、Ｄ）する第３領域３６の幅と同じに補正する。
【００９２】
次にステップ９０２にて、図１０（ｃ）に示すように最も外側の第３領域３６の幅を更に実験的に求めた距離Ｕだけ外側に広げて補正する。但し、本例では距離Ｕは５０ｎｍとした。
【００９３】
本実施例によれば、グループの最も外側に位置する開口Ａ、Ｂ間のゲート部を開口Ｃ、Ｄ間等の内側のゲート部の寸法と揃えるように、実験的に求めた距離Ｕ広げて補正することにより、実施例１と同様に、ゲート部の寸法を揃えることができるばかりではなく、ゲート部の制御性をより向上させることができる。
【００９４】
実施例５
図１１、図１２は本発明の実施例５を示したフローチャートである。本例はレベンソンマスクとトリムマスクの設計方法の別の例を示したものであり、図１１はその設計方法の工程を示したものである。図１３は前記設計方法を説明するフォトマスクの要部上面図であり、図１４は設計後のフォトマスクの要部断面図である。
【００９５】
以下に本実施例を説明する。実施例１の図１に示したステップ１０６〜１０８にて、ゲート部と近接するゲート配線のパターン設計を変更して、近接図形を移動させが、本例では、近接する連結配線部をレベンソンマスクで形成するようにパターン設計するものである。これに伴い、図１のステップ１０７、１０８を図１１に示す設計工程に変更する。
【００９６】
図１のステップ１０６にて、距離ＡＬ以下で第２領域３５と近接するゲート配線３１の線分を抽出した。その後、本例のステップ１３１にて、図１３（ａ）に示すようにその線分から距離ＤＬにある上記近接するゲート配線３１を構成する図形を抽出し、同図（ａ）の円で示した部分を第６領域３９とした。ここで、距離ＤＬの位置に跨がってゲート配線を構成するある図形が存在する場合には、その図形を距離ＤＬの位置で分割した。但し、ＤＬは６００ｎｍとした。
【００９７】
次のステップ１３２にて、距離ＤＬ以内の図形を寸法Ｐだけ全体に拡張した。ここで、寸法Ｐは実施例１と同様に１５０ｎｍとした。この状況を図１３（ｂ）の矢印で示す。その後、ステップ１３３にて、図１３（ｃ）に示すように、上記図形からゲート配線を除いた領域を演算により求め、第７領域４０とした。
【００９８】
更に、次のステップ１３４にて、図１のステップ１１１においてゲート部の寸法にＯＰＣ処理を加えたと同様に、ゲート部に対してもＯＰＣ処理を加える。実施例１のステップ１１１では図１７の表図に示す補正値にしたがって補正を加えたが、ここでは、新たな補正テーブルを用意し、これにしたがって補正を行った。
【００９９】
更に、図１に示すステップ１１４とステップ１１５間に、図１２に示すステップを挿入した。すなわち、第３領域と上記の設計工程により新たに生成した第７領域を合成し、新たな第３領域とした。その後、図１に示す諸々の工程を経た後、第３領域を第１のフォトマスクの開口部の設計データとした。
【０１００】
以上の設計工程を終了した段階でのフォトマスクは図１４のようになる。ここで、図１４（ａ）はレベンソンマスクの、図１４（ｂ）はトリムマスクの、図１４（ｃ）はこれらマスクを多重露光して得られる露光イメージの要部上面図である。図１４（ｃ）は露光後に得られるゲート部を示した上面図である。図１４（ａ）に示すとおり、レベンソンマスクの開口部が微細ゲート部のみならず、連結配線部に伸びていることがわかる。
【０１０１】
本実施例によれば、近接する連結配線部をレベンソンマスクで形成するように設計パターンを変更して、アライメント誤差による連結配線部の寸法変動をなくすことができる。アライメント誤差によりレベンソンマスクとトリムマスクの連結部分で配線の位置ずれが生じるが、これは性能上問題にならないので、無視して良い。
【０１０２】
（追記１）
一般に、プロセッサの設計においてＳＲＡＭ等のメモリが設計パターンに存在する場合、メモリ部分に関してはあるセルパターンが数メガ個といった繰り返しで設計される。このように同一セルパターンの繰り返しパターン部分については別の条件（例えば、距離Ｐ、Ｒ等）を用いてパターンの設計変更を行ってもよいし、実施例１〜実施例５の設計工程によらず、手動でセルパターンを変更するといった操作を行ってもよい。
【０１０３】
（追記２）
図２（ｄ）に示すように、第２領域と近接する辺を含み、第２領域から離れる方向に存在する図形全てを、第２領域と上記辺の近接距離がＡＬになるだけ、移動させることにより、図２（ｅ）に示すようにパターンを変更してもよい。この時、当然ながら図２（ｄ）に示す図形に接続されない他の図形は処理しないことになる。
【０１０４】
（追記３）
上記実施例１〜実施例５で説明したパターン設計方法では、微細ゲート部を所望値に形成するために、ＯＰＣを施すことにしている。連結配線部はトリムマスクを用いて形成されるが、連結配線部の寸法制御性を向上させるために、トリムマスクのパターン、上述の設計方法ではゲート配線の領域に対してＯＰＣをかける工程を加えてもよい。これにより、連結配線部の寸法制御性をも向上させることができる。
【０１０５】
（追記４）
図１５に示すような工程を実施例１のステップ１１６とステップ１１７の間に挿入してもよい。第３領域からレベンソンマスクの開口部の設計パターン及びトリムマスクのゲート部を覆う領域のパターンを作成する。ステップ１５１にて、隣接する第３領域のグループの各々の最も外側の第３領域の間の距離を算出する。
【０１０６】
その結果、例えば、図１６（ａ）に示すように、レベンソンマスクの開口部のグループ間の距離４５がＶ以下に近接している場合には、次の問題が生じる可能性がある。
【０１０７】
例えば、Ｖを１００ｎｍとすると、フォトマスク上の寸法はその４倍の４００ｎｍである。フォトマスク上４００ｎｍ以下のような微細なパターンを作製する場合、フォトマスク作製に使用するＥＢ(Electron Beam）描画装置の性能によってはパターンが解像されない場合がある。
【０１０８】
このような描画装置の解像限界以下のパターンをフォトマスク上の設計データとして存在させるべきではない。
【０１０９】
そこで、ステップ１５２にて、距離Ｖ以下で隣接するグループの最も外側の第３領域を抽出し、ステップ１５３にて、隣接するグループの最も外側の第３領域を第１領域から直交する方向で外側にＶ／２伸ばし、上記第３領域を合成する。その結果は図１６（ｂ）に示され、グループの最も外側の第３領域を外側に、即ち、ゲート部と直交する方向に広げて両グループの外側の第３領域を合成する。これにより、レベンソンマスクの開ロパターン及びトリムマスクの遮光パターンの近接するグループを拡張して合成させることになり、描画装置の解像限界以下のパターンがフォトマスク上に存在しなくなる。
【０１１０】
（追記５）
上記実施例１〜実施例５において、第１のフォトマスクであるレベンソン位相シフトマスクのパターンと第２のフォトマスクであるトリムマスクのパターン設計方法について述べた。ところで、第１のフォトマスクのパターンと第２のフォトマスクのパターンを１枚のフォトマスク内の異なる領域に配置してもよい。
【０１１１】
１枚のマスクに両パターンを形成することにより、多重露光時のアライメント誤差を低減することができる。
【０１１２】
その他、本発明のパターン設計方法に関して、本発明の主旨を逸脱しない限り、含まれる工程の順序を入れ替えても、同様の効果を得ることができる。
【０１１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、アラインメント誤差による連結配線部の寸法変動を無くすことができ、又、ゲート部の制御性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例１のマスクパターンの設計方法の工程を説明するフローチャートである。
【図２】上記実施例１のフォトマスクの設計を説明する要部上面図である。
【図３】上記実施例１のゲート配線の形成工程を説明する半導体基板の要部断面図である。
【図４】上記実施例１のフォトマスクの投影像のプロファイルを示す図である。
【図５】本発明の実施例２のフォトマスクの設計工程の要部を説明するフローチャートである。
【図６】上記実施例２のフォトマスクの設計を説明する要部上面図である。
【図７】上記実施例２のフォトマスクの設計を説明する他の要部上面図である。
【図８】本発明の実施例３のフォトマスクの設計工程を説明する上面図である。
【図９】本発明の実施例４のフォトマスクの設計工程を説明するフローチャートである。
【図１０】上記実施例４のフォトマスクの設計を説明する図である。
【図１１】本発明の実施例５のフォトマスクの設計工程を説明するフローチャートである。
【図１２】上記実施例５を説明するフローチャートである。
【図１３】上記実施例５のフォトマスクの設計工程を説明する要部上面図である。
【図１４】上記実施例５のフォトマスクの設計を説明する要部上面図である。
【図１５】本発明のその他のフォトマスクの設計工程を説明するフローチャートである。
【図１６】本発明のその他のフォトマスクの設計工程を説明する要部上面図である。
【図１７】実施例１のフォトマスクの設計工程における第１の寸法補正値を示す表図である。
【図１８】実施例１のフォトマスクの設計工程における第２の寸法補正値を示す表図である。
【図１９】従来のＲＩＳＣプロセッサのゲート配線のパターン例を示す要部上面図である。
【図２０】従来のゲート配線の形成用に用いられる多重露光用のフォトマスクを説明する要部上面図である。
【図２１】多重露光用のフォトマスクの従来の設計工程を説明するフローチャートである。
【図２２】多重露光用のフォトマスクの従来の設計による製造工程を説明する要部上面図である。
【図２３】多重露光用のフォトマスクの従来の設計の問題点を説明する図である。
【図２４】多重露光用のフォトマスクの従来の設計の問題点を説明する図である。
【図２５】多重露光用の従来のフォトマスクの設計パターンを示した図である。
【図２６】図２５に示した設計パターンのプロファイルを示した投影図である。
【符号の説明】
１１、３１ ゲート配線
１２、３２、４３ 素子領域
１３ 遮光部
１４ 開口部
１５ シフタ開口部
１６ ゲート部
１７ 連結配線部
１８ コンタクトパッド部
１９ エンドキャップ部
２０ ゲート部を覆う遮光パターン部
２１ レジスト
２２ 半導体シリコン基板
２３ ゲート酸化膜
２４ ポリシリコン膜
２５ 潜像領域
２６ 露光光
２７ レベンソンマスク
２８ トリムマスク
２９ レジストパターン
３０ コンタクト
３３ 第０領域
３４ 第１領域
３５ 第２領域
３６ 第３領域
３７ 第４領域
３８ 第５領域
３９ 第６領域
４０ 第７領域
４１ 近接する線分
４２ 抽出した図形の角のポイント
４４ 解像線幅
４５ 距離
【発明の属する技術分野】
本発明は、半導体集積回路の製造工程のひとつであるフォトリソグラフィ工程に使用されるフォトマスクの設計に係り、特にロジックデバイスのゲート電極の形成に使用されるマスクパターンの設計方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造においては、回路を構成する素子や配線などの高集積化、また微細化が進められている。例えば、ＥＷＳ(Engineering Work Station)やＰＣ(Personal Computer）のＣＰＵとして用いられるＲＩＳＣプロセッサの製造において、２００２年にはトランジスタのゲート電極の寸法として１１０ｎｍが求められている。
【０００３】
ＲＩＳＣプロセッサのゲート及び素子領域のパターン例を図１９に示す。ここで、ゲート配線１１のゲート長を与えるのは素子領域１２上に載った微細ゲート部１６である。連結配線部１７はこのゲート部１６とコンタクトパッド部１８を接続する。ゲート配線１１は、エンドキャップ部１９により終端している。
【０００４】
ところで、近年の回路パターンの微細化に伴い、フォトマスク上のパターンを半導体ウェハ上に転写するフォトリソグラフィ工程におけるパターン転写精度の低下が深刻になっている。
【０００５】
この転写精度を向上させる手法のひとつに、フォトマスクを通過する光の位相を変えることによって、半導体ウェハ上に投影される像のコントラストを向上させる位相シフトマスク露光法がある。
【０００６】
位相シフトマスクの中でレベンソン位相シフトマスクは、遮光領域を挟んで隣接する開口領域を通過する露光光に１８０度の位相差を与えるように、一方の開口に位相シフタを設けたものである。
【０００７】
このレベンソン位相シフトマスクは上述した線幅１１０ｎｍのゲート部１６をフォトリソグラフィ技術で達成するために必須のものである。
【０００８】
図２０（ｄ）に示すようなゲートパターンの形成にレベンソン位相シフトマスクを用いる場合を考える。このようなゲートパターンを形成する方法として、例えば特開平７−１０６２２７に示されるように、レベンソン位相シフトマスクと通常のフォトマスクを多重露光する方法がある。
【０００９】
第１のフォトマスクとして、図２０（ａ）に示すようにゲート部１６を挟む開口１４を設け、ゲート部１６を挟んで交互に位相シフタ部１５を設けたレベンソン位相シフトマスクを用いる。
【００１０】
第２のフォトマスクとして、図２０（ｂ）に示すように、連結配線部１７とコンタクトパッド部及びゲート部１６を覆う遮光パターン部２０を含む遮光パターン１３を設けた通常のフォトマスクを用い、これら第１、第２のフォトマスクを多重露光する。
【００１１】
図２０（ｃ）に示すように遮光部の重なる領域に露光光が照射されない暗部が形成され、従って、ポジレジストを用いた場合には、図２０（ｄ）に示すように暗部にレジスト２１の残ったパターンが形成される。ここで、第２の露光に使用したマスクはトリムマスクと呼ばれる。
【００１２】
これらレベンソンマスクとトリムマスクのパターンデータを設計する方法として、例えば以下の工程がある。これを図２１、図２２を用いて説明する。図２１は従来の設計方法の工程を表すフローチャートであり、図２２は前記工程に対応するフォトマスクの設計を説明する要部上面図である。但し、ゲート部１６はレベンソンマスクにより、連結配線部１７、コンタクトパッド部１８及びエンドキャップ部１９はトリムマスクにより形成される。
【００１３】
図２１に示したステップ２１１にて、まず、図２２（ａ）に示すようにゲート配線３１と素子領域３２の元の設計パターンを入力する。次に、ステップ２１２にて、図２２（ｂ）に示すように素子領域１２を拡張して第０領域３３とする。ここで、素子領域３２を拡張するのは、微細ゲート部を素子領域３２より少し張り出した設計とするためである。これは、素子領域３２に微細ゲート部より幅の広い連結配線部が載るとトランジスタの性能が劣化するため、マージンをみて少し張り出させる。
【００１４】
次に、ステップ２１３にて、ゲート配線３１と第０領域３３の重なる領域を算出して、第１領域３４とする。ここで、最終的に第１領域３４の幅を減じた領域が微細ゲート部になる。ステップ２１４にて、図２２（ｃ）に示すように、第１領域３４をゲート部３１と直交する方向に予め設定した値Ｐだけ伸ばして第２領域３５とする。
【００１５】
その後、ステップ２１５にて、図２２（ｄ）に示すように、第２領域３５が隣接する第２領域３５と重複するものについてはこれを合成し、ステップ２１６にて、第２領域３５から第１領域３４を除いた領域を演算により求め、図２２（ｅ）に示すように第３領域３６とする。
【００１６】
次に、ステップ２１７にて、図２２（ｆ）に示すように第３領域３６の短辺方向の幅を狭めるように、第３領域３６の辺の位置を距離Ｑだけ移動させる。これにより、所望サイズの微細ゲート部の設計を行う。
【００１７】
次に、ステップ２１８にて、第３領域３６に対して、ＯＰＣ(Optical Proximity Correction)処理を施す。ＯＰＣ処理を施さないと、図１９のゲート配線１６のように、様々な間隔でパターンが存在する場合に、ゲート部の幅が均一に仕上がらないという現象が生じる。
【００１８】
即ち、フォトマスク上のサイズＡのパターンを転写する場合、被加工基板上のレジストを所望サイズ（Ａ／露光倍率）に仕上げるように露光時の露光量を設定したとすると、サイズＢのパターンが所望値（Ｂ／露光倍率）からずれて形成される。従って、ゲート部の幅を所望値に形成するように、フォトマスクの設計パターンサイズに開口幅に応じた補正をかける必要がある。
【００１９】
例えば、予め実験よりフォトマスク上の第３領域３６の幅（開口幅）に対して、レジストの仕上がり寸法を測定し、補正テーブルを用意し、これにしたがって補正を行う方法がある。若しくは、シミュレーションにより第３領域３６の幅に応じてレジストの仕上がり寸法を予測する方法もある。
【００２０】
しかしながら、実験的に補正をかけた方が、レジストパターンを形成した後の、ゲート電極のＲＩＥ（Reactive Ion Etching）の工程における寸法変換差を含む補正ができ、より高精度の補正が可能である。その後、ステップ２１８を経てステップ２１９にて、第３領域３６をレベンソンマスクの開口部１４の設計パターンとする。
【００２１】
次に、レベンソンマスク作製におけるシフタパターンの設計を図２２（ｇ）に示すようにステップ２２０〜２２４で行う。まず、シフタパターンを開口部１４に交互に配置するためにステップ２２０〜２２３の工程を行う。ここでは、隣接する第３領域３６間の距離を評価し、距離Ｒ以下になる第３領域３６のグループを求める。
【００２２】
更に、ステップ２２１〜２２３において、このグループ毎に、例えば設計上の原点の位置から近い側から０゜、次に１８０゜、０゜、１８０゜と交互にシフタ配置を決定する。そして、１８０゜の領域を第４領域３７とする。その後、ステップ２２４に示すように、レベンソンマスク作製時のシフタパターンの描画データを設計するために、寸法Ｓだけ全体に太らせる。
【００２３】
次に、ステップ２２５、２２６にて、図２２（ｈ）に示すようにトリムマスクの設計として、第３領域３６を距離Ｔだけ僅かに縮小し、これとゲート配線３１のパターンの両方を含むパターンデータを作成し、これをトリムマスクの遮光部の設計パターンとする。第３領域３６を縮小するのは、レベンソンマスクとトリムマスクの露光時の合わせずれ（アライメント誤差）を考慮した結果である。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記した従来のマスクパターンの設計方法には以下の問題がある。図２３（ａ）〜（ｃ）に示すように、開口部と連結配線の間隔が狭い場合には、多重露光時のアライメント誤差により連結配線の幅が細る、若しくは太る場合がある。図２３（ａ）にレベンソンマスクの設計パターンを、図２３（ｂ）にトリムマスクの設計パターンを示す。アライメント誤差がない場合には、図２３（ｃ）に示すような多重露光のイメージになり、図２３（ｄ）に示すように、所望のパターンが形成される。
【００２５】
しかしながら、図２３（ｅ）に示すように、レベンソンマスクに対してトリムマスクの位置が下方向にずれて露光された場合、図２３（ｆ）に示すように、連結配線部（図中円内の部分）の寸法が細る問題がある。一般にデバイスの性能に与える影響を考慮して、寸法の制御性として求められるのは寸法設計値±１０％である。これに対してアライメント誤差ははるかに大きい。従って、図２３のような場合には、アライメント誤差分の寸法誤差が生じるが、これは寸法の制御性として許容できる値ではない。
【００２６】
また、図２４（ａ）〜（ｅ）に示すように、ゲート部に対して直交する方向に開口部１４と連結配線の間隔が狭い場合も考えられる。図２４（ａ）はレベンソンマスクの設計パターン、図２４（ｂ）はトリムマスクの設計パターンである。この場合には、図２４（ｂ）中の円内に示すように、トリムマスクに近接した遮光パターンが生じる。図２４（ｃ）に所望のパターンを示す。
【００２７】
しかしながら、図２４（ｂ）の円内の近接部分が解像限界以下の距離である場合には、近接部分が繋がった遮光部となってしまう。そこで、多重露光後には図６（ｄ）に示すように、コンタクトパッド部の寸法がレベンソンマスクの開口部の境界で決定されることになる。
【００２８】
このため、コンタクトパッド部が意図した寸法より大きく形成されることが考えられ、また両マスクの露光間におけるアライメント誤差により寸法が変動する。
【００２９】
ＯＰＣ方法として開口幅を補正し、ゲート部の寸法を均一にしている。しかしながら、図２５に示したゲート部Ａ、Ｅのように、開口部１４を挟んで隣に大面積の遮光領域１３が存在する場合には、開口幅の補正が十分でない。
【００３０】
図２６に図２５のレベンソンマスクの設計パターンを被加工基板上に転写した時の投影像を示す。ゲート部Ｂ、Ｃ、Ｄは投影像のプロファイルがほとんど同じであり、解像線幅４４がほぼ等しくなる。しかしながら、外側のゲート部Ａ、Ｅについては内側のゲート部Ｂ、Ｃ、Ｄと異なる（狭くなる）ことがわかる。
【００３１】
このように、開口幅が全く同じでも周辺の環境によって、転写後の寸法が異なってくる。しかしながら、従来方法では、開口幅の補正を更に外側の環境を考えて補正していなかった。また、シミュレーションにより周辺の環境まで考慮して補正をかける方法もあるが、上述のように精度に乏しく、更に計算時間が膨大であるという問題がある。
【００３２】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、容易にアラインメント誤差による連結配線部の寸法変動を無くすことができ、又、容易にゲート部の制御性を向上させることができるマスクパターンの設計方法及びこの設計方法により設計したマスクパターンを用いて製造した半導体装置を提供することである。
【００３３】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、素子領域と配線のパターンデータを用いて論理演算を行うことにより複数のパターンデータを発生させることによりマスクパターンを設計するマスクパターン設計方法において、前記配線と素子領域の元の設計パターンを入力し、前記素子領域を拡張し第０領域とし、前記配線と第０領域の重なる領域を算出し、第１領域とし、前記第１領域をゲート部と直交する方向に予め設定した値だけ伸ばして第２領域とし、前記第２領域と隣接して重複する第２領域とを合成し、前記第２領域に予め設定した距離以下に近接する配線の一部又は全部を前記設定距離以上になるように遠ざける処理を含み、前記遠ざける処理を施した配線の一部又は全部に前記設定距離以下に近接するデバイスの構成要素があるかどうかを検出し、検出された場合は遠ざける処理を施した前記配線の一部又は全部から該当のデバイスの構成要素を前記設定距離以上遠ざける処理を行い、その後、前記遠ざける処理を施したデバイスの構成要素に前記設定距離以下に近接するデバイスの他の構成要素があるかどうかを検出し、検出された場合は該当のデバイスの構成要素を先に遠ざけたデバイスの構成要素から前記設定距離以上遠ざける処理を行うことを、前記設定距離以下に他のデバイスの構成要素が検出されなくなるまで、繰り返し行い、前記第０領域と重なる配線はレベンソンマスクにより形成される配線であり、その他の配線はトリムマスクにより形成される配線であることである。
【００４２】
【発明の実施の形態】
以下、本発明のマスクパターンの設計方法の実施の形態を図面に基づいて説明する。但し、以降説明する各パターン等の寸法値は被加工基板上の寸法値を示しており、フォトマスク上ではその４倍の値である。
【００４３】
実施例１
図１は本発明の実施例１のマスクパターンの設計方法の工程を説明するフローチャートである。このフローチャートでは、レベンソンマスクとトリムマスクの設計方法を説明している。図２は上記設計方法を説明するフォトマスクの要部上面図である。
【００４４】
図１のステップ１０１にて、まず、ゲート配線と素子領域の元の設計パターンを入力した。ここで、ゲート配線の元の設計寸法は２４０ｎｍであり、以下の工程で、被加工基板上で所望値１１０ｎｍのゲート部寸法を得るようフォトマスクの設計を行った。
【００４５】
ステップ１０２にて、素子領域を拡張し第０領域とし、次に、ステップ１０３にて、ゲー卜配線と第０領域の重なる領域を算出し、第１領域とした。ここで、最終的に第１領域の幅を減じた領域が微細ゲート部になる。
【００４６】
ステップ１０４にて、第１領域をゲート部と直交する方向に予め設定した値Ｐだけ伸ばして第２領域とした。ここで、Ｐは１５０ｎｍとした。次に、ステップ１０５に示すように、第２領域が隣接する第２領域と重複するものについてはこれを合成した。
【００４７】
その後、ステップ１０６〜１０８にて、ゲート部と距離ＡＬ以下に近接する連結配線を抽出し、これをゲート部から遠ざけるよう設計を変更する処理を行った。ここで、距離ＡＬは予め設定された基準値である。
【００４８】
まず、ステップ１０６、１０７にて、距離ＡＬ以下で第２領域と近接する連結配線部を抽出し、これを含むポイントを移動させるポイントとして設定する。
【００４９】
これについては図２を用いて説明する。即ち、図２（ａ）に示すように第２領域３５とゲート配線３１の設計パターンとの近接距離（第１領域の長辺方向）を評価して、その時、距離ＡＬ以下に近接するゲート配線の図形の辺（線分）４１を抽出した。図２（ｂ）はゲート配線３１の設計パターンの図形を示している。この図２（ｂ）に示すように、上記近接する辺を含む図形のコーナーのポイントの内、第１領域の長辺方向の距離がＢＬ以下となるポイント４２を抽出した。ステップ１０８にて、図２（ｃ）に示すように上記辺の近接距離が距離ＡＬとなるようにポイント４２を移動させた。これには、ステップ１０６の処理時点での近接距離と距離ＡＬとの差を算出しておき、差の距離ＢＬを移動させればよい。尚、エンドキャップ部１９については、その幅、長さの変動がデバイスの性能にほとんど影響しないため、処理の対象から除外している。
【００５０】
次に、ステップ１０９に示すように、第２領域から第１領域を除いた領域を演算により求め、第３領域とした。
【００５１】
その後、ステップ１１０に示すように、第３領域の短辺方向の幅を狭めるように、第３領域の辺の位置を距離Ｑだけ移動させる。これにより、所望サイズ１１０ｎｍの微細ゲート部の設計とした。ここで、距離Ｑは元のゲート配線の寸法２４０ｎｍからゲート部の寸法１１０ｎｍを引いた差である１３０ｎｍの半分６５ｎｍである。
【００５２】
次に、ステップ１１１にて、上記第３領域（開口幅）に対して、１度目のＯＰＣ(Optical Proximity Correction)処理を施して開口幅の補正を行う。
【００５３】
予め実験よりフォトマスク上の第３領域の幅（開口幅）に対して、ゲート配線のＲＩＥ後の仕上がり寸法を測定し、図１７の表図に示した補正テーブルを用意した。ゲート配線の形成工程については後述する。
【００５４】
ここで、図１７の表図の補正値は開口幅の片側の辺に対して与える補正値である。例えば、開口幅４５０ｎｍの開口では開口幅を片側で３０ｎｍに補正する。即ち、４５０ｎｍから３０ｎｍ×２を太らせて５１０ｎｍとする。
【００５５】
次に、２度目のＯＰＣ処理及びレベンソンマスク作製におけるシフタパターンの設計をステップ１１２〜１１６で行う。
【００５６】
まず、隣接する第３領域間の距離を評価し、距離Ｒ以下になる第３領域のグループを求めた。ここで、距離Ｒは４００ｎｍとした。
【００５７】
次に、ステップ１１４に示すように、第３領域のグループにおいて、開口部の両側の遮光部の寸法を評価し、グループの中で最も外側にある開口部を抽出した。そして、上記開口について２度目の補正を施した。
【００５８】
ここで、最も外側の開口幅は、Ｐ（１５０ｎｍ）からステップ１１０の工程を経て２８０ｎｍに、更にステップ１１１の補正を経て３００ｎｍになっている。更に図１８の表図に示す補正値を与え、結果的に内部の開口幅が５１０ｎｍの場合には、最も外側の開口幅を片側で１０ｎｍ細らせて結果的に２８０ｎｍとした。
【００５９】
図１８の表図に示す補正値はグループの最も外側の開口幅が３００ｎｍの時の値であり、図１７の表図と同じく実験結果より求めたものである。外側の開口幅を変化させると、補正値も変更する必要がある。
【００６０】
その後、ステップ１１５に示すように、シフタパターンをグループ内の開口に対して交互に配置した。例えば設計上の原点の位置から近い側から偶数番目をシフタとし、第４領域とした。
【００６１】
次に、ステップ１１７を経て第３領域をレベンソンマスクの開口部の設計パターンとした。
【００６２】
更に、ステップ１１８に示すように、レベンソンマスク作製時のシフタパターンの描画データを設計するために、第４領域を寸法Ｓだけ全体に太らせた。ここでは、前記Ｓを所望のゲート部の寸法１１０ｎｍの約半分の５０ｎｍとした。
【００６３】
更に、ステップ１１９、１２０に示すように、トリムマスクの設計として、第３領域を距離Ｔだけ僅かに縮小し、これとゲート配線３１のパターンの両方を含むパターンデータを作成して、これをトリムマスクの遮光部の設計パターンとした。ここで、前記Ｔはアライメント誤差を考慮し、３０ｎｍとした。以上のように、レベンソンマスクとトリムマスクの設計を行った。
【００６４】
次に、上記した設計方法により設計したフォトマスクを用いた半導体装置の製造方法について図３を参照して説明する。
【００６５】
図３は（ａ）〜（ｈ）はゲート配線の形成工程を示す半導体基板の要部断面図である。図３（ａ）に示すように、Ｓｉウェハ（半導体シリコン基板）２２上に厚さ３ｎｍのゲート酸化膜２３を形成し、更にその上に厚さ１６０ｎｍのポリシリコン膜２４を積層して形成した。
【００６６】
次に、図３（ｂ）に示すように、ポジレジスト２１を厚さ２４０ｎｍに調整して基板全面に塗布し、塗布後、ベーク（Bake）を９０℃、１２０ｓｅｃの条件で行った。
【００６７】
更に、図３（ｇ）に示した上述の方法で設計したレベンソン位相シフトマスク２７を用いて、図３（ｃ）に示すように、第１の露光を行い、レジストに潜像を形成した。ここで、潜像とは、露光光を照射されることによりマスクの投影像に応じてレジストの化学反応が引き起こされた領域のことである。
【００６８】
露光条件は、スキャナー型の露光装置（波長２４８ｎｍ）を用いて、ＮＡ（開口数）を０．５、σ（コヒーレンシー）を０．３の照明条件とした。
【００６９】
その後、図３（ｈ）に示した上述の方法で設計したトリムマスク２８を用いて、図３（ｄ）に示すように第２の露光を行った。露光条件は、露光装置として第１の露光と同じものを使用して、照明条件をＮＡ０．５５、σを外形が０．８で、内径０．５３が遮蔽された２／３の輪帯照明で行った。
【００７０】
次に、図３（ｅ）に示すように、基板を露光装置より搬出し、露光後ベーク（ＰＥＢ：Post Exposure Bake）を１１０℃、１２０ｓｅｃの条件で行った後、アルカリ現像液を用いて現像し、感光部のレジストを溶解させてレジストパターン２９を形成した。
【００７１】
更に、図３（ｆ）に示すように、レジストパターン２９をマスクに弗素を含むガスを用いたＲＩＥ(Reactive Ion Etching)を行い、ポリシリコン膜２４とゲート酸化膜２３のパターンを形成した。
【００７２】
その後、図示しない窒化シリコン膜を成膜する等の工程を経て、半導体装置を製造した。
【００７３】
ここで、実施例１で用いた露光装置のアライメント誤差は最大６０ｎｍである。寸法の制御性として求められるのは、ゲート部の寸法が所望値１１０ｎｍに対して±１１ｎｍ、また、連結配線部は所望値２４０ｎｍに対して±２４ｎｍである。従って、連結配線部とゲート部が近接している場合には、アライメント誤差により寸法制御性の要求値以上に連結配線部の寸法が変動する可能性がある。
【００７４】
本実施例によれば、図１のステップ１０６〜１０８の処理により、近接する連結配線部を遠ざけるように設計パターンを変更し、これによりアライメント誤差による連結配線部の寸法変動をなくすことができる。
【００７５】
また、元の開口幅に応じて開口幅の補正を加えるＯＰＣを行い、更に、開口を挟んで隣に大面積の遮光領域が存在する上記グループの最も外側の開口幅に対して図１のステップ１１４の処理により第２のＯＰＣを行うことによって、更なる補正を加えているため、図４の第２のＯＰＣ後のレベンソンマスクの設計パターンの投影像プロファイルに示されるように、ゲート部Ａ〜Ｅまでの幅を揃えることができる。
【００７６】
このように、第２のＯＰＣ工程を付加することにより、ゲート部の制御性をより向上させることが可能となった。また、ＲＩＥ後の寸法値を実験により測定して補正値を決定しているため、精度を高くすることができる。更にシミュレーションを用いる補正に比べ、はるかに短い時間で容易に設計を完了することができる。
【００７７】
実施例２
図５は本発明の実施例２の設計工程の要部を示したフローチャートである。この実施例２は実施例１で説明した図１の設計工程のステップ１０８とステップ１０９の間に図５に示した工程を挿入して、全体の工程が構成されている。ところで、上記実施例１の図１に示したステップ１０６〜１０８においてゲート部と近接するゲート配線のパターン設計を変更し、近接図形を移動させた。
【００７８】
しかしながら、デバイスの設計パターンによっては、設計変更により不都合を生じる場合がある。例えば、連結配線やコンタクトパッド部の移動先に極めて近接した位置に他のレイヤのパターン、例えば素子領域やコンタクトがある場合には、ショート等の問題が生じることが懸念される。また、コンタクトパッド部を移動させるとコンタクトとの位置ずれが生じたり、コンタクト抵抗が増加することが懸念される。このようなことを回避するために、本例では図５に示した設計工程を加えている。
【００７９】
まず、ステップ５０１では、図１のステップ１０８にて移動したポイントに近接するゲート以外のレイヤの図形を抽出する。この時、近接距離はおよそＡＬ以上に設定すればよい。次にステップ５０２にて、前記抽出した図形と前記ポイントとの隣接距離がＡＬ以上かどうかを調べて、ステップ５０３にて、他のレイヤの図形と整合性がとれているかを判断する。他のレイヤの図形が近接距離内に存在しない場合には、他のレイヤとの整合性がとれていると判断して、ステップ５０５に進む。
【００８０】
他のレイヤの図形が存在する場合には、ステップ５０４にて、前記ポイントとの隣接距離がＡＬ以下の図形も距離ＢＬ移動させる。この状態は図６（ａ）〜（ｄ）に示されている。
【００８１】
図６（ａ）は所望のパターンを示している。図６（ｂ）に示すように、元々の設計データにおいて素子領域４３がゲート配線３１と近接している場合に、近接するポイント４２を抽出し、図６（ｃ）に示すようにポイント４２を移動させる。この時、移動させた図形のポイント４２と近接する素子領域４３についても抽出して、これを図６（ｄ）に示すように移動する工程が加えられている。
【００８２】
上記のように移動させた図形に対して近接距離内に他のレイヤの図形がないかを更に調べ、存在する場合には該当の図形を移動させる。このような図形の移動処理を繰り返し、最終的に、移動した図形の近接距離以内に他のレイヤの図形がないと確認され、ステップ５０３で他のレイヤの図形と整合性がとれたと判断されるまで行う。
【００８３】
次にステップ５０５にて、抽出したポイントを含む連結配線に接続されるコンタクトパッドとコンタクトの位置関係を確認する。その結果、図７（ａ）に示すように、移動したポイント４２がコンタクトパッド部のポイントを含む場合、ステップ５０６にて、コンタクトパッド部とコンタクト３０との位置の整合性がとれているかどうかを判断する。整合性がとれている場合は図１のステップ１０９へ進み、図７（ｂ）に示すように整合性がとれていない場合は、ステップ５０７にて、図７（ｃ）に示すようにコンタクト３０を距離ＢＬ移動させる。
【００８４】
本発明によれば、実施例１と同様に、近接する連結配線部を遠ざけるように設計パターンを変更し、これにより、アライメント誤差による連結配線部の寸法変動をなくすことができる。
【００８５】
又、連結配線部に接続されるコンタクトパッド部１８を移動するように設計変更を行った際に、これと接続されるコンタクト３０のパターンを同様に移動させることにより、コンタクトパッド部とコンタクト３０の位置ずれにより生じるコンタクト抵抗の増加によるデバイス性能の劣化を防止することができる。
【００８６】
更に、連結配線部或いはコンタクトパッド部が移動したために、これらが素子領域等に近接して、ショートなどのデバイス性能の劣化が懸念されるが、これに対して、移動した配線図形の周辺にあるゲート以外のレイヤの図形を抽出し、これを同様に移動させることを繰り返して行って、異常接近した素子領域等を無くすことができ、前記配線図形の移動によるデバイス性能の劣化を防止することができる。
【００８７】
実施例３
図８は本発明の実施例３の要部を示した平面図ある。上記した実施例１、２によれば、連結配線部及びコンタクトパッド部の位置を移動させることにより、アライメント誤差による連結配線部の寸法変動を防止し、又、前記移動によるデバイス性能の劣化を防止している。
【００８８】
しかし、デバイス性能の許す範囲で第３領域の設計パターンの辺の位置を移動させ、延いては本例の図８のようにレベンソンマスクの開口部の設計パターンの辺の位置を変更してもよい。図８（ａ）は、変更前の開口部１４とシフタ開口部１５の辺の位置を示しており、図８（ｂ）に変更後の開口部１４とシフタ開口部１５の辺の位置を示している。この場合には、ゲート部の長さが短くなるため、これに合わせて素子領域の設計パターンの辺の位置も移動させることが望ましい。
【００８９】
本実施例によれば、近接するゲート部を遠ざけるように設計パターンを変更することにより、実施例１、２と同様に、アライメント誤差による連結配線部の寸法変動をなくすことができる。
【００９０】
実施例４
図９は本発明の実施例４の要部を示したフローチャートである。上記実施例１では、開口部のグループの最も外側の開口幅を図１に示したステップ１１４の第２のＯＰＣ工程を行うことによって補正したが、本例のように前記第２のＯＰＣ工程を図９のフローチャートに示すような工程で行っても良い。
【００９１】
図９のステップ９０１にて、まず、図１０（ａ）に示す第３領域３６のパターンに対してグループの最も外側（Ａ、Ｂ）の第３領域３６の幅を、図１０（ｂ）に示すようにゲート部を挟んで隣に位置（Ｃ、Ｄ）する第３領域３６の幅と同じに補正する。
【００９２】
次にステップ９０２にて、図１０（ｃ）に示すように最も外側の第３領域３６の幅を更に実験的に求めた距離Ｕだけ外側に広げて補正する。但し、本例では距離Ｕは５０ｎｍとした。
【００９３】
本実施例によれば、グループの最も外側に位置する開口Ａ、Ｂ間のゲート部を開口Ｃ、Ｄ間等の内側のゲート部の寸法と揃えるように、実験的に求めた距離Ｕ広げて補正することにより、実施例１と同様に、ゲート部の寸法を揃えることができるばかりではなく、ゲート部の制御性をより向上させることができる。
【００９４】
実施例５
図１１、図１２は本発明の実施例５を示したフローチャートである。本例はレベンソンマスクとトリムマスクの設計方法の別の例を示したものであり、図１１はその設計方法の工程を示したものである。図１３は前記設計方法を説明するフォトマスクの要部上面図であり、図１４は設計後のフォトマスクの要部断面図である。
【００９５】
以下に本実施例を説明する。実施例１の図１に示したステップ１０６〜１０８にて、ゲート部と近接するゲート配線のパターン設計を変更して、近接図形を移動させが、本例では、近接する連結配線部をレベンソンマスクで形成するようにパターン設計するものである。これに伴い、図１のステップ１０７、１０８を図１１に示す設計工程に変更する。
【００９６】
図１のステップ１０６にて、距離ＡＬ以下で第２領域３５と近接するゲート配線３１の線分を抽出した。その後、本例のステップ１３１にて、図１３（ａ）に示すようにその線分から距離ＤＬにある上記近接するゲート配線３１を構成する図形を抽出し、同図（ａ）の円で示した部分を第６領域３９とした。ここで、距離ＤＬの位置に跨がってゲート配線を構成するある図形が存在する場合には、その図形を距離ＤＬの位置で分割した。但し、ＤＬは６００ｎｍとした。
【００９７】
次のステップ１３２にて、距離ＤＬ以内の図形を寸法Ｐだけ全体に拡張した。ここで、寸法Ｐは実施例１と同様に１５０ｎｍとした。この状況を図１３（ｂ）の矢印で示す。その後、ステップ１３３にて、図１３（ｃ）に示すように、上記図形からゲート配線を除いた領域を演算により求め、第７領域４０とした。
【００９８】
更に、次のステップ１３４にて、図１のステップ１１１においてゲート部の寸法にＯＰＣ処理を加えたと同様に、ゲート部に対してもＯＰＣ処理を加える。実施例１のステップ１１１では図１７の表図に示す補正値にしたがって補正を加えたが、ここでは、新たな補正テーブルを用意し、これにしたがって補正を行った。
【００９９】
更に、図１に示すステップ１１４とステップ１１５間に、図１２に示すステップを挿入した。すなわち、第３領域と上記の設計工程により新たに生成した第７領域を合成し、新たな第３領域とした。その後、図１に示す諸々の工程を経た後、第３領域を第１のフォトマスクの開口部の設計データとした。
【０１００】
以上の設計工程を終了した段階でのフォトマスクは図１４のようになる。ここで、図１４（ａ）はレベンソンマスクの、図１４（ｂ）はトリムマスクの、図１４（ｃ）はこれらマスクを多重露光して得られる露光イメージの要部上面図である。図１４（ｃ）は露光後に得られるゲート部を示した上面図である。図１４（ａ）に示すとおり、レベンソンマスクの開口部が微細ゲート部のみならず、連結配線部に伸びていることがわかる。
【０１０１】
本実施例によれば、近接する連結配線部をレベンソンマスクで形成するように設計パターンを変更して、アライメント誤差による連結配線部の寸法変動をなくすことができる。アライメント誤差によりレベンソンマスクとトリムマスクの連結部分で配線の位置ずれが生じるが、これは性能上問題にならないので、無視して良い。
【０１０２】
（追記１）
一般に、プロセッサの設計においてＳＲＡＭ等のメモリが設計パターンに存在する場合、メモリ部分に関してはあるセルパターンが数メガ個といった繰り返しで設計される。このように同一セルパターンの繰り返しパターン部分については別の条件（例えば、距離Ｐ、Ｒ等）を用いてパターンの設計変更を行ってもよいし、実施例１〜実施例５の設計工程によらず、手動でセルパターンを変更するといった操作を行ってもよい。
【０１０３】
（追記２）
図２（ｄ）に示すように、第２領域と近接する辺を含み、第２領域から離れる方向に存在する図形全てを、第２領域と上記辺の近接距離がＡＬになるだけ、移動させることにより、図２（ｅ）に示すようにパターンを変更してもよい。この時、当然ながら図２（ｄ）に示す図形に接続されない他の図形は処理しないことになる。
【０１０４】
（追記３）
上記実施例１〜実施例５で説明したパターン設計方法では、微細ゲート部を所望値に形成するために、ＯＰＣを施すことにしている。連結配線部はトリムマスクを用いて形成されるが、連結配線部の寸法制御性を向上させるために、トリムマスクのパターン、上述の設計方法ではゲート配線の領域に対してＯＰＣをかける工程を加えてもよい。これにより、連結配線部の寸法制御性をも向上させることができる。
【０１０５】
（追記４）
図１５に示すような工程を実施例１のステップ１１６とステップ１１７の間に挿入してもよい。第３領域からレベンソンマスクの開口部の設計パターン及びトリムマスクのゲート部を覆う領域のパターンを作成する。ステップ１５１にて、隣接する第３領域のグループの各々の最も外側の第３領域の間の距離を算出する。
【０１０６】
その結果、例えば、図１６（ａ）に示すように、レベンソンマスクの開口部のグループ間の距離４５がＶ以下に近接している場合には、次の問題が生じる可能性がある。
【０１０７】
例えば、Ｖを１００ｎｍとすると、フォトマスク上の寸法はその４倍の４００ｎｍである。フォトマスク上４００ｎｍ以下のような微細なパターンを作製する場合、フォトマスク作製に使用するＥＢ(Electron Beam）描画装置の性能によってはパターンが解像されない場合がある。
【０１０８】
このような描画装置の解像限界以下のパターンをフォトマスク上の設計データとして存在させるべきではない。
【０１０９】
そこで、ステップ１５２にて、距離Ｖ以下で隣接するグループの最も外側の第３領域を抽出し、ステップ１５３にて、隣接するグループの最も外側の第３領域を第１領域から直交する方向で外側にＶ／２伸ばし、上記第３領域を合成する。その結果は図１６（ｂ）に示され、グループの最も外側の第３領域を外側に、即ち、ゲート部と直交する方向に広げて両グループの外側の第３領域を合成する。これにより、レベンソンマスクの開ロパターン及びトリムマスクの遮光パターンの近接するグループを拡張して合成させることになり、描画装置の解像限界以下のパターンがフォトマスク上に存在しなくなる。
【０１１０】
（追記５）
上記実施例１〜実施例５において、第１のフォトマスクであるレベンソン位相シフトマスクのパターンと第２のフォトマスクであるトリムマスクのパターン設計方法について述べた。ところで、第１のフォトマスクのパターンと第２のフォトマスクのパターンを１枚のフォトマスク内の異なる領域に配置してもよい。
【０１１１】
１枚のマスクに両パターンを形成することにより、多重露光時のアライメント誤差を低減することができる。
【０１１２】
その他、本発明のパターン設計方法に関して、本発明の主旨を逸脱しない限り、含まれる工程の順序を入れ替えても、同様の効果を得ることができる。
【０１１３】
【発明の効果】
以上詳細に説明したように、本発明によれば、アラインメント誤差による連結配線部の寸法変動を無くすことができ、又、ゲート部の制御性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例１のマスクパターンの設計方法の工程を説明するフローチャートである。
【図２】上記実施例１のフォトマスクの設計を説明する要部上面図である。
【図３】上記実施例１のゲート配線の形成工程を説明する半導体基板の要部断面図である。
【図４】上記実施例１のフォトマスクの投影像のプロファイルを示す図である。
【図５】本発明の実施例２のフォトマスクの設計工程の要部を説明するフローチャートである。
【図６】上記実施例２のフォトマスクの設計を説明する要部上面図である。
【図７】上記実施例２のフォトマスクの設計を説明する他の要部上面図である。
【図８】本発明の実施例３のフォトマスクの設計工程を説明する上面図である。
【図９】本発明の実施例４のフォトマスクの設計工程を説明するフローチャートである。
【図１０】上記実施例４のフォトマスクの設計を説明する図である。
【図１１】本発明の実施例５のフォトマスクの設計工程を説明するフローチャートである。
【図１２】上記実施例５を説明するフローチャートである。
【図１３】上記実施例５のフォトマスクの設計工程を説明する要部上面図である。
【図１４】上記実施例５のフォトマスクの設計を説明する要部上面図である。
【図１５】本発明のその他のフォトマスクの設計工程を説明するフローチャートである。
【図１６】本発明のその他のフォトマスクの設計工程を説明する要部上面図である。
【図１７】実施例１のフォトマスクの設計工程における第１の寸法補正値を示す表図である。
【図１８】実施例１のフォトマスクの設計工程における第２の寸法補正値を示す表図である。
【図１９】従来のＲＩＳＣプロセッサのゲート配線のパターン例を示す要部上面図である。
【図２０】従来のゲート配線の形成用に用いられる多重露光用のフォトマスクを説明する要部上面図である。
【図２１】多重露光用のフォトマスクの従来の設計工程を説明するフローチャートである。
【図２２】多重露光用のフォトマスクの従来の設計による製造工程を説明する要部上面図である。
【図２３】多重露光用のフォトマスクの従来の設計の問題点を説明する図である。
【図２４】多重露光用のフォトマスクの従来の設計の問題点を説明する図である。
【図２５】多重露光用の従来のフォトマスクの設計パターンを示した図である。
【図２６】図２５に示した設計パターンのプロファイルを示した投影図である。
【符号の説明】
１１、３１ ゲート配線
１２、３２、４３ 素子領域
１３ 遮光部
１４ 開口部
１５ シフタ開口部
１６ ゲート部
１７ 連結配線部
１８ コンタクトパッド部
１９ エンドキャップ部
２０ ゲート部を覆う遮光パターン部
２１ レジスト
２２ 半導体シリコン基板
２３ ゲート酸化膜
２４ ポリシリコン膜
２５ 潜像領域
２６ 露光光
２７ レベンソンマスク
２８ トリムマスク
２９ レジストパターン
３０ コンタクト
３３ 第０領域
３４ 第１領域
３５ 第２領域
３６ 第３領域
３７ 第４領域
３８ 第５領域
３９ 第６領域
４０ 第７領域
４１ 近接する線分
４２ 抽出した図形の角のポイント
４４ 解像線幅
４５ 距離
Claims (2)
- 素子領域と配線のパターンデータを用いて論理演算を行うことにより複数のパターンデータを発生させることによりマスクパターンを設計するマスクパターン設計方法において、
前記配線と素子領域の元の設計パターンを入力し、
前記素子領域を拡張し第０領域とし、
前記配線と第０領域の重なる領域を算出し、第１領域とし、
前記第１領域をゲート部と直交する方向に予め設定した値だけ伸ばして第２領域とし、
前記第２領域と隣接して重複する第２領域とを合成し、
前記第２領域に予め設定した距離以下に近接する配線の一部又は全部を前記設定距離以上になるように遠ざける処理を含み、
前記遠ざける処理を施した配線の一部又は全部に前記設定距離以下に近接するデバイスの構成要素があるかどうかを検出し、
検出された場合は遠ざける処理を施した前記配線の一部又は全部から該当のデバイスの構成要素を前記設定距離以上遠ざける処理を行い、
その後、前記遠ざける処理を施したデバイスの構成要素に前記設定距離以下に近接するデバイスの他の構成要素があるかどうかを検出し、検出された場合は該当のデバイスの構成要素を先に遠ざけたデバイスの構成要素から前記設定距離以上遠ざける処理を行うことを、前記設定距離以下に他のデバイスの構成要素が検出されなくなるまで、繰り返し行い、
前記第０領域と重なる配線はレベンソンマスクにより形成される配線であり、その他の配線はトリムマスクにより形成される配線であることを特徴とするマスクパターン設計方法。 - 前記第２領域に配線の一部又は全部が前記設定距離以下近づいている場合にこれを遠ざける処理を、
前記第２領域いずれかの領域に近接する線分を求め、
該線分上に位置する図形の角のポイントを含み該近接する線分から予め設定した距離以下に位置する図形の角のポイントを抽出し、
これを近接する方向に平行に移動させるアルゴリズムにより行うことを特徴とする請求項１記載のマスクパターン設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06563999A JP4115615B2 (ja) | 1999-03-11 | 1999-03-11 | マスクパターン設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06563999A JP4115615B2 (ja) | 1999-03-11 | 1999-03-11 | マスクパターン設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000258892A JP2000258892A (ja) | 2000-09-22 |
| JP4115615B2 true JP4115615B2 (ja) | 2008-07-09 |
Family
ID=13292805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06563999A Expired - Fee Related JP4115615B2 (ja) | 1999-03-11 | 1999-03-11 | マスクパターン設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4115615B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787271B2 (en) | 2000-07-05 | 2004-09-07 | Numerical Technologies, Inc. | Design and layout of phase shifting photolithographic masks |
| US7083879B2 (en) * | 2001-06-08 | 2006-08-01 | Synopsys, Inc. | Phase conflict resolution for photolithographic masks |
| JP4620269B2 (ja) * | 2001-03-14 | 2011-01-26 | ソニー株式会社 | 半導体装置の製造方法 |
| TW567575B (en) | 2001-03-29 | 2003-12-21 | Toshiba Corp | Fabrication method of semiconductor device and semiconductor device |
| US8158527B2 (en) | 2001-04-20 | 2012-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device fabrication method using multiple resist patterns |
| US6852471B2 (en) | 2001-06-08 | 2005-02-08 | Numerical Technologies, Inc. | Exposure control for phase shifting photolithographic masks |
| US7122281B2 (en) * | 2002-02-26 | 2006-10-17 | Synopsys, Inc. | Critical dimension control using full phase and trim masks |
| JP2004317718A (ja) | 2003-04-15 | 2004-11-11 | Toshiba Corp | パターン作成方法、パターン作成システム、および半導体装置の製造方法 |
| JP2005227666A (ja) | 2004-02-16 | 2005-08-25 | Toshiba Corp | マスクデータ補正方法と半導体装置の製造方法 |
| JP4963830B2 (ja) * | 2005-12-15 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | パターン形成方法 |
| JP4823711B2 (ja) * | 2006-02-16 | 2011-11-24 | Ｈｏｙａ株式会社 | パターン形成方法及び位相シフトマスクの製造方法 |
| JP2007286427A (ja) | 2006-04-18 | 2007-11-01 | Sony Corp | マスクパターン生成方法 |
| JP5322443B2 (ja) * | 2008-01-21 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | マスクパターンデータ作成方法および半導体装置の製造方法 |
-
1999
- 1999-03-11 JP JP06563999A patent/JP4115615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000258892A (ja) | 2000-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4218528B2 (ja) | 露光マスクパターンの形成方法、および半導体装置の製造方法 | |
| US7638244B2 (en) | Method of correcting mask data, method of manufacturing a mask and method of manufacturing a semiconductor device | |
| JP5530804B2 (ja) | 半導体装置、半導体装置製造用マスク及び光近接効果補正方法 | |
| JP4115615B2 (ja) | マスクパターン設計方法 | |
| CN110119062B (zh) | 光学邻近修正方法、掩膜版制作方法及图形化工艺 | |
| US7807343B2 (en) | EDA methodology for extending ghost feature beyond notched active to improve adjacent gate CD control using a two-print-two-etch approach | |
| JP5380703B2 (ja) | マスクの製造方法および半導体装置の製造方法 | |
| US8003301B2 (en) | Manufacturing method for semiconductor device | |
| JP2002072442A (ja) | 位相シフトマスクの製造方法、レジストパターンの形成方法および半導体装置の製造方法 | |
| US8092958B2 (en) | Mask and method for patterning a semiconductor wafer | |
| JP2007123342A (ja) | 半導体装置の製造方法。 | |
| JP4829742B2 (ja) | 膜のパターニング方法及び露光用マスク | |
| CN114063380A (zh) | 图形修正方法及半导体结构的形成方法 | |
| CN115903367A (zh) | 添加sraf的方法、掩模版及制造方法 | |
| US8742546B2 (en) | Semiconductor device with a plurality of dot patterns and a line pattern having a projection part | |
| US7297468B2 (en) | Method for forming a structure element on a wafer by means of a mask and a trimming mask assigned hereto | |
| KR100816194B1 (ko) | 오피씨 모델 형성을 위한 반도체 장치 및 포토 마스크 | |
| WO2009125529A1 (ja) | マスクパターンの生成方法及びパターン形成方法 | |
| JP5630149B2 (ja) | 半導体装置の製造方法 | |
| KR20090052659A (ko) | 반도체 소자의 설계 방법 | |
| JP2005114843A (ja) | 半導体装置の製造方法 | |
| JP2008116506A (ja) | マスクデータ処理方法と半導体装置の製造方法 | |
| CN117930579A (zh) | 光学邻近修正方法 | |
| CN116413991A (zh) | 光学邻近修正方法 | |
| JPH11204407A (ja) | パターンデータ作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040525 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070910 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |